KR970013417A - 자기 정렬된 전계 주입을 갖는 반도체 장치 및 그 제조 방법 - Google Patents

자기 정렬된 전계 주입을 갖는 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR970013417A
KR970013417A KR1019960032290A KR19960032290A KR970013417A KR 970013417 A KR970013417 A KR 970013417A KR 1019960032290 A KR1019960032290 A KR 1019960032290A KR 19960032290 A KR19960032290 A KR 19960032290A KR 970013417 A KR970013417 A KR 970013417A
Authority
KR
South Korea
Prior art keywords
region
regions
semiconductor device
conductivity type
well
Prior art date
Application number
KR1019960032290A
Other languages
English (en)
Inventor
메익스너 톰
디. 레드 랜디
액샌 브랜드
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 비. 인그라시아, 모토로라 인코포레이티드 filed Critical 빈센트 비. 인그라시아
Publication of KR970013417A publication Critical patent/KR970013417A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS

Abstract

본 발명의 자기 정렬된 전계 주입 구조 및 방법은 결합된 도핑충(62,62')을 반도체 장치의 활성 영역(active area)(41)의 적어도 일부에 형성하기 위해서 교호의 마스크충(altermate masking layer)(60,60')을 이용하여 수행되는 전계 주입(130)를 구비한다. 종래 기술의 채널 스톱 처리와 달리, 본 발명의 방법은 결합된 도핑충(62,62')이 전계 산화물 영역(38및39)에 대해 자기 정렬되는 구조를 생성한다.

Description

자기 정렬된 전계 주입을 갖는 반도체 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도7은 본 발명의 다른 실시예를 도시하는 반도체 웨이퍼의 일부 단면도.

Claims (5)

  1. 자기 정렬된 전계 주입(130)을 갖는 반도체 장치 제조 방법에 있어서, 반도체 기판(10)을 제공하는 단계와, 상기 반도체 기판(10) 안에 제1전도형의 복수개의 제1우물 영역(12)을 형성하는 단계와, 상기 복수개의 우물 영역(12)의 적어도 한 개의 우물 영역 안에 적어도 한 개의 활성 영역을 정의하는 산화물 영역(38,39)을 열 적으로 형성하는 단계 및, 상기 제1전도형을 가지며, 상기 적어도 한 개의 활성 영역 안에 있고, 채널 스톱 주입 효과를 제공하기 위해 상기 산화물 영역(38,39)에 자기 정렬되는 적어도 한 개의 도핑 영역(62)을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 제1전도형의 상기 적어도 한 개의 도핑 영역(62) 형성 단계는 측면으로 분할된 도핑 영역(62')을 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 전계 주입(130)를 갖는 반도체 장치에 있어서, 반도체 기판(10)과 상기 반도체 기판(10) 안에 새부리(bird's beak) 영역(64)을 가지며, 열 산화법에 의해서 형성된 복수개의 산화물 영역(38,39,40)과, 상기 복수개의 산화물 영역(38,39,40)중 적어도 한 개의 산화물 영역 의해서 정의되는 적어도 한 개의 활성 영역 및 제1 또는 제2전도형을 가지며, 상기 복수개의 산화물 영역(38,39,40)중 상기 적어도 한 개의 산화물 영역에 인접해서 자기 정렬되고, 채널 스톱 주입 효과를 제공하기 위해 상기 새부리 영역(64)의 적어도 일부 아래에 상기 적어도 한 개의 활성 영역으로부터 확장되는 적어도 한 개의 도핑 영역(62)을 구비하는 것을 특징으로 하는 전계 주입(130)를 갖는 반도체 장치.
  4. 분리된 반도체 장치에 있어서, 반도체 기판(10)과, 상기 반도체 기판(10) 안에 있는 제1전도형 및 제1농도의 제1우물 영역(12)과, 상기 반도체 기판(10)안에 잇는 제2 전도형 및 제2 농도의 제2 우물 영역(12)과, 상기 복수개의 제1우물 영역(12)과 상기 복수개의 제2우물 영역(14)안에 있고, 열 산화법에 의해서 형성되는 복수개의 산화물 영역(38,39,40)과, 상기 복수개의 제1우물 영역(12)과 상기 복수개의 제2우물 영역(14)의 각각의 안에 있고, 상기 복수개의 산화물 영역(38,39,40)중 적어도 한 개의 산화물 영역에 의해서 정의되는 적어도 한 개의 활성 영역 및, 상기 제1전도형과 제2농도를 가지고, 실질적으로 상기 복수개의 제1우물 영역(12)에서의 각각의 상기 적어도 한 개의 활성 영역 안에 있고, 상기 제2농도가 상기 제1농도보다 짙고, 상기 적어도 한 개의 도핑 영역(62)이 상기 복수개의 산화물 영역(38,39,40)의 각각에 인접하는 적어도 한 개의 도핑 영역(62)을 구비하는 것을 특징으로 하는 분리된 반도체 장치.
  5. 제4항에 있어서, 상기 복수개의 제2우물 영역(14)에서 실질적으로 상기 적어도 한 개의 활성 영역 안에 제2전도형과 제2농도의 적어도 한 개의 도핑 영역을 더 구비하는 것을 특징으로 하는 분리된 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960032290A 1995-08-03 1996-08-02 자기 정렬된 전계 주입을 갖는 반도체 장치 및 그 제조 방법 KR970013417A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US50552995A 1995-08-03 1995-08-03
US505,529 1995-08-03

Publications (1)

Publication Number Publication Date
KR970013417A true KR970013417A (ko) 1997-03-29

Family

ID=24010686

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960032290A KR970013417A (ko) 1995-08-03 1996-08-02 자기 정렬된 전계 주입을 갖는 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
EP (1) EP0762493A1 (ko)
JP (1) JPH0950971A (ko)
KR (1) KR970013417A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049669B2 (en) * 2003-09-15 2006-05-23 Infineon Technologies Ag LDMOS transistor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5151381A (en) * 1989-11-15 1992-09-29 Advanced Micro Devices, Inc. Method for local oxidation of silicon employing two oxidation steps
US5024961A (en) * 1990-07-09 1991-06-18 Micron Technology, Inc. Blanket punchthrough and field-isolation implant for sub-micron N-channel CMOS devices
JP2697392B2 (ja) * 1991-07-30 1998-01-14 ソニー株式会社 相補型半導体装置の製造方法
JP3462886B2 (ja) * 1993-03-11 2003-11-05 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JPH0950971A (ja) 1997-02-18
EP0762493A1 (en) 1997-03-12

Similar Documents

Publication Publication Date Title
US6211552B1 (en) Resurf LDMOS device with deep drain region
JP3602751B2 (ja) 高耐圧半導体装置
KR930009101A (ko) 향상된 성능의 가로 방향 이중 확산 mos 트랜지스터 및 그 제조 방법
KR960042942A (ko) 반도체 디바이스 형성 방법
KR20010101506A (ko) 횡방향 박막 soi 디바이스 및 그 제조 방법
KR890003038A (ko) 페데스탈 구조를 가지는 반도체 제조 공정
KR950021768A (ko) 실드 확산 접합을 갖는 전계 효과 트랜지스터
JPH02154469A (ja) 縦形電界効果トランジスタ
KR970052997A (ko) 바이폴라 트랜지스터 제조 방법
KR970013417A (ko) 자기 정렬된 전계 주입을 갖는 반도체 장치 및 그 제조 방법
JP2926962B2 (ja) Mis型電界効果トランジスタを有する半導体装置
KR970053502A (ko) 반도체 장치 및 그 제조 방법
KR920009751B1 (ko) 필드플레이트를 갖춘 반도체 장치 및 그 제조방법
JP2860482B2 (ja) 半導体装置の製造方法
KR0175367B1 (ko) 반도체 장치 및 그 제조 방법
KR100248115B1 (ko) 필드 플레이트를 채용한 전력용 반도체소자 및 그 제조방법
JPH0338839A (ja) 半導体装置の製造方法
KR100301801B1 (ko) 마스크롬 셀의 제조방법
KR970053039A (ko) 반도체 소자와 그의 제조방법
JPH0346272A (ja) 半導体装置の製造方法
KR970053032A (ko) 반도체 소자 제조 방법
JPH01123474A (ja) 絶縁ゲート型半導体装置
KR970072172A (ko) 게이트 절연막으로 확산방지막을 사용하는 반도체장치의 제조방법
KR970018687A (ko) 고내압 모스 트랜지스터 제조방법
KR970024287A (ko) 실리콘-온- 절연체 모스 전계효과 트랜지스터 및 그의 제조방법(Silicon-On-Insulator MOS transistor and fabricating method thereof)

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid