KR930009101A - 향상된 성능의 가로 방향 이중 확산 mos 트랜지스터 및 그 제조 방법 - Google Patents

향상된 성능의 가로 방향 이중 확산 mos 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

제2도전형의 드리프트 영역(26)을 가로 방향 및 하부에서 둘러싸도록 반토체 층(10)의 표면에 형성된 제1도전형의 JFET 게이트 영역(24)를 갖고 있는 트랜지스터가 제공된다. 후막 절연체 영역(42)가 상기 표면에서 상기 드리프트 영역의 일부분 상에 형성된다. 제1도전형의 IGFET 몸체부(30)이 상기 JFET게이트 영역(24)에 인접하도록 상기 표면에 형성된다. 이 몸체부(30)은 상기 제2도전형의 소스 영역(34)를 상기 드리프트 영역(26)으로부터 이격시킨다. 제2도전형이 되고 상기 드리프트 영역926)에 인접하며 상기 IGFET 몸체로부터 이격되도록 이격되도록 상기 표면에 드레인 영역(60)이 형성된다. 도전성 게이트(52)가 상기 소스 영역(34) 및 상기 후막 절연체 영역(42) 사이에서 상기 표면 위로 연장하는데, 박막 게이트 절연체(50)이 상기 게이트(52)를 IGFET 몸체부(30)으로부터 이격시킨다. 상기 반도체층(10)에 대한 상기 JFET 게이트 영역(24)의 증가된 도핑 농도로 인하여 상기 드리프트 영역(26)의 도펀트 농도가 유사하게 증가될 수 있으므로 정격 전압에서 보다 낮은 rds(on)을 갖고서 RESURF 조건을 만족할 수 있게 된다.

Description

향상된 성능의 가로 방향 이중 확산 MOS 트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제5도는 LDMOS 트랜지스터의 제조에 있어서 연속적인 단계를 도시하는, 본 발명에 따른 LDMOS 트랜지스터의 고배율 확대 개략 단면도.

Claims (16)

  1. 큰 항복 전압을 갖고 있는 대량의 전류를 흘릴 수 있으며, 제1도전형을 갖도록 도프된 반도체 층의 표면에 형성된 트랜지스터에 있어서, 상기 반도체 층 내에 형성된 상기 제1도전형 JFET 게이트 영역으로서, 상기 JFET 게이트 영역의 도펀트 농도가 상기 반도체 층의 도펀트 농도보다 상당히 더 높은 JFET 게이트 영역, 상기 제1도전형과 반대인 제2도전형으로 되어 있고 상기 JFET 게이트 영역내부에 가로 방향이 되도록 상기 반도체 층의 표면에 형성된 드리프트 영역, 상기 드리프트 영역상의 상기 반도체 층의 표면에 형성된 후막 절연체 영역, 상기 JFET 게이트 영역에 인접한 상기 반도체 층의 표면에 형성된 상기 제1도전형의 IGFET 몸체부, 상기 제2도전형으로 되어 있고 상기 IGFET 몸체부 내부에서 가로 방향이 되고 상기 드리프트 영역으로부터 이격되도록 상기 표면에 형성된 소스 영역, 상기 제2도전형으로 되어 있고 상기 드리프트 영역과 인접하며 상기 IGFET 몸체부로부터 이격되도록 형성된 드레인 영역, 상기 제1도전형으로 되어 있고 상기 IGFET 몸체부와 인접하도록 형성된 백 게이트 접속 영역 및 상기 소스 영역과 상기 후막 절연체 영역 사이에서 상기 반도체 층 위로 연장하는 도전성 게이트로서, 박막 게이트 절연체에 의해 상기 IGFET 몸체부로브터 이격되는 도전성 게이트를 포함하는 것을 특징으로 하는 트랜지스터.
  2. 제1항에 있어서, 상기 도전성 게이트가 상기 후막 절연체 영역의 최소한 일부분 위로 더 연장하는 것을 특징으로 하는 트랜지스터.
  3. 제1항에 있어서, 상기 백 게이트 접속 영역이 상기 소스 영역과 인접하도록 상기 반도체 층의 표면에 형성되고, 공통 도전성 접촉부가 상기 소스 영역 및 상기 백 게이트 접속 영역에 형성되는 것을 특징으로 하는 트랜지스터.
  4. 제1항에 있어서, 상기 드리프트 영역이 상기 IGFET 몸체부에 이웃한 가로 방향 마진을 갖고 있고, 상기 박막 게이트 절연체가 상기 후막 절연체 영역에서 종단하며, 상기 박막 게이트 절연체의 종단부와 상기 드레인 영역사이의 상기 드리프트 영역의 길이가 약 3.5 미크론인 것을 특징으로 하는 트랜지스터.
  5. 제1항에 있어서, 상기 소스/드레인 황복 전압이 약 90볼트인 것을 특징으로 하는 트랜지스터.
  6. 제1항에 있어서, 상기 도전형이 P형인 것을 특징으로 하는 트랜지스터.
  7. 제6항에 있어서, 상기 JFET 게이트 영역의 최고 도펀트 농도가 입방 센티미터 당 3 내지 5×1015억셉터의 범위에 있고, 상기 드리프트 영역의 최고 도펀트 농도가 입방 센티미터당 3 내지 5×1016도너의 범위에 있는 것을 특징으로 하는 트랜지스터.
  8. 제1항에 있어서, 상기 드리프트 영역이 가로 방향 및 하부에서 상기 드레인 영역을 둘러싸는 것을 특징으로 하는 트랜지스터.
  9. 제1항에 있어서, 상기 반도체 층이 실리콘을 포함하는 것을 특징으로 하는 트랜지스터.
  10. 제1항에 있어서, 상기 후막 절연체 영역이 산화물을 포함하는 것을 특징으로 하는 트랜지스터.
  11. 제1도전형의 반도체 층의 표면에 형성된 가로 방향 이중 확산 트랜지스터에 있어서, 상기 층 내부로 이온 주입되는 제1도전형의 JFET 게이트 영역으로서, 제1도전형 도펀트 농도가 사이 반도체 층의 도펀트 농도보다 상당히 더 높은 JFET 게이트 영역 및 상기 제1도전형과 반대인 제2도전형으로 되어 있고 상기 JFET 게이트 영역 내부에 가로 방향이 되도록 상기 반도체 층의 표면에 형성된 드리프트 영역을 포함하되, 상기 드리프트 영역이 가로 방향 마진, 상기 드리프트 영역 상의 상기 표면에 형성된 후막 절연체 영역 및 상기 드리프트 영역의 가로 방향 마진 근처에 있는 최소한 1개의 버어드 비크 가로 방향 미진을 갖고 있고, 상기 JFET 게이트 영역에 인접하고 상기 드리프트 영역의 상기 가로 방향 마진에 인접하도록 상기 표면에 형성된 상기 제1도전형의 몸체부, 상기 몸체부 내부에서 가로 방향이 되도록 형성되고, 상기 드리프트 영역으로부터 가로 방향으로 이격되어 상기 제2도전형으로 형성된 소스 영역, 상기 제2도전형으로 되어 있고 상기 드리프트 영역에 의해 가로 방향으로 둘러싸이고 상기 몸체로부터 이격되도록 상기 표면에 형성된 드레인 영역, 상기 몸체부 내부에 있고 상기 소스 영역과 인접하도록 상기 표면에 형성된 백 게이트 접속 영역 및 상기 소스 영역과 상기 후막 절연체 영역 사이에서 상기 표면위로 연장하는 도전성 게이트로서, 박막 게이트 절연체에 의해 상기 모몸체부로부터 이격되고 상기 후막 절연체 영역의 최소한 일부분 위로 더 연장하는 도전성 게이트를 포함하는 것을 특징으로 하는 트랜지스터.
  12. 제11항에 있어서, 상기 소스 영역이 제1 및 제2부영역을 갖고 있되, 상기 제1부영역이 상기 제2부영역을 가로 방향 미 하부에서 둘러싸고 상기 제2부영역보다 낮은 상기 제2도전형의 도펀트 농도를 갖는 것을 특징으로 하는 트랜지스터.
  13. 제1도전형을 갖고 있는 반도체 층의 표면에 전력 트랜지스터를 제조하는 방법에 있어서, 제1이온 주입 영역을 정하기 위해 상기 표면 상에 마스크를 형성하는 단계, 상기 마스크를 사용하여 상기 이온 주입 영역 내부로 제2도전형의 도펀트를 선택적으로 이온 주입하는 단계, 상기 마스크를 사용하여 상기 이온 주입 영역 내부로, 상기 제2도전형의 상기 도펀트보다 상기 반도체층 내에서 상당히 높은 확산도를 갖는 상기 제1도전형의 도펀트를 선택적으로 이온 주입하는 단계, 상기 제2도전형의 드리프트 영역과, 가로 방향 및 하부에서 상기 드리프트 영역을 둘러싸는 상기 제1도전형의 JFET 게이트 영역을 형성하기 위해 상기 도펀트를 드라이브 인하는 단계, 상기 제2도전형으로 되어 있고 상기 드리프트 영역으로부터 이격되도록 소스 영역을 형성하는 단계, IGFET 몸체부의 최소한 일부분이 상기 소스 영역을 상기 드리프트 영역으로부터 이격시키도록 상기 제1도전형의 IGFET 몸체부를 혀엉하는 단계, 상기 IGFET 몸체부와의 경계 부근의 상기 드리프트 영역의 일부분 상에 최솬 1개의 후막 절연체 층을 형성하는 단계, 상기 소스 영역으로부터 최소한 후막 절연체 영역까지의 상기 표면 상으로 연장하도록 IGFET 몸체부 상에 게이트 절연체를 형성하는 단계, 최소한 게이트 절연체 상에 도전성 게이트를 형성하는 단계 및 상기 제2도전형으로 되어 있고 상기 드리프트 영역에 의해 상기 IGFET 몸체로부터 이격되도록 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 전력 트랜지스터 제조 방법.
  14. 제13항에 있어서, 소스 영역을 형성하고 IGFET 모모체부를 형성하는 상기 단계가, 몸체부 영역/소스 영역 이온 주입 영역을 정하기 위해 제2마스크를 사용하는 단계, 상기 제2마스크를 사용하여 상기 몸체부 영역/소스 영역 이온 주입 영역 내부로 상기 제1도전형의 도펀트를 선택적으로 이온 주입하는 단계, 상기 제2마스크를 사용하여 상기 몸체부 영역/소스 영역 이온 주입 영역 내부로, 상기 제1도전형의 상기 도펀트보다 반도체 층 내에서 상당히 낮은 확산도를 갖는 상기 제2도전형의 도펀트를 선택적으로 이온 주입시키는 단계 및 상기 드리프트 영역으로부터 이격된 소스 영역 및 상기 소스 영역을 가로 방향 및 하부에서 둘러싸는 IGFET 몸체부를 형성하기 위해 상기 제2마스크를 사용하여 이온 주입된 상기 도펀트를 인시키는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제13항에 있어서, 상기 소스 영역을 가로 방향 및 하부에서 둘러싸고 상기 JFET 게이트 영역과 중첩되도록 상기 IGFET 몸체부를 형성하는 단계 및 상기 제1도전형이 되고 상기 IGFET 몸체부와 인접하도록 상기 표면에 백 게이트 접속 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제13항에 있어서, 상기 이온 주입을 부분적으로 자기 정렬시키 위해 도전성 게이트의 연부를 사용하여 경사진 접합부가 형성되도록 상기 소스 영역 내부로 상기 제2도전형의 부수적인 도펀트를 이온 주입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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