JPH05267652A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH05267652A JPH05267652A JP4277436A JP27743692A JPH05267652A JP H05267652 A JPH05267652 A JP H05267652A JP 4277436 A JP4277436 A JP 4277436A JP 27743692 A JP27743692 A JP 27743692A JP H05267652 A JPH05267652 A JP H05267652A
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Abstract
(57)【要約】 （修正有）
【目的】 ＶＬＳＩ論理プロセスと両立し、低いｒ
ds（オン）を有するＬＤＭＯＳトランジスタを開発す
る。 【構成】 本トランジスタは、第２の伝導形のドリフト
領域２６を横方向および深さ方向で取り囲むように半導
体層１０の表面に形成された第１の伝導形のＪＦＥＴゲ
ート領域２４を有する。前記ドリフト領域の一部上の前
記表面に厚い絶縁体領域４２が形成される。前記第１の
伝導形のＩＧＦＥＴ本体３０がＪＦＥＴゲート領域に隣
接して前記表面に形成される。この本体は第２の伝導形
のソース領域３４をドリフト領域から分離している。ド
リフト領域に隣接して、ＩＧＦＥＴ本体から分離され
て、第２の伝導形になるように表面にドレイン領域６０
が形成される。ソース領域と厚い絶縁体領域４２との間
の表面を覆って導電性ゲート５２が形成され、薄いゲー
ト絶縁体５０がゲート５２をＩＧＦＥＴ本体から分離し
ている。
ds（オン）を有するＬＤＭＯＳトランジスタを開発す
る。 【構成】 本トランジスタは、第２の伝導形のドリフト
領域２６を横方向および深さ方向で取り囲むように半導
体層１０の表面に形成された第１の伝導形のＪＦＥＴゲ
ート領域２４を有する。前記ドリフト領域の一部上の前
記表面に厚い絶縁体領域４２が形成される。前記第１の
伝導形のＩＧＦＥＴ本体３０がＪＦＥＴゲート領域に隣
接して前記表面に形成される。この本体は第２の伝導形
のソース領域３４をドリフト領域から分離している。ド
リフト領域に隣接して、ＩＧＦＥＴ本体から分離され
て、第２の伝導形になるように表面にドレイン領域６０
が形成される。ソース領域と厚い絶縁体領域４２との間
の表面を覆って導電性ゲート５２が形成され、薄いゲー
ト絶縁体５０がゲート５２をＩＧＦＥＴ本体から分離し
ている。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に電子パワーデ
バイスに関するものであり、更に詳細には横型二重拡散
絶縁ゲート電界効果トランジスタとその製造方法に関す
るものである。
バイスに関するものであり、更に詳細には横型二重拡散
絶縁ゲート電界効果トランジスタとその製造方法に関す
るものである。
【０００２】
【従来の技術】横型二重拡散絶縁ゲート電界効果トラン
ジスタ（しばしば、ＬＤＭＯＳトランジスタと呼ばれ
る）は超大規模集積回路（ＶＬＳＩ）論理プロセスに組
み込まれるパワーデバイスの１つの選択である。単位面
積当たりのオン抵抗（ｒds( オン））が高電圧パワーデ
バイスの評価指数である。表面電界低減型（ＲＥＳＵＲ
Ｆ：ｒｅｄｕｃｅｄ ｓｕｒｆａｃｅ ｆｉｅｌｄ）の
パワートランジスタは、１９７９年のＩＥＤＭの頁２３
８−２４１に発表されたアペルズ（Ｊ．Ａ．Ａｐｐｅｌ
ｓ）とバエス（Ｈ．Ｍ．Ｊ．Ｖａｅｓ）による“高電圧
薄膜層デバイス（ＲＥＳＵＲＦデバイス）（Ｈｉｇｈ
Ｖｏｌｔａｇｅ Ｔｈｉｎ Ｌａｙｅｒ Ｄｅｖｉｃｅ
ｓ（ＲＥＳＵＲＦ Ｄｅｖｉｃｅｓ））”によって提案
された。ＲＥＳＵＲＦ ＬＤＭＯＳデバイスはＰ形半導
体基板が与えられた場合には、Ｎ＋ドレインを取り囲む
Ｎ形ドリフト領域を有する。このドリフト領域の一部分
の上に比較的厚いＬＯＣＯＳ酸化物が成長される。比較
的深いＰ形の打ち込みが行われて、絶縁ゲート電界効果
トランジスタ（ＩＧＦＥＴ）の本体部が形成され、それ
は前記ドリフト領域をソース領域から分離する。Ｐ＋形
バックゲート接続がＰ形本体打ち込み領域内に形成され
る。導電性ゲートがＩＧＦＥＴ本体部の上にそれから絶
縁されて形成され、本体部を覆ってソース領域からＬＯ
ＣＯＳ酸化物の横方向マージンまで広がり、また望まし
くはこのより厚い酸化物の一部分を覆って広がる。
ジスタ（しばしば、ＬＤＭＯＳトランジスタと呼ばれ
る）は超大規模集積回路（ＶＬＳＩ）論理プロセスに組
み込まれるパワーデバイスの１つの選択である。単位面
積当たりのオン抵抗（ｒds( オン））が高電圧パワーデ
バイスの評価指数である。表面電界低減型（ＲＥＳＵＲ
Ｆ：ｒｅｄｕｃｅｄ ｓｕｒｆａｃｅ ｆｉｅｌｄ）の
パワートランジスタは、１９７９年のＩＥＤＭの頁２３
８−２４１に発表されたアペルズ（Ｊ．Ａ．Ａｐｐｅｌ
ｓ）とバエス（Ｈ．Ｍ．Ｊ．Ｖａｅｓ）による“高電圧
薄膜層デバイス（ＲＥＳＵＲＦデバイス）（Ｈｉｇｈ
Ｖｏｌｔａｇｅ Ｔｈｉｎ Ｌａｙｅｒ Ｄｅｖｉｃｅ
ｓ（ＲＥＳＵＲＦ Ｄｅｖｉｃｅｓ））”によって提案
された。ＲＥＳＵＲＦ ＬＤＭＯＳデバイスはＰ形半導
体基板が与えられた場合には、Ｎ＋ドレインを取り囲む
Ｎ形ドリフト領域を有する。このドリフト領域の一部分
の上に比較的厚いＬＯＣＯＳ酸化物が成長される。比較
的深いＰ形の打ち込みが行われて、絶縁ゲート電界効果
トランジスタ（ＩＧＦＥＴ）の本体部が形成され、それ
は前記ドリフト領域をソース領域から分離する。Ｐ＋形
バックゲート接続がＰ形本体打ち込み領域内に形成され
る。導電性ゲートがＩＧＦＥＴ本体部の上にそれから絶
縁されて形成され、本体部を覆ってソース領域からＬＯ
ＣＯＳ酸化物の横方向マージンまで広がり、また望まし
くはこのより厚い酸化物の一部分を覆って広がる。
【０００３】前記ドリフト領域はドナードーパント濃度
ＮD1を有し、この値は定格電圧においてＰ−形基板ゲー
トからのＪＦＥＴ作用によって完全に空乏化されるよう
に設計される。しかし、このＪＦＥＴゲートのドーパン
ト濃度は、基板をその他のＶＬＳＩデバイス用に使用す
るように最適化されるため、高電圧パワーデバイス用と
しては最適化されていない。従って、ＶＬＳＩ論理プロ
セスと両立し、低いｒ ds（オン）を有するＬＤＭＯＳト
ランジスタを開発する必要がある。
ＮD1を有し、この値は定格電圧においてＰ−形基板ゲー
トからのＪＦＥＴ作用によって完全に空乏化されるよう
に設計される。しかし、このＪＦＥＴゲートのドーパン
ト濃度は、基板をその他のＶＬＳＩデバイス用に使用す
るように最適化されるため、高電圧パワーデバイス用と
しては最適化されていない。従って、ＶＬＳＩ論理プロ
セスと両立し、低いｒ ds（オン）を有するＬＤＭＯＳト
ランジスタを開発する必要がある。
【０００４】
【発明の概要】本発明の１つの態様に従えば、高い降伏
電圧を有し、大きい電流を流すことのできるトランジス
タが第１の伝導形の半導体層表面に作製される。このト
ランジスタは前記半導体層中に形成された前記第１の伝
導形のＪＦＥＴゲート領域を含み、そこでのＪＦＥＴゲ
ート領域のドーパント濃度は前記半導体層のバックグラ
ウンドドーパント濃度よりも本質的により高くなってい
る。第２の伝導形のドリフト領域が横方向で前記ＪＦＥ
Ｔゲート領域内に含まれるように形成される。前記ドリ
フト領域の少なくとも一部分の表面上に厚い絶縁体領域
が形成される。前記ＪＦＥＴゲート領域に隣接して前記
第１の伝導形の絶縁ゲート電界効果トランジスタ（ＩＧ
ＦＥＴ）本体部が形成される。前記第２の伝導形のソー
ス領域が横方向で前記本体内に含まれ、また前記ドリフ
ト領域から分離されて形成される。ドレイン領域が前記
第２の伝導形に、前記ドリフト領域に隣接して、また前
記本体部から分離されて形成される。バックゲート接続
領域が表面に前記第１の伝導形に、前記本体部に隣接し
て形成される。導電性ゲートが少なくとも前記ソース領
域と前記厚い絶縁体領域との間の表面を覆って広がり、
薄いゲート絶縁体が前記ゲートを前記本体部から分離す
る。前記導電性ゲートは更に前記厚い絶縁体領域の一部
分を覆うように広がっていることが望ましい。
電圧を有し、大きい電流を流すことのできるトランジス
タが第１の伝導形の半導体層表面に作製される。このト
ランジスタは前記半導体層中に形成された前記第１の伝
導形のＪＦＥＴゲート領域を含み、そこでのＪＦＥＴゲ
ート領域のドーパント濃度は前記半導体層のバックグラ
ウンドドーパント濃度よりも本質的により高くなってい
る。第２の伝導形のドリフト領域が横方向で前記ＪＦＥ
Ｔゲート領域内に含まれるように形成される。前記ドリ
フト領域の少なくとも一部分の表面上に厚い絶縁体領域
が形成される。前記ＪＦＥＴゲート領域に隣接して前記
第１の伝導形の絶縁ゲート電界効果トランジスタ（ＩＧ
ＦＥＴ）本体部が形成される。前記第２の伝導形のソー
ス領域が横方向で前記本体内に含まれ、また前記ドリフ
ト領域から分離されて形成される。ドレイン領域が前記
第２の伝導形に、前記ドリフト領域に隣接して、また前
記本体部から分離されて形成される。バックゲート接続
領域が表面に前記第１の伝導形に、前記本体部に隣接し
て形成される。導電性ゲートが少なくとも前記ソース領
域と前記厚い絶縁体領域との間の表面を覆って広がり、
薄いゲート絶縁体が前記ゲートを前記本体部から分離す
る。前記導電性ゲートは更に前記厚い絶縁体領域の一部
分を覆うように広がっていることが望ましい。
【０００５】本発明の別の態様に従えば、前記ＪＦＥＴ
ゲート領域と前記ドリフト領域とは同じマスクを使用し
て、引き続いて打ち込みを行うことによって形成され
る。この後に続くドライブイン拡散において、前記第２
の伝導形のドーパントよりもずっと大きい拡散係数を有
する前記第１の伝導形のドーパントは前記半導体層中へ
より深く拡散し、前記ドリフト領域を横方向と深さ方向
とで取り囲むＪＦＥＴゲート領域を作り出す、ＩＧＦＥ
Ｔ本体部とソース領域との形成においてもマスク工程は
省略することができる。これら２つの領域の打ち込みの
ために同じマスクが使用できる：引き続くドライブイン
拡散において、前記第１の伝導形のドーパント原子はよ
り小さい拡散係数を持つものに選ばれた前記第２の伝導
形のドーパント原子よりも、より高速に外方向へ拡散す
る。このようにして、前記本体部は、前記ソース領域を
横方向で取り囲み、また望ましくは前記ＪＦＥＴゲート
領域のドーパントリミットと重なる。望ましくは、この
後、バックゲート接続が前記本体部へ打ち込まれ、前記
ＪＦＥＴゲート領域との間にオーミックコンタクトが形
成される。
ゲート領域と前記ドリフト領域とは同じマスクを使用し
て、引き続いて打ち込みを行うことによって形成され
る。この後に続くドライブイン拡散において、前記第２
の伝導形のドーパントよりもずっと大きい拡散係数を有
する前記第１の伝導形のドーパントは前記半導体層中へ
より深く拡散し、前記ドリフト領域を横方向と深さ方向
とで取り囲むＪＦＥＴゲート領域を作り出す、ＩＧＦＥ
Ｔ本体部とソース領域との形成においてもマスク工程は
省略することができる。これら２つの領域の打ち込みの
ために同じマスクが使用できる：引き続くドライブイン
拡散において、前記第１の伝導形のドーパント原子はよ
り小さい拡散係数を持つものに選ばれた前記第２の伝導
形のドーパント原子よりも、より高速に外方向へ拡散す
る。このようにして、前記本体部は、前記ソース領域を
横方向で取り囲み、また望ましくは前記ＪＦＥＴゲート
領域のドーパントリミットと重なる。望ましくは、この
後、バックゲート接続が前記本体部へ打ち込まれ、前記
ＪＦＥＴゲート領域との間にオーミックコンタクトが形
成される。
【０００６】本発明の重要な技術的特長は、半導体層よ
りも大きいドーパント濃度を持つＪＦＥＴゲート領域を
提供できることである。高濃度にドープされたＪＦＥＴ
ゲート領域のために、ＲＥＳＵＲＦ条件を満たしつつ、
ドリフト領域のドーピングを増大させることもできるこ
とになる。このことはドリフト領域の抵抗を下げ、その
デバイスのｒds（オン）を下げることになる。本発明の
別の技術的特長は、ＶＬＳＩ論理プロセスとの両立であ
って、低電力のデバイスも同じチップに同時に作製する
ことができる。このデバイスを作製するためには、ＶＬ
ＳＩ論理プロセスで通常使用されるものに加えて、１枚
の付加的マスクだけが必要である。
りも大きいドーパント濃度を持つＪＦＥＴゲート領域を
提供できることである。高濃度にドープされたＪＦＥＴ
ゲート領域のために、ＲＥＳＵＲＦ条件を満たしつつ、
ドリフト領域のドーピングを増大させることもできるこ
とになる。このことはドリフト領域の抵抗を下げ、その
デバイスのｒds（オン）を下げることになる。本発明の
別の技術的特長は、ＶＬＳＩ論理プロセスとの両立であ
って、低電力のデバイスも同じチップに同時に作製する
ことができる。このデバイスを作製するためには、ＶＬ
ＳＩ論理プロセスで通常使用されるものに加えて、１枚
の付加的マスクだけが必要である。
【０００７】本発明のその他の態様やそれらの特長につ
いては、以下の図面を参照した詳細な説明から明らかに
なるであろう。図面では同様な部品には同じ符号が付さ
れている。
いては、以下の図面を参照した詳細な説明から明らかに
なるであろう。図面では同様な部品には同じ符号が付さ
れている。
【０００８】
【実施例】図１を参照すると、Ｐ−形半導体基板が一般
的に１０で示されている。層１０は２５〜３３Ω−ｃｍ
の範囲の抵抗値を有するエピタキシャル層でよい。この
半導体層１０の表面１４上に犠牲的な酸化物の層１２が
成長される。層１２は約４００オングストロームの厚さ
でよい。酸化物１２上にフォトレジスト層１６が取り付
けられ、現像されて一般に１８で示した第１の打ち込み
エリアが定義される。現像されたフォトレジスト層１６
は２つの異なる伝導形の打ち込みのマスクとして使用さ
れる。まず、ホウ素等のＰ形ドーパントが約１００ｋｅ
Ｖの打ち込みエネルギーでエリア１８中へ打ち込まれ
る。ドーズは５×１０12原子／ｃｍ2 から２×１０13原
子／ｃｍ2 の範囲内に設定される。これによってＰ形領
域２０が生成される。
的に１０で示されている。層１０は２５〜３３Ω−ｃｍ
の範囲の抵抗値を有するエピタキシャル層でよい。この
半導体層１０の表面１４上に犠牲的な酸化物の層１２が
成長される。層１２は約４００オングストロームの厚さ
でよい。酸化物１２上にフォトレジスト層１６が取り付
けられ、現像されて一般に１８で示した第１の打ち込み
エリアが定義される。現像されたフォトレジスト層１６
は２つの異なる伝導形の打ち込みのマスクとして使用さ
れる。まず、ホウ素等のＰ形ドーパントが約１００ｋｅ
Ｖの打ち込みエネルギーでエリア１８中へ打ち込まれ
る。ドーズは５×１０12原子／ｃｍ2 から２×１０13原
子／ｃｍ2 の範囲内に設定される。これによってＰ形領
域２０が生成される。
【０００９】同じマスクを使用して、第２の打ち込みが
行われ、今度は先に採用されたＰ形ドーパントよりも本
質的に低い拡散係数を有するＮ形ドーパントが用いられ
る。好適実施例では、砒素が用いられ、打ち込みエネル
ギーは約８０ｋｅＶ、ドーズは５×１０12から２×１０
13原子／ｃｍ2 の範囲に設定された。これによって、Ｐ
形領域２０よりも浅いＮ形領域２２が生成される。領域
２０はＰ−形半導体層１０のバックグラウンドドーパン
ト濃度よりも本質的に高いドーパント濃度を有すること
になる。
行われ、今度は先に採用されたＰ形ドーパントよりも本
質的に低い拡散係数を有するＮ形ドーパントが用いられ
る。好適実施例では、砒素が用いられ、打ち込みエネル
ギーは約８０ｋｅＶ、ドーズは５×１０12から２×１０
13原子／ｃｍ2 の範囲に設定された。これによって、Ｐ
形領域２０よりも浅いＮ形領域２２が生成される。領域
２０はＰ−形半導体層１０のバックグラウンドドーパン
ト濃度よりも本質的に高いドーパント濃度を有すること
になる。
【００１０】次に図２を参照すると、フォトレジスト層
１６が剥離され、打ち込み領域２０と２２がドライブイ
ンされてＰ形のＪＦＥＴゲート領域２４とＮ形のドリフ
ト領域２６が形成される。このドライブイン拡散は例え
ば、１２００℃で約７００分間行われる。Ｐ形ドーパン
トの拡散係数がより大きいので、ドリフト領域２６を生
成するために用いられた砒素原子よりも高速に外方向へ
拡散する。この結果、ＪＦＥＴゲート領域２４がＮ形ド
リフト領域２６を横方向および深さ方向で取り囲むよう
になる。
１６が剥離され、打ち込み領域２０と２２がドライブイ
ンされてＰ形のＪＦＥＴゲート領域２４とＮ形のドリフ
ト領域２６が形成される。このドライブイン拡散は例え
ば、１２００℃で約７００分間行われる。Ｐ形ドーパン
トの拡散係数がより大きいので、ドリフト領域２６を生
成するために用いられた砒素原子よりも高速に外方向へ
拡散する。この結果、ＪＦＥＴゲート領域２４がＮ形ド
リフト領域２６を横方向および深さ方向で取り囲むよう
になる。
【００１１】次に図３を参照すると、第２組の打ち込み
の結果が示されている。第２のフォトレジスト層（図示
されていない）が取り付けられ、現像されて開いた第２
の打ち込みエリア（図示されていない）が残される。次
に第２の組の打ち込みが実施され、各々前記第２の現像
されたフォトレジストマスクが使用される。これらの打
ち込みの最初のものはホウ素のような高い拡散係数を持
つＰ形ドーパントの打ち込みである。ドーズは１．５×
１０13原子／ｃｍ2 から１．５×１０14原子／ｃｍ2 の
範囲内にあるべきであり、約５×１０13原子／ｃｍ2 が
望ましい。打ち込みエネルギーは約１００ｋｅＶであ
る。次に、砒素等の比較的低い拡散係数のＮ形ドーパン
トが打ち込まれる。このイオン種に関するドーズは３×
１０13から２×１０14の範囲でよく、約１×１０14原子
／ｃｍ2 が望ましい。望ましい打ち込みエネルギーは１
２０ｋｅＶである。
の結果が示されている。第２のフォトレジスト層（図示
されていない）が取り付けられ、現像されて開いた第２
の打ち込みエリア（図示されていない）が残される。次
に第２の組の打ち込みが実施され、各々前記第２の現像
されたフォトレジストマスクが使用される。これらの打
ち込みの最初のものはホウ素のような高い拡散係数を持
つＰ形ドーパントの打ち込みである。ドーズは１．５×
１０13原子／ｃｍ2 から１．５×１０14原子／ｃｍ2 の
範囲内にあるべきであり、約５×１０13原子／ｃｍ2 が
望ましい。打ち込みエネルギーは約１００ｋｅＶであ
る。次に、砒素等の比較的低い拡散係数のＮ形ドーパン
トが打ち込まれる。このイオン種に関するドーズは３×
１０13から２×１０14の範囲でよく、約１×１０14原子
／ｃｍ2 が望ましい。望ましい打ち込みエネルギーは１
２０ｋｅＶである。
【００１２】次に、ドライブイン工程が実施され、約１
１００℃で５００分間の処理が施される。これによっ
て、それぞれソース領域３４と３６とを取り囲む絶縁ゲ
ート電界効果トランジスタ（ＩＧＦＥＴ）本体部３０と
３２が作製される。ＩＧＦＥＴ本体部３０と３２は意図
的にＪＦＥＴゲート領域２４と重なるように作られる。
ＩＧＦＥＴ領域３０の最上部はソース領域３４とドリフ
ト領域２６との間に作製されるはずの電界効果トランジ
スタのチャネル領域として機能し、一方ＩＧＦＥＴ本体
部３２は同様に、ドリフト領域２６とソース領域３６と
の間に作製されるはずの電界効果トランジスタのチャネ
ル領域として機能する。
１００℃で５００分間の処理が施される。これによっ
て、それぞれソース領域３４と３６とを取り囲む絶縁ゲ
ート電界効果トランジスタ（ＩＧＦＥＴ）本体部３０と
３２が作製される。ＩＧＦＥＴ本体部３０と３２は意図
的にＪＦＥＴゲート領域２４と重なるように作られる。
ＩＧＦＥＴ領域３０の最上部はソース領域３４とドリフ
ト領域２６との間に作製されるはずの電界効果トランジ
スタのチャネル領域として機能し、一方ＩＧＦＥＴ本体
部３２は同様に、ドリフト領域２６とソース領域３６と
の間に作製されるはずの電界効果トランジスタのチャネ
ル領域として機能する。
【００１３】これらのドライブイン拡散の後、半導体層
１０の表面１４上にパッド酸化物層（図示されていな
い）が成長され、それに続いて窒化物層が取り付けられ
て、それらが一緒になってマスク４０を構成する。マス
ク４０はパターン化され、エッチされて、後で説明す
る、引き続くＬＯＣＯＳの厚い酸化物成長プロセス工程
のための窓４１が残される。
１０の表面１４上にパッド酸化物層（図示されていな
い）が成長され、それに続いて窒化物層が取り付けられ
て、それらが一緒になってマスク４０を構成する。マス
ク４０はパターン化され、エッチされて、後で説明す
る、引き続くＬＯＣＯＳの厚い酸化物成長プロセス工程
のための窓４１が残される。
【００１４】図４を参照すると、酸素雰囲気中で約７６
００オングストロームの好適厚さにＬＯＣＯＳ酸化物島
４２と４４の成長が行われる。ＬＯＣＯＳ酸化物島４２
と４４の各々はバーズ・ビーク状の横方向マージン４６
を有しており、それらはドリフト領域２６の横方向マー
ジン４８に接近している。次に、半導体層の表面１４上
に酸素／蒸気雰囲気中で約５００オングストロームの合
計厚さにゲート酸化物層５０の成長が行われる。これの
後、半導体ウエハの表面上に約４５００オングストロー
ムの多結晶シリコン（ポリ）が取り付けられ、ＰＯＣｌ
3 等のドーパントを約１０21原子／ｃｍ2 のドーズに高
濃度にドープされ、パターン化され、エッチされて導電
性ポリゲート５２および５４が形成される。ポリゲート
５２はソース領域３４の横方向マージン付近の点から、
ＩＧＦＥＴ本体部３０を横切って、ドリフト領域２６の
近くのエリアを横切り、望ましくＬＯＣＯＳ酸化物領域
４２の一部分の上へまで広がっている。ポリゲート５４
も同様に、鏡像的に形成される。
００オングストロームの好適厚さにＬＯＣＯＳ酸化物島
４２と４４の成長が行われる。ＬＯＣＯＳ酸化物島４２
と４４の各々はバーズ・ビーク状の横方向マージン４６
を有しており、それらはドリフト領域２６の横方向マー
ジン４８に接近している。次に、半導体層の表面１４上
に酸素／蒸気雰囲気中で約５００オングストロームの合
計厚さにゲート酸化物層５０の成長が行われる。これの
後、半導体ウエハの表面上に約４５００オングストロー
ムの多結晶シリコン（ポリ）が取り付けられ、ＰＯＣｌ
3 等のドーパントを約１０21原子／ｃｍ2 のドーズに高
濃度にドープされ、パターン化され、エッチされて導電
性ポリゲート５２および５４が形成される。ポリゲート
５２はソース領域３４の横方向マージン付近の点から、
ＩＧＦＥＴ本体部３０を横切って、ドリフト領域２６の
近くのエリアを横切り、望ましくＬＯＣＯＳ酸化物領域
４２の一部分の上へまで広がっている。ポリゲート５４
も同様に、鏡像的に形成される。
【００１５】製造工程の残る重要な段階は図５に示され
ている。ポリゲート５２と５４の各横方向端５６と５８
に部分的に自己整合されて、Ｎ＋形のソース／ドレイン
打ち込みが行われる。この打ち込みの対向する横マージ
ンを定義するために、現像されたフォトレジスト層５９
（図４参照）が用いられる。この最初のＮ＋形ソース／
ドレイン打ち込みは例えば、燐でもって、約８０ｋｅＶ
のエネルギー、約４×１０14／ｃｍ2 のドーズで行われ
る。この打ち込みによってソース領域３４と３６のドー
パント濃度が上昇し、ＬＯＣＯＳ島４２と４４に自己整
合されたドレイン領域６０が生成される。この最初のソ
ース／ドレイン打ち込みの直後に、例えば、砒素を約１
２０ｋｅＶのエネルギーで５×１０15原子／ｃｍ2 のド
ーズ打ち込む第２のソース／ドレイン打ち込みが行われ
る。これによって、部分的に高濃度ドープされたＮ＋形
領域６２と６４が形成され、ドレイン６０のドーパント
濃度が増大する。領域６２と３４は傾斜接合のソース領
域を構成し、また領域３６と６４も同様である。
ている。ポリゲート５２と５４の各横方向端５６と５８
に部分的に自己整合されて、Ｎ＋形のソース／ドレイン
打ち込みが行われる。この打ち込みの対向する横マージ
ンを定義するために、現像されたフォトレジスト層５９
（図４参照）が用いられる。この最初のＮ＋形ソース／
ドレイン打ち込みは例えば、燐でもって、約８０ｋｅＶ
のエネルギー、約４×１０14／ｃｍ2 のドーズで行われ
る。この打ち込みによってソース領域３４と３６のドー
パント濃度が上昇し、ＬＯＣＯＳ島４２と４４に自己整
合されたドレイン領域６０が生成される。この最初のソ
ース／ドレイン打ち込みの直後に、例えば、砒素を約１
２０ｋｅＶのエネルギーで５×１０15原子／ｃｍ2 のド
ーズ打ち込む第２のソース／ドレイン打ち込みが行われ
る。これによって、部分的に高濃度ドープされたＮ＋形
領域６２と６４が形成され、ドレイン６０のドーパント
濃度が増大する。領域６２と３４は傾斜接合のソース領
域を構成し、また領域３６と６４も同様である。
【００１６】次に、フォトレジストを用いてＰ形打ち込
みのためのエリアが定義され、例えばホウ素を用いたＰ
形ドーパントの打ち込みが行われてＰ＋形バックゲート
接続領域７０と７２が形成される。これらのバックゲー
ト接続領域は例えば、約２５ｋｅＶのエネルギー、約２
×１０15原子／ｃｍ2 のドーズのホウ素の打ち込みで形
成される。これらのバックゲート接続領域７０と７２は
それぞれＩＧＦＥＴ本体部３０と３２の内に打ち込ま
れ、また望ましくはそれらの対応するソース領域６２と
６４に隣接する。これは一方でソース領域６２とバック
ゲート接続７０の両方へ、他方でソース領域６４とバッ
クゲート接続７２への共通金属コンタクト（図示されて
いない）を効果的なものとするためである。
みのためのエリアが定義され、例えばホウ素を用いたＰ
形ドーパントの打ち込みが行われてＰ＋形バックゲート
接続領域７０と７２が形成される。これらのバックゲー
ト接続領域は例えば、約２５ｋｅＶのエネルギー、約２
×１０15原子／ｃｍ2 のドーズのホウ素の打ち込みで形
成される。これらのバックゲート接続領域７０と７２は
それぞれＩＧＦＥＴ本体部３０と３２の内に打ち込ま
れ、また望ましくはそれらの対応するソース領域６２と
６４に隣接する。これは一方でソース領域６２とバック
ゲート接続７０の両方へ、他方でソース領域６４とバッ
クゲート接続７２への共通金属コンタクト（図示されて
いない）を効果的なものとするためである。
【００１７】このデバイスを完成させるためには以下の
工程が必要である。それらには、約４０００オングスト
ロームの未ドープ酸化物の堆積、約７０００オングスト
ロームのホウ素燐珪酸ガラス（ＢＰＳＧ）（図示されて
いない）の堆積が含まれる。次にコンタクト用のフォト
レジスト層（図示されていない）が取り付けられ、現像
される。適切なコンタクトがエッチされ、バックゲート
接続領域７０と７２、ソース領域６２と６４、そしてド
レイン領域６０の少なくとも一部分が露出される。露出
されたコンタクトエリアは白金を堆積させることによっ
てシリサイド化され、それは白金シリサイドの薄い層７
４を生成する。余剰白金は除去される。これに続いて、
チタン−タングステン合金のような比較的高融点の金属
が堆積される。コンタクト７０、８０、そして８２を完
成させるアルミニウムによって第１レベルの金属化が完
成する。
工程が必要である。それらには、約４０００オングスト
ロームの未ドープ酸化物の堆積、約７０００オングスト
ロームのホウ素燐珪酸ガラス（ＢＰＳＧ）（図示されて
いない）の堆積が含まれる。次にコンタクト用のフォト
レジスト層（図示されていない）が取り付けられ、現像
される。適切なコンタクトがエッチされ、バックゲート
接続領域７０と７２、ソース領域６２と６４、そしてド
レイン領域６０の少なくとも一部分が露出される。露出
されたコンタクトエリアは白金を堆積させることによっ
てシリサイド化され、それは白金シリサイドの薄い層７
４を生成する。余剰白金は除去される。これに続いて、
チタン−タングステン合金のような比較的高融点の金属
が堆積される。コンタクト７０、８０、そして８２を完
成させるアルミニウムによって第１レベルの金属化が完
成する。
【００１８】図６は、図５に示された一対のデバイスの
左半分の拡大された模式的鳥瞰図である。一般に９０で
示された完成した横型二重拡散“金属／酸化物／半導
体”（ＬＤＭＯＳ）パワートランジスタの構造はいくつ
かの形の内の任意のものを取り得る。図示の構造は電流
伝達特性の要求に応えるように方向９２に平行に無限に
延びて、細長い一連のストライプを形成している。更
に、トランジスタ９０は面９４と９６に関して折り返す
ことができ、必要なだけ繰り返すことができる。多重ソ
ースおよびドレインでは、ドレイン領域６０はソース領
域３４と交互に配置される。そのような選択のうちの１
つだけが図１から図５に関して示されており、そこでは
ソース領域３４と３６に対して共通のドレイン領域６０
が備わったものとなっている。トランジスタ９０の基本
構造はカーブした部品（図示されていない）を有するこ
とができ、その場合には本質的に円形の構造が作製でき
る；カーブした部品（図示されていない）はまた、閉じ
ることができ、細長い構造のいずれかの端部で“ストラ
イプ”の適当なものとつながることができる。
左半分の拡大された模式的鳥瞰図である。一般に９０で
示された完成した横型二重拡散“金属／酸化物／半導
体”（ＬＤＭＯＳ）パワートランジスタの構造はいくつ
かの形の内の任意のものを取り得る。図示の構造は電流
伝達特性の要求に応えるように方向９２に平行に無限に
延びて、細長い一連のストライプを形成している。更
に、トランジスタ９０は面９４と９６に関して折り返す
ことができ、必要なだけ繰り返すことができる。多重ソ
ースおよびドレインでは、ドレイン領域６０はソース領
域３４と交互に配置される。そのような選択のうちの１
つだけが図１から図５に関して示されており、そこでは
ソース領域３４と３６に対して共通のドレイン領域６０
が備わったものとなっている。トランジスタ９０の基本
構造はカーブした部品（図示されていない）を有するこ
とができ、その場合には本質的に円形の構造が作製でき
る；カーブした部品（図示されていない）はまた、閉じ
ることができ、細長い構造のいずれかの端部で“ストラ
イプ”の適当なものとつながることができる。
【００１９】シリコンは１ミクロン当たり約３０ボルト
の降伏電圧特性を有する。約９０ボルトの降伏電圧（Ｂ
Ｖ）を有する構造を設計する場合には、方向９２に直交
するドリフト領域２６のＬＯＣＯＳ酸化物４２の横方向
マージン９８からドレイン６０の横方向マージン１００
までの長さは約３．５ミクロンなければならない。この
距離はより低電圧の降伏電圧しか必要としないデバイス
では短縮することができる。点９８と１００の間の距離
は直接的にオン抵抗ｒds（オン）に影響する。オン抵抗
を下げるためにはドリフト領域２６のドーパント濃度を
できるだけ増やすことが望ましい。他方、この部分の降
伏電圧はドリフト領域２６のドーパント濃度Ｎd とＪＦ
ＥＴゲート領域２４のドーパント濃度Ｎa との間の関係
に部分的に依存している。ゲート領域２４中の濃度Ｎa
が増大すると、ドリフト領域２６中のドーパント濃度Ｎ
d もＲＥＳＵＲＦ条件を満たしながら増大する。このこ
とはより柔軟な設計を可能とし、ｒds（オン）と降伏電
圧（ＢＶ）の最適化を可能とする。
の降伏電圧特性を有する。約９０ボルトの降伏電圧（Ｂ
Ｖ）を有する構造を設計する場合には、方向９２に直交
するドリフト領域２６のＬＯＣＯＳ酸化物４２の横方向
マージン９８からドレイン６０の横方向マージン１００
までの長さは約３．５ミクロンなければならない。この
距離はより低電圧の降伏電圧しか必要としないデバイス
では短縮することができる。点９８と１００の間の距離
は直接的にオン抵抗ｒds（オン）に影響する。オン抵抗
を下げるためにはドリフト領域２６のドーパント濃度を
できるだけ増やすことが望ましい。他方、この部分の降
伏電圧はドリフト領域２６のドーパント濃度Ｎd とＪＦ
ＥＴゲート領域２４のドーパント濃度Ｎa との間の関係
に部分的に依存している。ゲート領域２４中の濃度Ｎa
が増大すると、ドリフト領域２６中のドーパント濃度Ｎ
d もＲＥＳＵＲＦ条件を満たしながら増大する。このこ
とはより柔軟な設計を可能とし、ｒds（オン）と降伏電
圧（ＢＶ）の最適化を可能とする。
【００２０】領域２６での比較的低い砒素ドーズに対し
て、降伏電圧はＮ＋形ドレイン６０付近の電位集中によ
って決まる。このモードでは、降伏電圧は砒素打ち込み
ドーズと共に増大する。より高い砒素ドーズにおいて
は、バルク降伏が観測される。これは望ましい動作モー
ドである、というのはその場合デバイス９０は可能な最
も高い降伏電圧を示し、バルク降伏はデバイス９０に対
してより強健な特性を与えるからである。しかし、砒素
の打ち込みドーズを更に増大させると、ゲート電極５２
下の高い電界によって降伏電圧が低下する。ある点より
先では、この降伏電圧の低下はｒds（オン）の漸次的な
改善を上回ってしまう。
て、降伏電圧はＮ＋形ドレイン６０付近の電位集中によ
って決まる。このモードでは、降伏電圧は砒素打ち込み
ドーズと共に増大する。より高い砒素ドーズにおいて
は、バルク降伏が観測される。これは望ましい動作モー
ドである、というのはその場合デバイス９０は可能な最
も高い降伏電圧を示し、バルク降伏はデバイス９０に対
してより強健な特性を与えるからである。しかし、砒素
の打ち込みドーズを更に増大させると、ゲート電極５２
下の高い電界によって降伏電圧が低下する。ある点より
先では、この降伏電圧の低下はｒds（オン）の漸次的な
改善を上回ってしまう。
【００２１】自動車用に適したＬＤＭＯＳデバイス９０
が１ミクロンＣＭＯＳプロセスで作製された。最も小さ
いコールスケールピッチ（ｃａｌｌ ｓｃａｌｅ ｐｉ
ｔｃｈ）（面９４と９６の間隔）は１０．７ミクロンで
あった。実測された１．３８ｍΩ−ｃｍ2 のｒds（オ
ン）と１５ボルトというＶgsは８０ボルトという降伏電
圧と共にこれまで報告されたこの電圧範囲での横型デバ
イスとしては最良の特性を示している。
が１ミクロンＣＭＯＳプロセスで作製された。最も小さ
いコールスケールピッチ（ｃａｌｌ ｓｃａｌｅ ｐｉ
ｔｃｈ）（面９４と９６の間隔）は１０．７ミクロンで
あった。実測された１．３８ｍΩ−ｃｍ2 のｒds（オ
ン）と１５ボルトというＶgsは８０ボルトという降伏電
圧と共にこれまで報告されたこの電圧範囲での横型デバ
イスとしては最良の特性を示している。
【００２２】要約すると、進歩した特性を有するＬＤＭ
ＯＳパワートランジスタが提案され、それについて説明
された。ドーパント濃度を増大させたＪＦＥＴゲート領
域を付加することによってドリフト領域のドーパント濃
度を増大させることができ、それにより、この種のデバ
イスで特性を特徴づけるのに重要なｒds（オン）を低減
することができる。しかも、このデバイスは最小のコス
トと１枚だけの付加的マスクでもって、ＶＬＳＩ論理プ
ロセスと両立して作製できる。
ＯＳパワートランジスタが提案され、それについて説明
された。ドーパント濃度を増大させたＪＦＥＴゲート領
域を付加することによってドリフト領域のドーパント濃
度を増大させることができ、それにより、この種のデバ
イスで特性を特徴づけるのに重要なｒds（オン）を低減
することができる。しかも、このデバイスは最小のコス
トと１枚だけの付加的マスクでもって、ＶＬＳＩ論理プ
ロセスと両立して作製できる。
【００２３】以上のように図面を参照しながら、好適実
施例について説明してきたが、本発明はそれらに限定さ
れない。本発明は特許請求の範囲によってのみ限定され
る。
施例について説明してきたが、本発明はそれらに限定さ
れない。本発明は特許請求の範囲によってのみ限定され
る。
【００２４】以上の説明に関して更に以下の項を開示す
る。 （１）大電流を流すように適応でき、高い降伏電圧を有
し、第１の伝導形を持つようにドープされた半導体層の
表面に作製されたトランジスタであって：前記層中に形
成された前記第１の伝導形のＪＦＥＴゲート領域であっ
て、前記層中のドーパント濃度よりも本質的に高いドー
パント濃度を有するＪＦＥＴゲート領域、横方向で前記
ＪＦＥＴゲート領域内に含まれるように前記表面に形成
された、前記第１の伝導形と反対の第２の伝導形のドリ
フト領域、前記ドリフト領域上の前記表面に形成された
厚い絶縁体領域、前記ＪＦＥＴゲート領域内に隣接して
前記表面に形成された、前記第１の伝導形のＩＧＦＥＴ
本体、横方向で前記ＩＧＦＥＴ本体内に含まれるよう
に、前記ドリフト領域から分離されて、前記第２の伝導
形になるように前記表面に形成されたソース領域、前記
ドリフト領域に隣接し、前記ＩＧＦＥＴ本体から分離さ
れて、前記第２の伝導形になるように形成されたドレイ
ン領域、前記ＩＧＦＥＴ本体に隣接して、前記第１の伝
導形になるように形成されたバックゲート接続領域、前
記ソース領域と前記厚い絶縁体領域との間に前記表面を
覆って広がる導電性ゲートであって、前記ＩＧＦＥＴ本
体の間を薄いゲート絶縁体スペーサで分離された導電性
ゲート、を含むトランジスタ。
る。 （１）大電流を流すように適応でき、高い降伏電圧を有
し、第１の伝導形を持つようにドープされた半導体層の
表面に作製されたトランジスタであって：前記層中に形
成された前記第１の伝導形のＪＦＥＴゲート領域であっ
て、前記層中のドーパント濃度よりも本質的に高いドー
パント濃度を有するＪＦＥＴゲート領域、横方向で前記
ＪＦＥＴゲート領域内に含まれるように前記表面に形成
された、前記第１の伝導形と反対の第２の伝導形のドリ
フト領域、前記ドリフト領域上の前記表面に形成された
厚い絶縁体領域、前記ＪＦＥＴゲート領域内に隣接して
前記表面に形成された、前記第１の伝導形のＩＧＦＥＴ
本体、横方向で前記ＩＧＦＥＴ本体内に含まれるよう
に、前記ドリフト領域から分離されて、前記第２の伝導
形になるように前記表面に形成されたソース領域、前記
ドリフト領域に隣接し、前記ＩＧＦＥＴ本体から分離さ
れて、前記第２の伝導形になるように形成されたドレイ
ン領域、前記ＩＧＦＥＴ本体に隣接して、前記第１の伝
導形になるように形成されたバックゲート接続領域、前
記ソース領域と前記厚い絶縁体領域との間に前記表面を
覆って広がる導電性ゲートであって、前記ＩＧＦＥＴ本
体の間を薄いゲート絶縁体スペーサで分離された導電性
ゲート、を含むトランジスタ。
【００２５】（２）第１項記載のトランジスタであっ
て、前記導電性ゲートが更に前記厚い絶縁体領域の少な
くとも一部を覆って広がっているトランジスタ。
て、前記導電性ゲートが更に前記厚い絶縁体領域の少な
くとも一部を覆って広がっているトランジスタ。
【００２６】（３）第１項記載のトランジスタであっ
て、前記バックゲート接続領域が前記ソース領域に隣接
するように前記表面に形成され、前記ソース領域と前記
バックゲート接続領域とに共通の導電性コンタクトが形
成されているトランジスタ。
て、前記バックゲート接続領域が前記ソース領域に隣接
するように前記表面に形成され、前記ソース領域と前記
バックゲート接続領域とに共通の導電性コンタクトが形
成されているトランジスタ。
【００２７】（４）第１項記載のトランジスタであっ
て、前記ドリフト領域が前記ＩＧＦＥＴ本体に隣接する
横方向マージンを有し、前記薄いゲート絶縁体が前記厚
い絶縁体領域で終端しており、前記薄いゲート絶縁体の
端部と前記ドレイン領域との間の前記ドリフト領域の長
さが約３．５ミクロンであるトランジスタ。
て、前記ドリフト領域が前記ＩＧＦＥＴ本体に隣接する
横方向マージンを有し、前記薄いゲート絶縁体が前記厚
い絶縁体領域で終端しており、前記薄いゲート絶縁体の
端部と前記ドレイン領域との間の前記ドリフト領域の長
さが約３．５ミクロンであるトランジスタ。
【００２８】（５）第１項記載のトランジスタであっ
て、前記ソース／ドレイン降伏電圧が約９０ボルトであ
るトランジスタ。
て、前記ソース／ドレイン降伏電圧が約９０ボルトであ
るトランジスタ。
【００２９】（６）第１項記載のトランジスタであっ
て、前記第１の伝導形がＰ形であるトランジスタ。
て、前記第１の伝導形がＰ形であるトランジスタ。
【００３０】（７）第６項記載のトランジスタであっ
て、前記ＪＦＥＴゲート領域のピークのドーパント濃度
が立方センチメートル当たり３ないし５×１０15アクセ
プタの範囲内にあって、前記ドリフト領域のピークドー
パント濃度が立方センチメートル当たり３ないし５×１
０16ドナーの範囲内にあるトランジスタ。
て、前記ＪＦＥＴゲート領域のピークのドーパント濃度
が立方センチメートル当たり３ないし５×１０15アクセ
プタの範囲内にあって、前記ドリフト領域のピークドー
パント濃度が立方センチメートル当たり３ないし５×１
０16ドナーの範囲内にあるトランジスタ。
【００３１】（８）第１項記載のトランジスタであっ
て、前記ドリフト領域が横方向および深さ方向で前記ド
レイン領域を取り囲んでいるトランジスタ。
て、前記ドリフト領域が横方向および深さ方向で前記ド
レイン領域を取り囲んでいるトランジスタ。
【００３２】（９）第１項記載のトランジスタであっ
て、前記半導体層がシリコンを含んでいるトランジス
タ。
て、前記半導体層がシリコンを含んでいるトランジス
タ。
【００３３】（１０）第１項記載のトランジスタであっ
て、前記厚い絶縁体領域が酸化物を含んでいるトランジ
スタ。
て、前記厚い絶縁体領域が酸化物を含んでいるトランジ
スタ。
【００３４】（１１）第１の伝導形の半導体層の表面に
作製された横型二重拡散トランジスタあって：前記層中
に打ち込まれた前記第１の伝導形のＪＦＥＴゲート領域
であって、前記層中のドーパント濃度よりも本質的に高
いドーパント濃度を有するＪＦＥＴゲート領域、横方向
で前記ＪＦＥＴゲート領域内に含まれるように前記表面
に形成された、前記第１の伝導形と反対の第２の伝導形
のドリフト領域、前記ドリフト領域が横方向マージンを
有し、前記ドリフト領域の前記表面に形成された厚い絶
縁体領域であって、前記ドリフト領域の前記横方向マー
ジンに近接した少なくとも１つのバーズ・ビーク横方向
マージンを有する厚い絶縁体領域、前記ＪＦＥＴゲート
領域に隣接した、また前記ドリフト領域の前記横方向マ
ージンに隣接して前記表面に形成された、前記第１の伝
導形のＩＧＦＥＴ本体、横方向で前記本体内に含まれる
ように、また横方向で前記ドリフト領域から分離されて
形成された前記第２の伝導形のソース領域、横方向で前
記ドリフト領域によって取り囲まれ、前記本体から分離
されて、前記第２の伝導形になるように前記表面に形成
されたドレイン領域、前記本体内に含まれるように、そ
して前記ソース領域に隣接して前記表面に形成されたバ
ックゲート接続領域、前記ソース領域と前記厚い絶縁体
領域との間の前記表面を覆って広がる導電性ゲートであ
って、前記本体との間を薄いゲート絶縁体で分離されて
おり、更に前記厚い絶縁体領域の少なくとも一部を覆っ
て広がる導電性ゲート、を含むトランジスタ。
作製された横型二重拡散トランジスタあって：前記層中
に打ち込まれた前記第１の伝導形のＪＦＥＴゲート領域
であって、前記層中のドーパント濃度よりも本質的に高
いドーパント濃度を有するＪＦＥＴゲート領域、横方向
で前記ＪＦＥＴゲート領域内に含まれるように前記表面
に形成された、前記第１の伝導形と反対の第２の伝導形
のドリフト領域、前記ドリフト領域が横方向マージンを
有し、前記ドリフト領域の前記表面に形成された厚い絶
縁体領域であって、前記ドリフト領域の前記横方向マー
ジンに近接した少なくとも１つのバーズ・ビーク横方向
マージンを有する厚い絶縁体領域、前記ＪＦＥＴゲート
領域に隣接した、また前記ドリフト領域の前記横方向マ
ージンに隣接して前記表面に形成された、前記第１の伝
導形のＩＧＦＥＴ本体、横方向で前記本体内に含まれる
ように、また横方向で前記ドリフト領域から分離されて
形成された前記第２の伝導形のソース領域、横方向で前
記ドリフト領域によって取り囲まれ、前記本体から分離
されて、前記第２の伝導形になるように前記表面に形成
されたドレイン領域、前記本体内に含まれるように、そ
して前記ソース領域に隣接して前記表面に形成されたバ
ックゲート接続領域、前記ソース領域と前記厚い絶縁体
領域との間の前記表面を覆って広がる導電性ゲートであ
って、前記本体との間を薄いゲート絶縁体で分離されて
おり、更に前記厚い絶縁体領域の少なくとも一部を覆っ
て広がる導電性ゲート、を含むトランジスタ。
【００３５】（１２）第１１項記載のトランジスタであ
って、前記ソース領域が第１および第２の副領域を有
し、前記第１の副領域が横方向および深さ方向で前記第
２の副領域を取り囲んでおり、前記第１の副領域が前記
第２の副領域よりも低い前記第２の伝導形のドーパント
濃度を有しているトランジスタ。
って、前記ソース領域が第１および第２の副領域を有
し、前記第１の副領域が横方向および深さ方向で前記第
２の副領域を取り囲んでおり、前記第１の副領域が前記
第２の副領域よりも低い前記第２の伝導形のドーパント
濃度を有しているトランジスタ。
【００３６】（１３）第１の伝導形を有する半導体層の
表面にパワートランジスタを製造する方法であって：前
記表面に第１の打ち込みエリアを定義するマスクを形成
すること、前記マスクを用いて、前記打ち込みエリア中
へ第２の伝導形のドーパントを選択的に打ち込むこと、
前記マスクを用いて前記打ち込みエリア中へ、前記第２
の伝導形のドーパントよりも前記半導体層中で本質的に
より大きい拡散係数を有する第１の伝導形のドーパント
を選択的に打ち込むこと、前記打ち込み領域をドライブ
インして、前記第２の伝導形のドリフト領域と、前記ド
リフト領域を横方向および深さ方向で取り囲む前記第１
の伝導形のＪＦＥＴゲート領域とを形成すること、前記
ドリフト領域から分離されて、前記第２の伝導形になる
ようにソース領域を形成すること、前記第１の伝導形の
ＩＧＦＥＴ本体を形成することであって、それの少なく
とも一部が前記ソース領域を前記ドリフト領域から分離
するようにＩＧＦＥＴ本体を形成すること、前記ドリフ
ト領域の一部上に、それのＩＧＦＥＴ本体との境界近く
に少なくとも１つの厚い絶縁体層を形成すること、前記
ＩＧＦＥＴ本体上に、前記ソース領域から少なくとも前
記厚い絶縁体領域まで前記表面上に広がるゲート絶縁体
を形成すること、少なくとも前記ゲート絶縁体上に導電
性ゲートを形成すること、前記ドリフト領域によってＩ
ＧＦＥＴ本体から分離されるように、前記第２の伝導形
のドレイン領域を形成すること、の工程を含む方法。
表面にパワートランジスタを製造する方法であって：前
記表面に第１の打ち込みエリアを定義するマスクを形成
すること、前記マスクを用いて、前記打ち込みエリア中
へ第２の伝導形のドーパントを選択的に打ち込むこと、
前記マスクを用いて前記打ち込みエリア中へ、前記第２
の伝導形のドーパントよりも前記半導体層中で本質的に
より大きい拡散係数を有する第１の伝導形のドーパント
を選択的に打ち込むこと、前記打ち込み領域をドライブ
インして、前記第２の伝導形のドリフト領域と、前記ド
リフト領域を横方向および深さ方向で取り囲む前記第１
の伝導形のＪＦＥＴゲート領域とを形成すること、前記
ドリフト領域から分離されて、前記第２の伝導形になる
ようにソース領域を形成すること、前記第１の伝導形の
ＩＧＦＥＴ本体を形成することであって、それの少なく
とも一部が前記ソース領域を前記ドリフト領域から分離
するようにＩＧＦＥＴ本体を形成すること、前記ドリフ
ト領域の一部上に、それのＩＧＦＥＴ本体との境界近く
に少なくとも１つの厚い絶縁体層を形成すること、前記
ＩＧＦＥＴ本体上に、前記ソース領域から少なくとも前
記厚い絶縁体領域まで前記表面上に広がるゲート絶縁体
を形成すること、少なくとも前記ゲート絶縁体上に導電
性ゲートを形成すること、前記ドリフト領域によってＩ
ＧＦＥＴ本体から分離されるように、前記第２の伝導形
のドレイン領域を形成すること、の工程を含む方法。
【００３７】（１４）第１３項記載の方法であって、前
記ソース領域形成とＩＧＦＥＴ本体形成工程が：本体領
域／ソース領域打ち込みエリアを定義する第２のマスク
を使用すること、前記第２のマスクを用いて、前記本体
領域／ソース領域打ち込みエリア中へ前記第１の伝導形
のドーパントを選択的に打ち込むこと、前記第２のマス
クを用いて、前記本体領域／ソース領域打ち込みエリア
中へ、前記第１の伝導形のドーパントよりも前記半導体
層中で本質的により小さい拡散係数を有する第２の伝導
形のドーパントを選択的に打ち込むこと、前記第２のマ
スクを用いて前記打ち込まれたドーパントをドライブイ
ンして、前記ドリフト領域から分離されたソース領域
と、前記ソース領域を横方向および深さ方向で取り囲む
ＩＧＦＥＴ本体とを形成すること、の工程を含んでいる
方法。
記ソース領域形成とＩＧＦＥＴ本体形成工程が：本体領
域／ソース領域打ち込みエリアを定義する第２のマスク
を使用すること、前記第２のマスクを用いて、前記本体
領域／ソース領域打ち込みエリア中へ前記第１の伝導形
のドーパントを選択的に打ち込むこと、前記第２のマス
クを用いて、前記本体領域／ソース領域打ち込みエリア
中へ、前記第１の伝導形のドーパントよりも前記半導体
層中で本質的により小さい拡散係数を有する第２の伝導
形のドーパントを選択的に打ち込むこと、前記第２のマ
スクを用いて前記打ち込まれたドーパントをドライブイ
ンして、前記ドリフト領域から分離されたソース領域
と、前記ソース領域を横方向および深さ方向で取り囲む
ＩＧＦＥＴ本体とを形成すること、の工程を含んでいる
方法。
【００３８】（１５）第１３項記載の方法であって、更
に：横方向および深さ方向で前記ソース領域を取り囲
み、前記ＪＦＥＴゲート領域を覆うように前記ＩＧＦＥ
Ｔ本体を形成すること、前記ＩＧＦＥＴ本体に隣接し
て、前記第１の伝導形になるように前記表面にバックゲ
ート接続領域を形成すること、の工程を含む方法。
に：横方向および深さ方向で前記ソース領域を取り囲
み、前記ＪＦＥＴゲート領域を覆うように前記ＩＧＦＥ
Ｔ本体を形成すること、前記ＩＧＦＥＴ本体に隣接し
て、前記第１の伝導形になるように前記表面にバックゲ
ート接続領域を形成すること、の工程を含む方法。
【００３９】（１６）第１３項記載の方法であって、更
に：前記導電性ゲートの端部を打ち込みの自己整合に用
いて、傾斜接合形成のために前記ソース領域中へ前記第
２の伝導形のドーパントを付加的に打ち込むこと、の工
程を含む方法。
に：前記導電性ゲートの端部を打ち込みの自己整合に用
いて、傾斜接合形成のために前記ソース領域中へ前記第
２の伝導形のドーパントを付加的に打ち込むこと、の工
程を含む方法。
【００４０】（１７）トランジスタは、第２の伝導形の
ドリフト領域２６を横方向および深さ方向で取り囲むよ
うに半導体層１０の表面に形成された第１の伝導形のＪ
ＦＥＴゲート領域２４を有している。前記ドリフト領域
の一部上の前記表面に厚い絶縁体領域４２が形成され
る。前記第１の伝導形のＩＧＦＥＴ本体３０が前記ＪＦ
ＥＴゲート領域２４に隣接して前記表面に形成される。
この本体３０は前記第２の伝導形のソース領域３４を前
記ドリフト領域２６から分離している。前記ドリフト領
域２６に隣接して、前記ＩＧＦＥＴ本体から分離され
て、前記第２の伝導形になるように前記表面にドレイン
領域６０が形成される。前記ソース領域３４と前記厚い
絶縁体領域４２との間の前記表面を覆って導電性ゲート
５２が形成され、薄いゲート絶縁体５０が前記ゲート５
２をＩＧＦＥＴ本体３０から分離している。前記半導体
層１０に比べて増大したドーピング濃度を有するＪＦＥ
Ｔゲート領域２４のために、ドリフト領域２６のドーパ
ント濃度も同様に増大し、それによって定格電圧でＲＥ
ＳＵＲＦ条件が満たされ、低いｒds（オン）が実現され
る。
ドリフト領域２６を横方向および深さ方向で取り囲むよ
うに半導体層１０の表面に形成された第１の伝導形のＪ
ＦＥＴゲート領域２４を有している。前記ドリフト領域
の一部上の前記表面に厚い絶縁体領域４２が形成され
る。前記第１の伝導形のＩＧＦＥＴ本体３０が前記ＪＦ
ＥＴゲート領域２４に隣接して前記表面に形成される。
この本体３０は前記第２の伝導形のソース領域３４を前
記ドリフト領域２６から分離している。前記ドリフト領
域２６に隣接して、前記ＩＧＦＥＴ本体から分離され
て、前記第２の伝導形になるように前記表面にドレイン
領域６０が形成される。前記ソース領域３４と前記厚い
絶縁体領域４２との間の前記表面を覆って導電性ゲート
５２が形成され、薄いゲート絶縁体５０が前記ゲート５
２をＩＧＦＥＴ本体３０から分離している。前記半導体
層１０に比べて増大したドーピング濃度を有するＪＦＥ
Ｔゲート領域２４のために、ドリフト領域２６のドーパ
ント濃度も同様に増大し、それによって定格電圧でＲＥ
ＳＵＲＦ条件が満たされ、低いｒds（オン）が実現され
る。
【図１】本発明に従うＬＤＭＯＳトランジスタの鏡面的
な一対についての製造段階を示す拡大断面図。
な一対についての製造段階を示す拡大断面図。
【図２】本発明に従うＬＤＭＯＳトランジスタの鏡面的
な一対についての製造段階を示す拡大断面図。
な一対についての製造段階を示す拡大断面図。
【図３】本発明に従うＬＤＭＯＳトランジスタの鏡面的
な一対についての製造段階を示す拡大断面図。
な一対についての製造段階を示す拡大断面図。
【図４】本発明に従うＬＤＭＯＳトランジスタの鏡面的
な一対についての製造段階を示す拡大断面図。
な一対についての製造段階を示す拡大断面図。
【図５】本発明に従うＬＤＭＯＳトランジスタの鏡面的
な一対についての製造段階を示す拡大断面図。
な一対についての製造段階を示す拡大断面図。
【図６】ＬＤＭＯＳの一部分の鳥瞰図。
１０ 半導体層 １２ 酸化物層 １４ 半導体層の表面 １６ フォトレジスト層 １８ 打ち込みエリア ２０ Ｐ形領域 ２２ Ｎ形領域 ２４ ＪＦＥＴゲート領域 ２６ Ｎ形ドリフト領域 ３０，３２ ＩＧＦＥＴ本体 ３４，３６ ソース領域 ４０ マスク ４１ 窓 ４２，４４ ＬＯＣＯＳ酸化物島 ４６，４８ バーズ・ビーク横マージン ５０ ゲート酸化物層 ５２，５４ 導電性ポリゲート ５６，５８ 横方向端 ６０ ドレイン領域 ６２，６４ 高濃度Ｎ＋形ソース領域 ７０，７２ Ｐ＋形バックゲート接続領域 ７４ 白金シリサイド薄層 ７８，８０，８２ コンタクト ９０ ＬＤＭＯＳパワートランジスタ ９２ 方向 ９４，９６ 面 ９８，１００ 横マージン
Claims (2)
- 【請求項１】 大電流を流すように適応でき、高い降伏
電圧を有し、第１の伝導形を持つようにドープされた半
導体層の表面に作製されたトランジスタであって：前記
層中に形成された前記第１の伝導形のＪＦＥＴゲート領
域であって、前記層中のドーパント濃度よりも本質的に
高いドーパント濃度を有するＪＦＥＴゲート領域、 横方向で前記ＪＦＥＴゲート領域内に含まれるように前
記表面に形成された、前記第１の伝導形と反対の第２の
伝導形のドリフト領域、 前記ドリフト領域上の前記表面に形成された厚い絶縁体
領域、 前記ＪＦＥＴゲート領域内に隣接して前記表面に形成さ
れた、前記第１の伝導形のＩＧＦＥＴ本体、 横方向で前記ＩＧＦＥＴ本体内に含まれるように、前記
ドリフト領域から分離されて、前記第２の伝導形になる
ように前記表面に形成されたソース領域、 前記ドリフト領域に隣接し、前記ＩＧＦＥＴ本体から分
離されて、前記第２の伝導形になるように形成されたド
レイン領域、 前記ＩＧＦＥＴ本体に隣接して、前記第１の伝導形にな
るように形成されたバックゲート接続領域、 前記ソース領域と前記厚い絶縁体領域との間に前記表面
を覆って広がる導電性ゲートであって、前記ＩＧＦＥＴ
本体との間を薄いゲート絶縁体スペーサで分離された導
電性ゲート、 を含むトランジスタ。 - 【請求項２】 第１の伝導形を有する半導体層の表面に
パワートランジスタを製造する方法であって：前記表面
に第１の打ち込みエリアを定義するマスクを形成するこ
と、 前記マスクを用いて、前記打ち込みエリア中へ第２の伝
導形のドーパントを選択的に打ち込むこと、 前記マスクを用いて前記打ち込みエリア中へ、前記第２
の伝導形のドーパントよりも前記半導体層中で本質的に
より大きい拡散係数を有する第１の伝導形のドーパント
を選択的に打ち込むこと、 前記打ち込み領域をドライブインして、前記第２の伝導
形のドリフト領域と、前記ドリフト領域を横方向および
深さ方向で取り囲む前記第１の伝導形のＪＦＥＴゲート
領域とを形成すること、 前記ドリフト領域から分離されて、前記第２の伝導形に
なるようにソース領域を形成すること、 前記第１の伝導形のＩＧＦＥＴ本体を形成することであ
って、それの少なくとも一部が前記ソース領域を前記ド
リフト領域から分離するようにＩＧＦＥＴ本体を形成す
ること、 前記ドリフト領域の一部上に、それのＩＧＦＥＴ本体と
の境界近くに少なくとも１つの厚い絶縁体層を形成する
こと、 前記ＩＧＦＥＴ本体上に、前記ソース領域から少なくと
も前記厚い絶縁体領域まで前記表面上に広がるゲート絶
縁体を形成すること、 少なくとも前記ゲート絶縁体上に導電性ゲートを形成す
ること、 前記ドリフト領域によって前記ＩＧＦＥＴ本体から分離
されるように、前記第２の伝導形のドレイン領域を形成
すること、の工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US77610291A | 1991-10-15 | 1991-10-15 | |
| US776102 | 1991-10-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267652A true JPH05267652A (ja) | 1993-10-15 |
| JP3187980B2 JP3187980B2 (ja) | 2001-07-16 |
Family
ID=25106461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27743692A Expired - Lifetime JP3187980B2 (ja) | 1991-10-15 | 1992-10-15 | 電界効果トランジスタ |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5304827A (ja) |
| EP (1) | EP0537684B1 (ja) |
| JP (1) | JP3187980B2 (ja) |
| KR (1) | KR100232369B1 (ja) |
| DE (1) | DE69225552T2 (ja) |
| TW (1) | TW224538B (ja) |
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