JP3374099B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
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- H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等
に利用される高電圧素子としてのＬＤ（Lateral Double
Diffused）ＭＯＳトランジスタ技術に関する。
製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等
に利用される高電圧素子としてのＬＤ（Lateral Double
Diffused）ＭＯＳトランジスタ技術に関する。
【０００２】
【従来の技術】ここで、ＬＤＭＯＳトランジスタ構造と
は、半導体基板表面側に形成した拡散領域に対して、導
電型の異なる不純物を拡散させて、新たな拡散領域を形
成し、これらの拡散領域の横方向拡散の差を実効チャネ
ル長として利用するものであり、短いチャネルが形成さ
れることで、低オン抵抗化に適した素子となる。
は、半導体基板表面側に形成した拡散領域に対して、導
電型の異なる不純物を拡散させて、新たな拡散領域を形
成し、これらの拡散領域の横方向拡散の差を実効チャネ
ル長として利用するものであり、短いチャネルが形成さ
れることで、低オン抵抗化に適した素子となる。
【０００３】図１０は、従来（現在、本発明者が開発
中）のＬＤＭＯＳトランジスタを説明するための断面図
であり、一例としてＮチャネル型のＬＤＭＯＳトランジ
スタ構造について図示してある。尚、Ｐチャネル型のＬ
ＤＭＯＳトランジスタ構造についての説明は省略する
が、導電型が異なるだけで、同様な構造となっているの
は周知の通りである。
中）のＬＤＭＯＳトランジスタを説明するための断面図
であり、一例としてＮチャネル型のＬＤＭＯＳトランジ
スタ構造について図示してある。尚、Ｐチャネル型のＬ
ＤＭＯＳトランジスタ構造についての説明は省略する
が、導電型が異なるだけで、同様な構造となっているの
は周知の通りである。
【０００４】図１０（ａ）において、１は一導電型、例
えばＰ型の半導体基板で、２１はＰ型ウエル領域で、こ
のＰ型ウエル領域２１内にＰ型ボディー領域３が形成さ
れると共に、このＰ型ボディー領域３内にはＮ型拡散領
域４が形成され、また前記Ｎ型拡散領域４から離間され
た位置にＮ型拡散領域５が形成されている。基板表面に
はゲート絶縁膜６を介してゲート電極７が形成されてお
り、このゲート電極７直下のＰ型ボディー領域３の表面
領域にはチャネル領域８が形成されている。
えばＰ型の半導体基板で、２１はＰ型ウエル領域で、こ
のＰ型ウエル領域２１内にＰ型ボディー領域３が形成さ
れると共に、このＰ型ボディー領域３内にはＮ型拡散領
域４が形成され、また前記Ｎ型拡散領域４から離間され
た位置にＮ型拡散領域５が形成されている。基板表面に
はゲート絶縁膜６を介してゲート電極７が形成されてお
り、このゲート電極７直下のＰ型ボディー領域３の表面
領域にはチャネル領域８が形成されている。
【０００５】そして、前記Ｎ型拡散領域４をソース領
域、Ｎ型拡散領域５をドレイン領域とし、前記ゲート電
極７下には浅く（第１のＮ−層２２Ａ）、かつドレイン
領域近傍では深く（第２のＮ−層２２Ｂ）なるＮ型のド
リフト領域（Ｎ−層２２）が形成されている。また、１
０，１１はそれぞれソース電極、ドレイン電極であり、
１２はＰ型ボディー領域３の電位を取るためのＰ型拡散
領域で、１３は層間絶縁膜である。
域、Ｎ型拡散領域５をドレイン領域とし、前記ゲート電
極７下には浅く（第１のＮ−層２２Ａ）、かつドレイン
領域近傍では深く（第２のＮ−層２２Ｂ）なるＮ型のド
リフト領域（Ｎ−層２２）が形成されている。また、１
０，１１はそれぞれソース電極、ドレイン電極であり、
１２はＰ型ボディー領域３の電位を取るためのＰ型拡散
領域で、１３は層間絶縁膜である。
【０００６】上記ＬＤＭＯＳトランジスタにおいて、こ
のＮ型ドリフト領域２２の表面での濃度が高いため、Ｎ
型ドリフト領域２２表面で電流が流れやすくなると共
に、高耐圧化を図ることができる。そして、このような
構成のＬＤＭＯＳトランジスタは、表面緩和型（ＲＥＳ
ＵＲＦ）ＬＤＭＯＳと呼ばれるものである。
のＮ型ドリフト領域２２の表面での濃度が高いため、Ｎ
型ドリフト領域２２表面で電流が流れやすくなると共
に、高耐圧化を図ることができる。そして、このような
構成のＬＤＭＯＳトランジスタは、表面緩和型（ＲＥＳ
ＵＲＦ）ＬＤＭＯＳと呼ばれるものである。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たように前記Ｎ型ドリフト領域２２表面での濃度が高く
なっているため、Ｐ型ボディー領域３が十分に拡散しき
れずに、図１０（ｂ）に示すように前記Ｐ型ボディー領
域３の端部がソース領域（Ｎ型拡散領域４）側に近づ
き、適正なチャネル領域８が形成できないという危険性
があった（矢印Ａ参照）。
たように前記Ｎ型ドリフト領域２２表面での濃度が高く
なっているため、Ｐ型ボディー領域３が十分に拡散しき
れずに、図１０（ｂ）に示すように前記Ｐ型ボディー領
域３の端部がソース領域（Ｎ型拡散領域４）側に近づ
き、適正なチャネル領域８が形成できないという危険性
があった（矢印Ａ参照）。
【０００８】そこで、本発明者は製造工程の組み替えを
図ることで、上記問題を解決できないものかと考え、本
技術を発明するに至った。即ち、従来工程では、ドリフ
ト領域（Ｎ−層２２）の形成工程が、Ｐウエル領域２１
表層に拡散係数の異なる少なくとも２種類のＮ型不純物
（リンイオンあるいはヒ素イオン）をイオン注入し拡散
した後に、ソース形成領域のＰウエル領域２１表層にＰ
型不純物（ボロンイオン）をイオン注入し拡散すること
で、前記ソース形成領域のＰ型ウエル領域２１内の比較
的深い位置に形成された第２のＮ−層２２Ｂ（リンイオ
ンを親とした拡散層）をこのボロンイオンの拡散で相殺
するものであった。
図ることで、上記問題を解決できないものかと考え、本
技術を発明するに至った。即ち、従来工程では、ドリフ
ト領域（Ｎ−層２２）の形成工程が、Ｐウエル領域２１
表層に拡散係数の異なる少なくとも２種類のＮ型不純物
（リンイオンあるいはヒ素イオン）をイオン注入し拡散
した後に、ソース形成領域のＰウエル領域２１表層にＰ
型不純物（ボロンイオン）をイオン注入し拡散すること
で、前記ソース形成領域のＰ型ウエル領域２１内の比較
的深い位置に形成された第２のＮ−層２２Ｂ（リンイオ
ンを親とした拡散層）をこのボロンイオンの拡散で相殺
するものであった。
【０００９】しかしながら、このドリフト領域（Ｎ−層
２２）を形成した後に、ゲート絶縁膜６を形成するため
の熱酸化を施していたために、前記第１のＮ−層２２Ａ
（ヒ素イオンを親とした拡散層）内のヒ素イオンが基板
表面に偏析することになり、この偏析したヒ素イオンに
影響されてＰ型ボディー領域３が拡散しきれずに、適正
なチャネル領域８が形成できないということを突き止め
た（図９の偏析したヒ素イオンを示すハッチング領域参
照）。
２２）を形成した後に、ゲート絶縁膜６を形成するため
の熱酸化を施していたために、前記第１のＮ−層２２Ａ
（ヒ素イオンを親とした拡散層）内のヒ素イオンが基板
表面に偏析することになり、この偏析したヒ素イオンに
影響されてＰ型ボディー領域３が拡散しきれずに、適正
なチャネル領域８が形成できないということを突き止め
た（図９の偏析したヒ素イオンを示すハッチング領域参
照）。
【００１０】従って、本発明では高耐圧化並びにオン抵
抗の低減化の要望に応え得る半導体装置の製造方法を提
供することを目的とする。
抗の低減化の要望に応え得る半導体装置の製造方法を提
供することを目的とする。
【００１１】
【課題を解決するための手段】そこで、上記課題を解決
するために本発明の半導体装置の製造方法は、ソース領
域４、チャネル領域８及びドレイン領域５を有し、更に
前記チャネル領域８上にゲート絶縁膜６を介してゲート
電極７が形成され、前記チャネル領域８及びドレイン領
域５間にドリフト領域（Ｎ−層２２）を有するものにお
いて、前記ドリフト領域（Ｎ−層２２）の形成工程が、
第１導電型の半導体層（Ｐ型ウエル領域２１）に拡散係
数の異なる少なくとも２種類の第２導電型不純物（例え
ば、リンイオンとヒ素イオン）をイオン注入し拡散した
後に、この少なくとも１種類以上の第２導電型不純物
（例えば、リンイオン）の拡散係数とほぼ同程度かそれ
以上の拡散係数を有する少なくとも１種類以上の第１導
電型不純物（例えば、ボロンイオン）をイオン注入し、
このボロンイオンの拡散工程を少なくとも前記ゲート絶
縁膜６の形成工程後に行うようにしたことを特徴とす
る。
するために本発明の半導体装置の製造方法は、ソース領
域４、チャネル領域８及びドレイン領域５を有し、更に
前記チャネル領域８上にゲート絶縁膜６を介してゲート
電極７が形成され、前記チャネル領域８及びドレイン領
域５間にドリフト領域（Ｎ−層２２）を有するものにお
いて、前記ドリフト領域（Ｎ−層２２）の形成工程が、
第１導電型の半導体層（Ｐ型ウエル領域２１）に拡散係
数の異なる少なくとも２種類の第２導電型不純物（例え
ば、リンイオンとヒ素イオン）をイオン注入し拡散した
後に、この少なくとも１種類以上の第２導電型不純物
（例えば、リンイオン）の拡散係数とほぼ同程度かそれ
以上の拡散係数を有する少なくとも１種類以上の第１導
電型不純物（例えば、ボロンイオン）をイオン注入し、
このボロンイオンの拡散工程を少なくとも前記ゲート絶
縁膜６の形成工程後に行うようにしたことを特徴とす
る。
【００１２】また、本発明の他の半導体装置の製造方法
は、上記ボロンイオンの拡散工程が少なくとも前記ゲー
ト電極用の形成膜（ポリシリコン膜１７）の形成工程後
に行うようにしたことを特徴とする。
は、上記ボロンイオンの拡散工程が少なくとも前記ゲー
ト電極用の形成膜（ポリシリコン膜１７）の形成工程後
に行うようにしたことを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法に係る一実施形態について図面を参照しながら説明
する。尚、デバイス構成は従来装置（図１０参照）と同
等であり、重複した説明を避けるために図示した説明は
省略し、従来構成と同等な構成については同符号を付し
て説明を簡略化する。また、図１０にはＬＤＭＯＳトラ
ンジスタの一例として、Ｎチャネル型のＬＤＭＯＳトラ
ンジスタ構造について図示してあり、Ｐチャネル型のＬ
ＤＭＯＳトランジスタ構造についての説明は省略する
が、導電型が異なるだけで、同様な構造となっているの
は周知の通りである。
方法に係る一実施形態について図面を参照しながら説明
する。尚、デバイス構成は従来装置（図１０参照）と同
等であり、重複した説明を避けるために図示した説明は
省略し、従来構成と同等な構成については同符号を付し
て説明を簡略化する。また、図１０にはＬＤＭＯＳトラ
ンジスタの一例として、Ｎチャネル型のＬＤＭＯＳトラ
ンジスタ構造について図示してあり、Ｐチャネル型のＬ
ＤＭＯＳトランジスタ構造についての説明は省略する
が、導電型が異なるだけで、同様な構造となっているの
は周知の通りである。
【００１４】先ず、図１において、Ｐ型半導体基板１上
にパッド酸化膜３０を形成した後に、Ｐ型ウエル領域２
１内にホトレジスト膜３１をマスクにして後工程でドリ
フト領域と成るＮ−層２２を形成するための２種類のＮ
型不純物（例えば、ヒ素イオンとリンイオン）をイオン
注入して、第１，第２のイオン注入層３２（図中一点鎖
線参照），３３（図中点線参照）を形成する。尚、本工
程では、例えば、ヒ素イオンをおよそ１６０ＫｅＶの加
速電圧で、３×１０12／ｃｍ2の注入量で注入し、リン
イオンをおよそ５０ＫｅＶの加速電圧で、４×１０12／
ｃｍ2の注入条件で行う。
にパッド酸化膜３０を形成した後に、Ｐ型ウエル領域２
１内にホトレジスト膜３１をマスクにして後工程でドリ
フト領域と成るＮ−層２２を形成するための２種類のＮ
型不純物（例えば、ヒ素イオンとリンイオン）をイオン
注入して、第１，第２のイオン注入層３２（図中一点鎖
線参照），３３（図中点線参照）を形成する。尚、本工
程では、例えば、ヒ素イオンをおよそ１６０ＫｅＶの加
速電圧で、３×１０12／ｃｍ2の注入量で注入し、リン
イオンをおよそ５０ＫｅＶの加速電圧で、４×１０12／
ｃｍ2の注入条件で行う。
【００１５】次に、図２において、前記基板１上に形成
した不図示のシリコン窒化膜をマスクにして前記基板表
面のある領域を選択酸化しておよそ７３００Å程度の膜
厚のＬＯＣＯＳ酸化膜９を形成すると共に、上述したよ
うに前記基板表層に注入しておいたヒ素イオンとリンイ
オンの拡散係数の差から前記ヒ素イオンが前記基板１内
部に拡散されて比較的基板表層に第１のＮ−層２２Ａ
（図中一点鎖線参照）が形成され、また前記リンイオン
が前記基板１内部に拡散されて前記Ｐ型ウエル領域２１
内の比較的深い位置に第２のＮ−層２２Ｂ（図中実線参
照）が形成される。
した不図示のシリコン窒化膜をマスクにして前記基板表
面のある領域を選択酸化しておよそ７３００Å程度の膜
厚のＬＯＣＯＳ酸化膜９を形成すると共に、上述したよ
うに前記基板表層に注入しておいたヒ素イオンとリンイ
オンの拡散係数の差から前記ヒ素イオンが前記基板１内
部に拡散されて比較的基板表層に第１のＮ−層２２Ａ
（図中一点鎖線参照）が形成され、また前記リンイオン
が前記基板１内部に拡散されて前記Ｐ型ウエル領域２１
内の比較的深い位置に第２のＮ−層２２Ｂ（図中実線参
照）が形成される。
【００１６】続いて、図３において、ドレイン形成領域
上の前記基板１上にホトレジスト膜３４を形成した後
に、このホトレジスト膜３４をマスクにしてソース形成
領域の前記基板表層にＰ型不純物（例えば、ボロンイオ
ン）をイオン注入し、第３のイオン注入層２３（図中×
印参照）を形成する。
上の前記基板１上にホトレジスト膜３４を形成した後
に、このホトレジスト膜３４をマスクにしてソース形成
領域の前記基板表層にＰ型不純物（例えば、ボロンイオ
ン）をイオン注入し、第３のイオン注入層２３（図中×
印参照）を形成する。
【００１７】次に、図４において、前記基板表面をおよ
そ８５０℃でパイロ酸化して、前記基板１上におよそ８
００Å程度の膜厚のゲート絶縁膜６を形成した後に、こ
のゲート絶縁膜６から前記ＬＯＣＯＳ酸化膜９上を含む
基板全面におよそ２０００Å〜３０００Å程度の膜厚の
ポリシリコン膜１７（あるいはアモルファスシリコン膜
でも良い。）を形成する。
そ８５０℃でパイロ酸化して、前記基板１上におよそ８
００Å程度の膜厚のゲート絶縁膜６を形成した後に、こ
のゲート絶縁膜６から前記ＬＯＣＯＳ酸化膜９上を含む
基板全面におよそ２０００Å〜３０００Å程度の膜厚の
ポリシリコン膜１７（あるいはアモルファスシリコン膜
でも良い。）を形成する。
【００１８】そして、前述した第３のイオン注入層２３
に注入しておいたボロンイオンの拡散処理を行う。
に注入しておいたボロンイオンの拡散処理を行う。
【００１９】この拡散処理により、前記ソース形成領域
の前記第２のＮ−層２２Ｂを形成するリンイオンがこの
ボロンイオンで相殺されて、このソース形成領域の第２
のＮ−層２２Ｂが消滅する。尚、本工程では、例えば、
ボロンイオンをおよそ８０ＫｅＶの加速電圧で、８×１
０12／ｃｍ2の注入量で注入した後、およそ１１００℃
のＮ2雰囲気中で２時間熱拡散させる。ここで、図９は
前述したヒ素イオン（実線で示す）とリンイオン（点線
で示す）とボロンイオン（一点鎖線で示す）がそれぞれ
拡散された際の不純物濃度分布を示す図で、図からわか
るように基板のリンイオンを親とする濃度分布は、ボロ
ンイオンを親とする濃度分布と重合して相殺されること
になる。
の前記第２のＮ−層２２Ｂを形成するリンイオンがこの
ボロンイオンで相殺されて、このソース形成領域の第２
のＮ−層２２Ｂが消滅する。尚、本工程では、例えば、
ボロンイオンをおよそ８０ＫｅＶの加速電圧で、８×１
０12／ｃｍ2の注入量で注入した後、およそ１１００℃
のＮ2雰囲気中で２時間熱拡散させる。ここで、図９は
前述したヒ素イオン（実線で示す）とリンイオン（点線
で示す）とボロンイオン（一点鎖線で示す）がそれぞれ
拡散された際の不純物濃度分布を示す図で、図からわか
るように基板のリンイオンを親とする濃度分布は、ボロ
ンイオンを親とする濃度分布と重合して相殺されること
になる。
【００２０】このように本発明では、ドリフト領域を形
成する際に拡散係数の異なるヒ素イオンとリンイオンの
拡散係数の差を利用して、ソース形成領域側の基板深く
に形成された第２のＮ−層２２Ｂを、後工程で注入され
るボロンイオンを拡散させることで相殺して、このソー
ス形成領域側には基板表層に形成された第１のＮ−層２
２Ａだけが残ることとなり、オン抵抗の低減化が図られ
た半導体装置を比較的簡単な製造工程で提供することが
できる。
成する際に拡散係数の異なるヒ素イオンとリンイオンの
拡散係数の差を利用して、ソース形成領域側の基板深く
に形成された第２のＮ−層２２Ｂを、後工程で注入され
るボロンイオンを拡散させることで相殺して、このソー
ス形成領域側には基板表層に形成された第１のＮ−層２
２Ａだけが残ることとなり、オン抵抗の低減化が図られ
た半導体装置を比較的簡単な製造工程で提供することが
できる。
【００２１】しかも、予め、基板表層に注入しておいた
ボロンイオンの拡散工程を、少なくともゲート絶縁膜６
を形成するための熱酸化処理工程を施した後に行うよう
にしているため、従来問題であったドリフト領域である
Ｎ−層２２の濃度によりＰ型ボディー領域３が拡散しき
れずに、適正なチャネル領域８が形成できないという問
題の発生を抑止できる。
ボロンイオンの拡散工程を、少なくともゲート絶縁膜６
を形成するための熱酸化処理工程を施した後に行うよう
にしているため、従来問題であったドリフト領域である
Ｎ−層２２の濃度によりＰ型ボディー領域３が拡散しき
れずに、適正なチャネル領域８が形成できないという問
題の発生を抑止できる。
【００２２】即ち、従来の製造工程順に従って、基板表
層にボロンイオンを注入し、直ちにその拡散処理工程を
施し、その後にゲート絶縁膜６を形成するための熱酸化
処理工程を施すものでは、熱酸化処理した際に前記第１
のＮ−層２２Ａ（ヒ素イオンを親とした拡散層）内のヒ
素イオンが基板表面に偏析することになり、この偏析し
たヒ素イオンに影響されてＰ型ボディー領域３の拡散が
妨害されて、適正に拡散しきれずに、適正なチャネル領
域８が形成できないという問題が発生するが、本発明で
はそのような問題の発生を解消できる。従って、本発明
では高耐圧化並びにオン抵抗の低減化の要望に応え得る
半導体装置の製造方法が提供できる。
層にボロンイオンを注入し、直ちにその拡散処理工程を
施し、その後にゲート絶縁膜６を形成するための熱酸化
処理工程を施すものでは、熱酸化処理した際に前記第１
のＮ−層２２Ａ（ヒ素イオンを親とした拡散層）内のヒ
素イオンが基板表面に偏析することになり、この偏析し
たヒ素イオンに影響されてＰ型ボディー領域３の拡散が
妨害されて、適正に拡散しきれずに、適正なチャネル領
域８が形成できないという問題が発生するが、本発明で
はそのような問題の発生を解消できる。従って、本発明
では高耐圧化並びにオン抵抗の低減化の要望に応え得る
半導体装置の製造方法が提供できる。
【００２３】尚、本実施形態では、ゲート絶縁膜６上に
ゲート電極形成用のポリシリコン膜１７を形成した後
に、ボロンイオンの拡散処理を行っているが、これだけ
に限らず、例えばゲート絶縁膜６を形成した直後に行う
ようにしても良く、後述するポリシリコン膜１７の導電
化処理を行った直後に行うようにしても良く、更にその
後工程で行うようにしても良い。即ち、従来の問題が発
生する要因となるゲート絶縁膜形成用の熱酸化処理後に
行うようにすれば良いのである。
ゲート電極形成用のポリシリコン膜１７を形成した後
に、ボロンイオンの拡散処理を行っているが、これだけ
に限らず、例えばゲート絶縁膜６を形成した直後に行う
ようにしても良く、後述するポリシリコン膜１７の導電
化処理を行った直後に行うようにしても良く、更にその
後工程で行うようにしても良い。即ち、従来の問題が発
生する要因となるゲート絶縁膜形成用の熱酸化処理後に
行うようにすれば良いのである。
【００２４】更に言えば、上述したゲート電極形成用の
ポリシリコン膜１７を形成した後の、このポリシリコン
膜１７の導電化（ＰＯＣｌ3を熱拡散源としたリンドー
プ、あるいはＮ型不純物をイオン注入する）処理前に行
う必要がある。即ち、ゲート絶縁膜６上に導電化された
ポリシリコン膜１７が存在した場合に、この導電化され
たポリシリコン膜１７内の不純物がゲート絶縁膜６に染
み出し、あたかもリンドープ絶縁膜となる。このリンド
ープ絶縁膜の粘性流動（ビスカスフローとも言われ、融
点よりも低い温度で起きる。）が生じる温度が、およそ
９００℃程度である（ドープ絶縁膜の粘性流動が生じる
温度は、およそ１４００℃程度である）ために、ボロン
イオンの拡散処理温度（１１００℃）にさらされて、Ｓ
ｉＯ2膜表面に尖った析出物が橋状に連なるようにな
り、酸化膜耐圧が劣化する現象が発生するおそれがあ
る。尚、この橋（Ｂｒｉｄｇｅ）状に連なる析出物が発
生した状態は、Ｏｘｉｄｅ Ｒｉｄｇｅ（Ｏｘｉｄｅ膜
とＢｒｉｄｇｅからＢをとった造語）とも呼ばれてい
る。
ポリシリコン膜１７を形成した後の、このポリシリコン
膜１７の導電化（ＰＯＣｌ3を熱拡散源としたリンドー
プ、あるいはＮ型不純物をイオン注入する）処理前に行
う必要がある。即ち、ゲート絶縁膜６上に導電化された
ポリシリコン膜１７が存在した場合に、この導電化され
たポリシリコン膜１７内の不純物がゲート絶縁膜６に染
み出し、あたかもリンドープ絶縁膜となる。このリンド
ープ絶縁膜の粘性流動（ビスカスフローとも言われ、融
点よりも低い温度で起きる。）が生じる温度が、およそ
９００℃程度である（ドープ絶縁膜の粘性流動が生じる
温度は、およそ１４００℃程度である）ために、ボロン
イオンの拡散処理温度（１１００℃）にさらされて、Ｓ
ｉＯ2膜表面に尖った析出物が橋状に連なるようにな
り、酸化膜耐圧が劣化する現象が発生するおそれがあ
る。尚、この橋（Ｂｒｉｄｇｅ）状に連なる析出物が発
生した状態は、Ｏｘｉｄｅ Ｒｉｄｇｅ（Ｏｘｉｄｅ膜
とＢｒｉｄｇｅからＢをとった造語）とも呼ばれてい
る。
【００２５】また、ポリシリコン膜１７の導電化処理を
行った後にボロンイオンの拡散処理を行う場合には、ポ
リシリコン膜１７（ゲート電極７）内の濃度分布が変動
してしまうことになる。
行った後にボロンイオンの拡散処理を行う場合には、ポ
リシリコン膜１７（ゲート電極７）内の濃度分布が変動
してしまうことになる。
【００２６】従って、本実施形態で説明したようにゲー
ト絶縁膜６を形成した後に、ゲート電極形成用のポリシ
リコン膜１７を形成し導電化処理する前の状態で、ボロ
ンイオンの拡散処理を行うことで、従来の問題を解消す
ると共に、上記現象が発生する危険性も回避できる。
ト絶縁膜６を形成した後に、ゲート電極形成用のポリシ
リコン膜１７を形成し導電化処理する前の状態で、ボロ
ンイオンの拡散処理を行うことで、従来の問題を解消す
ると共に、上記現象が発生する危険性も回避できる。
【００２７】このように本発明では、製造工程順を組み
替える（イオン注入条件や拡散処理条件といったプロセ
ス条件の最適化シミュレーションを伴なう場合もある
が）といった最小限のプロセス変更だけで、上記問題を
解消できるようになる。即ち、上記問題に対処しようと
した場合に以下の方法が考えられる。例えば、第１にＰ
型ボディー領域３形成用でのボロンイオンの注入量を増
大させる方法である。しかし、この方法では、Ｐ型ボデ
ィー領域３の濃度が高くなってしまい、それに伴なって
しきい値も高くなり、ＬＤＭＯＳとランジスタの特徴で
ある低オン抵抗化の妨げとなってしまう。
替える（イオン注入条件や拡散処理条件といったプロセ
ス条件の最適化シミュレーションを伴なう場合もある
が）といった最小限のプロセス変更だけで、上記問題を
解消できるようになる。即ち、上記問題に対処しようと
した場合に以下の方法が考えられる。例えば、第１にＰ
型ボディー領域３形成用でのボロンイオンの注入量を増
大させる方法である。しかし、この方法では、Ｐ型ボデ
ィー領域３の濃度が高くなってしまい、それに伴なって
しきい値も高くなり、ＬＤＭＯＳとランジスタの特徴で
ある低オン抵抗化の妨げとなってしまう。
【００２８】また、第２にＰ型ボディー領域３の拡散形
成時の熱処理量を変更する方法である。しかし、この方
法では、同一基板上に形成される不図示の他のトランジ
スタ（ＤＭＯＳトランジスタである必要はない。）用の
不純物濃度分布が狂ってしまうことになり、あらためて
不純物濃度分布を設定し直す必要があり、大幅なプロセ
ス変更が伴なう。
成時の熱処理量を変更する方法である。しかし、この方
法では、同一基板上に形成される不図示の他のトランジ
スタ（ＤＭＯＳトランジスタである必要はない。）用の
不純物濃度分布が狂ってしまうことになり、あらためて
不純物濃度分布を設定し直す必要があり、大幅なプロセ
ス変更が伴なう。
【００２９】以上説明したように、上記解決方法では、
それぞれに一長一短が有るが、本発明ではデバイス特性
を損うことなく、大幅なプロセス変更を伴なうことなし
に、従来の問題を解消できる。
それぞれに一長一短が有るが、本発明ではデバイス特性
を損うことなく、大幅なプロセス変更を伴なうことなし
に、従来の問題を解消できる。
【００３０】続いて、ＰＯＣｌ3を熱拡散源として前記
ポリシリコン膜１７を導電化した後に、図５に示すよう
に前記ゲート絶縁膜６から前記ＬＯＣＯＳ酸化膜９上に
またがるようにパターニングされたゲート電極７を形成
する。
ポリシリコン膜１７を導電化した後に、図５に示すよう
に前記ゲート絶縁膜６から前記ＬＯＣＯＳ酸化膜９上に
またがるようにパターニングされたゲート電極７を形成
する。
【００３１】次に、図６において、前記ゲート電極７及
びドレイン形成領域を被覆するように形成したホトレジ
スト膜３５をマスクにしてＰ型不純物（例えば、ボロン
イオン）を注入し拡散することで前記ゲート電極７の一
端部に隣接するようにＰ型ボディー領域３を形成する。
尚、本工程では、例えば、ボロンイオンをおよそ４０Ｋ
ｅＶの加速電圧で、５×１０13／ｃｍ2の注入量で注入
した後に、およそ１０５０℃で２時間熱拡散させる。
びドレイン形成領域を被覆するように形成したホトレジ
スト膜３５をマスクにしてＰ型不純物（例えば、ボロン
イオン）を注入し拡散することで前記ゲート電極７の一
端部に隣接するようにＰ型ボディー領域３を形成する。
尚、本工程では、例えば、ボロンイオンをおよそ４０Ｋ
ｅＶの加速電圧で、５×１０13／ｃｍ2の注入量で注入
した後に、およそ１０５０℃で２時間熱拡散させる。
【００３２】更に、図７において、前記Ｐ型ボディー領
域３内に形成するソース形成領域上及びドレイン形成領
域上に開口部を有するホトレジスト膜３７をマスクにし
てＮ型不純物を注入してソース・ドレイン領域となるＮ
型拡散領域４，５を形成する。本工程において、例え
ば、いわゆるＬＤＤ構造のソース・ドレイン領域を形成
する場合には、先ず、図６に示すホトレジスト膜３５を
除去した状態で、例えば、リンイオンをおよそ４０Ｋｅ
Ｖの加速電圧で、３．５×１０13／ｃｍ2の注入量で注
入した後に、図７に示すように前記ゲート電極７の側壁
部にサイドウォールスペーサ膜３６を形成し、ホトレジ
スト膜３７をマスクにして例えば、ヒ素イオンをおよそ
８０ＫｅＶの加速電圧で、５×１０15／ｃｍ2の注入量
で注入する。尚、本実施形態において、ソース・ドレイ
ン領域はＬＤＤ構造に限定されるものではないことは言
うまでもないことである。
域３内に形成するソース形成領域上及びドレイン形成領
域上に開口部を有するホトレジスト膜３７をマスクにし
てＮ型不純物を注入してソース・ドレイン領域となるＮ
型拡散領域４，５を形成する。本工程において、例え
ば、いわゆるＬＤＤ構造のソース・ドレイン領域を形成
する場合には、先ず、図６に示すホトレジスト膜３５を
除去した状態で、例えば、リンイオンをおよそ４０Ｋｅ
Ｖの加速電圧で、３．５×１０13／ｃｍ2の注入量で注
入した後に、図７に示すように前記ゲート電極７の側壁
部にサイドウォールスペーサ膜３６を形成し、ホトレジ
スト膜３７をマスクにして例えば、ヒ素イオンをおよそ
８０ＫｅＶの加速電圧で、５×１０15／ｃｍ2の注入量
で注入する。尚、本実施形態において、ソース・ドレイ
ン領域はＬＤＤ構造に限定されるものではないことは言
うまでもないことである。
【００３３】そして、図８において、前記Ｐ型ボディー
領域３の電位を取るために前記Ｎ型拡散領域４に隣接す
る位置に形成されるＰ型拡散領域１２を形成するため
に、ホトレジスト膜３８をマスクにしてＰ型不純物（例
えば、二フッ化ボロンイオン）を注入して、当該Ｐ型拡
散領域１２を形成する。尚、本工程では、例えば、二フ
ッ化ボロンイオンをおよそ６０ＫｅＶの加速電圧で、４
×１０15／ｃｍ2の注入量で注入する。
領域３の電位を取るために前記Ｎ型拡散領域４に隣接す
る位置に形成されるＰ型拡散領域１２を形成するため
に、ホトレジスト膜３８をマスクにしてＰ型不純物（例
えば、二フッ化ボロンイオン）を注入して、当該Ｐ型拡
散領域１２を形成する。尚、本工程では、例えば、二フ
ッ化ボロンイオンをおよそ６０ＫｅＶの加速電圧で、４
×１０15／ｃｍ2の注入量で注入する。
【００３４】以下、従来構成と同様にソース電極１０、
ドレイン電極１１を形成した後に、層間絶縁膜１３を形
成して半導体装置を完成させる。
ドレイン電極１１を形成した後に、層間絶縁膜１３を形
成して半導体装置を完成させる。
【００３５】
【発明の効果】本発明によれば、第１導電型ボディー領
域形成用の第１導電型不純物の拡散工程を、少なくとも
ゲート絶縁膜形成用の熱酸化処理工程後に行うようにし
たため、第２導電型ドリフト領域により第１導電型ボデ
ィー領域の拡散が不十分になるといった問題を解消で
き、適正なチャネル領域の形成が可能になり、高耐圧化
並びにオン抵抗の低減化の要望に応え得る半導体装置の
製造方法が提供できる。
域形成用の第１導電型不純物の拡散工程を、少なくとも
ゲート絶縁膜形成用の熱酸化処理工程後に行うようにし
たため、第２導電型ドリフト領域により第１導電型ボデ
ィー領域の拡散が不十分になるといった問題を解消で
き、適正なチャネル領域の形成が可能になり、高耐圧化
並びにオン抵抗の低減化の要望に応え得る半導体装置の
製造方法が提供できる。
【００３６】また、第１導電型ボディー領域形成用の第
１導電型不純物の拡散工程を、少なくともゲート電極形
成用の形成膜の導電化処理前に行うようにした場合に
は、導電化処理後に前記不純物の拡散処理を行った際に
ゲート絶縁膜の材質であるＳｉＯ2膜が導電化用の不純
物により、通常の粘性流動が生じる温度よりも低くな
り、その粘性流動が生じる温度よりも高い温度（第１導
電型不純物の拡散処理時の温度）にさらされることで、
ＳｉＯ2膜表面に尖った析出物が橋状に連なるようにな
り、酸化膜耐圧が劣化するといった現象の発生する危険
性を回避できる。
１導電型不純物の拡散工程を、少なくともゲート電極形
成用の形成膜の導電化処理前に行うようにした場合に
は、導電化処理後に前記不純物の拡散処理を行った際に
ゲート絶縁膜の材質であるＳｉＯ2膜が導電化用の不純
物により、通常の粘性流動が生じる温度よりも低くな
り、その粘性流動が生じる温度よりも高い温度（第１導
電型不純物の拡散処理時の温度）にさらされることで、
ＳｉＯ2膜表面に尖った析出物が橋状に連なるようにな
り、酸化膜耐圧が劣化するといった現象の発生する危険
性を回避できる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図９】本発明のドリフト領域形成原理を説明するため
の各種イオンの濃度分布図である。
の各種イオンの濃度分布図である。
【図１０】従来の半導体装置を示す断面図である。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−181218（ＪＰ，Ａ)
特開 平８−236639（ＪＰ，Ａ)
特開 平２−244640（ＪＰ，Ａ)
特開 平９−260651（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (3)
- 【請求項１】 ソース領域、チャネル領域及びドレイン
領域を有し、更に前記チャネル領域上にゲート絶縁膜を
介してゲート電極が形成され、前記チャネル領域及びド
レイン領域間にドリフト領域を有する半導体装置の製造
方法において、 前記ドリフト領域の形成工程が、第１導電型の半導体層
に拡散係数の異なる少なくとも２種類の第２導電型不純
物をイオン注入し拡散した後に、この少なくとも１種類
以上の第２導電型不純物の拡散係数とほぼ同程度かそれ
以上の拡散係数を有する少なくとも１種類以上の第１導
電型不純物をイオン注入し、この第１導電型不純物の拡
散工程を少なくとも前記ゲート絶縁膜の形成工程後に行
うようにしたことを特徴とする半導体装置の製造方法。 - 【請求項２】 ソース領域、チャネル領域及びドレイン
領域を有し、更に前記チャネル領域上にゲート絶縁膜を
介してゲート電極が形成され、前記チャネル領域及びド
レイン領域間にゲート電極下では浅く、かつドレイン領
域近傍では深く形成されるドリフト領域を有する半導体
装置の製造方法において、 前記ドリフト領域の形成工程が、第１導電型の半導体層
に拡散係数の異なる少なくとも２種類の第２導電型不純
物をイオン注入し拡散した後に、この少なくとも１種類
以上の第２導電型不純物の拡散係数とほぼ同程度かそれ
以上の拡散係数を有する少なくとも１種類以上の第１導
電型不純物をイオン注入し、この第１導電型不純物の拡
散工程を少なくとも前記ゲート電極用の形成膜の形成工
程後に行うようにしたことを特徴とする半導体装置の製
造方法。 - 【請求項３】 第１導電型の半導体基板内の第１導電型
ウエル領域内に後工程を経てドリフト領域と成る低濃度
の第２導電型層を形成するために２種類の第２導電型不
純物をイオン注入する工程と、 前記基板上のある領域を選択酸化してＬＯＣＯＳ酸化膜
を形成すると共に、前記イオン注入した２種類の第２導
電型不純物のそれぞれの拡散係数の差から前記第１導電
型ウエル領域内の比較的深い位置及び比較的基板表層の
それぞれに低濃度の第２導電型層を形成する工程と、 ドレイン形成領域上の前記基板上に形成したホトレジス
ト膜をマスクにしてソース形成領域の前記第２導電型層
に第１導電型不純物をイオン注入する工程と、 前記第１導電型不純物がイオン注入された基板上にゲー
ト絶縁膜を形成し、このゲート絶縁膜から前記ＬＯＣＯ
Ｓ酸化膜上を含む基板全面にポリシリコン膜を形成した
後に、前記ソース形成領域の前記基板表層にイオン注入
した第１導電型不純物を拡散させることで、前記ソース
形成領域の前記第１導電型ウエル領域内の比較的深い位
置に形成された第２導電型層をこの第１導電型不純物の
拡散で相殺する工程と、 前記拡散工程を経て前記ゲート絶縁膜上の ポリシリコン
膜を導電化した後にパターニングしてゲート電極を形成
する工程と、 前記ゲート電極及びドレイン形成領域を被覆するように
形成したホトレジスト膜をマスクにして第１導電型不純
物を注入し拡散することで前記ゲート電極の一端部に隣
接するように第１導電型ボディー領域を形成する工程
と、 前記第１導電型ボディー領域内に形成するソース形成領
域上及びドレイン形成領域上に開口を有するホトレジス
ト膜をマスクにして第２導電型不純物を注入してソース
・ドレイン領域を形成する工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06687199A JP3374099B2 (ja) | 1999-03-12 | 1999-03-12 | 半導体装置の製造方法 |
| US09/512,524 US6207518B1 (en) | 1999-03-12 | 2000-02-24 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06687199A JP3374099B2 (ja) | 1999-03-12 | 1999-03-12 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000260988A JP2000260988A (ja) | 2000-09-22 |
| JP3374099B2 true JP3374099B2 (ja) | 2003-02-04 |
Family
ID=13328372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06687199A Expired - Fee Related JP3374099B2 (ja) | 1999-03-12 | 1999-03-12 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3374099B2 (ja) |
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| US6599782B1 (en) * | 2000-01-20 | 2003-07-29 | Sanyo Electric Co., Ltd. | Semiconductor device and method of fabricating thereof |
| JP3831615B2 (ja) * | 2001-01-16 | 2006-10-11 | 三洋電機株式会社 | 半導体装置とその製造方法 |
| US6333234B1 (en) * | 2001-03-13 | 2001-12-25 | United Microelectronics Corp. | Method for making a HVMOS transistor |
| US20050006701A1 (en) * | 2003-07-07 | 2005-01-13 | Tzu-Chiang Sung | High voltage metal-oxide semiconductor device |
| KR101025923B1 (ko) * | 2003-12-22 | 2011-03-30 | 매그나칩 반도체 유한회사 | 셀프 얼라인드 매몰 ｌｄｄ 확장형 고전압 트랜지스터 및그 제조 방법 |
| JP4513497B2 (ja) * | 2004-10-19 | 2010-07-28 | ソニー株式会社 | 固体撮像装置 |
| US7276419B2 (en) * | 2005-10-31 | 2007-10-02 | Freescale Semiconductor, Inc. | Semiconductor device and method for forming the same |
| JP5492610B2 (ja) | 2010-03-11 | 2014-05-14 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| CN111834228B (zh) * | 2020-07-30 | 2024-03-29 | 上海华虹宏力半导体制造有限公司 | Ldmos器件的制备方法 |
| CN113506740A (zh) * | 2021-06-09 | 2021-10-15 | 上海华虹宏力半导体制造有限公司 | Rfldmos器件的制作方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1984003997A1 (en) * | 1983-04-04 | 1984-10-11 | Motorola Inc | Self-aligned ldmos and method |
| DE69225552T2 (de) * | 1991-10-15 | 1999-01-07 | Texas Instruments Inc., Dallas, Tex. | Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung |
| US5559044A (en) * | 1992-09-21 | 1996-09-24 | Siliconix Incorporated | BiCDMOS process technology |
| DE69738058T2 (de) * | 1996-04-15 | 2008-05-21 | Denso Corp., Kariya | Halbleiteranordnung mit einem Leistungstransistor-Bauelement |
-
1999
- 1999-03-12 JP JP06687199A patent/JP3374099B2/ja not_active Expired - Fee Related
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2000
- 2000-02-24 US US09/512,524 patent/US6207518B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| US6207518B1 (en) | 2001-03-27 |
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|---|---|---|---|
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