CN113506740A - Rfldmos器件的制作方法 - Google Patents

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CN113506740A CN202110647563.XA CN202110647563A CN113506740A CN 113506740 A CN113506740 A CN 113506740A CN 202110647563 A CN202110647563 A CN 202110647563A CN 113506740 A CN113506740 A CN 113506740A
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蔡晓晴
刘冬华
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Abstract

本申请公开了一种RFLDMOS器件的制作方法，涉及半导体制造领域。该RFLDMOS器件的制作方法包括在P型衬底上形成牺牲氧化层；在P型衬底中形成P型深阱；去除P型衬底表面的牺牲氧化层，并形成阶梯型栅氧化层；进行无选择性轻掺杂漏注入，在P型衬底内形成N型轻掺杂区；在阶梯型栅氧化层表面形成多晶硅栅；在P型深阱内形成P型掺杂区；在P型掺杂区和N型轻掺杂区内形成N型重掺杂区；在P型深阱内形成P型重掺杂区；解决了目前提升RFLDMOS器件性能的工艺步骤繁琐的问题；达到了简化工艺步骤，提高多晶硅栅边缘处的杂质浓度，提高击穿电压，降低导通电阻的效果。

Description

RFLDMOS器件的制作方法
技术领域
本申请涉及半导体制造领域，具体涉及一种RFLDMOS器件的制作方法。
背景技术
随着通信技术的不断升级，为满足市场需求，应用于通信基站的功率器件也随之更新换代。功率器件为通信基站上价格做高、使用最多的器件，RFLDMOS是功率器件中成本最高的部分。
在RFLDMOS器件的制作过程中，通常利用光刻有选择性地进行多次LDD(轻掺杂漏)注入，实现RFLDMOS器件的漂移区的横向掺杂浓度的梯度分布，以保证器件具有较高的耐压和较低的导通电阻。
发明内容
为了解决相关技术中的问题，本申请提供了一种RFLDMOS器件的制作方法。该技术方案如下：
一方面，本申请实施例提供了一种RFLDMOS器件的制作方法，该方法包括：
在P型衬底上形成牺牲氧化层；
在P型衬底中形成P型深阱；
去除P型衬底表面的牺牲氧化层；
形成阶梯型栅氧化层；
进行无选择性轻掺杂漏注入，在P型衬底内形成N型轻掺杂区；
在阶梯型栅氧化层表面形成多晶硅栅；
在P型深阱内形成P型掺杂区；
在P型掺杂区和N型轻掺杂区内形成N型重掺杂区；
在P型深阱内形成P型重掺杂区。
可选的，形成阶梯型栅氧化层，包括：
在P型衬底表面生长一层氧化层；
根据漂移区的横向掺杂浓度的梯度分布需求和栅氧化层的厚度要求，确定氧化层的厚度分布需求；
根据氧化层的厚度分布需求，通过光刻和刻蚀工艺，刻蚀氧化层；
再次生长一层氧化层，在P型衬底表面形成阶梯型栅氧化层。
可选的，进行无选择性轻掺杂漏注入，在P型衬底内形成N型轻掺杂区，包括：
对P型衬底进行第一次轻掺杂漏注入；
对P型衬底进行第二次轻掺杂漏注入，在P型衬底内形成N型轻掺杂区。
可选的，在P型衬底中形成P型深阱，包括：
通过光刻工艺打开阱注入区域；
通过离子注入工艺注入P型离子，在P型衬底中形成P型深阱。
可选的，在P型深阱内形成P型掺杂区，包括：
通过光刻工艺打开P型掺杂注入区域；
通过离子注入工艺注入P型离子，在P型深阱内形成P型掺杂区，P型掺杂区的一端位于多晶硅栅的下方。
可选的，在P型掺杂区和N型轻掺杂区内形成N型重掺杂区，包括：
通过光刻工艺定义N型重掺杂区域；
通过离子注入工艺，在P型掺杂区和N型轻掺杂区内形成N型重掺杂区，N型轻掺杂区内的N型重掺杂区远离P型掺杂区。
可选的，该方法还包括：
在P型衬底上形成双场板结构，双场板结构位于N型轻掺杂区的上方；
其中，第一次场板位于第二层场板的下方。
可选的，在P型衬底上形成双场板结构，包括：
在P型衬底表面形成一层氧化层；
在氧化层表面形成场板材料；
刻蚀场板材料，形成第一层场板，第一层场板为L型结构；
再次形成一层氧化层；
再次在氧化层表面形成场板材料；
刻蚀场板材料，形成第二层场板，第二层场板为阶梯结构。
可选的，场板材料为WSi2。
本申请技术方案，至少包括如下优点：
通过在P型衬底上形成牺牲氧化层；在P型衬底中形成P型深阱；去除P型衬底表面的牺牲氧化层，在P型衬底表面形成阶梯型栅氧化层；进行无选择性轻掺杂漏注入，在P型衬底内形成N型轻掺杂区；在阶梯型栅氧化层表面形成多晶硅栅；在P型深阱内形成P型掺杂区；在P型掺杂区和N型轻掺杂区内形成N型重掺杂区；在P型深阱内形成P型重掺杂区；解决了目前提升RFLDMOS器件性能的工艺步骤繁琐的问题；达到了简化工艺步骤，提高多晶硅栅边缘处的杂质浓度，提高击穿电压，降低导通电阻的效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种RFLDMOS器件的制作方法的流程图；
图2是本申请实施例提供的RFLDMOS器件的制作方法的实施示意图；
图3是本申请实施例提供的RFLDMOS器件的制作方法的实施示意图；
图4是本申请实施例提供的RFLDMOS器件的制作方法的实施示意图；
图5是本申请实施例提供的RFLDMOS器件的制作方法的实施示意图；
图6是本申请实施例提供的RFLDMOS器件的制作方法的实施示意图；
图7是本申请实施例提供的RFLDMOS器件的制作方法的实施示意图；
图8是本申请实施例提供的RFLDMOS器件的制作方法的实施示意图；
图9是本申请实施例提供的RFLDMOS器件的制作方法的实施示意图；
图10是本申请实施例提供的RFLDMOS器件表面电场的横向分布示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
请参考图1，其示出了本申请实施例提供的一种RFLDMOS器件的制作方法的流程图，该方法包括：
在步骤101中，在P型衬底上形成牺牲氧化层。
通过氧化工艺，在P型衬底表面生长一层牺牲氧化层。
在步骤102中，在P型衬底中形成P型深阱。
通过离子注入工艺在P型衬底中形成P型深阱。
如图2所示，P型衬底11的表面形成有牺牲氧化层12，P型衬底11内形成有P型深阱13。
在步骤103中，去除P型衬底表面的牺牲氧化层。
在步骤104中，形成阶梯型栅氧化层。
如图3所示，P型衬底11表面形成有阶梯型栅氧化层14，阶梯型栅氧化层14的厚度不均匀。
在步骤105中，进行无选择轻掺杂漏注入，在P型衬底内形成N型轻掺杂区。
在形成RFLDMOS器件的漂移区时，不使用掩膜选择注入区域，直接对衬底进行轻掺杂漏注入，在P型衬底内形成N型轻掺杂区。N型轻掺杂区作为RFLSMOD器件的漂移区。
如图4所示，在进行轻掺杂漏注入时，由于P型衬底11表面形成有氧化层，栅氧化层14为阶梯型栅氧，在进行轻掺杂漏注入时，P型衬底11表面厚度不均匀的氧化层可以实现漂移区的横向掺杂浓度的梯度分布。
在步骤106中，在阶梯型栅氧化层表面形成多晶硅栅。
在栅氧化层表面淀积一层多晶硅，通过光刻工艺定义栅极区域，根据所述栅极区域艺刻蚀多晶硅层，形成多晶硅栅。
多晶硅栅下方的栅氧化层的厚度不均匀，多晶硅栅的两侧形成有栅极侧墙。
如图5所示，P型衬底11表面形成多晶硅栅16。
在步骤107中，在P型深阱内形成P型掺杂区。
如图6所示，P型深阱13内形成有P型掺杂区17。
在步骤108中，在P型掺杂区和N型轻掺杂区内形成N型重掺杂区。
如图7所示，在P型掺杂区17内形成有N型重掺杂区18，在N型轻掺杂区15内形成有N型重掺杂区18。
在步骤109中，在P型深阱内形成P型重掺杂区。
如图8所示，P型深阱13内形成有P型重掺杂区19。在P型深阱13内，P型重掺杂区19和N型重掺杂区18相邻。
综上所述，本申请实施例提供的RFLDMOS器件的制作方法，通过在P型衬底上形成牺牲氧化层；在P型衬底中形成P型深阱；去除P型衬底表面的牺牲氧化层，并形成阶梯型栅氧化层；进行无选择性轻掺杂漏注入，在P型衬底内形成N型轻掺杂区；在阶梯型栅氧化层表面形成多晶硅栅；在P型深阱内形成P型掺杂区；在P型掺杂区和N型轻掺杂区内形成N型重掺杂区；在P型深阱内形成P型重掺杂区；解决了目前提升RFLDMOS器件性能的工艺步骤繁琐的问题；达到了简化工艺步骤，提高多晶硅栅边缘处的杂质浓度，提高击穿电压，降低导通电阻的效果。
本申请另一实施例提供了一种RFLDMOS器件的制作方法，该方法包括如下步骤：
在步骤201中，在P型衬底上形成牺牲氧化层。
该步骤在上述步骤101中进行了阐述，这里不再赘述。
在步骤202中，通过光刻工艺打开阱注入区。
在P型衬底表面涂布光刻胶，利用包括阱注入区图案的掩膜版进行曝光，显影后，P型衬底表面的阱注入区被打开。
在步骤203中，通过离子注入工艺注入P型离子，在P型衬底中形成P型深阱。
如图2所示，P型衬底11的表面形成有牺牲氧化层12，P型衬底11内形成有P型深阱13。
在步骤204中，去除P型衬底表面的牺牲氧化层。
在步骤205中，在P型衬底表面生长一层氧化层。
通过氧化工艺在P型衬底表面生长一层氧化层，该层氧化层的厚度为T1。
在步骤206中，根据漂移区的横向掺杂浓度的梯度分布需求和栅氧化层的厚度要求，确定氧化层的厚度分布需求。
可选的，横向掺杂浓度的梯度分布需求为横向磷掺杂浓度的梯度分布需求。
由于在后续形成漂移区的离子注入过程中，需要利用栅氧化层的厚度分布来实现漂移区的横向掺杂浓度的梯度分布，因此，预先根据漂移区的横向掺杂浓度的梯度分布需求和RFLDMOS器件的栅氧化层的厚度要求，确定氧化层的厚度分布需求。
在步骤207中，根据氧化层的厚度分布需求，通过光刻和刻蚀工艺，刻蚀氧化层。
可选的，用于形成漂移区的区域上方的氧化层厚度大于P型深阱上方的氧化层厚度。
根据氧化层的厚度分布需求确定衬底表面上氧化层的刻蚀区域和刻蚀厚度。
在步骤208中，再次生长一层氧化层，在P型衬底表面形成阶梯型栅氧化层。
再次生长的氧化层的厚度为T2，T2小于T1。
如图3所示，P型衬底11表面形成有阶梯型栅氧化层14，阶梯型栅氧化层14的厚度不均匀。
在步骤209中，进行无选择性轻掺杂漏注入，在P型衬底内形成N型轻掺杂区。
可选的，对P型衬底进行2次轻掺杂漏(LDD)注入。
如图4所示，对P型衬底11进行第一次轻掺杂漏注入，再对P型衬底11进行第二次轻掺杂漏注入，第一次轻掺杂漏注入的深度大于第二次轻掺杂漏注入的深度。
2次轻掺杂漏注入均为无选择性地空白(blank)注入，即在离子注入时不使用掩膜。
通过2次轻掺杂漏注入向P型衬底11内注入N型杂质离子，在P型衬底11内形成N型轻掺杂区15，如图4所示。
在轻掺杂漏注入时，通过阶梯型栅氧化层的厚度不均匀性，实现漂移区的横向磷掺杂浓度的梯度分布，有助于提高多晶硅栅边缘处的杂质浓度。
在步骤210中，在阶梯型栅氧化层表面形成多晶硅栅。
在栅氧化层表面淀积一层多晶硅，通过光刻工艺定义栅极区域，根据所述栅极区域艺刻蚀多晶硅层，形成多晶硅栅。
多晶硅栅下方的栅氧化层的厚度不均匀，多晶硅栅的两侧形成有栅极侧墙。
如图5所示，P型衬底11表面形成多晶硅栅16。
在步骤211中，通过光刻工艺打开P型掺杂注入区域。
在P型表面涂布光刻胶，利用带有P型掺杂注入区域图案的掩膜版进行曝光，显影后，P型掺杂注入区域被打开。
在步骤212中，通过离子注入工艺注入P型离子，在P型深阱内形成P型掺杂区，P型掺杂区的一端位于多晶硅栅的下方。
以打开了P型掺杂注入区域的光刻胶为掩膜，向P型衬底注入P型离子，在P型深阱内形成P型掺杂区，P型掺杂区的一端位于多晶硅栅的下方。
如图6所示，P型深阱13内形成有P型掺杂区17。
在步骤213中，通过光刻工艺定义N型重掺杂区域。
在步骤214中，通过离子注入工艺，在P型掺杂区和N型轻掺杂区内形成N型重掺杂区，N型轻掺杂区内的N型重掺杂区远离P型掺杂区。
如图7所示，在P型掺杂区17内形成有N型重掺杂区18，在N型轻掺杂区15内形成有N型重掺杂区18。
在步骤215中，在P型深阱内形成P型重掺杂区。
通过光刻工艺打开用于形成P型重掺杂区的衬底表面，通过离子注入工艺，向P型深阱13内注入P型杂质离子，在P型深阱内形成P型重掺杂区。
如图8所示，P型深阱13内形成有P型重掺杂区19。在P型深阱13内，P型重掺杂区19和N型重掺杂区18相邻。
在步骤216中，在P型衬底上形成双场板结构，双场板结构位于N型轻掺杂区的上方。
其中，第一次场板位于第二层场板的下方。
在P型衬底表面形成一层氧化层；在氧化层表面形成场板材料；刻蚀场板材料，形成第一层场板，第一层场板为L型结构；再次形成一层氧化层；再次在氧化层表面形成场板材料；刻蚀第二次形成的场板材料，形成第二层场板，第二层场板为阶梯结构。
如图9所示，第一层场板20和第二层场板21构成双场板结构，双场板结构位于N型轻掺杂区15的上方。
可选的，场板材料为WSi2。
在一个例子中，利用现有工艺制作某一型号的RFLDMOS器件，在形成漂移区时，采用多次光刻工艺实现选择性离子注入，以实现漂移区的横向磷掺杂浓度的梯度分布，测得利用现有工艺制作的RFLDMOS器件的Vt(阈值电压)为2.118V，Idlin(线性电流)为8.023uA/um，Idsat(饱和电流)为183uA/um，击穿电压为71V；采用本申请实施例提供的RFLDMOS器件的制作方法制作相同型号的RFLDMOS器件，测得RFLDMOS器件的Vt为2.148V，Idlin为9.076uA/um，Idsat为219uA/um，击穿电压为75V，图10示出了通过本申请实施例提供的RFLDMOS器件的制作方法制作RFLDMOS器件表面电场的横向分布。
可以看出，本申请实施例提供的RFLDMOS器件的制作方法有助于提高器件的击穿电压、降低导通电阻。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (9)

1.一种RFLDMOS器件的制作方法，其特征在于，所述方法包括：
在P型衬底上形成牺牲氧化层；
在所述P型衬底中形成P型深阱；
去除所述P型衬底表面的牺牲氧化层；
形成阶梯型栅氧化层；
进行无选择性轻掺杂漏注入，在所述P型衬底内形成N型轻掺杂区；
在所述阶梯型栅氧化层表面形成多晶硅栅；
在所述P型深阱内形成P型掺杂区；
在所述P型掺杂区和所述N型轻掺杂区内形成N型重掺杂区；
在所述P型深阱内形成P型重掺杂区。
2.根据权利要求1所述的方法，其特征在于，所述形成阶梯型栅氧化层，包括：
在所述P型衬底表面生长一层氧化层；
根据漂移区的横向掺杂浓度的梯度分布需求和栅氧化层的厚度要求，确定所述氧化层的厚度分布需求；
根据所述氧化层的厚度分布需求，通过光刻和刻蚀工艺，刻蚀所述氧化层；
再次生长一层氧化层，在所述P型衬底表面形成阶梯型栅氧化层。
3.根据权利要求1或2所述的方法，其特征在于，所述进行无选择性轻掺杂漏注入，在所述P型衬底内形成N型轻掺杂区，包括：
对所述P型衬底进行第一次轻掺杂漏注入；
对所述P型衬底进行第二次轻掺杂漏注入，在所述P型衬底内形成N型轻掺杂区。
4.根据权利要求1至3任一所述的方法，其特征在于，所述在所述P型衬底中形成P型深阱，包括：
通过光刻工艺打开阱注入区域；
通过离子注入工艺注入P型离子，在所述P型衬底中形成P型深阱。
5.根据权利要求1所述的方法，其特征在于，所述在所述P型深阱内形成P型掺杂区，包括：
通过光刻工艺打开P型掺杂注入区域；
通过离子注入工艺注入P型离子，在所述P型深阱内形成P型掺杂区，所述P型掺杂区的一端位于所述多晶硅栅的下方。
6.根据权利要求1所述的方法，其特征在于，在所述P型掺杂区和所述N型轻掺杂区内形成N型重掺杂区，包括：
通过光刻工艺定义所述N型重掺杂区域；
通过离子注入工艺，在所述P型掺杂区和所述N型轻掺杂区内形成N型重掺杂区，所述N型轻掺杂区内的N型重掺杂区远离所述P型掺杂区。
7.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述P型衬底上形成双场板结构，所述双场板结构位于所述N型轻掺杂区的上方；
其中，第一次场板位于第二层场板的下方。
8.根据权利要求7所述的方法，其特征在于，所述在所述P型衬底上形成双场板结构，包括：
在所述P型衬底表面形成一层氧化层；
在所述氧化层表面形成场板材料；
刻蚀所述场板材料，形成第一层场板，所述第一层场板为L型结构；
再次形成一层氧化层；
再次在所述氧化层表面形成场板材料；
刻蚀所述场板材料，形成第二层场板，所述第二层场板为阶梯结构。
9.根据权利要求8所述的方法，其特征在于，所述场板材料为WSi2。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207518B1 (en) * 1999-03-12 2001-03-27 Sanyo Electric Co., Ltd. Method of manufacturing semiconductor device
CN203481243U (zh) * 2013-09-24 2014-03-12 无锡市晶源微电子有限公司 阶梯栅氧化层有源漂移区结构的n型ldmos
CN103633136A (zh) * 2012-08-20 2014-03-12 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法
CN105576021A (zh) * 2014-10-09 2016-05-11 上海华虹宏力半导体制造有限公司 Nldmos器件及其制造方法
CN111785633A (zh) * 2020-06-11 2020-10-16 上海华虹宏力半导体制造有限公司 Ldmos器件的制备方法和ldmos器件
CN112397567A (zh) * 2019-08-16 2021-02-23 天津大学 一种具有p型横向变掺杂区的高压resurf ldmos器件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207518B1 (en) * 1999-03-12 2001-03-27 Sanyo Electric Co., Ltd. Method of manufacturing semiconductor device
CN103633136A (zh) * 2012-08-20 2014-03-12 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法
CN203481243U (zh) * 2013-09-24 2014-03-12 无锡市晶源微电子有限公司 阶梯栅氧化层有源漂移区结构的n型ldmos
CN105576021A (zh) * 2014-10-09 2016-05-11 上海华虹宏力半导体制造有限公司 Nldmos器件及其制造方法
CN112397567A (zh) * 2019-08-16 2021-02-23 天津大学 一种具有p型横向变掺杂区的高压resurf ldmos器件
CN111785633A (zh) * 2020-06-11 2020-10-16 上海华虹宏力半导体制造有限公司 Ldmos器件的制备方法和ldmos器件

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