CN111785633A - Ldmos器件的制备方法和ldmos器件 - Google Patents

Ldmos器件的制备方法和ldmos器件 Download PDF

Info

Publication number
CN111785633A
CN111785633A CN202010528014.6A CN202010528014A CN111785633A CN 111785633 A CN111785633 A CN 111785633A CN 202010528014 A CN202010528014 A CN 202010528014A CN 111785633 A CN111785633 A CN 111785633A
Authority
CN
China
Prior art keywords
ion implantation
region
drift region
gate oxide
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010528014.6A
Other languages
English (en)
Other versions
CN111785633B (zh
Inventor
钱文生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202010528014.6A priority Critical patent/CN111785633B/zh
Priority to US17/022,707 priority patent/US11456371B2/en
Publication of CN111785633A publication Critical patent/CN111785633A/zh
Application granted granted Critical
Publication of CN111785633B publication Critical patent/CN111785633B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请公开了一种LDMOS器件的制备方法和LDMOS器件，该方法包括：在衬底中形成阱掺杂区；在衬底上形成栅氧，栅氧的底部与阱掺杂区的上表面具有交叠区域；在栅氧上形成多晶硅栅，多晶硅栅和栅氧形成台阶型结构；进行至少两次漂移区离子注入，在衬底中形成漂移区，漂移区覆盖阱掺杂区和栅氧的底部，至少两次漂移区离子注入中存在至少两次漂移区离子注入的能量不同；进行重掺杂离子注入，在阱掺杂区内分别形成源端和沟道引出端，在漂移区内形成漏端。本申请通过在形成栅氧和多晶硅栅后，进行至少漂移区离子注入，从而使漂移区的掺杂浓度在横向方向上的分布不均匀，降低了器件的击穿几率。

Description

LDMOS器件的制备方法和LDMOS器件
技术领域
本申请涉及半导体制造技术领域，具体涉及一种横向扩散金属氧化物半导体(laterally-diffused metal-oxide semiconductor，LDMOS)器件的制备方法和LDMOS器件。
背景技术
LDMOS器件，尤其是开关型LDMOS器件，为了降低开关功耗，通常在保持足够高的击穿电压时，需要获得足够低的导通电阻。
针对此，相关技术中提供的LDMOS器件，通常具有较小的器件尺寸(例如，较短的沟道长度和/或较短的漂移区长度)，或在较小的器件尺寸的基础上具有较高的漂移区掺杂浓度，通过提高漂移区掺杂浓度以降低漂移区电阻，通过缩小器件尺寸以降低器件的导通电阻。
然而，相关技术中提供的LDMOS器件的击穿几率较高，从而导致器件的稳定性较差。
发明内容
本申请提供了一种LDMOS器件的制备方法和LDMOS器件，可以解决相关技术中提供的LDMOS器件的稳定性较差的问题。
一方面，本申请实施例提供了一种LDMOS器件的制备方法，包括：
在衬底中形成阱掺杂区；
在所述衬底上形成栅氧，所述栅氧的底部与所述阱掺杂区的上表面具有交叠区域；
在所述栅氧上形成多晶硅栅，所述多晶硅栅和所述栅氧形成台阶型结构，所述栅氧构成所述台阶型结构的底部台阶；
进行至少两次漂移区离子注入，在所述衬底中形成漂移区，所述漂移区覆盖所述阱掺杂区和所述栅氧的底部，所述至少两次漂移区离子注入中存在至少两次漂移区离子注入的能量不同；
进行重掺杂离子注入，在所述阱掺杂区内分别形成源端和沟道引出端，在所述漂移区内形成漏端。
可选的，所述至少两次漂移区离子注入包括依次进行的第一离子注入和第二离子注入，所述第二离子注入的能量小于所述第一离子注入的能量。
可选的，所述第一离子注入的能量为150千电子伏特(KeV)至350千电子伏特。
可选的，所述第一离子注入的离子包括第一类杂质，在所述第一离子注入中，第一类杂质的注入剂量为1.5×1012每平方厘米(cm-2)至3.5×1012每平方厘米。
可选的，所述第二离子注入的能量为50千电子伏特至120千电子伏特。
可选的，所述第二离子注入的离子包括第一类杂质，在所述第二离子注入中，第一类杂质的注入剂量为2×1012每平方厘米至4.5×1012每平方厘米。
可选的，所述至少两次漂移区离子注入包括依次进行的第一类型的离子注入和第二类型的离子注入，所述第一类型的离子注入的能量大于所述第二类型的离子注入的能量；
所述第一离子注入和所述第二离子注入属于第一类型的离子注入。
可选的，所述第一类型的离子注入包括依次进行的第三离子注入和第四离子注入，所述第三离子注入的离子包括第二类杂质，所述第四离子注入的离子包括第一类杂质。
可选的，所述第三离子注入的能量为550千电子伏特至950千电子伏特。
可选的，在所述第三离子注入中，第二类杂质的注入剂量为1.5×1012每平方厘米至3.5×1012每平方厘米。
可选的，所述第四离子注入的能量为350千电子伏特至750千电子伏特。
可选的，在所述第四离子注入中，第一类杂质的注入剂量为1×1012每平方厘米至3×1012每平方厘米。
另一方面，本申请实施例提供了一种LDMOS器件，包括：
衬底，所述衬底中形成有漂移区，所述漂移区内形成有阱掺杂区，所述漂移区的掺杂浓度在横向方向上的分布不均匀，所述阱掺杂区内形成所述LDMOS器件的源端和沟道引出端，所述漂移区内形成有所述LDMOS器件的漏端；
栅氧，所述栅氧形成于所述衬底上，所述栅氧的底部与所述阱掺杂区的上表面具有交叠区域；
多晶硅栅，所述多晶硅栅和所述栅氧形成台阶型结构，所述栅氧构成所述台阶型结构的底部台阶。
可选的，所述栅氧为台阶型栅氧(step oxide)，所述台阶形栅氧包括高台阶部位和低台阶部位，所述高台阶部位的厚度大于所述低台阶部位的厚度。
可选的，所述漂移区中，第一区域的掺杂浓度大于第二区域的掺杂浓度，第三区域的掺杂浓度大于所述第二区域的掺杂浓度，所述第一区域的掺杂浓度大于所述第三区域的掺杂浓度；
其中，所述第一区域是上方没有形成多晶硅栅的高台阶部位的下方的区域，所述第二区域是上方形成有多晶硅栅的高台阶部位的下方的区域，所述第三区域是上方形成有多晶硅栅的低台阶部位的下方的区域。
本申请技术方案，至少包括如下优点：
通过在LDMOS器件的制备过程中，在形成栅氧和多晶硅栅后，进行至少漂移区离子注入，由于漂移区离子注入的区域需要穿过栅氧和多晶硅栅构成的台阶型结构和暴露的衬底，且台阶型结构的厚度不同，因此形成的漂移区的掺杂浓度在横向方向上的分布不均匀，从而使制备得到的LDMOS器件在工作时，漂移区具有较为均匀的电场，从而降低了器件的击穿几率，提高了器件的稳定性。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术中提供的LDMOS器件的剖面示意图；
图2是本申请一个示例性实施例提供的LDMOS器件的制备方法的流程图；
图3是本申请一个示例性实施例提供的LDMOS器件的制备方法中在衬底中形成阱掺杂区的剖面示意图；
图4是本申请一个示例性实施例提供的LDMOS器件的制备方法中在衬底上形成栅氧和多晶硅栅的剖面示意图；
图5是本申请一个示例性实施例提供的LDMOS器件的制备方法中进行至少两次漂移区离子注入后形成的漂移区的剖面示意图；
图6是本申请一个示例性实施例提供的LDMOS器件的制备方法中进行源漏离子注入后的剖面示意图；
图7是本申请一个示例性实施例提供的LDMOS器件的制备方法中进行沟道离子注入后的剖面示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
相关技术中提供的LDMOS器件通常具有较小的器件尺寸，或在较小的器件尺寸的基础上具有较高的漂移区掺杂浓度，以期提高器件的性能。然而较小的器件尺寸和/或较高的漂移区掺杂浓度会降低器件的可靠性，其主要表现为：器件的漂移区在漏端施加高压时峰值电场较强，而且漂移区的电场分不均匀，容易引起碰撞电离形成击穿；或者，强电场引起器件的迁移率下降，增加了器件的导通电阻，从而降低了器件的安全工作区。
参考图1，其示出了相关技术中提供的LDMOS器件的剖面示意图，如图1所示，该LDMOS器件100包括衬底110、形成于衬底110上的栅氧120和形成于栅氧120上的多晶硅栅130，其中，衬底110中形成有漂移区101和阱掺杂区102，漂移区101中形成有漏端103，阱掺杂区102中形成有源端104和沟道引出端105。
在LMODS器件100的漂移区101中，靠近阱掺杂区102的第一区域1011，位于阱掺杂区102和漏端103之间的第二区域1012以及靠近漏端103的第三区域1013具有不同的电场强度，其表现为：当漂移区101的掺杂浓度较高时，第一区域1011和第二区域1012的峰值电场较高，当漂移区101的掺杂浓度较低时，第三区域1013的峰值电场较高。
相关技术中，LDMOS器件100的漂移区101通常是在衬底110上形成栅氧120之前，对漂移区101所在的区域进行离子注入掺杂后形成，在离子注入过程中，漂移区101的掺杂浓度在横向上较为均匀，从而导致漂移区101的电场分布不均匀，当多晶硅栅130的电压较低时，多晶硅栅130边缘的区域(第一区域1011和第二区域1012)有较高的峰值电场，而当多晶硅栅130的电压较高时，靠近漏端103的区域(第三区域1013)有较高的峰值电场，不均匀的电场分布影响了器件的安全工作区。
参考图2，其示出了本申请一个示例性实施例提供的LDMOS器件的制备方法的流程图，如图2所示，该方法包括：
步骤201，在衬底中形成阱掺杂区。
参考图3，其示出了在衬底中形成阱掺杂区的剖面示意图。如图3所示，通过离子注入在衬底310中形成阱掺杂区302。
步骤202，在衬底上形成栅氧，栅氧的底部与阱掺杂区的上表面具有交叠区域。
步骤203，在栅氧上形成多晶硅栅，多晶硅栅和栅氧形成台阶型结构，栅氧构成台阶型结构的底部台阶。
参考图4，其示出了在衬底上形成栅氧和多晶硅栅的剖面示意图。如图4所示，栅氧320和形成于其上的多晶硅栅330形成台阶型结构，栅氧320构成台阶型结构的底部台阶，栅氧320与多晶硅栅330一侧的侧壁处于同一平面，栅氧320的另一侧延伸暴露在外。
可选的，栅氧320为台阶型栅氧，其包括高台阶部位321和低台阶部位322，高台阶部位321的厚度大于和低台阶部位322的厚度，其构成材料包括氧化硅(SiO)层和/或二氧化硅(SiO2)层。
示例性的，台阶形栅氧320的制备过程包括但不限于：在衬底310上通过炉管氧化工艺生成氧化层(其包括氧化硅和/或二氧化硅)；在氧化层上通过化学气相沉积(chemicalvapor deposition，CVD)工艺形成介质层(其包括氧化硅和/或二氧化硅)；在介质层上通过CVD工艺沉积形成硬掩模层(其可以是氮化硅SiN层)；通过光刻工艺对硬掩模层进行刻蚀，使介质层上栅氧320的底部台阶对应的区域暴露；通过湿法刻蚀对该区域进行刻蚀；刻蚀去除硬掩模层从而形成台阶型栅氧320。
可选的，栅氧320为硅局部氧化隔离(local oxidation of silicon，LOCOS)结构。
示例性的，可在衬底310和栅氧320上通过CVD工艺沉积多晶硅层，通过光刻工艺对多晶硅层进行刻蚀形成多晶硅栅330。
步骤204，进行至少两次漂移区离子注入，在衬底中形成漂移区，漂移区覆盖阱掺杂区和栅氧的底部，至少两次漂移区离子注入中存在至少两次漂移区离子注入的能量不同。
参考图5，其示出了进行至少两次漂移区离子注入后形成的漂移区的剖面示意图。如图5所示，形成的漂移区301的掺杂浓度在横向方向(如图5中的箭头所示的方向)上的分布不均匀。例如，如图5所示，在漂移区301中，沿横向方向，第一区域3011的掺杂浓度大于第二区域3012的掺杂浓度，第三区域3013的掺杂浓度大于第二区域3012的掺杂浓度，第一区域3011的掺杂浓度大于第三区域3013的掺杂浓度。其中，第一区域3011是上方没有多晶硅栅330的高台阶部位321的下方的区域(即位于延伸在外的高台阶部位321的下方)，第二区域3012是上方形成有多晶硅栅330的高台阶部位321的下方的区域，第三区域3013是上方形成有多晶硅栅330的低台阶部位322的下方的区域。
可选的，步骤204中，至少两次漂移区离子注入包括依次进行的第一离子注入和第二离子注入，第二离子注入的能量小于第一离子注入的能量；可选的，第一离子注入和第二离子注入的离子包括第一类杂质。
例如，在形成多晶硅栅330后，依次进行能量为E1，第一类杂质注入剂量为D1的第一离子注入，以及能量为E2，第一类杂质注入剂量为D2的第二离子注入，其中，E1＞E2。
可选的，E1的取值范围为150千电子伏特至350千电子伏特(例如，其可以是250千电子伏特或300电子伏特或其它在取值范围的取值)；可选的，E2的取值范围为50千电子伏特至120千电子伏特(例如，其可以是50千电子伏特或100千电子伏特或其它在取值范围内的取值)。
可选的，D1的取值范围为1.5×1012每平方厘米至3.5×1012每平方厘米(例如，其可以是3×1012每平方厘米或2.5×1012每平方厘米或其它在取值范围的取值)；D2的取值范围为1.5×1012每平方厘米至3.5×1012每平方厘米(例如，其可以是2.5×1012每平方厘米或4×1012每平方厘米或其它在取值范围的取值)。
例如，在实施例S1中，在形成多晶硅栅330后，依次进行第一离子注入和第二离子注入，第一离子注入的能量为250千电子伏特，第一离子注入的注入剂量为3×1012每平方厘米，第二离子注入的能量为100千电子伏特，第二离子注入的注入剂量为2.5×1012每平方厘米；
在实施例S2中，在形成多晶硅栅330后，依次进行第一离子注入和第二离子注入，第一离子注入的能量为250千电子伏特，第一离子注入的注入剂量为3×1012每平方厘米，第二离子注入的能量为100千电子伏特，第二离子注入的注入剂量为4×1012每平方厘米；
在实施例S3中，在形成多晶硅栅330后，依次进行第一离子注入和第二离子注入，第一离子注入的能量为300千电子伏特，第一离子注入的注入剂量为2.5×1012每平方厘米，第二离子注入的能量为100千电子伏特，第二离子注入的注入剂量为4×1012每平方厘米。
可选的，步骤204中，至少两次漂移区离子注入包括依次进行的第一类型的离子注入和第二类型的离子注入。其中，第一类型的离子注入的能量大于第二类型的离子注入的能量，第一离子注入和第二离子注入属于第一类型的离子注入。
可选的，第一类型的离子注入包括依次进行的第三离子注入和第四离子注入，第三离子注入的离子包括第二类杂质，第四离子注入的离子包括第一类杂质。
例如，在形成多晶硅栅330后，依次进行能量为E3，第二类杂质注入剂量为D3的第三离子注入，能量为E4，第一类杂质注入剂量为D4的第四离子注入，能量为E1，第一类杂质注入剂量为D1的第一离子注入，以及能量为E2，第一类杂质注入剂量为D2的第二离子注入，其中，E3＞E1且E3＞E2，E4＞E1且E4＞E2，可选的，E1＞E2。
可选的，E3的取值范围为550千电子伏特至950千电子伏特(例如，其可以是750千电子伏特或其它在取值范围的取值)；E4的取值范围为350千电子伏特至750千电子伏特(例如，其可以是550千电子伏特或其它在取值范围的取值)。
可选的，D3的取值范围为1.5×1012每平方厘米至3.5×1012每平方厘米(例如，其可以是2.5×1012每平方厘米或其它在取值范围的取值)；可选的，D4的取值范围为1×1012每平方厘米至3×1012每平方厘米(例如，其可以是2×1012每平方厘米或其它在取值范围的取值)。
例如，在实施例S1.1中，在形成多晶硅栅330后，依次进行第三离子注入，第四离子注入，第一离子注入和第二离子注入，第三离子注入的能量为750千电子伏特，第三离子注入的剂量为2.5×1012每平方厘米，第四离子注入的能量为550千电子伏特，第四离子注入的剂量为2×1012每平方厘米，第一离子注入的能量为250千电子伏特，第一离子注入的注入剂量为3×1012每平方厘米，第二离子注入的能量为100千电子伏特，第二离子注入的注入剂量为2.5×1012每平方厘米；
在实施例S2.1中，在形成多晶硅栅330后，依次进行第三离子注入，第四离子注入，第一离子注入和第二离子注入，第三离子注入的能量为750千电子伏特，第三离子注入的剂量为2.5×1012每平方厘米，第四离子注入的能量为550千电子伏特，第四离子注入的剂量为2×1012每平方厘米，第一离子注入的能量为250千电子伏特，第一离子注入的注入剂量为3×1012每平方厘米，第二离子注入的能量为100千电子伏特，第二离子注入的注入剂量为4×1012每平方厘米；
在实施例S3.1中，在形成多晶硅栅330后，依次进行第三离子注入，第四离子注入，第一离子注入和第二离子注入，第三离子注入的能量为750千电子伏特，第三离子注入的剂量为2.5×1012每平方厘米，第四离子注入的能量为550千电子伏特，第四离子注入的剂量为2×1012每平方厘米，第一离子注入的能量为300千电子伏特，第一离子注入的注入剂量为2.5×1012每平方厘米，第二离子注入的能量为100千电子伏特，第二离子注入的注入剂量为4×1012每平方厘米。
步骤205，进行重掺杂离子注入，在阱掺杂区内分别形成源端和沟道引出端，在漂移区内形成漏端。
可选的，步骤205中，重掺杂离子注入包括源漏(source drain，SD)离子注入和沟道离子注入。参考图6，其示出了进行源漏离子注入后的剖面示意图；参考图7，其示出了进行沟道离子注入后的剖面示意图。
如图6所示，通过源漏离子注入，分别在阱掺杂区302内形成源端304，在漂移区301内形成漏端303；如图7所示，通过沟道离子注入，在阱掺杂区302内形成沟道引出端305。
将漂移区离子注入的步骤放在栅氧320和多晶硅栅330形成后执行，可利用横向方向上漂移区301不同区域的上方的薄膜层厚度不同(例如，第一区域3011上方为厚度h1的薄膜层，第二区域3012上方为厚度h2的薄膜层，第三区域3013上方为厚度h3的薄膜层)，进行选择性掺杂。
漂移区离子注入分多次不同能量离子注入，较高能量的离子可穿透栅氧320和多晶硅栅330，注入到漂移区301内的全部区域；中等能量的离子则被栅氧320的高台阶部位321和多晶硅栅330阻挡，注入到漂移区301的其它区域；较低能量的离子注入至漂移区301靠近漏端303一侧的区域内。因此，形成的漂移区301的掺杂浓度沿横向的分布为：靠近漏端301一侧的第三区域3013的掺杂浓度最高，靠近沟道引出端305一侧的第三区域3013的掺杂浓度次高，上方形成有多晶硅栅330的高台阶部位321的下方的第二区域3012的掺杂较低，因此，漂移区301的横向杂质分布能够获得较为均匀的电场分布。
本申请实施例中，漂移区离子注入和源漏离子注入的离子包括第一类杂质；多晶硅栅330和沟道离子注入的离子包括第二类杂质。其中，若第一类杂质为P型杂质(例如硼元素)，则第二类杂质为N型杂质(例如磷元素)；若第一类杂质为N型杂质，则第二类杂质为P型杂质。
综上所述，本申请实施例中，通过在LDMOS器件的制备过程中，在形成栅氧和多晶硅栅后，进行至少漂移区离子注入，由于漂移区离子注入的区域需要穿过栅氧和多晶硅栅构成的台阶型结构和暴露的衬底，且台阶型结构的厚度不同，因此形成的漂移区的掺杂浓度在横向方向上的分布不均匀，从而使制备得到的LDMOS器件在工作时，漂移区具有较为均匀的电场，从而降低了器件的击穿几率，提高了器件的稳定性。
参考图7，其示出了本申请一个示例性实施例提供的LDMOS器件的剖面示意图，该器件可通过上述实施例中提供的制备方法进行制造。如图7所示，该LDMOS器件700包括：
衬底310，其中形成有漂移区301，漂移区301内形成有阱掺杂区302，漂移区301的掺杂浓度在横向方向(如图7中的箭头所示)上的分布不均匀，阱掺杂区302内形成LDMOS器件700的源端304和沟道引出端305，漂移区301内形成有LDMOS器件700的漏端303。
栅氧320，其形成于衬底310上，其底部与阱掺杂区302的上表面具有交叠区域。
多晶硅栅330，其和栅氧320形成台阶型结构，栅氧320构成台阶型结构的底部台阶。
可选的，栅氧320为台阶型栅氧(step oxide)，台阶形栅氧320包括高台阶部位321和低台阶部位322，高台阶部位321的厚度大于低台阶部位322的厚度。
可选的，在漂移区301中，沿横向方向，第一区域3011的掺杂浓度大于第二区域3012的掺杂浓度，第三区域3013的掺杂浓度大于第二区域3012的掺杂浓度，第一区域3011的掺杂浓度大于第三区域3013的掺杂浓度。其中，第一区域3011是上方没有多晶硅栅330的高台阶部位321的下方的区域(即位于延伸在外的高台阶部位321的下方)，第二区域3012是上方形成有多晶硅栅330的高台阶部位321的下方的区域，第三区域3013是上方形成有多晶硅栅330的低台阶部位322的下方的区域。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (15)

1.一种LDMOS器件的制备方法，其特征在于，包括：
在衬底中形成阱掺杂区；
在所述衬底上形成栅氧，所述栅氧的底部与所述阱掺杂区的上表面具有交叠区域；
在所述栅氧上形成多晶硅栅，所述多晶硅栅和所述栅氧形成台阶型结构，所述栅氧构成所述台阶型结构的底部台阶；
进行至少两次漂移区离子注入，在所述衬底中形成漂移区，所述漂移区覆盖所述阱掺杂区和所述栅氧的底部，所述至少两次漂移区离子注入中存在至少两次漂移区离子注入的能量不同；
进行重掺杂离子注入，在所述阱掺杂区内分别形成源端和沟道引出端，在所述漂移区内形成漏端。
2.根据权利要求1所述的方法，其特征在于，所述至少两次漂移区离子注入包括依次进行的第一离子注入和第二离子注入，所述第二离子注入的能量小于所述第一离子注入的能量。
3.根据权利要求2所述的方法，其特征在于，所述第一离子注入的能量为150千电子伏特至350千电子伏特。
4.根据权利要求3所述的方法，其特征在于，所述第一离子注入的离子包括第一类杂质，在所述第一离子注入中，第一类杂质的注入剂量为1.5×1012每平方厘米至3.5×1012每平方厘米。
5.根据权利要求2所述的方法，其特征在于，所述第二离子注入的能量为50千电子伏特至120千电子伏特。
6.根据权利要求5所述的方法，其特征在于，所述第二离子注入的离子包括第一类杂质，在所述第二离子注入中，第一类杂质的注入剂量为2×1012每平方厘米至4.5×1012每平方厘米。
7.根据权利要求2至6任一所述的方法，其特征在于，所述至少两次漂移区离子注入包括依次进行的第一类型的离子注入和第二类型的离子注入，所述第一类型的离子注入的能量大于所述第二类型的离子注入的能量；
所述第一离子注入和所述第二离子注入属于第一类型的离子注入。
8.根据权利要求7所述的方法，其特征在于，所述第一类型的离子注入包括依次进行的第三离子注入和第四离子注入，所述第三离子注入的离子包括第二类杂质，所述第四离子注入的离子包括第一类杂质。
9.根据权利要求8所述的方法，其特征在于，所述第三离子注入的能量为550千电子伏特至950千电子伏特。
10.根据权利要求9所述的方法，其特征在于，在所述第三离子注入中，第二类杂质的注入剂量为1.5×1012每平方厘米至3.5×1012每平方厘米。
11.根据权利要求9或10所述的方法，其特征在于，所述第四离子注入的能量为350千电子伏特至750千电子伏特。
12.根据权利要求11所述的方法，其特征在于，在所述第四离子注入中，第一类杂质的注入剂量为1×1012每平方厘米至3×1012每平方厘米。
13.一种LDMOS器件，其特征在于，包括：
衬底，所述衬底中形成有漂移区，所述漂移区内形成有阱掺杂区，所述漂移区的掺杂浓度在横向方向上的分布不均匀，所述阱掺杂区内形成所述LDMOS器件的源端和沟道引出端，所述漂移区内形成有所述LDMOS器件的漏端；
栅氧，所述栅氧形成于所述衬底上，所述栅氧的底部与所述阱掺杂区的上表面具有交叠区域；
多晶硅栅，所述多晶硅栅和所述栅氧形成台阶型结构，所述栅氧构成所述台阶型结构的底部台阶。
14.根据权利要求13所述的器件，其特征在于，所述栅氧为台阶型栅氧，所述台阶形栅氧包括高台阶部位和低台阶部位，所述高台阶部位的厚度大于所述低台阶部位的厚度。
15.根据权利要求14所述的器件，其特征在于，所述漂移区中，第一区域的掺杂浓度大于第二区域的掺杂浓度，第三区域的掺杂浓度大于所述第二区域的掺杂浓度，所述第一区域的掺杂浓度大于所述第三区域的掺杂浓度；
其中，所述第一区域是上方没有形成多晶硅栅的高台阶部位的下方的区域，所述第二区域是上方形成有多晶硅栅的高台阶部位的下方的区域，所述第三区域是上方形成有多晶硅栅的低台阶部位的下方的区域。
CN202010528014.6A 2020-06-11 2020-06-11 Ldmos器件的制备方法和ldmos器件 Active CN111785633B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010528014.6A CN111785633B (zh) 2020-06-11 2020-06-11 Ldmos器件的制备方法和ldmos器件
US17/022,707 US11456371B2 (en) 2020-06-11 2020-09-16 Method for making LDMOS device and LDMOS device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010528014.6A CN111785633B (zh) 2020-06-11 2020-06-11 Ldmos器件的制备方法和ldmos器件

Publications (2)

Publication Number Publication Date
CN111785633A true CN111785633A (zh) 2020-10-16
CN111785633B CN111785633B (zh) 2022-11-04

Family

ID=72757416

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010528014.6A Active CN111785633B (zh) 2020-06-11 2020-06-11 Ldmos器件的制备方法和ldmos器件

Country Status (2)

Country Link
US (1) US11456371B2 (zh)
CN (1) CN111785633B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113506740A (zh) * 2021-06-09 2021-10-15 上海华虹宏力半导体制造有限公司 Rfldmos器件的制作方法
CN116666456A (zh) * 2023-08-01 2023-08-29 合肥晶合集成电路股份有限公司 一种半导体器件及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1976057A (zh) * 2006-08-14 2007-06-06 东南大学 高压p型金属氧化物半导体管及其制备方法
US20100102386A1 (en) * 2008-10-23 2010-04-29 Silergy Technology Lateral double-diffused metal oxide semiconductor (LDMOS) transistors
CN103456784A (zh) * 2012-05-30 2013-12-18 上海华虹Nec电子有限公司 高压p型ldmos器件及制造方法
US20150001621A1 (en) * 2013-06-28 2015-01-01 Fujitsu Semiconductor Limited Semiconductor device
CN104701368A (zh) * 2013-12-06 2015-06-10 上海华虹宏力半导体制造有限公司 射频ldmos器件及其制造方法
CN105990139A (zh) * 2015-01-30 2016-10-05 无锡华润上华半导体有限公司 横向扩散金属氧化物半导体场效应管的制造方法
US9502251B1 (en) * 2015-09-29 2016-11-22 Monolithic Power Systems, Inc. Method for fabricating low-cost isolated resurf LDMOS and associated BCD manufacturing process

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011087845B4 (de) * 2011-12-06 2015-07-02 Infineon Technologies Ag Laterales transistorbauelement und verfahren zu dessen herstellung
US9082646B2 (en) * 2012-07-18 2015-07-14 Broadcom Corporation Low threshold voltage metal oxide semiconductor
CN103035727B (zh) * 2012-11-09 2015-08-19 上海华虹宏力半导体制造有限公司 Rfldmos器件及制造方法
CN104485360B (zh) * 2014-12-29 2017-10-27 上海华虹宏力半导体制造有限公司 射频ldmos器件及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1976057A (zh) * 2006-08-14 2007-06-06 东南大学 高压p型金属氧化物半导体管及其制备方法
US20100102386A1 (en) * 2008-10-23 2010-04-29 Silergy Technology Lateral double-diffused metal oxide semiconductor (LDMOS) transistors
CN103456784A (zh) * 2012-05-30 2013-12-18 上海华虹Nec电子有限公司 高压p型ldmos器件及制造方法
US20150001621A1 (en) * 2013-06-28 2015-01-01 Fujitsu Semiconductor Limited Semiconductor device
CN104701368A (zh) * 2013-12-06 2015-06-10 上海华虹宏力半导体制造有限公司 射频ldmos器件及其制造方法
CN105990139A (zh) * 2015-01-30 2016-10-05 无锡华润上华半导体有限公司 横向扩散金属氧化物半导体场效应管的制造方法
US9502251B1 (en) * 2015-09-29 2016-11-22 Monolithic Power Systems, Inc. Method for fabricating low-cost isolated resurf LDMOS and associated BCD manufacturing process

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113506740A (zh) * 2021-06-09 2021-10-15 上海华虹宏力半导体制造有限公司 Rfldmos器件的制作方法
CN116666456A (zh) * 2023-08-01 2023-08-29 合肥晶合集成电路股份有限公司 一种半导体器件及其制造方法
CN116666456B (zh) * 2023-08-01 2023-10-31 合肥晶合集成电路股份有限公司 一种半导体器件及其制造方法

Also Published As

Publication number Publication date
US11456371B2 (en) 2022-09-27
US20210391448A1 (en) 2021-12-16
CN111785633B (zh) 2022-11-04

Similar Documents

Publication Publication Date Title
US9466700B2 (en) Semiconductor device and method of fabricating same
US9412733B2 (en) MOSFET with integrated schottky diode
US10263070B2 (en) Method of manufacturing LV/MV super junction trench power MOSFETs
US20070290260A1 (en) Trench Type Mosfet And Method Of Fabricating The Same
US7745294B2 (en) Methods of manufacturing trench isolated drain extended MOS (demos) transistors and integrated circuits therefrom
US20060057784A1 (en) Enhanced resurf HVPMOS device with stacked hetero-doping RIM and gradual drift region
CN111987166B (zh) 横向双扩散晶体管的制造方法
US20150137229A1 (en) Semiconductor device and method for fabricating the same
US9076862B2 (en) Semiconductor device and method for fabricating the same
EP3258498B1 (en) Ldmos design for a finfet device
JP2010516058A (ja) 半導体装置およびその製造方法
JP2009004805A (ja) 従来の端子を備えた超接合装置の製造方法
JP2005510881A5 (zh)
CN111048420B (zh) 横向双扩散晶体管的制造方法
CN210296383U (zh) Mosfet器件和碳化硅mosfet器件
CN112635540B (zh) Ldmos器件及其制备方法
CN111785633B (zh) Ldmos器件的制备方法和ldmos器件
CN110957370B (zh) 横向双扩散晶体管的制造方法
CN114566540A (zh) Ldmos器件及其制造方法
US9130033B2 (en) Semiconductor device and method for fabricating the same
EP2673806B1 (en) Fabrication method of a semiconductor device
CN112635330A (zh) Ldmos器件制作方法、ldmos器件和终端设备
CN111446298A (zh) 中高压cmos器件及其制作方法
CN111128700A (zh) 半导体器件的制备方法及半导体器件
WO2007070050A1 (en) Power mosfet and method of making the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant