CN110739273B - 超薄栅极cmos器件的制造方法 - Google Patents
超薄栅极cmos器件的制造方法 Download PDFInfo
- Publication number
- CN110739273B CN110739273B CN201911042424.3A CN201911042424A CN110739273B CN 110739273 B CN110739273 B CN 110739273B CN 201911042424 A CN201911042424 A CN 201911042424A CN 110739273 B CN110739273 B CN 110739273B
- Authority
- CN
- China
- Prior art keywords
- forming
- core
- area
- gate
- core device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 72
- 238000000034 method Methods 0.000 claims abstract description 69
- 238000002347 injection Methods 0.000 claims abstract description 57
- 239000007924 injection Substances 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 229920005591 polysilicon Polymers 0.000 claims abstract description 26
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims description 34
- 238000001259 photo etching Methods 0.000 claims description 20
- 238000002513 implantation Methods 0.000 claims description 17
- 239000007943 implant Substances 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 11
- 238000001020 plasma etching Methods 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本申请公开了一种超薄栅极CMOS器件的制造方法，属于半导体制造技术领域。该方法包括：在衬底上形成浅沟槽隔离；形成栅氧化层、多晶硅层；形成I/O器件LDD注入区图案和I/O器件栅极，I/O器件栅极上覆盖有光刻胶；进行I/O器件的LDD注入形成I/O器件LDD注入区；形成I/O器件的第一栅极侧墙；形成核心器件栅极；进行核心器件的LDD注入形成核心器件LDD注入区；形成核心器件的栅极侧墙和I/O器件的第二栅极侧墙；形成源漏极；解决了现有技术难以在超薄CMOS器件制造工艺中集成I/O器件的问题；达到了在超薄CMOS器件制造工艺中实现集成I/O器件，并保证I/O器件和核心器件的性能的效果。
Description
技术领域
本申请涉及半导体制造技术领域，具体涉及一种超薄栅极CMOS器件的制造方法。
背景技术
随着器件尺寸缩小，CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件中栅极的厚度也逐渐减薄。由于器件结深主要采用离子注入的方式形成，所以栅极的厚度制约着器件的结深。在现有的栅极自对准工艺中，源漏注入(包括LDD(轻掺杂漏)注入)的最大深度必须小于等于栅极厚度，否则器件将会出现严重的性能漂移。
当超薄栅极CMOS器件的制作工艺中同时集成有I/O器件之类需要用到较高电压的器件以及核心器件时，由于核心器件的结深浅，超薄栅极不会令核心器件的性能受到影响。但是I/O器件之类的器件，结深会受到超薄栅极的厚度限制而不能满足应用电压的要求。
发明内容
本申请提供了一种超薄栅极CMOS器件的制造方法，可以解决相关技术中难以在超薄CMOS器件制造工艺中集成I/O器件的问题。
一方面，本申请实施例提供了一种超薄栅极CMOS器件的制造方法，该方法包括：
提供衬底，在衬底上形成浅沟槽隔离，浅沟槽隔离用于定义有源区，衬底上的一部分有源区用于形成核心器件，衬底上的另一部分有源区用于形成I/O器件；
形成栅氧化层，栅氧化层覆盖I/O器件区域和核心器件区域；
形成多晶硅层，多晶硅层覆盖I/O器件区域和核心器件区域；
通过光刻、刻蚀工艺在多晶硅层形成I/O器件LDD注入区图案和I/O器件栅极，I/O器件栅极上覆盖有光刻胶；
进行I/O器件的LDD注入，在衬底上的I/O器件区域形成I/O器件LDD注入区；
去除光刻胶露出I/O器件栅极，并形成I/O器件的第一栅极侧墙；
通过光刻、刻蚀工艺形成核心器件栅极；
进行核心器件的LDD注入，在衬底上的核心器件区域形成核心器件LDD注入区；核心器件LDD注入区的深度小于I/O器件LDD注入区的深度；
形成核心器件的栅极侧墙和I/O器件的第二栅极侧墙；
进行源漏注入，形成核心器件的源漏极和I/O器件的源漏极。
可选的，在衬底上形成浅沟槽隔离，包括：
通过光刻、刻蚀工艺在衬底上形成浅沟槽；
在浅沟槽内填充氧化物，形成浅沟槽隔离。
可选的，形成栅氧化层，栅氧化层覆盖I/O器件区域和核心器件区域，包括：
形成第一层栅氧化层，第一层栅氧化层覆盖I/O器件区域和核心器件区域；
去除核心器件上方的第一层栅氧化层；
形成第二层栅氧化层，第二层栅氧化层覆盖I/O器件区域和核心器件区域。
可选的，通过光刻、刻蚀工艺在多晶硅层形成I/O器件LDD注入区图案和I/O器件栅极，包括：
通过光刻工艺在光刻胶层形成I/O器件LDD注入区图案和I/O器件栅极图案，I/O器件LDD注入区图案处没有光刻胶，I/O器件栅极图案处和核心器件区域保留光刻胶；
通过等离子刻蚀工艺，按照LDD注入区图案在多晶硅层形成I/O器件栅极，I/O器件栅极上覆盖有光刻胶。
可选的，去除光刻胶露出I/O器件栅极，并形成I/O器件的第一栅极侧墙，包括：
去除I/O器件区域和核心器件区域覆盖的光刻胶，露出I/O器件栅极和核心器件区域的栅氧化层；
通过淀积、刻蚀工艺形成I/O器件的第一栅极侧墙。
可选的，通过光刻、刻蚀工艺形成核心器件栅极，包括：
通过光刻工艺在光刻胶层形成核心器件栅极图案，核心器件栅极图案处和I/O器件区域保留光刻胶；
通过等离子刻蚀工艺，在多晶硅层形成核心器件LDD注入区图案和核心器件栅极；
去除核心器件栅极表面的光刻胶。
可选的，形成核心器件的栅极侧墙和I/O器件的第二栅极侧墙，包括：
去除光刻胶；
通过淀积、刻蚀工艺形成核心器件的栅极侧墙、I/O器件的第二栅极侧墙。
可选的，进行源漏注入，形成核心器件的源漏极和I/O器件的源漏极，包括：
通过离子注入工艺对核心器件和I/O器件区域进行源漏注入；
在离子注入后进行退火，形成核心器件的源漏极和I/O器件的源漏极。
可选的，I/O器件LDD注入区延伸至I/O器件栅极的下方。
可选的，I/O器件的源漏极和和核心器件的源漏极同时生成。
本申请技术方案，至少包括如下优点：
本申请中通过光刻、刻蚀工艺在多晶硅层形成I/O器件LDD注入区图案和I/O器件栅极，即通过一层光刻实现I/O器件的栅极刻蚀和LDD注入区刻蚀，并保留I/O器件栅极上的光刻胶进行I/O器件LDD注入，利用残留的光刻胶增加I/O器件栅极厚度，满足了I/O器件的结深要求，此外，在I/O器件栅极形成后和核心器件栅极形成前增加了一次侧墙形成工艺，令I/O器件的栅极厚度可以根据需要独立调节，并不影响核心器件的侧墙厚度，解决了器件尺寸缩小后，I/O器件侧墙厚度变薄引起LDD横向分压宽度不足的问题。综上所述，本申请实施例提供的超薄栅极CMOS器件的制造方法，解决了现有技术难以在超薄CMOS器件制造工艺中集成I/O器件的问题；达到了在超薄CMOS器件制造工艺中实现集成I/O器件，并保证I/O器件和核心器件的性能的效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种超薄栅极CMOS器件的制造方法的流程图；
图2是本申请实施例提供的另一种超薄栅极CMOS器件的制造方法的流程图；
图3是本申请实施例提供的一种超薄栅极CMOS器件的制造过程中的结构示意图；
图4是本申请实施例提供的一种超薄栅极CMOS器件的制造过程中的结构示意图；
图5是本申请实施例提供的一种超薄栅极CMOS器件的制造过程中的结构示意图；
图6是本申请实施例提供的一种超薄栅极CMOS器件的制造过程中的结构示意图；
图7是本申请实施例提供的一种超薄栅极CMOS器件的制造过程中的结构示意图；
图8是本申请实施例提供的一种超薄栅极CMOS器件的制造过程中的结构示意图；
图9是本申请实施例提供的一种超薄栅极CMOS器件的制造过程中的结构示意图；
图10是本申请实施例提供的一种超薄栅极CMOS器件的制造过程中的结构示意图；
图11是本申请实施例提供的一种超薄栅极CMOS器件的制造过程中的结构示意图；
图12是本申请实施例提供的一种超薄栅极CMOS器件的制造过程中的结构示意图；
图13是本申请实施例提供的一种超薄栅极CMOS器件的制造过程中的结构示意图；
图14是本申请实施例提供的一种超薄栅极CMOS器件的制造过程中的结构示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
核心器件和I/O器件的工作电压不同，比如核心器件的工作电压为1～1.3V，I/O器件的工作电压为1.8V或2.5V或3.3V，因此核心器件的结深小于I/O(Input/Output，输入/输出)器件的结深。在超薄栅极CMOS器件中，不论是核心器件还是I/O器件，栅极厚度都减薄，然而CMOS器件在进行源漏注入工艺时，器件结深受到栅极厚度的影响，I//O器件的结深受到超薄栅极的厚度限制，导致制作出的I/O器件不能满足工作电压要求，因此难以在超薄栅极CMOS器件制造工艺中集成I/O器件之类的中压器件。此外，由于器件尺寸缩小，器件的栅极侧墙厚度也相应减薄，I/O器件的工作电压也受到限制。
请参考图1，其示出了本申请实施例提供的一种超薄栅极CMOS器件的制造方法。如图1所示，该超薄栅极CMOS器件的制造方法可以包括如下步骤：
步骤101，提供衬底，在衬底上形成浅沟槽隔离。
浅沟槽隔离用于定义有源区，衬底上的一部分有源区用于形成核心器件，衬底上的另一部分有源区用于形成I/O器件。
I/O器件的栅极和核心器件的栅极为超薄栅极。
可选的，衬底为硅衬底。
步骤102，形成栅氧化层，栅氧化层覆盖I/O器件区域和核心器件区域。
栅氧化层覆盖I/O器件区域和核心器件区域。
步骤103，形成多晶硅层，多晶硅层覆盖I/O器件区域和核心器件区域。
多晶硅层用于制作I/O器件的栅极和核心器件的栅极。
步骤104，通过光刻、刻蚀工艺在多晶硅层形成I/O器件LDD注入区图案和I/O器件栅极，I/O器件栅极上覆盖有光刻胶。
通过光刻工艺在光刻胶层形成I/O器件LDD注入区图案和I/O器件栅极图案；I/O器件LDD注入区图案用于形成I/O器件LDD注入区，I/O器件栅极图案用于形成I/O器件栅极。
在光刻胶层，I/O器件LDD注入区图案处没有光刻胶，I/O器件栅极图案处保留光刻胶，核心器件区域被光刻胶覆盖。
通过刻蚀工艺，去除I/O器件LDD注入区图案对应的多晶硅层，即多晶硅层形成I/O器件LDD注入区图案；此时，通过刻蚀，多晶硅层形成I/O器件栅极，I/O器件栅极上覆盖有光刻胶。
本申请实施例通过一层光刻实现了I/O器件的栅极刻蚀和LDD注入。
步骤105，进行I/O器件的LDD注入，在衬底上的I/O器件区域形成I/O器件LDD注入区。
I/O器件栅极表面的光刻胶不去除的情况下进行LDD注入，可以利用残留在I/O器件栅极表面的光刻胶的厚度弥补I/O器件超薄栅极的厚度不足，令I/O器件的LDD注入深度大于I/O器件的栅极厚度。
因此，步骤104中光刻胶的厚度可以根据I/O器件的LDD注入深度确定。
步骤106，去除光刻胶露出I/O器件栅极，并形成I/O器件的第一栅极侧墙。
去除多晶硅层表面的光刻胶，露出I/O器件的栅极。
淀积氧化硅或氮化硅，并通过等离子刻蚀工艺，形成I/O器件的第一栅极侧墙。
I/O器件的第一栅极侧墙的厚度可以根据实际需要确定。
步骤107，通过光刻、刻蚀工艺形成核心器件栅极。
通过光刻工艺在光刻胶层形成核心器件栅极图案和核心器件LDD注入区图案；在光刻胶层核心器件栅极图案处和I/O器件区域保留光刻胶，核心器件LDD注入区图案处没有光刻胶。
通过刻蚀工艺，按核心器件栅极图案在多晶硅层制作核心器件栅极，核心器件LDD注入区图案对应的多晶硅被刻蚀去除。
步骤108，进行核心器件的LDD注入，在衬底上的核心器件区域形成核心器件LDD注入区。
核心器件LDD注入区的深度小于I/O器件LDD注入区的深度。
步骤109，形成核心器件的栅极侧墙和I/O器件的第二栅极侧墙。
通过淀积、刻蚀工艺，同时形成核心器件的栅极侧墙和I/O器件的第二栅极侧墙。
步骤110，进行源漏注入，形成核心器件的源漏极和I/O器件的源漏极。
注入离子并退火，形成核心器件的源漏极和I/O器件的源漏极。
在本申请实施例提供的超薄栅极CMOS器件的制造方法中，通过一层光刻实现I/O器件的栅极刻蚀和LDD注入区刻蚀，保留I/O器件栅极上的光刻胶进行I/O器件LDD注入，利用残留的光刻胶增加I/O器件栅极厚度，满足了I/O器件的结深要求，此外，在I/O器件栅极形成后和核心器件栅极形成前增加了一次侧墙形成工艺，令I/O器件的栅极厚度可以根据需要独立调节，并不影响核心器件的侧墙厚度，解决了器件尺寸缩小后，I/O器件侧墙厚度变薄引起LDD横向分压宽度不足的问题。综上所述，本申请实施例提供的超薄栅极CMOS器件的制造方法，解决了现有技术难以在超薄CMOS器件制造工艺中集成I/O器件的问题；达到了在超薄CMOS器件制造工艺中实现集成I/O器件，并保证I/O器件和核心器件的性能的效果。
请参考图2，其示出了本申请实施例提供的一种超薄栅极CMOS器件的制造方法。如图2所示，该超薄栅极CMOS器件的制造方法可以包括如下步骤：
步骤201，提供衬底，在衬底上形成浅沟槽隔离。
浅沟槽隔离用于定义有源区，衬底上的一部分有源区用于形成核心器件，衬底上的另一部分有源区用于形成I/O器件。
通过光刻、刻蚀工艺在衬底上形成浅沟槽，在浅沟槽内填充氧化物，形成浅沟槽隔离。
可选的，对衬底表面进行热氧化，在衬底上形成氧化层；淀积氮化硅，通过光刻、刻蚀工艺在衬底上形成浅沟槽，形成隔离浅沟槽；淀积氧化物，并去除浅沟槽以外区域的氧化物、衬底表面的氮化硅、氧化层，形成浅沟槽隔离。
可选的，隔离浅沟槽内填充二氧化硅。
如图3所示，衬底110上形成浅沟槽隔离11。
步骤202，形成第一层栅氧化层，第一层栅氧化层覆盖I/O器件区域和核心器件区域。
步骤203，去除核心器件上方的第一层栅氧化层。
可选的，通过光刻、漂洗去除核心器件上方的第一层栅氧化层。
步骤204，形成第二层栅氧化层，第二层栅氧化层覆盖I/O器件区域和核心器件区域。
如图4所示，I/O器件区域1覆盖有2层栅氧化层120，核心器件区域2覆盖有一层栅氧化层120。
步骤205，形成多晶硅层，多晶硅层覆盖I/O器件区域和核心器件区域。
淀积多晶硅，在栅氧化层120表面形成多晶硅层130；如图5所示，多晶硅层130覆盖I/O器件区域1和核心器件区域2。
步骤206，通过光刻工艺在光刻胶层形成I/O器件LDD注入区图案和I/O器件栅极图案。
旋涂光刻胶在衬底表面形成光刻胶层；在光刻胶层，I/O器件LDD注入区图案处没有光刻胶，I/O器件栅极图案和核心器件区域保留光刻胶。
I/O器件LDD注入区图案和I/O器件栅极图案通过掩膜版确定。
如图6所示，在I/O器件区域1，光刻胶层140的I/O器件LDD注入区图案处没有光刻胶，I/O器件栅极图案处保留光刻胶，核心器件区域2上保留光刻胶。
步骤207，通过等离子刻蚀工艺按照I/O器件LDD注入区图案刻蚀多晶硅层，形成I/O器件栅极，I/O器件栅极上覆盖有光刻胶。
通过等离子刻蚀工艺，光刻胶层的I/O器件LDD注入区图案转到多晶硅层，并且通过等离子刻蚀工艺在多晶硅层形成了I/O器件栅极。
如图7所示，多晶硅层130上对应I/O器件LDD注入区图案的部分被刻蚀掉，露出了栅氧化层120，多晶硅层130形成了I/O器件栅极12，I/O器件栅极12上覆盖有光刻胶。
步骤208，进行I/O器件的LDD注入，在衬底上I/O器件区域形成I/O器件LDD注入区。
进行I/O器件的LDD注入，并退火，在衬底110上I/O器件区域1形成I/O器件LDD注入区13，如图8所示。
I/O器件LDD注入区13延伸至所述I/O器件栅极12的下方。
步骤209，去除光刻胶露出I/O器件栅极，并形成I/O器件的第一栅极侧墙。
去除I/O器件区域和核心器件区域覆盖的光刻胶，露出I/O器件栅极和核心器件区域的栅氧化层；通过淀积、刻蚀工艺形成I/O器件的第一栅极侧墙。
如图9所示，形成了I/O器件的第一栅极侧墙14。
可选的，I/O器件的第一栅极侧墙的材料为二氧化硅或氮化硅。通过等离子体刻蚀淀积的二氧化硅或氮化硅，形成I/O器件的第一栅极侧墙。
需要说明的是，I/O器件的第一栅极侧墙14的厚度根据I/O器件的性能确定，可根据实际情况调整I/O器件的第一栅极侧墙14的厚度。
步骤210，通过光刻工艺在光刻胶层形成核心器件栅极图案，核心器件栅极图案处保留光刻胶。
如图10所示，旋涂光刻胶在衬底表面形成光刻胶层141；利用掩膜版在光刻胶层141形成核心器件LDD注入区图案和核心器件栅极图案，在光刻胶层141，核心器件LDD注入区图案处没有光刻胶，核心器件栅极图案处和I/O器件区域1保留光刻胶。
步骤211，通过等离子刻蚀工艺，在多晶硅层形成核心器件LDD注入区图案和核心器件栅极。
如图11所示，在多晶硅层，与核心器件LDD注入区图案对应的多晶硅被去除，即光刻胶层的核心器件LDD注入区图案被转移到多晶硅层，多晶硅层形成了核心器件栅极21，核心器件栅极21上覆盖有光刻胶。
步骤212，去除核心器件栅极表面的光刻胶。
步骤213，进行核心器件的LDD注入，在衬底上的核心器件区域形成核心器件LDD注入区。
进行核心器件的LDD注入，并退火，在衬底110上核心器件区域2形成核心器件LDD注入区22，如图12所示。
如图12所示，核心器件LDD注入区22的深度小于所述I/O器件LDD注入区13的深度。
步骤214，形成核心器件的栅极侧墙和I/O器件的第二栅极侧墙。
去除光刻胶；通过淀积、刻蚀工艺形成核心器件的栅极侧墙15、I/O器件的第二栅极侧墙15，如图13所示。
可选的，I/O器件的第二栅极侧墙的材料和核心器件的栅极侧墙的材料为二氧化硅或氮化硅。通过等离子体刻蚀淀积的二氧化硅或氮化硅，形成核心器件的栅极侧墙和I/O器件的第二栅极侧墙。
步骤215，进行源漏注入，形成核心器件的源漏极和I/O器件的源漏极。
可选的，核心器件的源漏极和I/O器件的源漏极同时生成。
通过离子注入、退火，形成核心器件的源漏极23和I/O器件的源漏极16，如图14所示。
本申请实施例提供的超薄栅极CMOS器件的制造方法，解决了现有技术难以在超薄CMOS器件制造工艺中集成I/O器件的问题；达到了在超薄CMOS器件制造工艺中实现集成I/O器件，并保证I/O器件和核心器件的性能的效果。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (10)
1.一种超薄栅极CMOS器件的制造方法，其特征在于，所述方法包括：
提供衬底，在所述衬底上形成浅沟槽隔离，所述浅沟槽隔离用于定义有源区，所述衬底上的一部分有源区用于形成核心器件，所述衬底上的另一部分有源区用于形成I/O器件；
形成栅氧化层，所述栅氧化层覆盖I/O器件区域和核心器件区域；
形成多晶硅层，所述多晶硅层覆盖I/O器件区域和核心器件区域；
通过光刻、刻蚀工艺在所述多晶硅层形成I/O器件LDD注入区图案和I/O器件栅极，所述I/O器件栅极上覆盖有光刻胶；
进行I/O器件的LDD注入，在所述衬底上的I/O器件区域形成I/O器件LDD注入区；
去除光刻胶露出所述I/O器件栅极，并形成所述I/O器件的第一栅极侧墙；
通过光刻、刻蚀工艺形成核心器件栅极；
进行核心器件的LDD注入，在所述衬底上的核心器件区域形成核心器件LDD注入区；所述核心器件LDD注入区的深度小于所述I/O器件LDD注入区的深度；
形成核心器件的栅极侧墙和I/O器件的第二栅极侧墙；
进行源漏注入，形成核心器件的源漏极和I/O器件的源漏极。
2.根据权利要求1所述的方法，其特征在于，所述在所述衬底上形成浅沟槽隔离，包括：
通过光刻、刻蚀工艺在所述衬底上形成浅沟槽；
在所述浅沟槽内填充氧化物，形成浅沟槽隔离。
3.根据权利要求1所述的方法，其特征在于，所述形成栅氧化层，所述栅氧化层覆盖I/O器件区域和核心器件区域，包括：
形成第一层栅氧化层，所述第一层栅氧化层覆盖所述I/O器件区域和所述核心器件区域；
去除所述核心器件上方的第一层栅氧化层；
形成第二层栅氧化层，所述第二层栅氧化层覆盖所述I/O器件区域和所述核心器件区域。
4.根据权利要求1所述的方法，其特征在于，所述通过光刻、刻蚀工艺在多晶硅层形成I/O器件LDD注入区图案和I/O器件栅极，包括：
通过光刻工艺在光刻胶层形成所述I/O器件LDD注入区图案和I/O器件栅极图案，所述I/O器件LDD注入区图案处没有光刻胶，所述I/O器件栅极图案处和核心器件区域保留光刻胶；
通过等离子刻蚀工艺，按照所述LDD注入区图案在所述多晶硅层形成I/O器件栅极，所述I/O器件栅极上覆盖有光刻胶。
5.根据权利要求1所述的方法，其特征在于，所述去除光刻胶露出所述I/O器件栅极，并形成I/O器件的第一栅极侧墙，包括：
去除所述I/O器件区域和所述核心器件区域覆盖的光刻胶，露出所述I/O器件栅极和核心器件区域的栅氧化层；
通过淀积、刻蚀工艺形成所述I/O器件的第一栅极侧墙。
6.根据权利要求1所述的方法，其特征在于，所述通过光刻、刻蚀工艺形成核心器件栅极，包括：
通过光刻工艺在光刻胶层形成核心器件栅极图案，所述核心器件栅极图案处和所述I/O器件区域保留光刻胶；
通过等离子刻蚀工艺，在所述多晶硅层形成核心器件LDD注入区图案和核心器件栅极；
去除所述核心器件栅极表面的光刻胶。
7.根据权利要求1所述的方法，其特征在于，所述形成核心器件的栅极侧墙和I/O器件的第二栅极侧墙，包括：
去除光刻胶；
通过淀积、刻蚀工艺形成所述核心器件的栅极侧墙、所述I/O器件的第二栅极侧墙。
8.根据权利要求1所述的方法，其特征在于，所述进行源漏注入，形成核心器件的源漏极和I/O器件的源漏极，包括：
通过离子注入工艺对所述核心器件和所述I/O器件区域进行源漏注入；
在离子注入后进行退火，形成所述核心器件的源漏极和所述I/O器件的源漏极。
9.根据权利要求1所述的方法，其特征在于，所述I/O器件LDD注入区延伸至所述I/O器件栅极的下方。
10.根据权利要求1或8所述的方法，其特征在于，所述I/O器件的源漏极和所述和核心器件的源漏极同时生成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911042424.3A CN110739273B (zh) | 2019-10-30 | 2019-10-30 | 超薄栅极cmos器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911042424.3A CN110739273B (zh) | 2019-10-30 | 2019-10-30 | 超薄栅极cmos器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110739273A CN110739273A (zh) | 2020-01-31 |
| CN110739273B true CN110739273B (zh) | 2022-06-07 |
Family
ID=69270431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911042424.3A Active CN110739273B (zh) | 2019-10-30 | 2019-10-30 | 超薄栅极cmos器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110739273B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1979869A (zh) * | 2005-12-06 | 2007-06-13 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| CN101261958A (zh) * | 2007-03-06 | 2008-09-10 | 中芯国际集成电路制造(上海)有限公司 | 互补性金属氧化物半导体场效应晶体管的制造方法 |
| CN101764088A (zh) * | 2008-12-25 | 2010-06-30 | 中芯国际集成电路制造(上海)有限公司 | 轻掺杂离子注入方法和i/o金属氧化物半导体场效应管 |
| CN102437028A (zh) * | 2011-11-30 | 2012-05-02 | 上海华力微电子有限公司 | Pmos源漏区离子注入方法及相应的器件制造方法 |
| CN109309006A (zh) * | 2017-07-27 | 2019-02-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297082B1 (en) * | 1999-08-25 | 2001-10-02 | United Microelectronics Corp. | Method of fabricating a MOS transistor with local channel ion implantation regions |
| KR100364122B1 (en) * | 2001-04-24 | 2002-12-11 | Hynix Semiconductor Inc | Method for fabricating semiconductor device |
| CN101330048A (zh) * | 2007-06-18 | 2008-12-24 | 中芯国际集成电路制造(上海)有限公司 | 轻掺杂离子注入方法 |
-
2019
- 2019-10-30 CN CN201911042424.3A patent/CN110739273B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1979869A (zh) * | 2005-12-06 | 2007-06-13 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| CN101261958A (zh) * | 2007-03-06 | 2008-09-10 | 中芯国际集成电路制造(上海)有限公司 | 互补性金属氧化物半导体场效应晶体管的制造方法 |
| CN101764088A (zh) * | 2008-12-25 | 2010-06-30 | 中芯国际集成电路制造(上海)有限公司 | 轻掺杂离子注入方法和i/o金属氧化物半导体场效应管 |
| CN102437028A (zh) * | 2011-11-30 | 2012-05-02 | 上海华力微电子有限公司 | Pmos源漏区离子注入方法及相应的器件制造方法 |
| CN109309006A (zh) * | 2017-07-27 | 2019-02-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110739273A (zh) | 2020-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040092115A1 (en) | Memory device having isolation trenches with different depths and the method for making the same | |
| CN107403721B (zh) | 功率金氧半导体场效晶体管的制造方法 | |
| US7374999B2 (en) | Semiconductor device | |
| CN112509979B (zh) | 具有屏蔽栅沟槽结构的半导体器件及其制造方法 | |
| CN112309871A (zh) | 半导体器件的形成方法 | |
| CN110739273B (zh) | 超薄栅极cmos器件的制造方法 | |
| US20110215397A1 (en) | High cell density trenched power semiconductor structure and fabrication method thereof | |
| US7273787B2 (en) | Method for manufacturing gate dielectric layer | |
| KR100702324B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| CN113224068A (zh) | Nord闪存器件结构及其制作方法 | |
| CN110660808B (zh) | 存储器结构及其制造方法 | |
| US6541342B2 (en) | Method for fabricating element isolating film of semiconductor device, and structure of the same | |
| CN113903668B (zh) | 沟槽型mos器件的制作方法 | |
| CN112259497B (zh) | Sti结构的形成方法 | |
| US20090023268A1 (en) | Isolation method of active area for semiconductor device | |
| CN111129153B (zh) | Ldmos的制作方法及ldmos器件 | |
| CN111653484B (zh) | 一种优化碳化硅mosfet自对准工艺的方法 | |
| KR100871978B1 (ko) | Ｍｏｓｆｅｔ 및 그 제조방법 | |
| KR100403317B1 (ko) | 반도체소자의 제조방법 | |
| KR100998958B1 (ko) | 고전압 반도체 소자 및 그의 제조 방법 | |
| CN116390487A (zh) | Etox nor型闪存器件及其制备方法 | |
| CN114446881A (zh) | 半导体器件的制作方法及半导体器件 | |
| CN118136510A (zh) | 具有屏蔽栅的沟槽型功率器件的制备方法 | |
| KR100532969B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| US7402494B2 (en) | Method for fabricating high voltage semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |