CN113224068A - Nord闪存器件结构及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 230000008021 deposition Effects 0.000 claims abstract description 49
- 238000005530 etching Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims description 49
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 33
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
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Abstract
本申请涉及半导体制造技术领域，具体涉及一种NORD闪存器件结构及其制作方法。其中结构包括栅极结构和位于栅极结构两侧的源漏结构；栅极结构包括：选择栅结构，以及在选择栅结构两侧形成轴对称的第一分栅结构和第二分栅结构；第一分栅结构和第二分栅结构均包括由层叠的浮栅结构和控制栅结构；选择栅结构的下端延伸至基底层中。其中方法包括提供基底层；在基底层上形成浮栅层和控制栅层；定义出第一分栅区、第二分栅区和选择栅区；进行分栅刻蚀，由上至下依次刻蚀去除选择栅区位置处的控制栅层、浮栅层和部分基底层，形成选择栅沉积槽；选择栅沉积槽的下端，从选择栅区位置处的基底层上表面向下延伸；在选择栅沉积槽中制作形成选择栅结构。
Description
技术领域
本申请涉及半导体制造技术领域，具体涉及一种NORD闪存器件结构及其制作方法。
背景技术
浮栅型NORD闪存器由于其有利于节省芯片面积，提高存储集成密度，被广泛应用于各种嵌入式电子产品如金融IC卡、汽车电子等领域中。
图1示出了相关技术中的NORD闪存器剖面结构示意图，参照图1该NORD闪存器包括衬底层11，该闪存元胞的衬底层11上形成有栅极结构，该栅极结构包括选择栅结构16、第一分栅和第二分栅，该第一分栅和第二分栅之间由选择栅结构10间隔，该第一分栅和第二分栅均包括由下至上依次层叠的浮栅介质层12、浮栅多晶硅层13、多晶硅间介质层14和控制栅多晶硅层15。第一分栅和第二分栅的周围被侧墙16包裹，第一分栅和第二分栅的外侧分别形成源漏注入区17。
但是，随着器件尺寸的不断减小，控制栅至浮栅的耦合系数逐渐下降，选择栅至浮栅的耦合系数逐渐增大，该种耦合特性的变化使得栅极对器件的开关控制能力变差，对器件的性能产生不利影响。
发明内容
为了增强微缩后的闪存器件，其栅极的开关控制能力，本申请提供了一种NORD闪存器件结构及其制作方法。
为了解决上述技术问题，本申请的第一方面提供一种NORD闪存器件结构，所述NORD闪存器件结构形成于基底层的有源区上，包括：栅极结构和位于所述栅极结构两侧的源漏结构；
所述栅极结构包括：位于中间的选择栅结构，以及在所述选择栅结构两侧形成轴对称的第一分栅结构和第二分栅结构；
所述第一分栅结构和第二分栅结构均包括由下至上依次层叠的浮栅结构和控制栅结构；
所述选择栅结构的下端延伸至所述基底层中。
可选地，所述选择栅结构的下端，从所述基底层的上表面向下延伸深度为30nm至80nm。
为了解决背景技术中所述的技术问题，本申请的第二方面提供一种NORD闪存器件制作方法，所述NORD闪存器件制作方法包括：
提供基底层，所述基底层包括有源区，所述有源区包括栅区和位于所述栅区两侧的源漏区，所述栅区包括位于中间的选择栅区，以及位于所述选择栅区两侧的第一分栅区和第二分栅区；
在所述基底层上形成由下至上依次层叠的浮栅层和控制栅层；
定义出第一分栅区、第二分栅区和选择栅区；
进行分栅刻蚀，由上至下依次刻蚀去除所述选择栅区位置处的控制栅层、浮栅层和部分基底层，形成选择栅沉积槽；所述选择栅沉积槽的下端，从所述选择栅区位置处的基底层上表面向下延伸；
在所述选择栅沉积槽中制作形成选择栅结构。
可选地，所述浮栅层包括浮栅介质层和浮栅多晶硅层，所述浮栅多晶硅层层叠在所述浮栅介质层上；
所述控制栅层包括多晶硅间介质层和控制栅多晶硅层。
可选地，所述定义出第一分栅区、第二分栅区和选择栅区的步骤包括：
通过硬质掩模层定义出栅区，使得所述栅区位置处的控制栅层外露；
在外露的所述控制栅层上制作形成第一侧墙介质层，使得所述第一侧墙介质层覆盖在所述栅区位置处的第一分栅区和第二分栅区上，使得所述选择栅区位置处的控制栅层外露。
可选地，所述进行分栅刻蚀，由上至下依次刻蚀去除所述选择栅区位置处的控制栅层、浮栅层和部分基底层，形成选择栅沉积槽；所述选择栅沉积槽的下端，从所述选择栅区位置处的基底层上表面向下延伸的步骤，包括：
进行初级分栅刻蚀，刻蚀去除所述选择栅区位置处的控制栅层，形成初级选择栅沉积槽；
在所述初级选择栅沉积槽的表面形成第二侧墙，使得所述第二侧墙至少覆盖在外露的控制栅层表面；
进行终极分栅刻蚀，刻蚀去除所述选择栅区位置处的浮栅层和部分基底层，在所述初级选择栅沉积槽的基础上形成所述选择栅沉积槽；所述选择栅沉积槽的下端，从所述选择栅区位置处的基底层上表面向下延伸。
可选地，所述在所述选择栅沉积槽中制作形成选择栅结构的步骤，包括：
至少在所述选择栅沉积槽的表面形成选择栅介质层；
基于所述选择栅介质层的形貌，在所述选择栅介质层表面沉积形成选择栅多晶硅层，使得所述选择栅多晶硅充满所述选择栅沉积槽形成选择栅结构。
可选地，所述选择栅结构的下端，从所述基底层的上表面向下延伸30nm至80nm。
本申请技术方案，至少包括如下优点：在施加导通电压后，两个源漏结构之间形成导电沟道，通过使得选择栅结构的下端延伸至基底层中，伸入基底层的选择栅结构下端位于两个源漏结构之间，从而在不改变器件整体尺寸的基础上，增加两个源漏结构之间形成的导电沟道的长度，从而提升器件的栅极控制能力。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了相关技术中的NORD闪存器剖面结构示意图；
图2示出了本申请一实施例提供的NORD闪存器件结构示意图；
图3示出了本申请一实施例提供的NORD闪存器件制作方法流程图；
图3a示出了基底层的结构划分示意图；
图3b示出了步骤S32完成后的器件剖视结构示意图；
图3c示出了步骤S33中初级分栅刻蚀完成后的器件剖视结构示意图；
图3d，其示出了步骤S33中终极分栅刻蚀完成后的器件剖视结构示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图2示出了本申请一实施例提供的NORD闪存器件结构示意图，参照图2，该NORD闪存器件结构形成于基底层20的有源区20S上，包括栅极结构22和位于所述栅极结构22两侧的源漏结构23。
该栅极结构22包括：位于中间的选择栅结构22c，以及在该选择栅结构22c两侧形成轴对阵的第一分栅结构22a和第二分栅结构22b。
该第一分栅结构和第二分栅结构均包括由下至上依次层叠的浮栅结构25和控制栅结构24。本实施例中该浮栅结构25包括浮栅介质251和层叠在该浮栅介质251上的浮栅多晶硅252，该控制栅结构24包括控制栅多晶硅242和位于该控制栅多晶硅242和浮栅多晶硅252之间的多晶硅间介质241，该多晶硅间介质241可以为多层复合层，例如该多晶硅间介质241包括位于中间层的氮化硅层和位于该氮化硅层上下两侧的氧化层。
该选择栅结构22c包括选择栅介质261和选择栅多晶硅262，该选择栅介质261将选择栅多晶硅262与第一分栅结构22a以及第二分栅结构22b隔离开。
该选择栅结构的下端延伸至基底层中。
在施加导通电压后，两个源漏结构之间形成导电沟道，通过使得选择栅结构的下端延伸至基底层中，伸入基底层的选择栅结构下端位于两个源漏结构之间，从而在不改变器件整体尺寸的基础上，增加两个源漏结构之间形成的导电沟道的长度，从而提升器件的栅极控制能力。
可选地，该选择栅结构的下端，从所述基底层的上表面向下延伸深度d为30nm至80nm。
图3示出了本申请一实施例提供的NORD闪存器件制作方法流程图，参照图3，该NORD闪存器件制作方法至少包括以下步骤：
步骤S31：提供基底层。
参照图3a，其示出了基底层的结构划分示意图，从图3a中可以看出，该基底层20包括有源区20S，该有源区20S包括栅区21和位于该栅区21两侧的源漏区23，该栅区21包括位于中间的选择栅区21c，以及位于该选择栅区21c两侧的第一分栅区21a和第二分栅区21b。
该基底层20上形成由下至上依次层叠的浮栅层25和控制栅层24。其中，该浮栅层25包括：浮栅介质层251和覆盖在该浮栅介质层251上的浮栅多晶硅层252；该控制栅层24包括控制栅多晶硅层242和位于该控制栅多晶硅层242和该浮栅多晶硅层252之间的多晶硅间介质层241。
步骤S32：定义第一分栅区、第二分栅区和选择栅区。
参照图3b，其示出了步骤S32完成后的器件剖视结构示意图，从图3b中可以看出，通过硬质掩模层27定义出栅区21，通过第一侧墙介质层28在该栅区21中定义出第一分栅区21a、第二分栅区21b和选择栅区21c。即该硬质掩模层27覆盖在栅区21以外的其他区域上，如图3b所示该硬质掩模层27覆盖在源漏区23上，第一侧墙介质层28覆盖在该栅区21中的第一分栅区21a和第二分栅区21b上，使得选择栅区21c位置处的控制栅层24外露。
可选地，该步骤S32可以包括依次进行的步骤S321至步骤S322：
步骤S321：通过硬质掩模层定义出栅区，使得所述栅区位置处的控制栅层外露。
步骤S322：在外露的所述控制栅层上制作形成第一侧墙介质层，使得所述第一侧墙介质层覆盖在所述栅区位置处的第一分栅区和第二分栅区上，使得所述选择栅区位置处的控制栅层外露。
步骤S33：进行分栅刻蚀，由上至下依次刻蚀去除所述选择栅区位置处的控制栅层、浮栅层和部分基底层，形成选择栅沉积槽；所述选择栅沉积槽的下端，从所述选择栅区位置处的基底层上表面向下延伸。
本实施例中，进行该分栅刻蚀后，刻蚀去除选择栅区位置处的结构形成选择栅沉积槽，使得该选择栅沉积槽将第一分栅区位置处的结构和第二分栅区位置处的结构分隔开。该选择栅沉积槽的下端延伸入基底层中。
示例性地，该步骤S33可以包括依次进行的初级分栅刻蚀和终极分栅刻蚀，最终刻蚀该选择区位置处的结构形成选择栅沉积槽。
其中，初级分栅刻蚀包括：刻蚀去除选择栅区位置处的控制栅层，形成初级选择栅沉积槽。可以以硬质掩模层和第一侧墙为掩膜，进行初级分栅刻蚀，并且该初级分栅刻蚀的刻蚀停止层为浮栅多晶硅层。即初级分栅刻蚀，刻蚀去除选择栅区位置处的控制栅多晶硅层和多晶硅间介质层，使得形成的初级选择栅沉积槽，其底部延伸至浮栅多晶硅层位置处。
参照图3c，其示出了步骤S33中初级分栅刻蚀完成后的器件剖视结构示意图，图3c中示出了该初级选择栅沉积槽291向下延伸至浮栅多晶硅层252位置处。
其中，终极分栅刻蚀包括：刻蚀去除所述选择栅区位置处的浮栅层和部分基底层，在所述初级选择栅沉积槽的基础上形成所述选择栅沉积槽；所述选择栅沉积槽的下端，从所述选择栅区位置处的基底层上表面向下延伸。
可选地，在初级分栅刻蚀完成后，在终极分栅刻蚀步骤进行前，在初级选择栅沉积槽的表面形成第二侧墙，使得所述第二侧墙至少覆盖在外露的控制栅层表面。该第二侧墙能够保护外露的控制栅层表面，避免后续的终极分栅刻蚀对该控制栅层形成过刻蚀。
可以以该第二侧墙，以及第一侧墙和硬质掩模层为掩膜进行该终极分栅刻蚀，刻蚀去除选择栅区位置处的浮栅多晶硅层和浮栅介质层，并继续向下刻蚀去除部分的基底层，使得选择栅沉积槽的下端继续向下延伸至基底层中。
参照图3d，其示出了步骤S33中终极分栅刻蚀完成后的器件剖视结构示意图，图3d中示出了该选择栅沉积槽29的下端向下延伸至基底层20中。从图3d中还可以看出第二侧墙292至少覆盖在外露于选择栅沉积槽29中的控制栅层24表面
可选地，该选择栅沉积槽29从基底层20的上表面向下延伸深度d为30nm至80nm。
步骤S34：在所述选择栅沉积槽中制作形成选择栅结构。
制作该选择栅结构可以包括：
先至少在选择栅沉积槽的表面形成选择栅介质层。
再基于该选择栅介质层的形貌，在选择栅介质层表面沉积形成选择栅多晶硅层，使得所述选择栅多晶硅充满所述选择栅沉积槽形成选择栅结构。
制作完成选择栅介质层后，可以通过刻蚀去除栅区以外位置处的结构，使得在栅区形成图2所示的栅极结构22，早该栅极结构的周围制作第三侧墙。然后再进行杂质离子注入，使得在栅极结构22两侧的基底层中形成源漏结构23。
在施加导通电压后，两个源漏结构之间形成导电沟道，通过使得选择栅结构的下端延伸至基底层中，伸入基底层的选择栅结构下端位于两个源漏结构之间，从而在不改变器件整体尺寸的基础上，增加两个源漏结构之间形成的导电沟道的长度，从而提升器件的栅极控制能力。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (8)
1.一种NORD闪存器件结构，其特征在于，所述NORD闪存器件结构形成于基底层的有源区上，包括：栅极结构和位于所述栅极结构两侧的源漏结构；
所述栅极结构包括：位于中间的选择栅结构，以及在所述选择栅结构两侧形成轴对称的第一分栅结构和第二分栅结构；
所述第一分栅结构和第二分栅结构均包括由下至上依次层叠的浮栅结构和控制栅结构；
所述选择栅结构的下端延伸至所述基底层中。
2.如权利要求1所述的NORD闪存器件结构，其特征在于，所述选择栅结构的下端，从所述基底层的上表面向下延伸深度为30nm至80nm。
3.一种NORD闪存器件制作方法，其特征在于，所述NORD闪存器件制作方法包括：
提供基底层，所述基底层包括有源区，所述有源区包括栅区和位于所述栅区两侧的源漏区，所述栅区包括位于中间的选择栅区，以及位于所述选择栅区两侧的第一分栅区和第二分栅区；
在所述基底层上形成由下至上依次层叠的浮栅层和控制栅层；
定义出第一分栅区、第二分栅区和选择栅区；
进行分栅刻蚀，由上至下依次刻蚀去除所述选择栅区位置处的控制栅层、浮栅层和部分基底层，形成选择栅沉积槽；所述选择栅沉积槽的下端，从所述选择栅区位置处的基底层上表面向下延伸；
在所述选择栅沉积槽中制作形成选择栅结构。
4.如权利要求3所述的NORD闪存器件制作方法，其特征在于，所述浮栅层包括浮栅介质层和浮栅多晶硅层，所述浮栅多晶硅层层叠在所述浮栅介质层上；
所述控制栅层包括多晶硅间介质层和控制栅多晶硅层。
5.如权利要求4所述的NORD闪存器件制作方法，其特征在于，所述定义出第一分栅区、第二分栅区和选择栅区的步骤包括：
通过硬质掩模层定义出栅区，使得所述栅区位置处的控制栅层外露；
在外露的所述控制栅层上制作形成第一侧墙介质层，使得所述第一侧墙介质层覆盖在所述栅区位置处的第一分栅区和第二分栅区上，使得所述选择栅区位置处的控制栅层外露。
6.如权利要求3所述的NORD闪存器件制作方法，其特征在于，所述进行分栅刻蚀，由上至下依次刻蚀去除所述选择栅区位置处的控制栅层、浮栅层和部分基底层，形成选择栅沉积槽；所述选择栅沉积槽的下端，从所述选择栅区位置处的基底层上表面向下延伸的步骤，包括：
进行初级分栅刻蚀，刻蚀去除所述选择栅区位置处的控制栅层，形成初级选择栅沉积槽；
在所述初级选择栅沉积槽的表面形成第二侧墙，使得所述第二侧墙至少覆盖在外露的控制栅层表面；
进行终极分栅刻蚀，刻蚀去除所述选择栅区位置处的浮栅层和部分基底层，在所述初级选择栅沉积槽的基础上形成所述选择栅沉积槽；所述选择栅沉积槽的下端，从所述选择栅区位置处的基底层上表面向下延伸。
7.如权利要求3所述的NORD闪存器件制作方法，其特征在于，所述在所述选择栅沉积槽中制作形成选择栅结构的步骤，包括：
至少在所述选择栅沉积槽的表面形成选择栅介质层；
基于所述选择栅介质层的形貌，在所述选择栅介质层表面沉积形成选择栅多晶硅层，使得所述选择栅多晶硅充满所述选择栅沉积槽形成选择栅结构。
8.如权利要求3所述的NORD闪存器件制作方法，其特征在于，所述选择栅结构的下端，从所述基底层的上表面向下延伸30nm至80nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110467158.XA CN113224068A (zh) | 2021-04-28 | 2021-04-28 | Nord闪存器件结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110467158.XA CN113224068A (zh) | 2021-04-28 | 2021-04-28 | Nord闪存器件结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113224068A true CN113224068A (zh) | 2021-08-06 |
Family
ID=77089619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110467158.XA Withdrawn CN113224068A (zh) | 2021-04-28 | 2021-04-28 | Nord闪存器件结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114038855A (zh) * | 2021-11-18 | 2022-02-11 | 华虹半导体(无锡)有限公司 | 浮栅型分栅闪存器件及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412600A (en) * | 1991-10-09 | 1995-05-02 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor device with selecting transistor formed between adjacent memory transistors |
| US20060171206A1 (en) * | 2005-02-03 | 2006-08-03 | Wei-Zhe Wong | Non-volatile memory and fabricating method and operating method thereof |
| CN109148599A (zh) * | 2018-09-29 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | 浮栅型分栅闪存及其制造方法 |
-
2021
- 2021-04-28 CN CN202110467158.XA patent/CN113224068A/zh not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412600A (en) * | 1991-10-09 | 1995-05-02 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor device with selecting transistor formed between adjacent memory transistors |
| US20060171206A1 (en) * | 2005-02-03 | 2006-08-03 | Wei-Zhe Wong | Non-volatile memory and fabricating method and operating method thereof |
| CN109148599A (zh) * | 2018-09-29 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | 浮栅型分栅闪存及其制造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114038855A (zh) * | 2021-11-18 | 2022-02-11 | 华虹半导体(无锡)有限公司 | 浮栅型分栅闪存器件及其制造方法 |
| CN114038855B (zh) * | 2021-11-18 | 2023-11-10 | 华虹半导体(无锡)有限公司 | 浮栅型分栅闪存器件及其制造方法 |
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