CN113224066A - 闪存器件结构及其制作方法 - Google Patents

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CN113224066A
CN113224066A CN202110467475.1A CN202110467475A CN113224066A CN 113224066 A CN113224066 A CN 113224066A CN 202110467475 A CN202110467475 A CN 202110467475A CN 113224066 A CN113224066 A CN 113224066A
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floating gate
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许昭昭
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Hua Hong Semiconductor Wuxi Co Ltd
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Abstract

本申请涉及半导体存储器制作技术领域，具体涉及一种闪存器件结构及其制作方法。结构包括：选择栅、第一分栅和第二分栅；选择栅隔在第一分栅和第二分栅之间；第一分栅和第二分栅均包括：由下至上依次层叠的浮栅结构和控制栅结构；浮栅结构包括浮栅介质层和浮栅多晶硅层，浮栅介质层覆盖在衬底层的闪存元胞区上，浮栅多晶硅层覆盖在浮栅介质层的元胞主体区上；在元胞主体区的边缘，形成以浮栅多晶硅层上表面为上阶面，以隔离结构上表面为下阶面，以浮栅多晶硅层的侧面为阶侧面的第一台阶结构；控制栅结构包括多晶硅间隔层和控制栅多晶硅层，多晶硅间隔层覆盖在第一台阶结构的表面，控制栅多晶硅层覆盖在多晶硅介质层上。

Description

闪存器件结构及其制作方法
技术领域
本申请涉及半导体存储器制作技术领域，具体涉及一种闪存器件结构及其制作方法。
背景技术
浮栅型分栅闪存器由于其有利于节省芯片面积，提高存储集成密度，被广泛应用于各种嵌入式电子产品如金融IC卡、汽车电子等领域中。
图1示出了相关技术中2-bit/cell(二比特每存储单元)的分栅浮栅闪存的器件结构剖视结构示意图。参照图1，该闪存元胞包括衬底层11，相邻两个闪存元胞之间的衬底层中形成浅沟槽隔离结构16，该闪存元胞的衬底层11上形成有第一分栅和第二分栅，该第一分栅和第二分栅之间由选择栅结构间隔，该第一分栅和第二分栅均包括由下至上依次层叠的浮栅结构12和控制栅结构13。
相关技术为了减小选择栅SG/WL，至浮栅FG的耦合效应，通常会减薄的浮栅FG的厚度。但是随着闪存器件尺寸的进一步微缩，浮栅FG的厚度已经薄至极限，因此通过减薄以减小选择栅SG/WL，至浮栅FG的耦合效应的手段，已不再适用。
发明内容
本申请提供了一种闪存器件结构及其制作方法，可以解决相关技术中，随着闪存器件尺寸的进一步微缩，不能通过减薄浮栅以减小选择栅至浮栅耦合效应的问题。
作为本申请的第一方面，提供一种闪存器件结构，所述闪存器件结构包括：
衬底层，所述衬底层包括元胞主体区、位于所述元胞主体区一相对两侧的源漏区，以及位于所述元胞主体区另一相对两侧的隔离区；所述元胞主体区和隔离区形成所述闪存器件结构的闪存元胞区；
所述闪存元胞区中形成栅极结构，所述源漏区中形成源漏极，所述隔离区中形成隔离结构；
所述栅极结构包括选择栅、第一分栅和第二分栅；所述选择栅隔在所述第一分栅和所述第二分栅之间；
所述第一分栅和第二分栅均包括：由下至上依次层叠的浮栅结构和控制栅结构；
所述浮栅结构包括浮栅介质层和浮栅多晶硅层，所述浮栅介质层覆盖在所述衬底层的闪存元胞区上，所述浮栅多晶硅层覆盖在所述浮栅介质层的元胞主体区上；在所述元胞主体区的边缘，形成以浮栅多晶硅层上表面为上阶面，以隔离结构上表面为下阶面，以浮栅多晶硅层的侧面为阶侧面的第一台阶结构；
所述控制栅结构包括多晶硅间隔层和控制栅多晶硅层，所述多晶硅间隔层覆盖在所述第一台阶结构的表面，所述控制栅多晶硅层覆盖在所述多晶硅介质层上。
可选地，所述浮栅多晶硅层的厚度为400埃至1000埃。
可选地，在所述第一分栅的浮栅多晶硅层下部，形成向所述选择栅的一侧延伸的浮栅多晶硅阶沿部。
可选地，在所述第二分栅的浮栅多晶硅层下部，形成向所述选择栅的一侧延伸的浮栅多晶硅阶沿部。
可选地，所述浮栅多晶硅阶沿部的厚度为100埃至250埃。
作为本申请的第二方面，提供一种闪存器件结构的制作方法，所述闪存器件结构包括以下步骤：
提供衬底层，所述衬底层包括元胞主体区、位于所述元胞主体区一相对两侧的源漏区，以及位于所述元胞主体区另一相对两侧的隔离区；所述元胞主体区和隔离区形成所述闪存器件结构的闪存元胞区；
在所述衬底层的上表面依次形成浮栅介质层和浮栅多晶硅层；
刻蚀去除所述隔离区位置处的浮栅介质层和浮栅多晶硅层，是的在所述隔离区位置处的衬底层中形成隔离沟槽；
向所述隔离沟槽中填充介质层，研磨刻蚀后形成隔离结构，使得所述隔离结构包裹所述浮栅介质层，形成以浮栅多晶硅层上表面为上阶面，以隔离结构上表面为下阶面，以浮栅多晶硅层的侧面为阶侧面的第一台阶结构；
在所述第一台阶结构上依次制作多晶硅间隔层和控制栅多晶硅层，使得多晶硅间隔层覆盖在所述第一台阶结构的表面；
进行分栅刻蚀，形成第一分栅和第二分栅，使得所述第一分栅和第二分栅均包括由下至上依次层叠的浮栅结构和控制栅结构；
制作隔离在所述第一分栅和第二分栅之间的选择栅。
可选地，所述进行分栅刻蚀，形成第一分栅和第二分栅，使得所述第一分栅和第二分栅均包括由下至上依次层叠的浮栅结构和控制栅结构的步骤，包括：
通过掩模层定义出所述元胞主体区，使得所述元胞主体区处的控制栅多晶硅层外露；
在靠近所述源漏区位置处，所述元胞主体区的两侧边上分别形成第一侧墙；
以所述第一侧墙和掩模层为掩膜进行第一次分栅刻蚀，使得外露的浮栅多晶硅层上部被刻蚀去除；
在靠近所述源漏区位置处，所述第一次分栅刻蚀后的浮栅多晶硅层上部两侧边上分别形成第二侧墙；
以所述第一侧墙、第二侧墙和掩模层为掩膜进行第二次分栅刻蚀，形成第一分栅和第二分栅，使得所述第一分栅和第二分栅之间的浮栅多晶硅层被去除。
可选地，第一次分栅刻蚀和第二次分栅刻蚀完成后，在所述浮栅多晶硅层下部，形成向所述选择栅的一侧延伸形成浮栅多晶硅阶沿部，所述浮栅多晶硅阶沿部覆盖在所述第二侧墙下。
可选地，所述浮栅多晶硅阶沿部的厚度为100埃至250埃。
可选地，所述浮栅多晶硅层的厚度为400埃至1000埃。
本申请技术方案，至少包括如下优点：通过形成以浮栅多晶硅层上表面为上阶面，以隔离结构上表面为下阶面，以浮栅多晶硅层的侧面为阶侧面的第一台阶结构，使得多晶硅间隔层覆盖在该第一台阶结构的表面，控制栅多晶硅层覆盖在该多晶硅间隔层上，从而能够使得控制栅多晶硅层包裹该第一台阶结构的上阶面和阶侧面，从而增加了控制栅多晶硅层与浮栅多晶硅层的交叠面积，进而提高浮栅与控制栅的耦合系数。同时该浮栅多晶硅阶沿部与选择栅交叠面积较小，从而能够减小浮栅与选择栅之间的耦合效应，利于闪存的擦除操作。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了相关技术中分栅浮栅闪存的器件结构剖视结构示意图；
图2a示出了本申请一实施例提供的闪存器件结构的俯视图；
图2b示出了本申请一实施例提供的闪存器件结构，沿图2a中A-A向的剖视结构示意图；
图2c示意出了本申请一实施例提供的闪存器件结构，沿图2a中B-B向的剖视结构示意图；
图3示出了本申请一实施例提供的闪存器件结构制作方法流程图；
图4a示出了步骤S3完成后的器件B-B向剖视结构示意图；
图4b为步骤S4完成后的器件B-B向剖视结构示意图；
图4c示出了步骤S5完成后的器件B-B向剖视结构示意图；
图4d示出了步骤S62完成后的器件A-A向剖视结构示意图；
图4e示出了步骤S63完成后的器件A-A向剖视结构示意图；
图4f示出了步骤S64完成后的器件A-A向剖视结构示意图；
图4g示出了步骤S65完成后的器件A-A向剖视结构示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图2a示出了本申请一实施例提供的闪存器件结构的俯视图，图2b示出了本申请一实施例提供的闪存器件结构，沿图2a中A-A向的剖视结构示意图，图2c示意出了本申请一实施例提供的闪存器件结构，沿图2a中B-B向的剖视结构示意图。
参照图2a，该闪存器件结构100包括元胞主体区C1、源漏区S和隔离区C2，元胞主体区C1和隔离区C2形成一闪存器件结构100的闪存元胞区，该隔离区C2用于将相邻两个闪存器件结构100隔离开。本实施例中该元胞主体区C1位于中间，源漏区S和隔离区C2分别位于该元胞主体区C1的周侧。其中，源漏区S位于元胞主体区C1周围，一相对的两侧，隔离区C2位于该元胞主体区C1的周围，另一相对的两侧，即如图2a中所示，源漏区S位于元胞主体区C1的上侧和下侧，隔离区位于元胞主体区C1的左侧和右侧。
参照图2b和图2c，本申请一实施例提供的闪存器件结构100包括衬底层101，所述衬底层101按图2a所示分为：元胞主体区C1、位于所述元胞主体区C1一相对两侧的源漏区S，以及位于所述元胞主体区C1另一相对两侧的隔离区C2；所述元胞主体区C1和隔离区C2形成所述闪存器件结构的闪存元胞区C。其中所述闪存元胞区C中形成栅极结构，所述源漏区中形成源漏极114，所述隔离区中形成隔离结构116。
所述栅极结构包括选择栅、第一分栅和第二分栅；所述选择栅隔在所述第一分栅和所述第二分栅之间。
所述第一分栅和第二分栅均包括：由下至上依次层叠的所述闪存元胞区上的浮栅结构和控制栅结构。
继续参照图2b和图2c，浮栅结构包括浮栅介质层102和浮栅多晶硅层103，其中浮栅介质层102覆盖在衬底层101的元胞主体区C1上，浮栅多晶硅层103覆盖在浮栅介质层102上，隔离结构116的包裹该浮栅介质层102的周侧面。在所述元胞主体区C1的边缘，形成以浮栅多晶硅层103上表面为上阶面201，以隔离结构116上表面为下阶面202，以浮栅多晶硅层103的侧面为阶侧面203的第一台阶结构。可选的是该浮栅多晶硅层103的厚度为400埃至1000埃。
继续参照图2b和图2c，控制栅结构包括多晶硅间隔层104和控制栅多晶硅层105，所述多晶硅间隔层104覆盖在该第一台阶结构的表面，控制栅多晶硅层105覆盖在该多晶硅间隔层104上；即控制栅多晶硅层105包裹该第一台阶结构的上阶面201和阶侧面203。
继续参照图2b，选择栅位于元胞主体区C1的中部，第一分栅和第二分栅分别位于选择栅两侧的元胞主体区C1中，该选择栅包括选择栅介质层109和选择栅多晶硅层110，该选择栅介质层109覆盖在第一分栅和第二分栅之间位置处的表面，选择栅介质层109形成一填充空间，该选择栅多晶硅层110填充在该填充空间中。
在衬底层101的元胞主体区C1中形成第一注入区107，该第一注入区用于控制浮栅的阈值电压，防止浮栅穿通。在该第一注入区107中，对应选择栅位置处形成第二注入区115，该第二注入区115用于控制选择栅的阈值电压，防止选择栅穿通。
本实施例，通过形成以浮栅多晶硅层上表面为上阶面，以隔离结构上表面为下阶面，以浮栅多晶硅层的侧面为阶侧面的第一台阶结构，使得多晶硅间隔层覆盖在该第一台阶结构的表面，控制栅多晶硅层覆盖在该多晶硅间隔层上，从而能够使得控制栅多晶硅层包裹该第一台阶结构的上阶面和阶侧面，从而增加了控制栅多晶硅层与浮栅多晶硅层的交叠面积，进而提高浮栅与控制栅的耦合系数。
为了使得所形成的第一台阶结构的浮栅多晶硅层，其与选择栅的有效交叠面积减小，以利于闪存的擦除操作，继续参照图2b，可以使得在所述第一分栅的浮栅多晶硅层103下部，形成向所述选择栅的一侧延伸的浮栅多晶硅阶沿部1031，在所述第二分栅的浮栅多晶硅层103下部，形成向所述选择栅的一侧延伸的浮栅多晶硅阶沿部1031。该多晶硅阶沿部1031的厚度可以为100埃至250埃。从而使得在第一台阶结构位置处，减小该浮栅多晶硅与选择栅多晶硅之间的交叠面积；该浮栅多晶硅阶沿部与选择栅交叠面积较小，从而能够减小浮栅与选择栅之间的耦合效应，同时保证闪存的擦除操作。
图3示出了本申请一实施例提供的闪存器件结构制作方法流程图，该闪存器件结构制作方法包括以下步骤：
步骤S1：提供衬底层，所述衬底层包括图2a所示的元胞主体区C1、位于所述元胞主体区C1一相对两侧的源漏区S，以及位于所述元胞主体区C1另一相对两侧的隔离区C2；所述元胞主体区C1和隔离区C2形成所述闪存器件结构的闪存元胞区C。
步骤S2：在所述衬底层的上表面依次形成浮栅介质层和浮栅多晶硅层。可选地，沉积形成的该浮栅多晶硅层厚度为400埃至1000埃。
步骤S3：刻蚀去除所述隔离区位置处的浮栅介质层和浮栅多晶硅层，使得在所述隔离区位置处的衬底层中形成隔离沟槽。
形成该隔离沟槽的过程，可以先在该浮栅多晶硅层上淀积氮化硅层，再通过该氮化硅层定义隔离区图形，使得待形成隔离沟槽的隔离区外露，然后根据该隔离区图形，依次刻蚀去除隔离区位置处的浮栅多晶硅层和浮栅介质层，并刻蚀去除隔离区的衬底层上层，使得在该衬底层中形成隔离沟槽，该隔离沟槽从该衬底层的上表面向下延伸。
参照图4a，其示出了步骤S3完成后的器件B-B向剖视结构示意图。图4a中,在隔离区C2形成隔离沟槽1161，剩余浮栅介质层102、浮栅多晶硅层103和氮化硅层501依次覆盖在元胞主体区C1上。
步骤S4：向所述隔离沟槽中填充介质层，研磨刻蚀后形成隔离结构，使得所述隔离结构包裹所述浮栅介质层，形成以浮栅多晶硅层上表面为上阶面，以隔离结构上表面为下阶面，以浮栅多晶硅层的侧面为阶侧面的第一台阶结构。
形成该第一台阶结构的过程可以为：先向该浅沟槽中填充介质层，然后以上述氮化硅层为刻蚀停止层进行化学机械研磨，再对该介质层进行回刻蚀至浮栅多晶硅的下表面，即浮栅介质层的上表面，从而将该浮栅介质层的周侧包裹，进而形成以浮栅多晶硅层上表面为上阶面，以隔离结构上表面为下阶面，以浮栅多晶硅层的侧面为阶侧面的第一台阶结构。
图4b为步骤S4完成后的器件B-B向剖视结构示意图。图4a中的隔离结构116的上表面与浮栅介质层102上表面对齐，从而包裹该浮栅介质层102的周侧，形成以浮栅多晶硅层103上表面为上阶面201，隔离结构116上表面为下阶面202，以浮栅多晶硅层103的侧面为阶侧面203的第一台阶结构。
步骤S5：在所述第一台阶结构上依次制作多晶硅间隔层和控制栅多晶硅层，使得多晶硅间隔层覆盖在所述第一台阶结构的表面。
其中，该多晶硅间隔层可以为复合层，例如该多晶硅间隔层包括由下至上依次层叠的氧化物层、氮化物层和氧化物层。
图4c示出了步骤S5完成后的器件B-B向剖视结构示意图。图4a中的多晶硅间隔层104依照该第一台阶结构表面的形貌，覆盖在浮栅多晶硅层103的上表面、侧面和隔离结构116的上表面。控制栅多晶硅层105，继续依照该多晶硅间隔层104的形貌，覆盖在该多晶硅间隔层104上，从而使得该控制栅多晶硅层105与浮栅多晶硅层103之间的交叠面积增大。图4c中，在控制栅多晶硅层105上还覆盖有掩模层502，该掩模层502用于后续分栅刻蚀的图案定义。
步骤S6：进行分栅刻蚀，形成第一分栅和第二分栅，使得所述第一分栅和第二分栅均包括由下至上依次层叠的浮栅结构和控制栅结构。
进行分栅刻蚀的步骤，可以包括依次进行的以下步骤：
步骤S61：对图4c中的掩模层进行光刻刻蚀，使得该掩模层定义出元胞主体区，该元胞主体区处的控制栅多晶硅层外露。
步骤S62：在靠近源漏区位置处，所述元胞主体区两侧边上分别形成第一侧墙，所述第一侧墙用于限定各个分栅中对应控制栅结构的长度。
图4d示出了步骤S62完成后的器件A-A向剖视结构示意图，图4d中的掩模层502定义出元胞主体区C1。在靠近源漏区S位置处,该元胞主体区C1两侧边上分别形成第一侧墙106。且步骤S61完成后，步骤S62进行前，还会以该掩模层502为掩膜进行离子注入，在图4d中的元胞主体区C1衬底层101中形成第一注入区107。
步骤S63：以所述第一侧墙和掩模层为掩膜进行各向异性刻蚀，使得外露的浮栅多晶硅层上部被刻蚀去除。
图4e示出了步骤S63完成后的器件A-A向剖视结构示意图，图4e中未被第一侧墙和掩模层覆盖位置处的控制栅多晶硅层105和多晶硅间隔层104被刻蚀去除，使得浮栅多晶硅层103上部被刻蚀去除。从而形成第一分栅和第二分栅的初级形貌。
步骤S64：在靠近所述源漏区位置处，所述第一次分栅刻蚀后的浮栅多晶硅层103上部分两侧边上分别形成第二侧墙。
图4f示出了步骤S64完成后的器件A-A向剖视结构示意图，图4f中，在剩余的浮栅多晶硅层103上部分两侧边上分别形成第二侧墙108在靠近所述源漏区S位置两侧边上分别形成第二侧墙108。
步骤S65：以所述第一侧墙、第二侧墙和掩模层为掩膜进行第二次分栅刻蚀，形成第一分栅和第二分栅，使得所述第一分栅和第二分栅之间的浮栅多晶硅层被去除。
图4g示出了步骤S65完成后的器件A-A向剖视结构示意图，图4g中，在第一分栅和第二分栅中，其各自对应的浮栅多晶硅层103下部，形成向所述选择栅的一侧延伸形成多晶硅阶沿部1031，该多晶硅阶沿部1031位于第二侧墙108下。
步骤S7：制作隔离在所述第一分栅和第二分栅之间的选择栅。
在选择栅制作完成后，对剩余器件层进行刻蚀，并进行源漏区注入形成图2b或图2c所示的器件结构。
本实施例，通过形成以浮栅多晶硅层上表面为上阶面，以隔离结构上表面为下阶面，以浮栅多晶硅层的侧面为阶侧面的第一台阶结构，使得多晶硅间隔层覆盖在该第一台阶结构的表面，控制栅多晶硅层覆盖在该多晶硅间隔层上，从而能够使得控制栅多晶硅层包裹该第一台阶结构的上阶面和阶侧面，从而增加了控制栅多晶硅层与浮栅多晶硅层的交叠面积，进而提高浮栅与控制栅的耦合系数。同时该浮栅多晶硅阶沿部与选择栅交叠面积减小，从而能够减小浮栅与选择栅之间的耦合效应，同时保证闪存的擦除操作。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (10)

1.一种闪存器件结构，其特征在于，所述闪存器件结构包括：
衬底层，所述衬底层包括元胞主体区、位于所述元胞主体区一相对两侧的源漏区，以及位于所述元胞主体区另一相对两侧的隔离区；所述元胞主体区和隔离区形成所述闪存器件结构的闪存元胞区；
所述闪存元胞区中形成栅极结构，所述源漏区中形成源漏极，所述隔离区中形成隔离结构；
所述栅极结构包括选择栅、第一分栅和第二分栅；所述选择栅隔在所述第一分栅和所述第二分栅之间；
所述第一分栅和第二分栅均包括：由下至上依次层叠的浮栅结构和控制栅结构；
所述浮栅结构包括浮栅介质层和浮栅多晶硅层，所述浮栅介质层覆盖在所述衬底层的闪存元胞区上，所述浮栅多晶硅层覆盖在所述浮栅介质层的元胞主体区上；在所述元胞主体区的边缘，形成以浮栅多晶硅层上表面为上阶面，以隔离结构上表面为下阶面，以浮栅多晶硅层的侧面为阶侧面的第一台阶结构；
所述控制栅结构包括多晶硅间隔层和控制栅多晶硅层，所述多晶硅间隔层覆盖在所述第一台阶结构的表面，所述控制栅多晶硅层覆盖在所述多晶硅介质层上。
2.如权利要求1所述的闪存器件结构，其特征在于，所述浮栅多晶硅层的厚度为400埃至1000埃。
3.如权利要求1所述的闪存器件结构，其特征在于，在所述第一分栅的浮栅多晶硅层下部，形成向所述选择栅的一侧延伸的浮栅多晶硅阶沿部。
4.如权利要求1所述的闪存器件结构，其特征在于，在所述第二分栅的浮栅多晶硅层下部，形成向所述选择栅的一侧延伸的浮栅多晶硅阶沿部。
5.如权利要求3或4所述的闪存器件结构，其特征在于，所述浮栅多晶硅阶沿部的厚度为100埃至250埃。
6.一种闪存器件结构的制作方法，其特征在于，所述闪存器件结构包括以下步骤：
提供衬底层，所述衬底层包括元胞主体区、位于所述元胞主体区一相对两侧的源漏区，以及位于所述元胞主体区另一相对两侧的隔离区；所述元胞主体区和隔离区形成所述闪存器件结构的闪存元胞区；
在所述衬底层的上表面依次形成浮栅介质层和浮栅多晶硅层；
刻蚀去除所述隔离区位置处的浮栅介质层和浮栅多晶硅层，是的在所述隔离区位置处的衬底层中形成隔离沟槽；
向所述隔离沟槽中填充介质层，研磨刻蚀后形成隔离结构，使得所述隔离结构包裹所述浮栅介质层，形成以浮栅多晶硅层上表面为上阶面，以隔离结构上表面为下阶面，以浮栅多晶硅层的侧面为阶侧面的第一台阶结构；
在所述第一台阶结构上依次制作多晶硅间隔层和控制栅多晶硅层，使得多晶硅间隔层覆盖在所述第一台阶结构的表面；
进行分栅刻蚀，形成第一分栅和第二分栅，使得所述第一分栅和第二分栅均包括由下至上依次层叠的浮栅结构和控制栅结构；
制作隔离在所述第一分栅和第二分栅之间的选择栅。
7.如权利要求6所述的闪存器件结构的制作方法，其特征在于，所述进行分栅刻蚀，形成第一分栅和第二分栅，使得所述第一分栅和第二分栅均包括由下至上依次层叠的浮栅结构和控制栅结构的步骤，包括：
通过掩模层定义出所述元胞主体区，使得所述元胞主体区处的控制栅多晶硅层外露；
在靠近所述源漏区位置处，所述元胞主体区的两侧边上分别形成第一侧墙；
以所述第一侧墙和掩模层为掩膜进行第一次分栅刻蚀，使得外露的浮栅多晶硅层上部被刻蚀去除；
在靠近所述源漏区位置处，所述第一次分栅刻蚀后的浮栅多晶硅层上部两侧边上分别形成第二侧墙；
以所述第一侧墙、第二侧墙和掩模层为掩膜进行第二次分栅刻蚀，形成第一分栅和第二分栅，使得所述第一分栅和第二分栅之间的浮栅多晶硅层被去除。
8.如权利要求1所述的闪存器件结构的制作方法，其特征在于，第一次分栅刻蚀和第二次分栅刻蚀完成后，在所述浮栅多晶硅层下部，形成向所述选择栅的一侧延伸形成浮栅多晶硅阶沿部，所述浮栅多晶硅阶沿部覆盖在所述第二侧墙下。
9.如权利要求8所述的闪存器件结构的制作方法，其特征在于，所述浮栅多晶硅阶沿部的厚度为100埃至250埃。
10.如权利要求1所述的闪存器件结构的制作方法，其特征在于，所述浮栅多晶硅层的厚度为400埃至1000埃。
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