CN114038855A - 浮栅型分栅闪存器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种浮栅型分栅闪存器件及其制造方法，该浮栅型分栅闪存器件包括P型阱等，选择栅氧化层、选择栅多晶硅层依次位于P型阱上，硬质掩膜层位于选择栅多晶硅层的上面，浮栅介质层沉积在硬质掩膜层、选择栅氧化层、选择栅多晶硅层、P型阱上，第二浮栅多晶硅层位于多晶硅间ONO层和浮栅介质层之间，第二控制栅多晶硅层位于多晶硅间ONO层的外侧，第二LDD区、源漏区都位于P型阱的两侧顶部，第五侧墙介质层、第六侧墙介质层依次位于第二控制栅多晶硅层的外侧。本发明将原有的CG和FG由纵向耦合变成纵向和横向的组合耦合，该器件结构随器件不断微缩，纵向耦合逐渐减小，达到增强CG控制能力，减小器件漏电的效果。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种浮栅型分栅闪存器件及其制造方法。
背景技术
分栅(split-gate)浮栅(Floating-gate)闪存技术被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用，该闪存可以提高存储集成密度，有利于节省芯片面积、降低制造成本。
如图1至图7，现有的2-bit/cell(二比特每存储单元)的分栅浮栅闪存器件的制造方法包括以下步骤：
步骤一，在P型衬底上注入形成P型阱101，P型阱101上热氧化生长浮栅氧化层102、第一浮栅多晶硅(Poly)层103和第一氮化硅层502；进行STI(Shallow-Trench-Isolation，浅沟隔离)工艺形成浅沟槽501；同时定义闪存和外围逻辑区的有源区。
步骤二，依次沉积多晶硅间ONO(Oxide-Nitride-Oxide，氧化物/氮化物/氧化物)层104、第一控制栅多晶硅层105、厚氮化硅层504；光刻定义闪存单元区域，并刻蚀去除开口区域的厚氮化硅层。
步骤三，沉积第一氧化硅层，并利用各向异性刻蚀形成第一侧墙介质层112，该侧墙的底部宽度定义了控制栅的长度。
步骤四，利用第一侧墙介质层作为硬质掩膜，对控制栅多晶硅进行各向异性刻蚀，形成自对准的控制栅，并刻蚀ONO层。
步骤五，沉积绝缘介质层，并各向异性刻蚀形成第二侧墙介质层106，利用第二侧墙和第一侧墙共同作为硬质掩膜，自对准刻蚀形成浮栅。
步骤六，依次沉积选择栅介质层107和选择栅多晶硅层108，并通过CMP(ChemicalMechanical Polish，化学机械研磨)方式形成自对准的选择栅。
步骤七，热氧化在选择栅多晶硅层108上方形成氧化硅，并与第一侧墙112、选择栅介质层107作为硬质掩膜，将两侧剩余的厚氮化硅层504、第一控制栅多晶硅层105、多晶硅间ONO层104、第一浮栅多晶硅层103去除，并依次进行LDD(Lightly Doped Drain，轻掺杂漏)注入形成第一LDD区110，沉积和刻蚀形成第三侧墙介质层109，源漏注入形成源漏区(即源区和漏区)111，金属硅化工艺形成低电阻率的金属硅化物113。
而对浮栅型分栅闪存器件的进一步微缩发现，由于CG(Control-Gate，控制栅)与FG(Floating Gate,浮栅)交叠的面积的减小，CG至FG的耦合系数大幅下降，而WL(Word-Line字线)至FG的耦合系数从原有的13.7％迅速增加至24.6％，WL耦合系数的迅速增大使得器件CG的关断能力(CG的控制能力)变差，漏电十分严重(BL(Bit Line，位线)上的电流和CG的电压关系曲线显示亚阈值摆幅达到800mV/decade，如图9所示)。因此如何增大CG的耦合系数(即增大CG与FG的交叠面积)、减小WL的耦合系数对于进一步微缩浮栅型分栅闪存十分关键。其中，图8的横坐标代表控制栅电压，图8的纵坐标代表位线电流。
发明内容
针对上述情况，为了克服现有技术的缺陷，本发明提供一种浮栅型分栅闪存器件及其制造方法。
本发明是通过下述技术方案来解决上述技术问题的：一种浮栅型分栅闪存器件，其特征在于，其包括P型阱、选择栅氧化层、选择栅多晶硅层、多晶硅间ONO层、第二控制栅多晶硅层、硬质掩膜层、浮栅介质层、第二浮栅多晶硅层、第二LDD区、第五侧墙介质层、第六侧墙介质层、源漏区，选择栅氧化层、选择栅多晶硅层依次位于P型阱上，硬质掩膜层位于选择栅多晶硅层的上面，浮栅介质层沉积在硬质掩膜层、选择栅氧化层、选择栅多晶硅层、P型阱上，第二浮栅多晶硅层位于多晶硅间ONO层和浮栅介质层之间，第二控制栅多晶硅层位于多晶硅间ONO层的外侧，第二LDD区、源漏区都位于P型阱的两侧顶部，第五侧墙介质层、第六侧墙介质层依次位于第二控制栅多晶硅层的外侧。
优选地，所述第二控制栅多晶硅层和第二浮栅多晶硅层均为侧墙型多晶硅。
优选地，所述多晶硅间ONO层包括第二氧化硅层、第二氮化硅层、第三氧化硅层，第二氮化硅层位于第二氧化硅层和第三氧化硅层之间。
优选地，所述多晶硅间ONO层的形状为U形状。
本发明还提供一种浮栅型分栅闪存器件的制造方法，其特征在于，其包括以下步骤：
步骤十一，在P型衬底上注入形成P型阱，P型阱上依次形成选择栅氧化层、选择栅多晶硅层、硬质掩膜层；
步骤十二，沉积形成第四侧墙介质层，以侧墙介质层和硬质掩膜层为硬质掩膜层自对准依次各向异性刻蚀选择栅氧化层、选择栅多晶硅层；
步骤十三，依次沉积形成浮栅介质层、第二浮栅多晶硅层，光刻选择性刻蚀在器件的宽度方向上将浮栅形成相互隔离的浮栅多晶硅块，再沉积形成控制栅与浮栅之间的多晶硅间ONO层；
步骤十四，沉积形成第二控制栅多晶硅层并各向异性刻蚀第二控制栅多晶硅层；
步骤十五，依次各向异性刻蚀控制栅与浮栅之间的多晶硅间ONO层、第二浮栅多晶硅层，并进行LDD注入形成第二LDD区；
步骤十六，沉积并刻蚀形成第五侧墙介质层和第六侧墙介质层，进行源漏重掺杂注入形成源漏区。
优选地，所述步骤十一光刻定义出硬质掩膜层的形貌，并去除光刻胶。
优选地，所述步骤十三、步骤十四、步骤十六都采用化学气相沉积工艺进行沉积。
本发明的积极进步效果在于：本发明将原有的CG和FG由纵向耦合变成纵向和横向的组合耦合，该器件结构随器件不断微缩，纵向耦合逐渐减小，横向耦合的占比为主要的，因此可通过增加器件控制栅的高度来增加CG和FG的交叠面积，提高器件的CG至FG的耦合系数，由于是通过横向耦合(交叠面积只与CG的高度有关)，所以缩小器件的尺寸并不会减小CG-FG的耦合系数，有利于器件的微缩，达到增强CG控制能力，减小器件漏电的效果，提高闪存器件的性能；WL-FG的交叠面积取决于WL-Poly的厚度，WL-Poly的厚度小于500A，CG-Poly高度>1000A可有效地降低WL-FG的耦合系数、同时增加CG-FG的耦合系数，第二控制栅多晶硅层和第二浮栅多晶硅层均为侧墙型多晶硅，可实现控制栅、浮栅自对准刻蚀，有利于缩小器件的尺寸。
附图说明
图1至图7为现有技术分栅浮栅闪存器件的工艺步骤图。
图8为现有技术位线上的电流和CG的电压关系曲线的示意图。
图9至图14为本发明浮栅型分栅闪存器件的工艺步骤图。
图15为本发明位线上的电流和CG的电压关系曲线的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
本发明浮栅型分栅闪存器件包括P型阱101、选择栅氧化层1021、选择栅多晶硅层1031、多晶硅间ONO层、第二控制栅多晶硅层1051、硬质掩膜层1061、浮栅介质层1071、第二浮栅多晶硅层1081、第二LDD区1091、第五侧墙介质层1101、第六侧墙介质层1102、源漏区111，选择栅氧化层1021、选择栅多晶硅层1031依次位于P型阱101上，硬质掩膜层1061位于选择栅多晶硅层1031的上面，浮栅介质层1071沉积在硬质掩膜层1061、选择栅氧化层1021、选择栅多晶硅层1031、P型阱101上，第二浮栅多晶硅层1081位于多晶硅间ONO层和浮栅介质层1071之间，第二控制栅多晶硅层1051位于多晶硅间ONO层的外侧，第二LDD区1091、源漏区111都位于P型阱101的两侧顶部，第五侧墙介质层1101、第六侧墙介质层1102依次位于第二控制栅多晶硅层1051的外侧。
第二控制栅多晶硅层1051和第二浮栅多晶硅层1081均为侧墙型多晶硅，可实现控制栅、浮栅自对准刻蚀，有利于缩小器件的尺寸。
多晶硅间ONO层包括第二氧化硅层1041、第二氮化硅层1042、第三氧化硅层1043，第二氮化硅层1042位于第二氧化硅层1041和第三氧化硅层1043之间，能获得较高的临界电场强度和较低的缺陷密度。
多晶硅间ONO层的形状为U形状，方便包覆浮栅介质层1071等。
浮栅介质层1071采用氧化硅。
如图9至图14所示，本发明浮栅型分栅闪存器件的制造方法包括以下步骤：
步骤十一，在P型衬底上注入形成P型阱101，P型阱101上依次形成选择栅氧化层1021、选择栅多晶硅层1031、硬质掩膜层1061；光刻定义出硬质掩膜层1061的形貌，并去除光刻胶，硬质掩膜层1061除了用作硬质掩膜层之外，还用作浮栅层之间的隔离介质层。
步骤十二，沉积形成第四侧墙介质层5021，以侧墙介质层5021和硬质掩膜层1061为硬质掩膜层自对准依次各向异性刻蚀选择栅氧化层1021、选择栅多晶硅层1031；
步骤十三，依次沉积形成浮栅介质层1071、第二浮栅多晶硅层1081，光刻选择性刻蚀在器件的宽度方向上将浮栅形成相互隔离的浮栅多晶硅块，再沉积形成控制栅与浮栅之间的多晶硅间ONO层；
步骤十四，沉积形成第二控制栅多晶硅层1051并各向异性刻蚀第二控制栅多晶硅层1051；
步骤十五，依次各向异性刻蚀控制栅与浮栅之间的多晶硅间ONO层、第二浮栅多晶硅层1081，并进行LDD注入形成第二LDD区1091；
步骤十六，沉积并刻蚀形成第五侧墙介质层1101和第六侧墙介质层1102，进行源漏重掺杂注入形成源漏区111。
多晶硅间ONO层包括第二氧化硅层1041、第二氮化硅层1042、第三氧化硅层1043，第二氮化硅层1042位于第二氧化硅层1041和第三氧化硅层1043之间，能获得较高的临界电场强度和较低的缺陷密度。
步骤十三、步骤十四、步骤十六都采用化学气相沉积工艺进行沉积，可以控制涂层的密度和涂层纯度。
从图15看出，侧上方是现有技术关系曲线，侧下方是本发明关系曲线，增加CG和FG的交叠面积同时保证WL与FG的有效交叠面积基本不变后，在不改变任何注入条件的情况下，Sub-threshold slope(次临界斜率)减小了50％。由于CG的控制栅的耦合面积的大幅增加，漏电流Ir01降低>7个数量级，同时读电流Ir10也增加了50％，大大增加了存储器件的读电流的窗口。
综上所述，本发明将原有的CG和FG由纵向耦合变成纵向和横向的组合耦合，该器件结构随器件不断微缩，纵向耦合逐渐减小，横向耦合的占比为主要的，因此可通过增加器件控制栅的高度来增加CG和FG的交叠面积，提高器件的CG至FG的耦合系数，由于是通过横向耦合(交叠面积只与CG的高度有关)，所以缩小器件的尺寸并不会减小CG-FG的耦合系数，有利于器件的微缩，达到增强CG控制能力，减小器件漏电的效果，提高闪存器件的性能；WL-FG的交叠面积取决于WL-Poly的厚度，WL-Poly的厚度小于500A，CG-Poly高度>1000A可有效地降低WL-FG的耦合系数、同时增加CG-FG的耦合系数，第二控制栅多晶硅层和第二浮栅多晶硅层均为侧墙型多晶硅，可实现控制栅、浮栅自对准刻蚀，有利于缩小器件的尺寸。
上述具体实施方式为本发明的优选实施例，并不能对本发明进行限定，其他的任何未背离本发明的技术方案而所做的改变或其它等效的置换方式，都包含在本发明的保护范围之内。
Claims (8)
1.一种浮栅型分栅闪存器件，其特征在于，其包括P型阱、选择栅氧化层、选择栅多晶硅层、多晶硅间ONO层、第二控制栅多晶硅层、硬质掩膜层、浮栅介质层、第二浮栅多晶硅层、第二LDD区、第五侧墙介质层、第六侧墙介质层、源漏区，选择栅氧化层、选择栅多晶硅层依次位于P型阱上，硬质掩膜层位于选择栅多晶硅层的上面，浮栅介质层沉积在硬质掩膜层、选择栅氧化层、选择栅多晶硅层、P型阱上，第二浮栅多晶硅层位于多晶硅间ONO层和浮栅介质层之间，第二控制栅多晶硅层位于多晶硅间ONO层的外侧，第二LDD区、源漏区都位于P型阱的两侧顶部，第五侧墙介质层、第六侧墙介质层依次位于第二控制栅多晶硅层的外侧。
2.如权利要求1所述的浮栅型分栅闪存器件，其特征在于，所述第二控制栅多晶硅层和第二浮栅多晶硅层均为侧墙型多晶硅。
3.如权利要求1所述的浮栅型分栅闪存器件，其特征在于，所述多晶硅间ONO层包括第二氧化硅层、第二氮化硅层、第三氧化硅层，第二氮化硅层位于第二氧化硅层和第三氧化硅层之间。
4.如权利要求1所述的浮栅型分栅闪存器件，其特征在于，所述多晶硅间ONO层的形状为U形状。
5.如权利要求1所述的浮栅型分栅闪存器件，其特征在于，所述浮栅介质层采用氧化硅。
6.一种浮栅型分栅闪存器件的制造方法，其特征在于，其包括以下步骤：
步骤十一，在P型衬底上注入形成P型阱，P型阱上依次形成选择栅氧化层、选择栅多晶硅层、硬质掩膜层；
步骤十二，沉积形成第四侧墙介质层，以侧墙介质层和硬质掩膜层为硬质掩膜层自对准依次各向异性刻蚀选择栅氧化层、选择栅多晶硅层；
步骤十三，依次沉积形成浮栅介质层、第二浮栅多晶硅层，光刻选择性刻蚀在器件的宽度方向上将浮栅形成相互隔离的浮栅多晶硅块，再沉积形成控制栅与浮栅之间的多晶硅间ONO层；
步骤十四，沉积形成第二控制栅多晶硅层并各向异性刻蚀第二控制栅多晶硅层；
步骤十五，依次各向异性刻蚀控制栅与浮栅之间的多晶硅间ONO层、第二浮栅多晶硅层，并进行LDD注入形成第二LDD区；
步骤十六，沉积并刻蚀形成第五侧墙介质层和第六侧墙介质层，进行源漏重掺杂注入形成源漏区。
7.如权利要求6所述的浮栅型分栅闪存器件的制造方法，其特征在于，所述步骤十一光刻定义出硬质掩膜层的形貌，并去除光刻胶。
8.如权利要求6所述的浮栅型分栅闪存器件的制造方法，其特征在于，所述步骤十三、步骤十四、步骤十六都采用化学气相沉积工艺进行沉积。
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