CN114038856A - 浮栅型分栅闪存的制造方法 - Google Patents
浮栅型分栅闪存的制造方法 Download PDFInfo
- Publication number
- CN114038856A CN114038856A CN202111370379.1A CN202111370379A CN114038856A CN 114038856 A CN114038856 A CN 114038856A CN 202111370379 A CN202111370379 A CN 202111370379A CN 114038856 A CN114038856 A CN 114038856A
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric layer
- side wall
- flash memory
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开了一种浮栅型分栅闪存的制造方法，其包括以下步骤：沉积并刻蚀形成第三侧墙介质层；以第一侧墙介质层、选择栅介质层、氧化硅层、第三侧墙介质层作为硬质掩膜，将两侧剩余的浮栅多晶硅层、多晶硅间ONO层、多晶硅层去除，并进行LDD注入形成LDD区；去除先进CMOS区域的光刻胶，再次涂光刻胶并显影使得闪存区域以光刻胶盖住注入先进CMOS器件的LDD和Halo；沉积并刻蚀形成第四侧墙介质层，源漏注入形成源漏区。本发明将减小了浮栅型分栅闪存的侧墙介质层厚度，使得控制栅的长度等于第一侧墙介质层的厚度加上先进第三侧墙介质层的厚度，增加了CG长度，有利于提高CG‑FG的耦合系数，提高CG的控制能力，降低器件的漏电。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种浮栅型分栅闪存的制造方法。
背景技术
分栅(split-gate)浮栅(Floating-gate，FG)闪存技术被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用，该闪存可以提高存储集成密度，有利于节省芯片面积、降低制造成本。
如图1至图7，现有的2-bit/cell(二比特每存储单元)的分栅浮栅闪存的制造方法包括以下步骤：
步骤一，在P型衬底上注入形成P型阱101，P型阱101上热氧化生长浮栅氧化层102，沉积形成多晶硅(Poly)层103和第一氮化硅层502；进行STI(Shallow-Trench-Isolation，浅沟隔离)工艺形成浅沟槽501；同时定义闪存和外围逻辑区的有源区。
步骤二，依次沉积多晶硅间ONO(Oxide-Nitride-Oxide，氧化物/氮化物/氧化物)层104、浮栅多晶硅层105、厚氮化硅层503；光刻定义闪存单元区域，并刻蚀去除开口区域的厚氮化硅层。
步骤三，沉积氧化硅层，并利用各向异性刻蚀形成第一侧墙介质层113，该侧墙介质层的底部宽度定义了控制栅的长度。利用第一侧墙介质层作为硬质掩膜，对控制栅多晶硅进行各向异性刻蚀，形成自对准的控制栅，并刻蚀多晶硅间ONO层。沉积绝缘介质层，并各向异性刻蚀形成第二侧墙介质层106，利用第二侧墙介质层和第一侧墙介质层共同作为硬质掩膜，自对准刻蚀形成浮栅。依次沉积形成选择栅介质层107和选择栅多晶硅层108，并通过CMP(Chemical Mechanical Polish，化学机械研磨)方式形成自对准的选择栅。热氧化在选择栅多晶硅层108上方形成氧化硅层114。
步骤四，以第一侧墙介质层113、选择栅介质层107、氧化硅层114作为硬质掩膜，将两侧剩余的厚氮化硅层503通过湿法各向同性刻蚀去除；
步骤五，以第一侧墙介质层113、选择栅介质层107、氧化硅层114作为硬质掩膜(同时先进CMOS区域以光刻胶盖住)，将两侧剩余的浮栅多晶硅层105、多晶硅间ONO层104、多晶硅层103通过各向异性刻蚀去除，并依次进行LDD注入形成LDD区109。
步骤六，沉积并刻蚀形成第三侧墙介质层110(即先进CMOS器件的第一侧墙介质层)，并选择性在先进CMOS区域处注入形成LDD/Halo(晕环)区。
步骤七，沉积并刻蚀形成第四侧墙介质层111(即先进CMOS器件的第二侧墙介质层)，源漏注入形成源漏区112。
对2bit/cell的浮栅型分栅闪存器件的进一步微缩发现，由于CG(Control-Gate，控制栅)与FG交叠的面积的减小，CG至FG的耦合系数大幅下降，而WL(word-line，字线)和FG的交叠面积基本不变，WL至FG的耦合系数迅速增加，WL耦合系数的迅速增大使得器件CG的关断能力(CG的控制能力)变差，漏电十分严重，即闪存的亚域的电流特性变差。因此，如何增大CG的耦合系数(即增大CG与FG的交叠面积)、减小WL的耦合系数对于进一步微缩浮栅型分栅闪存十分关键。该器件中，先进CMOS器件中的第一侧墙介质层和第二侧墙介质层分别作为闪存单元的第三侧墙介质层和第四侧墙介质层，由于第三侧墙和第四侧墙较厚，不利于闪存器件的微缩，有待于进一步改善。
发明内容
针对上述情况，为了克服现有技术的缺陷，本发明提供一种浮栅型分栅闪存的制造方法。
本发明是通过下述技术方案来解决上述技术问题的：一种浮栅型分栅闪存的制造方法，其特征在于，其包括以下步骤：
步骤十一，在P型衬底上注入形成P型阱，P型阱上热氧化生长浮栅氧化层，沉积形成多晶硅层和第一氮化硅层；进行STI工艺形成浅沟槽；
步骤十二，依次沉积多晶硅间ONO层、浮栅多晶硅层、厚氮化硅层；
步骤十三，沉积氧化硅层，并利用各向异性刻蚀形成第一侧墙介质层；利用第一侧墙介质层作为硬质掩膜，对控制栅多晶硅进行各向异性刻蚀，形成自对准的控制栅，并刻蚀多晶硅间ONO层；沉积绝缘介质层，并各向异性刻蚀形成第二侧墙介质层，利用第二侧墙介质层和第一侧墙介质层共同作为硬质掩膜，自对准刻蚀形成浮栅和浮栅介质层；依次沉积形成选择栅介质层和选择栅多晶硅层，并通过CMP方式形成自对准的选择栅；热氧化在选择栅多晶硅层上方形成氧化硅层；
步骤十四，以第一侧墙介质层、选择栅介质层、氧化硅层作为硬质掩膜，将两侧剩余的厚氮化硅层通过湿法各向同性刻蚀去除；
步骤十五，沉积并刻蚀形成第三侧墙介质层；
步骤十六，光刻打开闪存区域同时先进CMOS区域以光刻胶盖住，以第一侧墙介质层、选择栅介质层、氧化硅层、第三侧墙介质层作为硬质掩膜，将两侧剩余的浮栅多晶硅层、多晶硅间ONO层、多晶硅层去除，并在闪存区进行LDD注入形成LDD区；
步骤十七，去除先进CMOS区域的光刻胶，再次涂光刻胶并显影使得闪存区域以光刻胶盖住同时光刻打开先进CMOS区域，自对准注入先进CMOS器件的LDD和Halo；
步骤十八，沉积并刻蚀形成第四侧墙介质层，源漏注入形成源漏区。
优选地，所述步骤十一定义闪存和外围逻辑区的有源区。
优选地，所述第一侧墙介质层的底部宽度加上第三侧墙介质层底部的宽度定义了控制栅的长度。
优选地，所述多晶硅间ONO层包括第二氧化硅层、第二氮化硅层、第三氧化硅层，第二氮化硅层位于第二氧化硅层和第三氧化硅层之间。
优选地，所述步骤十二光刻定义闪存单元区域，并刻蚀去除开口区域的厚氮化硅层。
优选地，所述选择栅介质层的形状为弧形。
优选地，所述步骤十二、步骤十三、步骤十五、步骤十八都采用化学或物理气相沉积工艺进行沉积。
优选地，所述第三侧墙介质层的刻蚀形成工艺放置在步骤十六将两侧剩余的浮栅多晶硅层、多晶硅间ONO层、多晶硅层去除工艺之前。
本发明的积极进步效果在于：本发明将减小了浮栅型分栅闪存的侧墙(spacer)介质层厚度，将原有第三侧墙介质层工艺放置在CG/ONO/FG第二次刻蚀之前，使得控制栅的长度等于第一侧墙介质层的厚度加上先进第三侧墙介质层的厚度，增加了CG长度，有利于提高CG-FG的耦合系数，提高CG的控制能力，降低器件的漏电。由于CG的增加的长度等于spacer减小的厚度，因此并没有增大闪存单元的面积。
附图说明
图1至图7为现有技术分栅浮栅闪存的工艺步骤图。
图8至图11为本发明浮栅型分栅闪存的工艺步骤图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
本发明浮栅型分栅闪存的制造方法包括以下步骤：
步骤十一(同步骤一)，在P型衬底上注入形成P型阱101，P型阱101上热氧化生长浮栅氧化层102，沉积形成多晶硅(Poly)层103和第一氮化硅层502；进行STI(Shallow-Trench-Isolation，浅沟隔离)工艺形成浅沟槽501；同时定义闪存和外围逻辑区的有源区。
步骤十二(同步骤二)，依次沉积多晶硅间ONO(Oxide-Nitride-Oxide，氧化物/氮化物/氧化物)层104、浮栅多晶硅层105、厚氮化硅层503；光刻定义闪存单元区域，并刻蚀去除开口区域的厚氮化硅层。
步骤十三(同步骤三)，沉积氧化硅层，并利用各向异性刻蚀形成第一侧墙介质层113，该第一侧墙介质层的底部宽度加上第三侧墙介质层底部的宽度定义了控制栅的长度；利用第一侧墙介质层作为硬质掩膜，对控制栅多晶硅进行各向异性刻蚀，形成自对准的控制栅，并刻蚀多晶硅间ONO层；沉积绝缘介质层，并各向异性刻蚀形成第二侧墙介质层106，利用第二侧墙介质层和第一侧墙介质层共同作为硬质掩膜，自对准刻蚀形成浮栅和浮栅介质层；依次沉积形成选择栅介质层107和选择栅多晶硅层108，并通过CMP(ChemicalMechanical Polish，化学机械研磨)方式形成自对准的选择栅；热氧化在选择栅多晶硅层108上方形成氧化硅层114。
步骤十四(同步骤四)，以第一侧墙介质层113、选择栅介质层107、氧化硅层114作为硬质掩膜，将两侧剩余的厚氮化硅层503通过湿法各向同性刻蚀去除；
步骤十五，如图8所示，沉积并刻蚀形成第三侧墙介质层110(即先进CMOS器件的第二侧墙介质层)；
步骤十六，如图9所示，光刻打开闪存区域，以第一侧墙介质层113、选择栅介质层107、氧化硅层114、第三侧墙介质层110作为硬质掩膜(同时先进CMOS区域以光刻胶盖住)，将两侧剩余的浮栅多晶硅层105、多晶硅间ONO层104、多晶硅层103去除，并对闪存区进行LDD注入形成LDD区109；
步骤十七，如图10所示，去除先进CMOS区域的光刻胶，再次涂胶并显影使得闪存区域以光刻胶505盖住同时光刻打开先进CMOS区域，自对准注入先进CMOS器件的LDD和Halo。
步骤十八，如图11所示，沉积并刻蚀形成第四侧墙介质层111(即先进CMOS器件的第二侧墙介质层)，源漏注入形成源漏区112。
多晶硅间ONO层104包括第二氧化硅层、第二氮化硅层、第三氧化硅层，第二氮化硅层位于第二氧化硅层和第三氧化硅层之间，能获得较高的临界电场强度和较低的缺陷密度。
选择栅介质层107的形状为弧形，因为是沉积形成的，会同时沉积在衬底、第二侧墙介质层106等侧墙表面。
步骤十二、步骤十三、步骤十五、步骤十八都采用化学或物理气相沉积工艺进行沉积，可以控制涂层的密度和涂层纯度。
综上所述，本发明将减小了浮栅型分栅闪存的侧墙(spacer)介质层厚度，将原有第三侧墙介质层工艺放置在CG/ONO/FG第二次刻蚀之前，使得控制栅的长度等于第一侧墙介质层的厚度加上先进第三侧墙介质层的厚度，增加了CG长度，有利于提高CG-FG的耦合系数，提高CG的控制能力，降低器件的漏电。由于CG的增加的长度等于spacer减小的厚度，因此并没有增大闪存单元的面积。
上述具体实施方式为本发明的优选实施例，并不能对本发明进行限定，其他的任何未背离本发明的技术方案而所做的改变或其它等效的置换方式，都包含在本发明的保护范围之内。
Claims (8)
1.一种浮栅型分栅闪存的制造方法，其特征在于，其包括以下步骤：
步骤十一，在P型衬底上注入形成P型阱，P型阱上热氧化生长浮栅氧化层，沉积形成多晶硅层和第一氮化硅层；进行STI工艺形成浅沟槽；
步骤十二，依次沉积多晶硅间ONO层、浮栅多晶硅层、厚氮化硅层；
步骤十三，沉积氧化硅层，并利用各向异性刻蚀形成第一侧墙介质层；利用第一侧墙介质层作为硬质掩膜，对控制栅多晶硅进行各向异性刻蚀，形成自对准的控制栅，并刻蚀多晶硅间ONO层；沉积绝缘介质层，并各向异性刻蚀形成第二侧墙介质层，利用第二侧墙介质层和第一侧墙介质层共同作为硬质掩膜，自对准刻蚀形成浮栅和浮栅介质层；依次沉积形成选择栅介质层和选择栅多晶硅层，并通过CMP方式形成自对准的选择栅；热氧化在选择栅多晶硅层上方形成氧化硅层；
步骤十四，以第一侧墙介质层、选择栅介质层、氧化硅层作为硬质掩膜，将两侧剩余的厚氮化硅层通过湿法各向同性刻蚀去除；
步骤十五，沉积并刻蚀形成第三侧墙介质层；
步骤十六，光刻打开闪存区域同时先进CMOS区域以光刻胶盖住，以第一侧墙介质层、选择栅介质层、氧化硅层、第三侧墙介质层作为硬质掩膜，将两侧剩余的浮栅多晶硅层、多晶硅间ONO层、多晶硅层去除，并对闪存区进行LDD注入形成LDD区；
步骤十七，去除先进CMOS区域的光刻胶，再次涂光刻胶并显影使得闪存区域以光刻胶盖住同时光刻打开先进CMOS区域，自对准注入先进CMOS器件的LDD和Halo；
步骤十八，沉积并刻蚀形成第四侧墙介质层，源漏注入形成源漏区。
2.如权利要求1所述的浮栅型分栅闪存的制造方法，其特征在于，所述步骤十一定义闪存和外围逻辑区的有源区。
3.如权利要求1所述的浮栅型分栅闪存的制造方法，其特征在于，所述第一侧墙介质层的底部宽度加上第三侧墙介质层底部的宽度定义了控制栅的长度。
4.如权利要求1所述的浮栅型分栅闪存的制造方法，其特征在于，所述多晶硅间ONO层包括第二氧化硅层、第二氮化硅层、第三氧化硅层，第二氮化硅层位于第二氧化硅层和第三氧化硅层之间。
5.如权利要求1所述的浮栅型分栅闪存的制造方法，其特征在于，所述步骤十二光刻定义闪存单元区域，并刻蚀去除开口区域的厚氮化硅层。
6.如权利要求1所述的浮栅型分栅闪存的制造方法，其特征在于，所述选择栅介质层的形状为弧形。
7.如权利要求1所述的浮栅型分栅闪存的制造方法，其特征在于，所述步骤十二、步骤十三、步骤十五、步骤十八都采用化学或物理气相沉积工艺进行沉积。
8.如权利要求1所述的浮栅型分栅闪存的制造方法，其特征在于，所述第三侧墙介质层的刻蚀形成工艺放置在步骤十六将两侧剩余的浮栅多晶硅层、多晶硅间ONO层、多晶硅层去除工艺之前。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111370379.1A CN114038856A (zh) | 2021-11-18 | 2021-11-18 | 浮栅型分栅闪存的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111370379.1A CN114038856A (zh) | 2021-11-18 | 2021-11-18 | 浮栅型分栅闪存的制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114038856A true CN114038856A (zh) | 2022-02-11 |
Family
ID=80144870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111370379.1A Pending CN114038856A (zh) | 2021-11-18 | 2021-11-18 | 浮栅型分栅闪存的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114038856A (zh) |
-
2021
- 2021-11-18 CN CN202111370379.1A patent/CN114038856A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6117733A (en) | Poly tip formation and self-align source process for split-gate flash cell | |
| KR100654341B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| US7235441B2 (en) | Nonvolatile semiconductor memory device with tapered sidewall gate and method of manufacturing the same | |
| US5429970A (en) | Method of making flash EEPROM memory cell | |
| US6259131B1 (en) | Poly tip and self aligned source for split-gate flash cell | |
| US7091091B2 (en) | Nonvolatile memory fabrication methods in which a dielectric layer underlying a floating gate layer is spaced from an edge of an isolation trench and/or an edge of the floating gate layer | |
| TW525170B (en) | Nonvolatile semiconductor memory device and its fabricating method | |
| US6538277B2 (en) | Split-gate flash cell | |
| US6562681B2 (en) | Nonvolatile memories with floating gate spacers, and methods of fabrication | |
| US7508048B2 (en) | Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby | |
| US20020146885A1 (en) | Method of fabricating a nitride read only memory cell | |
| KR100487547B1 (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| EP1345273A1 (en) | Dual bit multi-level ballistic monos memory, and manufacturing method, programming, and operation process for the memory | |
| CN109166855B (zh) | 二比特分栅sonos器件制造工艺方法 | |
| US8106448B2 (en) | NAND flash memory device | |
| WO2023088067A1 (zh) | 浮栅型分栅闪存器件及其制造方法 | |
| US6962852B2 (en) | Nonvolatile memories and methods of fabrication | |
| US6048768A (en) | Method of manufacturing flash memory | |
| KR100593599B1 (ko) | 반도체 소자의 제조 방법 | |
| US8034681B2 (en) | Method of forming flash memory device having inter-gate plug | |
| CN111883537B (zh) | 嵌入式镜像位sonos存储器的工艺方法 | |
| KR20050069046A (ko) | 반도체 소자의 제조 방법 | |
| US20090020801A1 (en) | Two-bit flash memory cell structure and method of making the same | |
| CN114038856A (zh) | 浮栅型分栅闪存的制造方法 | |
| US20080315284A1 (en) | Flash memory structure and method of making the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |