CN114038854A - 浮栅型分栅闪存器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种浮栅型分栅闪存器件及其制造方法，该浮栅型分栅闪存器件包括P型阱等，选择栅氧化层、选择栅多晶硅层、第二氧化硅层、第二氮化硅层、第三氧化硅层依次位于P型阱的上面，两个侧墙型控制栅多晶硅层、隔离介质层都位于第三氧化硅层的一个缺口X内，浮栅氧化硅介质层位于第三氧化硅层的外面、隔离介质层的外面，两个侧墙型浮栅多晶硅层位于浮栅氧化硅介质层的外面且分别对应两个侧墙型控制栅多晶硅层，第二LDD区、源漏区都位于P型阱的两侧顶部。本发明可有效地降低WL‑FG的耦合系数，同时增加CG‑FG的耦合系数，达到增强CG控制能力，减小器件漏电的效果，提高闪存器件的性能。
Description
技术领域
本发明涉及半导体领域，特别是涉及一种浮栅型分栅闪存器件及其制造方法。
背景技术
分栅(split-gate)浮栅(Floating-gate)闪存技术被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用，该闪存可以提高存储集成密度，有利于节省芯片面积、降低制造成本。
如图1至图7，现有的2-bit/cell(二比特每存储单元)的分栅浮栅闪存器件的制造方法包括以下步骤：
步骤一，在P型衬底上注入形成P型阱101，P型阱101上热氧化生长浮栅氧化层102、浮栅多晶硅(Poly)层103和第一氮化硅层502；进行STI(Shallow-Trench-Isolation，浅沟隔离)工艺形成浅沟槽501；同时定义闪存和外围逻辑区的有源区。
步骤二，依次沉积多晶硅间ONO(Oxide-Nitride-Oxide，氧化物/氮化物/氧化物)层104、控制栅多晶硅层105、厚氮化硅层504；光刻定义闪存单元区域，并刻蚀去除开口区域的厚氮化硅层。
步骤三，沉积第一氧化硅层，并利用各向异性刻蚀形成第一侧墙介质层112，该侧墙的底部宽度定义了控制栅的长度。
步骤四，利用第一侧墙介质层作为硬质掩膜，对控制栅多晶硅进行各向异性刻蚀，形成自对准的控制栅，并刻蚀ONO层。
步骤五，沉积绝缘介质层，并各向异性刻蚀形成第二侧墙介质层106，利用第二侧墙和第一侧墙共同作为硬质掩膜，自对准刻蚀形成浮栅。
步骤六，依次沉积选择栅介质层107和选择栅多晶硅层108，并通过CMP(ChemicalMechanical Polish，化学机械研磨)方式形成自对准的选择栅。
步骤七，热氧化在选择栅多晶硅层108上方形成氧化硅，并与第一侧墙112、选择栅介质层107作为硬质掩膜，将两侧剩余的厚氮化硅层504、控制栅多晶硅层105、多晶硅间ONO层104、浮栅多晶硅层103去除，并依次进行LDD(Lightly Doped Drain，轻掺杂漏)注入形成第一LDD区110，沉积和刻蚀形成第三侧墙介质层109，源漏注入形成源漏区(即源区和漏区)111，金属硅化工艺形成低电阻率的金属硅化物113。
而对浮栅型分栅闪存器件的进一步微缩发现，由于CG(Control-Gate，控制栅)与FG(Floating Gate,浮栅)交叠的面积的减小，CG至FG的耦合系数大幅下降，而WL(Word-Line字线)至FG的耦合系数从原有的13.7％迅速增加至24.6％，WL耦合系数的迅速增大使得器件CG的关断能力(CG的控制能力)变差，漏电十分严重(BL(Bit Line，位线)上的电流和CG的电压关系曲线显示亚阈值摆幅达到800mV/decade，如图8所示)。因此如何增大CG的耦合系数(即增大CG与FG的交叠面积)、减小WL的耦合系数对于进一步微缩浮栅型分栅闪存十分关键。其中，图8的横坐标代表控制栅电压，图8的纵坐标代表位线电流。
发明内容
针对上述情况，为了克服现有技术的缺陷，本发明提供一种浮栅型分栅闪存器件及其制造方法。
本发明是通过下述技术方案来解决上述技术问题的：一种浮栅型分栅闪存器件，其特征在于，其包括P型阱、选择栅氧化层、选择栅多晶硅层、第二氧化硅层、第二氮化硅层、第三氧化硅层、侧墙型控制栅多晶硅层、隔离介质层、浮栅氧化硅介质层、侧墙型浮栅多晶硅层、第二LDD区、源漏区、第四侧墙介质层和第五侧墙介质层，选择栅氧化层、选择栅多晶硅层、第二氧化硅层、第二氮化硅层、第三氧化硅层依次位于P型阱的上面，两个侧墙型控制栅多晶硅层、隔离介质层都位于第三氧化硅层的一个缺口X内，浮栅氧化硅介质层位于第三氧化硅层的外面、隔离介质层的外面，两个侧墙型浮栅多晶硅层位于浮栅氧化硅介质层的外面且分别对应两个侧墙型控制栅多晶硅层，第二LDD区、源漏区都位于P型阱的两侧顶部，第四侧墙介质层和第五侧墙介质层依次位于侧墙型浮栅多晶硅层的外侧。
本发明还提供一种浮栅型分栅闪存器件的制造方法，其特征在于，其包括以下步骤：
步骤十一，在P型衬底上注入形成P型阱，P型阱上依次形成选择栅氧化层、选择栅多晶硅层、多晶硅间ONO层中的第二氧化硅层、第二氮化硅层，多晶硅间ONO层包括第二氧化硅层、第二氮化硅层、第三氧化硅层；再沉积刻蚀停止层、第一氮化硅层；光刻定义选择晶体管栅的区域，刻蚀第一氮化硅层和刻蚀停止层形成一个开口；
步骤十二，依次沉积形成第三氧化硅层、控制栅多晶硅层，并异性刻蚀形成侧墙型控制栅多晶硅层；侧墙型控制栅多晶硅层位于开口内；
步骤十三，沉积形成两个侧墙型控制栅多晶硅层之间的隔离介质层，以第一氮化硅层为CMP停止层，进行化学机械研磨；
步骤十四，以第三氧化硅层、隔离介质层为刻蚀掩膜层，湿法刻蚀去除第一氮化硅层；以第三氧化硅层、隔离介质层为掩膜依次对刻蚀停止层、第二氮化硅层、第二氧化硅层、选择栅多晶硅层刻蚀，热氧化在选择栅多晶硅层的侧面形成热氧化层，然后再刻蚀选择栅氧化层；
步骤十五，沉积形成浮栅氧化硅介质层，再沉积浮栅多晶硅层，然后刻蚀浮栅多晶硅层形成侧墙型浮栅多晶硅层，光刻选择性刻蚀在器件的宽度方向上将浮栅形成相互隔离的浮栅多晶硅块，并进行氧化在浮栅侧壁形成第四氧化硅层，并进行LDD注入形成第二LDD区；
步骤十六，沉积并刻蚀形成第四侧墙介质层和第五侧墙介质层，进行源漏重掺杂注入形成源漏区。
优选地，所述步骤十一具体是先光刻定义选择晶体管栅的区域，然后刻蚀去除开口区域的第一氮化硅层和刻蚀停止层。
优选地，所述步骤十二中的第三氧化硅层位于第一氮化硅层、第二氮化硅层上，侧墙型控制栅多晶硅层位于第三氧化硅层上且位于第三氧化硅层的一个缺口内，两个侧墙型浮栅多晶硅层位于浮栅氧化硅介质层的外面且分别对应两个侧墙型控制栅多晶硅层。
优选地，所述刻蚀停止层位于第二氮化硅层和第一氮化硅层之间。
优选地，所述第二LDD区、源漏区都位于P型阱的两侧顶部。
优选地，所述第四侧墙介质层和第五侧墙介质层依次位于侧墙型浮栅多晶硅层的外侧。
优选地，所述刻蚀停止层采用氧化硅。
本发明的积极进步效果在于：本发明将原有的CG和FG由纵向耦合变成横向耦合，即侧墙型控制栅多晶硅层和侧墙型浮栅多晶硅层在水平(即横向)上有重叠的区域，通过增加侧墙型控制栅多晶硅层的高度来增加CG和FG的交叠面积，提高器件的CG至FG的耦合系数，由于是通过横向耦合(交叠面积只与CG的高度有关)，所以缩小器件的尺寸并不会减小CG-FG的耦合系数，有利于器件的微缩；WL-FG的交叠面积取决于WL-Poly的厚度，WL-Poly的厚度小于500A，CG-Poly高度>1000A，可有效地降低WL-FG的耦合系数，同时增加CG-FG的耦合系数，达到增强CG控制能力，减小器件漏电的效果，提高闪存器件的性能；侧墙型控制栅多晶硅层和侧墙型浮栅多晶硅层均为侧墙型多晶硅，可实现控制栅、浮栅自对准刻蚀，有利于缩小器件的尺寸。
附图说明
图1至图7为现有技术分栅浮栅闪存器件的工艺步骤图。
图8为现有技术位线上的电流和CG的电压关系曲线的示意图。
图9至图14为本发明浮栅型分栅闪存器件的工艺步骤图。
图15为本发明位线上的电流和CG的电压关系曲线的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
本发明浮栅型分栅闪存器件包括P型阱101、选择栅氧化层1021、选择栅多晶硅层1031、第二氧化硅层1041、第二氮化硅层1042、第三氧化硅层1043、侧墙型控制栅多晶硅层1051、隔离介质层1061、浮栅氧化硅介质层1071、侧墙型浮栅多晶硅层1081、第二LDD区1091、源漏区111、第四侧墙介质层1101和第五侧墙介质层1102，选择栅氧化层1021、选择栅多晶硅层1031、第二氧化硅层1041、第二氮化硅层1042、第三氧化硅层1043依次位于P型阱101的上面，两个侧墙型控制栅多晶硅层1051、隔离介质层1061都位于第三氧化硅层1043的一个缺口X内，浮栅氧化硅介质层1071位于第三氧化硅层1043的外面、隔离介质层1061的外面，两个侧墙型浮栅多晶硅层1081位于浮栅氧化硅介质层1071的外面且分别对应两个侧墙型控制栅多晶硅层1051，第二LDD区1091、源漏区111都位于P型阱101的两侧顶部，第四侧墙介质层1101和第五侧墙介质层1102依次位于侧墙型浮栅多晶硅层1081的外侧。
如图9至图14所示，本发明浮栅型分栅闪存器件的制造方法包括以下步骤：
步骤十一，在P型衬底上注入形成P型阱101，P型阱101上依次形成选择栅氧化层1021、选择栅多晶硅层1031、多晶硅间ONO层中的第二氧化硅层1041、第二氮化硅层1042，多晶硅间ONO层包括第二氧化硅层1041、第二氮化硅层1042、第三氧化硅层1043；再沉积刻蚀停止层5011、第一氮化硅层502；光刻定义选择晶体管栅的区域，刻蚀第一氮化硅层502和刻蚀停止层5011形成一个开口L；
步骤十二，依次沉积形成第三氧化硅层1043、控制栅多晶硅层，并异性刻蚀形成侧墙型控制栅多晶硅层1051；侧墙型控制栅多晶硅层1051位于开口L内；
步骤十三，沉积形成两个侧墙型控制栅多晶硅层1051之间的隔离介质层1061，以第一氮化硅层502为CMP停止层，进行CMP(化学机械研磨)；隔离介质层1061用于隔离两个侧墙型控制栅多晶硅层1051，防止连接在一起。
步骤十四，以第三氧化硅层1043、隔离介质层1061为刻蚀掩膜层，湿法刻蚀去除第一氮化硅层502；以第三氧化硅层1043、隔离介质层106为掩膜依次对刻蚀停止层5011、第二氮化硅层1042、第二氧化硅层1041、选择栅多晶硅层1031刻蚀，热氧化在选择栅多晶硅层1031的侧面形成热氧化层503，然后再刻蚀选择栅氧化层1021；
步骤十五，沉积形成浮栅氧化硅介质层1071，再沉积浮栅多晶硅层，然后刻蚀浮栅多晶硅层形成侧墙型浮栅多晶硅层1081，光刻选择性刻蚀在器件的宽度方向上将浮栅形成相互隔离的浮栅多晶硅块，并进行氧化在浮栅侧壁形成第四氧化硅层5041，并进行LDD注入形成第二LDD区1091；
步骤十六，沉积并刻蚀形成第四侧墙介质层1101和第五侧墙介质层1102，进行源漏重掺杂注入形成源漏区111。
步骤十一具体是先光刻定义选择晶体管栅的区域，然后刻蚀去除开口区域的第一氮化硅层502和刻蚀停止层5011，防止后续刻蚀错误。
步骤十二中的第三氧化硅层1043位于第一氮化硅层502、第二氮化硅层1042上，侧墙型控制栅多晶硅层1051位于第三氧化硅层1043上且位于第三氧化硅层1043的一个缺口X内，两个侧墙型浮栅多晶硅层1081位于浮栅氧化硅介质层1071的外面且分别对应两个侧墙型控制栅多晶硅层1051，使得侧墙型控制栅多晶硅层1051和侧墙型浮栅多晶硅层1081在水平方向上形成交叠区，交叠的面积由侧墙型控制栅多晶硅层1051的高度决定，增加侧墙型控制栅多晶硅层1051的高度不会增加器件的横向尺寸，有利于缩小面积。
刻蚀停止层5011位于第二氮化硅层1042和第一氮化硅层502之间，刻蚀停止层5011用作第一氮化硅层502刻蚀时的停止层。
第二LDD区1091、源漏区111都位于P型阱101的两侧顶部，有助于减少源漏间的沟道漏电流效应。
第四侧墙介质层1101和第五侧墙介质层1102依次位于侧墙型浮栅多晶硅层1081的外侧，得N型重掺杂区远离沟道。
刻蚀停止层5011采用氧化硅，降低成本。
从图15看出，侧上方是现有技术关系曲线，侧下方是本发明关系曲线，增加CG和FG的交叠面积同时保证WL与FG的有效交叠面积基本不变后，在不改变任何注入条件的情况下，Sub-threshold slope(次临界斜率)减小了50％。由于CG的控制栅的耦合面积的大幅增加，漏电流降低至少七个数量级，同时读电流也增加了52％，大大增加了存储器件的读电流的窗口。
综上所述，本发明将原有的CG和FG由纵向耦合变成横向耦合，即侧墙型控制栅多晶硅层和侧墙型浮栅多晶硅层在水平(即横向)上有重叠的区域，通过增加侧墙型控制栅多晶硅层的高度来增加CG和FG的交叠面积，提高器件的CG至FG的耦合系数，由于是通过横向耦合(交叠面积只与CG的高度有关)，所以缩小器件的尺寸并不会减小CG-FG的耦合系数，有利于器件的微缩；WL-FG的交叠面积取决于WL-Poly的厚度，WL-Poly的厚度小于500A，CG-Poly高度>1000A，可有效地降低WL-FG的耦合系数，同时增加CG-FG的耦合系数，达到增强CG控制能力，减小器件漏电的效果，提高闪存器件的性能；侧墙型控制栅多晶硅层和侧墙型浮栅多晶硅层均为侧墙型多晶硅，可实现控制栅、浮栅自对准刻蚀，有利于缩小器件的尺寸。
上述具体实施方式为本发明的优选实施例，并不能对本发明进行限定，其他的任何未背离本发明的技术方案而所做的改变或其它等效的置换方式，都包含在本发明的保护范围之内。
Claims (8)
1.一种浮栅型分栅闪存器件，其特征在于，其包括P型阱、选择栅氧化层、选择栅多晶硅层、第二氧化硅层、第二氮化硅层、第三氧化硅层、侧墙型控制栅多晶硅层、隔离介质层、浮栅氧化硅介质层、侧墙型浮栅多晶硅层、第二LDD区、源漏区、第四侧墙介质层和第五侧墙介质层，选择栅氧化层、选择栅多晶硅层、第二氧化硅层、第二氮化硅层、第三氧化硅层依次位于P型阱的上面，两个侧墙型控制栅多晶硅层、隔离介质层都位于第三氧化硅层的一个缺口内，浮栅氧化硅介质层位于第三氧化硅层的外面、隔离介质层的外面，两个侧墙型浮栅多晶硅层位于浮栅氧化硅介质层的外面且分别对应两个侧墙型控制栅多晶硅层，第二LDD区、源漏区都位于P型阱的两侧顶部，第四侧墙介质层和第五侧墙介质层依次位于侧墙型浮栅多晶硅层的外侧。
2.一种浮栅型分栅闪存器件的制造方法，其特征在于，其包括以下步骤：
步骤十一，在P型衬底上注入形成P型阱，P型阱上依次形成选择栅氧化层、选择栅多晶硅层、多晶硅间ONO层中的第二氧化硅层、第二氮化硅层，多晶硅间ONO层包括第二氧化硅层、第二氮化硅层、第三氧化硅层；再沉积刻蚀停止层、第一氮化硅层；光刻定义选择晶体管栅的区域，刻蚀第一氮化硅层和刻蚀停止层形成一个开口；
步骤十二，依次沉积形成第三氧化硅层、控制栅多晶硅层，并异性刻蚀形成侧墙型控制栅多晶硅层；侧墙型控制栅多晶硅层位于开口内；
步骤十三，沉积形成两个侧墙型控制栅多晶硅层之间的隔离介质层，以第一氮化硅层为CMP停止层，进行化学机械研磨；
步骤十四，以第三氧化硅层、隔离介质层为刻蚀掩膜层，湿法刻蚀去除第一氮化硅层；以第三氧化硅层、隔离介质层为掩膜依次对刻蚀停止层、第二氮化硅层、第二氧化硅层、选择栅多晶硅层刻蚀，热氧化在选择栅多晶硅层的侧面形成热氧化层，然后再刻蚀选择栅氧化层；
步骤十五，沉积形成浮栅氧化硅介质层，再沉积浮栅多晶硅层，然后刻蚀浮栅多晶硅层形成侧墙型浮栅多晶硅层，光刻选择性刻蚀在器件的宽度方向上将浮栅形成相互隔离的浮栅多晶硅块，并进行氧化在浮栅侧壁形成第四氧化硅层，并进行LDD注入形成第二LDD区；
步骤十六，沉积并刻蚀形成第四侧墙介质层和第五侧墙介质层，进行源漏重掺杂注入形成源漏区。
3.如权利要求2所述的浮栅型分栅闪存器件的制造方法，其特征在于，所述步骤十一具体是先光刻定义选择晶体管栅的区域，然后刻蚀去除开口区域的第一氮化硅层和刻蚀停止层。
4.如权利要求2所述的浮栅型分栅闪存器件的制造方法，其特征在于，所述步骤十二中的第三氧化硅层位于第一氮化硅层、第二氮化硅层上，侧墙型控制栅多晶硅层位于第三氧化硅层上且位于第三氧化硅层的一个缺口内，两个侧墙型浮栅多晶硅层位于浮栅氧化硅介质层的外面且分别对应两个侧墙型控制栅多晶硅层。
5.如权利要求2所述的浮栅型分栅闪存器件的制造方法，其特征在于，所述刻蚀停止层位于第二氮化硅层和第一氮化硅层之间。
6.如权利要求2所述的浮栅型分栅闪存器件的制造方法，其特征在于，所述第二LDD区、源漏区都位于P型阱的两侧顶部。
7.如权利要求2所述的浮栅型分栅闪存器件的制造方法，其特征在于，所述第四侧墙介质层和第五侧墙介质层依次位于侧墙型浮栅多晶硅层的外侧。
8.如权利要求2所述的浮栅型分栅闪存器件的制造方法，其特征在于，所述刻蚀停止层采用氧化硅。
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