JP2000022142A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体装置における電流能力の経時劣化を抑
制すること。 【解決手段】 Ｎ型の単結晶シリコン基板２２には、Ｐ
チャネル型のＬＤＭＯＳ２１の構成要素として、所定深
さに達するようにウェル状に形成されたＰ型不純物拡散
層２３、Ｎ型の不純物を二重拡散したチャネルウェル層
２４、ソース拡散層２５、電位固定用拡散層２６、ドレ
インコンタクト層２７、ＬＯＣＯＳ酸化膜２８、ゲート
電極２９、ドレイン電極３１、ソース電極３２などが設
けられる。特に、ゲート電極２９は、ＬＯＣＯＳ酸化膜
２８上にオーバーラップした形態で形成され、ＬＯＣＯ
Ｓ酸化膜２８上への張り出し量（ゲートオーバーラップ
長Ｏ／Ｌ）は、当該ＬＯＣＯＳ酸化膜２８の幅寸法Ｗの
ほぼ１／２である約１０μｍに設定される。
制すること。 【解決手段】 Ｎ型の単結晶シリコン基板２２には、Ｐ
チャネル型のＬＤＭＯＳ２１の構成要素として、所定深
さに達するようにウェル状に形成されたＰ型不純物拡散
層２３、Ｎ型の不純物を二重拡散したチャネルウェル層
２４、ソース拡散層２５、電位固定用拡散層２６、ドレ
インコンタクト層２７、ＬＯＣＯＳ酸化膜２８、ゲート
電極２９、ドレイン電極３１、ソース電極３２などが設
けられる。特に、ゲート電極２９は、ＬＯＣＯＳ酸化膜
２８上にオーバーラップした形態で形成され、ＬＯＣＯ
Ｓ酸化膜２８上への張り出し量（ゲートオーバーラップ
長Ｏ／Ｌ）は、当該ＬＯＣＯＳ酸化膜２８の幅寸法Ｗの
ほぼ１／２である約１０μｍに設定される。
Description
【０００１】
【発明の属する技術分野】本発明は、ソース・ドレイン
間に絶縁分離膜を備えた半導体装置に関するものであ
り、また、半導体ウェハを利用してスイッチング機能を
備えた半導体装置を製造する方法に関するものである。
間に絶縁分離膜を備えた半導体装置に関するものであ
り、また、半導体ウェハを利用してスイッチング機能を
備えた半導体装置を製造する方法に関するものである。
【０００２】
【従来の技術】従来より、高耐圧化を図ったＭＯＳＦＥ
Ｔの例として、ＬＤＭＯＳ（LateralDouble-diffused M
OS ：横型二重拡散ＭＯＳＦＥＴ）などが知られている
が、図７には例えばＰチャネル型のＬＤＭＯＳ１の基本
構造が模式的に示されている。この図７において、Ｎ型
の単結晶シリコン基板２には、Ｐ型の不純物拡散層３が
形成されており、これはＬＤＭＯＳ１のドリフト層とし
て機能する。不純物拡散層３内にはＮ型不純物を二重拡
散したチャネルウェル層４が形成されており、このチャ
ネルウェル層４内には、Ｐ型不純物を高濃度に拡散した
ソース拡散層５と、電位固定のためにＮ型不純物を高濃
度に拡散した電位固定用拡散層６とが設けられている。
不純物拡散層３内には、Ｐ型不純物を高濃度に拡散した
ドレインコンタクト層７が形成されており、当該不純物
拡散層３上におけるチャネルウェル層４及びドレインコ
ンタクト層７間には、それらの間の電気的絶縁を行うた
めの絶縁分離膜としてＬＯＣＯＳ酸化膜８が形成されて
いる。
Ｔの例として、ＬＤＭＯＳ（LateralDouble-diffused M
OS ：横型二重拡散ＭＯＳＦＥＴ）などが知られている
が、図７には例えばＰチャネル型のＬＤＭＯＳ１の基本
構造が模式的に示されている。この図７において、Ｎ型
の単結晶シリコン基板２には、Ｐ型の不純物拡散層３が
形成されており、これはＬＤＭＯＳ１のドリフト層とし
て機能する。不純物拡散層３内にはＮ型不純物を二重拡
散したチャネルウェル層４が形成されており、このチャ
ネルウェル層４内には、Ｐ型不純物を高濃度に拡散した
ソース拡散層５と、電位固定のためにＮ型不純物を高濃
度に拡散した電位固定用拡散層６とが設けられている。
不純物拡散層３内には、Ｐ型不純物を高濃度に拡散した
ドレインコンタクト層７が形成されており、当該不純物
拡散層３上におけるチャネルウェル層４及びドレインコ
ンタクト層７間には、それらの間の電気的絶縁を行うた
めの絶縁分離膜としてＬＯＣＯＳ酸化膜８が形成されて
いる。
【０００３】チャネルウェル層４におけるチャネル形成
領域４ａ上には、ポリシリコンより成るゲート電極９が
ゲート酸化膜１０を介して形成されており、このゲート
電極９は、ＬＯＣＯＳ酸化膜８上にオーバーラップした
形態（ＬＯＣＯＳ酸化膜８上に張り出した形態）で形成
されている。また、ドレインコンタクト層７上にはドレ
イン電極１１がオーミック接続され、ソース拡散層５及
び電位固定用拡散層６上にはソース電極１２がオーミッ
ク接続されている。
領域４ａ上には、ポリシリコンより成るゲート電極９が
ゲート酸化膜１０を介して形成されており、このゲート
電極９は、ＬＯＣＯＳ酸化膜８上にオーバーラップした
形態（ＬＯＣＯＳ酸化膜８上に張り出した形態）で形成
されている。また、ドレインコンタクト層７上にはドレ
イン電極１１がオーミック接続され、ソース拡散層５及
び電位固定用拡散層６上にはソース電極１２がオーミッ
ク接続されている。
【０００４】この場合、上記ＬＤＭＯＳ１のような電力
用スイッチング素子とその制御回路などを含めたシステ
ム、或いは電力用スイッチング素子及び制御回路などを
複合した半導体装置においては、その特性を評価する際
に、ソース・ドレイン間に定格若しくはそれを越えるバ
イアス電圧を印加した状態で実動作に近い信号を印加す
るというバーンイン試験を製造工程の最終段階で実施
し、その後に特性検査を実施して経時劣化する素子の良
否判別などを行うことが一般的となっている。
用スイッチング素子とその制御回路などを含めたシステ
ム、或いは電力用スイッチング素子及び制御回路などを
複合した半導体装置においては、その特性を評価する際
に、ソース・ドレイン間に定格若しくはそれを越えるバ
イアス電圧を印加した状態で実動作に近い信号を印加す
るというバーンイン試験を製造工程の最終段階で実施
し、その後に特性検査を実施して経時劣化する素子の良
否判別などを行うことが一般的となっている。
【０００５】
【発明が解決しようとする課題】例えば、図７に示した
ようなＬＤＭＯＳ１においては、不純物拡散層３の不純
物濃度、チャネルウェル層４の不純物濃度や接合深さ、
ＬＯＣＯＳ酸化膜８の幅寸法、ゲート電極９についての
ゲートオーバーラップ長（図７にＯ／Ｌで示す）などの
構造要因パラメータを最適化することにより、高耐圧化
と電流能力向上の両立を図っている。この一例として、
上記ＬＤＭＯＳ１において、ゲートオーバーラップ長Ｏ
／Ｌを最適化する場合には、そのゲートオーバーラップ
長Ｏ／ＬとＬＤＭＯＳ１のドレイン耐圧並びにドレイン
電流との各関係を示す図８（ａ）、（ｂ）のような特性
を参照することになる。尚、この図８は、ＬＯＣＯＳ酸
化膜８の幅寸法が２０μｍの特性例である。上記図８の
ような特性が得られた場合には、ゲートオーバーラップ
長Ｏ／Ｌを例えば７μｍ前後の値に設定することにな
る。
ようなＬＤＭＯＳ１においては、不純物拡散層３の不純
物濃度、チャネルウェル層４の不純物濃度や接合深さ、
ＬＯＣＯＳ酸化膜８の幅寸法、ゲート電極９についての
ゲートオーバーラップ長（図７にＯ／Ｌで示す）などの
構造要因パラメータを最適化することにより、高耐圧化
と電流能力向上の両立を図っている。この一例として、
上記ＬＤＭＯＳ１において、ゲートオーバーラップ長Ｏ
／Ｌを最適化する場合には、そのゲートオーバーラップ
長Ｏ／ＬとＬＤＭＯＳ１のドレイン耐圧並びにドレイン
電流との各関係を示す図８（ａ）、（ｂ）のような特性
を参照することになる。尚、この図８は、ＬＯＣＯＳ酸
化膜８の幅寸法が２０μｍの特性例である。上記図８の
ような特性が得られた場合には、ゲートオーバーラップ
長Ｏ／Ｌを例えば７μｍ前後の値に設定することにな
る。
【０００６】ところが、このようにゲートオーバーラッ
プ長Ｏ／Ｌが最適化されたＬＤＭＯＳ１とこれを制御す
るための回路素子とを複合して一体化した半導体装置に
対して、バーンイン試験を実施したところ、その試験実
施後に電流能力が低下する現象が発生することが判明し
た。
プ長Ｏ／Ｌが最適化されたＬＤＭＯＳ１とこれを制御す
るための回路素子とを複合して一体化した半導体装置に
対して、バーンイン試験を実施したところ、その試験実
施後に電流能力が低下する現象が発生することが判明し
た。
【０００７】そこで、このような電力能力の低下現象を
探るために、ＬＤＭＯＳ１に対してバーンイン試験と同
様のバイアス電圧（例えば、ＬＤＭＯＳ１が１２５℃程
度まで昇温した状態でもオフ状態を保持するバイアス電
圧）を印加し、そのバイアス電圧の印加前と印加後と
で、ＬＤＭＯＳ１のドレイン電圧とドレイン電流との関
係、並びにＬＤＭＯＳ１のしきい値電圧がどのように変
化するかを調べる実験を行った。この結果、図９
（ａ）、（ｂ）に示すように、上記バイアス電圧の印加
前と印加後において、しきい値電圧の変化はなくドレイ
ン電流のみが低下するという現象が見出だされた。つま
り、ドレイン電流の低下要因は、しきい値電圧の低下に
依存するものではなく、他の何らかの要因によるもので
あることが分かった。
探るために、ＬＤＭＯＳ１に対してバーンイン試験と同
様のバイアス電圧（例えば、ＬＤＭＯＳ１が１２５℃程
度まで昇温した状態でもオフ状態を保持するバイアス電
圧）を印加し、そのバイアス電圧の印加前と印加後と
で、ＬＤＭＯＳ１のドレイン電圧とドレイン電流との関
係、並びにＬＤＭＯＳ１のしきい値電圧がどのように変
化するかを調べる実験を行った。この結果、図９
（ａ）、（ｂ）に示すように、上記バイアス電圧の印加
前と印加後において、しきい値電圧の変化はなくドレイ
ン電流のみが低下するという現象が見出だされた。つま
り、ドレイン電流の低下要因は、しきい値電圧の低下に
依存するものではなく、他の何らかの要因によるもので
あることが分かった。
【０００８】本発明は上記のような事情に鑑みてなされ
たものであり、第１の目的は、ＭＯＳ構造を備えた半導
体装置において、電流能力の経時劣化を効果的に抑制で
きるようにすることにあり、第２の目的は、スイッチン
グ機能を備えた半導体装置を製造するに当たって、その
半導体装置の電流能力が経時劣化する事態を抑制できる
ようすることにある。
たものであり、第１の目的は、ＭＯＳ構造を備えた半導
体装置において、電流能力の経時劣化を効果的に抑制で
きるようにすることにあり、第２の目的は、スイッチン
グ機能を備えた半導体装置を製造するに当たって、その
半導体装置の電流能力が経時劣化する事態を抑制できる
ようすることにある。
【０００９】
【課題を解決するための手段】本件発明者らは、図７に
示された構造のＬＤＭＯＳ１において、ＬＯＣＯＳ酸化
膜８の幅寸法を２０μｍに設定した上で、ゲート電極９
のゲートオーバーラップ長Ｏ／Ｌを複数段階に変化させ
た各状態で、ＬＤＭＯＳ１にこれがオフ状態を保持する
バイアス電圧を印加した場合に、バイアス電圧の印加前
後におけるドレイン電流の変化率（初期ドレイン電流を
Ｉｄ、バイアス電圧印加後のドレイン電流をΔＩｄとし
た場合、ΔＩｄ／Ｉｄ）を測定した結果、その電流変化
率は図１０に示すような状態となった。この図１０の測
定結果からは、ドレイン電流の変化率が、ゲートオーバ
ーラップ長Ｏ／Ｌに依存していることが分かるものであ
り、ゲートオーバーラップ長Ｏ／Ｌが８μｍ程度以下の
状態では電流変化率がマイナス２０％以上となっている
のに対して、Ｏ／Ｌが１０μｍ程度の状態（つまり、ゲ
ートオーバーラップ長Ｏ／ＬがＬＯＣＯＳ酸化膜１８の
幅寸法の１／２となる状態）では、電流変化率が正の値
を示すようになって、ドレイン電流がむしろ上昇する現
象が発生しているいることが分かる。
示された構造のＬＤＭＯＳ１において、ＬＯＣＯＳ酸化
膜８の幅寸法を２０μｍに設定した上で、ゲート電極９
のゲートオーバーラップ長Ｏ／Ｌを複数段階に変化させ
た各状態で、ＬＤＭＯＳ１にこれがオフ状態を保持する
バイアス電圧を印加した場合に、バイアス電圧の印加前
後におけるドレイン電流の変化率（初期ドレイン電流を
Ｉｄ、バイアス電圧印加後のドレイン電流をΔＩｄとし
た場合、ΔＩｄ／Ｉｄ）を測定した結果、その電流変化
率は図１０に示すような状態となった。この図１０の測
定結果からは、ドレイン電流の変化率が、ゲートオーバ
ーラップ長Ｏ／Ｌに依存していることが分かるものであ
り、ゲートオーバーラップ長Ｏ／Ｌが８μｍ程度以下の
状態では電流変化率がマイナス２０％以上となっている
のに対して、Ｏ／Ｌが１０μｍ程度の状態（つまり、ゲ
ートオーバーラップ長Ｏ／ＬがＬＯＣＯＳ酸化膜１８の
幅寸法の１／２となる状態）では、電流変化率が正の値
を示すようになって、ドレイン電流がむしろ上昇する現
象が発生しているいることが分かる。
【００１０】このようにバイアス電圧の印加前後におけ
るドレイン電流の変化率がゲートオーバーラップ長Ｏ／
Ｌに依存するという現象の発生メカニズムを解析するた
めに、本件発明者らは、ＬＤＭＯＳ１にこれがオフ状態
を保持するバイアス電圧を印加した状態での単結晶シリ
コン基板２の表面近傍（特にはソース拡散層５及びドレ
インコンタクト層７間における表面近傍）の電界強度分
布を、ゲートオーバーラップ長Ｏ／Ｌを複数段階に変化
させた各状態について計算により求めた。図１１にはそ
の計算結果が示されている。
るドレイン電流の変化率がゲートオーバーラップ長Ｏ／
Ｌに依存するという現象の発生メカニズムを解析するた
めに、本件発明者らは、ＬＤＭＯＳ１にこれがオフ状態
を保持するバイアス電圧を印加した状態での単結晶シリ
コン基板２の表面近傍（特にはソース拡散層５及びドレ
インコンタクト層７間における表面近傍）の電界強度分
布を、ゲートオーバーラップ長Ｏ／Ｌを複数段階に変化
させた各状態について計算により求めた。図１１にはそ
の計算結果が示されている。
【００１１】この図１１からは、Ｏ／Ｌ＝５μｍ、Ｏ／
Ｌ＝７μｍに設定されたもの（バイアス電圧の印加に応
じた電流変化率が負になるもの）にあっては、上記のよ
うな電界強度分布のピーク（最大電界点）が、ＬＯＣＯ
Ｓ酸化膜８の中央部分からソース拡散層５側へ偏位して
いるのに対して、Ｏ／Ｌ＝１０μｍに設定されたもの
（バイアス電圧の印加に応じた電流変化率が正になるも
の）にあっては、単結晶シリコン基板２の表面近傍にお
ける最大電界点が、ＬＯＣＯＳ酸化膜８に対応した領域
のほぼ中央に発生することになる。
Ｌ＝７μｍに設定されたもの（バイアス電圧の印加に応
じた電流変化率が負になるもの）にあっては、上記のよ
うな電界強度分布のピーク（最大電界点）が、ＬＯＣＯ
Ｓ酸化膜８の中央部分からソース拡散層５側へ偏位して
いるのに対して、Ｏ／Ｌ＝１０μｍに設定されたもの
（バイアス電圧の印加に応じた電流変化率が正になるも
の）にあっては、単結晶シリコン基板２の表面近傍にお
ける最大電界点が、ＬＯＣＯＳ酸化膜８に対応した領域
のほぼ中央に発生することになる。
【００１２】従って、請求項１記載の発明のように、Ｍ
ＯＳ構造を備えた半導体装置において、ゲート電極を、
ソース及びドレイン間に所定のバイアス電圧が印加され
且つソース電位及びゲート電位が等電位にある状態（半
導体装置がオフされた状態）において、ソース拡散層及
びドレインコンタクト層間における半導体基板の表面近
傍の最大電界点が絶縁分離膜に対応した領域のほぼ中央
となるような形態で形成した場合には、上述したように
ゲートオーバーラップ長Ｏ／Ｌを１０μｍに設定した状
態と同等の現象（図１０に示したように電流変化率が正
になる現象）が得られることになって、結果的に電流能
力の経時劣化を効果的に抑制または改善できるようにな
る。
ＯＳ構造を備えた半導体装置において、ゲート電極を、
ソース及びドレイン間に所定のバイアス電圧が印加され
且つソース電位及びゲート電位が等電位にある状態（半
導体装置がオフされた状態）において、ソース拡散層及
びドレインコンタクト層間における半導体基板の表面近
傍の最大電界点が絶縁分離膜に対応した領域のほぼ中央
となるような形態で形成した場合には、上述したように
ゲートオーバーラップ長Ｏ／Ｌを１０μｍに設定した状
態と同等の現象（図１０に示したように電流変化率が正
になる現象）が得られることになって、結果的に電流能
力の経時劣化を効果的に抑制または改善できるようにな
る。
【００１３】これとは別に、前述したようにバイアス電
圧の印加前後におけるドレイン電流の変化率がゲートオ
ーバーラップ長Ｏ／Ｌに依存するという現象の発生メカ
ニズムを解析するために、本件発明者らは、ＬＤＭＯＳ
１にこれがオフ状態を保持するバイアス電圧を印加した
状態での単結晶シリコン基板２の表面近傍（特にはソー
ス拡散層５及びドレインコンタクト層７間における表面
近傍）のホットキャリア（ホットホール）の発生率を、
ゲートオーバーラップ長Ｏ／Ｌを複数段階に変化させた
各状態について計算により求めた。図１２にはその計算
結果が示されている。
圧の印加前後におけるドレイン電流の変化率がゲートオ
ーバーラップ長Ｏ／Ｌに依存するという現象の発生メカ
ニズムを解析するために、本件発明者らは、ＬＤＭＯＳ
１にこれがオフ状態を保持するバイアス電圧を印加した
状態での単結晶シリコン基板２の表面近傍（特にはソー
ス拡散層５及びドレインコンタクト層７間における表面
近傍）のホットキャリア（ホットホール）の発生率を、
ゲートオーバーラップ長Ｏ／Ｌを複数段階に変化させた
各状態について計算により求めた。図１２にはその計算
結果が示されている。
【００１４】この図１２からは、Ｏ／Ｌ＝５μｍ、Ｏ／
Ｌ＝７μｍに設定されたもの（バイアス電圧の印加に応
じた電流変化率が負になるもの）にあっては、上記のよ
うなホットキャリア発生率のピークが、ＬＯＣＯＳ酸化
膜８及びソース拡散層５間の領域に対応した部分に存在
しているのに対して、Ｏ／Ｌ＝１０μｍに設定されたも
の（バイアス電圧の印加に応じた電流変化率が正になる
もの）にあっては、ホットキャリア発生率のピークが、
ＬＯＣＯＳ酸化膜８に対応した下方領域（特にはその領
域のほぼ中央）に発生することになる。
Ｌ＝７μｍに設定されたもの（バイアス電圧の印加に応
じた電流変化率が負になるもの）にあっては、上記のよ
うなホットキャリア発生率のピークが、ＬＯＣＯＳ酸化
膜８及びソース拡散層５間の領域に対応した部分に存在
しているのに対して、Ｏ／Ｌ＝１０μｍに設定されたも
の（バイアス電圧の印加に応じた電流変化率が正になる
もの）にあっては、ホットキャリア発生率のピークが、
ＬＯＣＯＳ酸化膜８に対応した下方領域（特にはその領
域のほぼ中央）に発生することになる。
【００１５】従って、請求項２記載の発明のように、Ｍ
ＯＳ構造を備えた半導体装置において、ゲート電極を、
ソース及びドレイン間に所定のバイアス電圧が印加され
且つソース電位及びゲート電位が等電位にある状態（半
導体装置がオフされた状態）において、ソース拡散層及
びドレインコンタクト層間における半導体基板の表面近
傍でのキャリア発生率が最大となるポイントが絶縁分離
膜の下方領域となるような形態で形成した場合には、前
述したようにゲートオーバーラップ長Ｏ／Ｌを１０μｍ
に設定した状態と同等の現象（図１０に示したように電
流変化率が正になる現象）が得られることになって、結
果的に電流能力の経時劣化を効果的に抑制または改善で
きるようになる。
ＯＳ構造を備えた半導体装置において、ゲート電極を、
ソース及びドレイン間に所定のバイアス電圧が印加され
且つソース電位及びゲート電位が等電位にある状態（半
導体装置がオフされた状態）において、ソース拡散層及
びドレインコンタクト層間における半導体基板の表面近
傍でのキャリア発生率が最大となるポイントが絶縁分離
膜の下方領域となるような形態で形成した場合には、前
述したようにゲートオーバーラップ長Ｏ／Ｌを１０μｍ
に設定した状態と同等の現象（図１０に示したように電
流変化率が正になる現象）が得られることになって、結
果的に電流能力の経時劣化を効果的に抑制または改善で
きるようになる。
【００１６】さらに、これとは別に、前述したようにバ
イアス電圧の印加前後におけるドレイン電流の変化率が
ゲートオーバーラップ長Ｏ／Ｌに依存するという現象の
発生メカニズムを解析するために、本件発明者らは、Ｌ
ＤＭＯＳ１にこれがオフ状態を保持するバイアス電圧を
印加した状態での単結晶シリコン基板２内でのホットキ
ャリアの流れを、ゲートオーバーラップ長Ｏ／Ｌを複数
段階に変化させた各状態について計算により求めた。図
１３には、その計算結果のうちＯ／Ｌ＝７μｍ及びＯ／
Ｌ＝１０μｍの各場合について概略的に示されている。
イアス電圧の印加前後におけるドレイン電流の変化率が
ゲートオーバーラップ長Ｏ／Ｌに依存するという現象の
発生メカニズムを解析するために、本件発明者らは、Ｌ
ＤＭＯＳ１にこれがオフ状態を保持するバイアス電圧を
印加した状態での単結晶シリコン基板２内でのホットキ
ャリアの流れを、ゲートオーバーラップ長Ｏ／Ｌを複数
段階に変化させた各状態について計算により求めた。図
１３には、その計算結果のうちＯ／Ｌ＝７μｍ及びＯ／
Ｌ＝１０μｍの各場合について概略的に示されている。
【００１７】この図１３からは、Ｏ／Ｌ＝７μｍに設定
されたもの（バイアス電圧の印加に応じた電流変化率が
負になるもの）にあっては、単結晶半導体基板２の表面
近傍（特にはＬＯＣＯＳ酸化膜８及びドレインコンタク
ト層７の下方領域に対応した表面近傍）におけるホット
キャリアの流れは、全てドレインコンタクト層７に向か
う正の水平成分と上方（ＬＯＣＯＳ酸化膜８側の方向）
に向かう正の垂直成分とにより構成されているのに対し
て、Ｏ／Ｌ＝１０μｍに設定されたもの（バイアス電圧
の印加に応じた電流変化率が正になるもの）にあって
は、単結晶半導体基板２の表面近傍におけるホットキャ
リアの流れは、上記のような正の水平成分及び垂直成分
に加え、下方（ＬＯＣＯＳ酸化膜８とは反対側の方向）
に向かう負の垂直成分を含んだ状態となっている。
されたもの（バイアス電圧の印加に応じた電流変化率が
負になるもの）にあっては、単結晶半導体基板２の表面
近傍（特にはＬＯＣＯＳ酸化膜８及びドレインコンタク
ト層７の下方領域に対応した表面近傍）におけるホット
キャリアの流れは、全てドレインコンタクト層７に向か
う正の水平成分と上方（ＬＯＣＯＳ酸化膜８側の方向）
に向かう正の垂直成分とにより構成されているのに対し
て、Ｏ／Ｌ＝１０μｍに設定されたもの（バイアス電圧
の印加に応じた電流変化率が正になるもの）にあって
は、単結晶半導体基板２の表面近傍におけるホットキャ
リアの流れは、上記のような正の水平成分及び垂直成分
に加え、下方（ＬＯＣＯＳ酸化膜８とは反対側の方向）
に向かう負の垂直成分を含んだ状態となっている。
【００１８】このような単結晶半導体基板２の表面近傍
におけるホットキャリアの流れのうち垂直成分に着目
し、ＬＤＭＯＳ１に前述したようなバイアス電圧を印加
した状態での上記垂直成分の大きさについて、各ゲート
オーバーラップ長での値を計算により求めた結果が図１
４に示されている。この図１４からは、Ｏ／Ｌ＝５μｍ
及びＯ／Ｌ＝７μｍに設定されたもの（バイアス電圧の
印加に応じた電流変化率が負になるもの）にあっては、
単結晶半導体基板２の表面近傍におけるホットキャリア
の流れは、双方ともに比較的大きな正の垂直成分を有す
るのに対して、Ｏ／Ｌ＝１０μｍに設定されたもの（バ
イアス電圧の印加に応じた電流変化率が正になるもの）
にあっては、単結晶半導体基板２の表面近傍におけるホ
ットキャリアの流れは、比較的大きな正の垂直成分と同
量以上の負の垂直成分（ＬＯＣＯＳ酸化膜８と反対側の
方向へ流れる成分）を有することになる。
におけるホットキャリアの流れのうち垂直成分に着目
し、ＬＤＭＯＳ１に前述したようなバイアス電圧を印加
した状態での上記垂直成分の大きさについて、各ゲート
オーバーラップ長での値を計算により求めた結果が図１
４に示されている。この図１４からは、Ｏ／Ｌ＝５μｍ
及びＯ／Ｌ＝７μｍに設定されたもの（バイアス電圧の
印加に応じた電流変化率が負になるもの）にあっては、
単結晶半導体基板２の表面近傍におけるホットキャリア
の流れは、双方ともに比較的大きな正の垂直成分を有す
るのに対して、Ｏ／Ｌ＝１０μｍに設定されたもの（バ
イアス電圧の印加に応じた電流変化率が正になるもの）
にあっては、単結晶半導体基板２の表面近傍におけるホ
ットキャリアの流れは、比較的大きな正の垂直成分と同
量以上の負の垂直成分（ＬＯＣＯＳ酸化膜８と反対側の
方向へ流れる成分）を有することになる。
【００１９】従って、請求項３記載の発明のように、Ｍ
ＯＳ構造を備えた半導体装置において、ゲート電極を、
ソース及びドレイン間に所定のバイアス電圧が印加され
且つソース電位及びゲート電位が等電位にある状態にお
いて、不純物拡散層における絶縁分離膜との界面近傍部
位を流れるキャリアが、ドレインコンタクト層近傍にお
いて上記絶縁分離膜と反対側の方向へ流れる成分を含む
ような形態で形成した場合には、前述したようにゲート
オーバーラップ長Ｏ／Ｌを１０μｍに設定した状態と同
等の現象（図１０に示したように電流変化率が正になる
現象）が得られることになって、結果的に電流能力の経
時劣化を効果的に抑制または改善できるようになる。
ＯＳ構造を備えた半導体装置において、ゲート電極を、
ソース及びドレイン間に所定のバイアス電圧が印加され
且つソース電位及びゲート電位が等電位にある状態にお
いて、不純物拡散層における絶縁分離膜との界面近傍部
位を流れるキャリアが、ドレインコンタクト層近傍にお
いて上記絶縁分離膜と反対側の方向へ流れる成分を含む
ような形態で形成した場合には、前述したようにゲート
オーバーラップ長Ｏ／Ｌを１０μｍに設定した状態と同
等の現象（図１０に示したように電流変化率が正になる
現象）が得られることになって、結果的に電流能力の経
時劣化を効果的に抑制または改善できるようになる。
【００２０】また、前記図１０の測定結果において、電
流変化率が正になる現象が発生する状態時には、ゲート
オーバーラップ長Ｏ／Ｌ（＝１０μｍ）とＬＤＭＯＳ１
におけるＬＯＣＯＳ酸化膜８の幅寸法（＝２０μｍ）と
の比が１／２となるものである。従って、請求項４記載
の発明のように、前記ゲート電極の前記絶縁分離膜上へ
の張り出し量（つまりゲートオーバーラップ長）を、当
該絶縁分離膜の幅寸法のほぼ１／２となるように形成し
た場合にも、図１０に示したように電流変化率が正にな
る現象が得られることになって、結果的に電流能力の経
時劣化を効果的に抑制または改善できるようになる。
流変化率が正になる現象が発生する状態時には、ゲート
オーバーラップ長Ｏ／Ｌ（＝１０μｍ）とＬＤＭＯＳ１
におけるＬＯＣＯＳ酸化膜８の幅寸法（＝２０μｍ）と
の比が１／２となるものである。従って、請求項４記載
の発明のように、前記ゲート電極の前記絶縁分離膜上へ
の張り出し量（つまりゲートオーバーラップ長）を、当
該絶縁分離膜の幅寸法のほぼ１／２となるように形成し
た場合にも、図１０に示したように電流変化率が正にな
る現象が得られることになって、結果的に電流能力の経
時劣化を効果的に抑制または改善できるようになる。
【００２１】一方、請求項１１ないし１４に記載した半
導体装置の製造方法は、スイッチング機能を備えた半導
体装置の製造過程において、その工程を工夫することに
よって半導体装置の電流能力の経時劣化現象を抑制しよ
うというものである。
導体装置の製造方法は、スイッチング機能を備えた半導
体装置の製造過程において、その工程を工夫することに
よって半導体装置の電流能力の経時劣化現象を抑制しよ
うというものである。
【００２２】即ち、本件発明者らは、一例として、Ｐチ
ャネル型のＬＤＭＯＳの製造工程において、そのＬＤＭ
ＯＳの基本構造の最上部に、波長が２５３．７ｎｍの帯
域を含む紫外線が透過可能な最終保護膜を形成した上
で、このＬＤＭＯＳに対して波長が２５３．７ｎｍの帯
域を含む紫外線を２０分程度照射した後に、これがオフ
状態を保持するバイアス電圧を２０分程度印加した場
合、並びに、ＬＤＭＯＳに対してこれがオフ状態を保持
するバイアス電圧を２０分程度印加した後に、波長が２
５３．７ｎｍの帯域を含む紫外線を２０分程度照射した
場合のそれぞれについて、しきい値電圧及びドレイン電
流がどのように変化するかを実験により調べた。図１５
（ａ）、（ｂ）、図１６（ａ）、（ｂ）には、その実験
結果が示されている。
ャネル型のＬＤＭＯＳの製造工程において、そのＬＤＭ
ＯＳの基本構造の最上部に、波長が２５３．７ｎｍの帯
域を含む紫外線が透過可能な最終保護膜を形成した上
で、このＬＤＭＯＳに対して波長が２５３．７ｎｍの帯
域を含む紫外線を２０分程度照射した後に、これがオフ
状態を保持するバイアス電圧を２０分程度印加した場
合、並びに、ＬＤＭＯＳに対してこれがオフ状態を保持
するバイアス電圧を２０分程度印加した後に、波長が２
５３．７ｎｍの帯域を含む紫外線を２０分程度照射した
場合のそれぞれについて、しきい値電圧及びドレイン電
流がどのように変化するかを実験により調べた。図１５
（ａ）、（ｂ）、図１６（ａ）、（ｂ）には、その実験
結果が示されている。
【００２３】図１５（ａ）、（ｂ）に示すように、紫外
線照射を実施した後にバイアス電圧を印加した場合に
は、しきい値電圧が大きくばらつくと共に、ドレイン電
流がほぼ零近くまで大きく減少するものである。これに
対して、図１６（ａ）、（ｂ）に示すように、バイアス
電圧の印加後に紫外線照射を実施した場合には、しきい
値電圧がほぼ一定に保たれるものであり、また、ドレイ
ン電流は、バイアス電圧の印加に応じて減少した後に紫
外線照射に応じて改善されるものであり、むしろ初期値
より高いドレイン電流が流れることを見出だした。
線照射を実施した後にバイアス電圧を印加した場合に
は、しきい値電圧が大きくばらつくと共に、ドレイン電
流がほぼ零近くまで大きく減少するものである。これに
対して、図１６（ａ）、（ｂ）に示すように、バイアス
電圧の印加後に紫外線照射を実施した場合には、しきい
値電圧がほぼ一定に保たれるものであり、また、ドレイ
ン電流は、バイアス電圧の印加に応じて減少した後に紫
外線照射に応じて改善されるものであり、むしろ初期値
より高いドレイン電流が流れることを見出だした。
【００２４】さらに、上記のようにバイアス電圧の印加
後に紫外線照射を実施した場合の電流能力の改善効果を
確認するために、その後に、再度バイアス電圧を印加す
る実験を行って、しきい値電圧及びドレイン電流がどの
ように変化するかを調べた。その実験結果を示す図１７
のように、一旦、バイアス電圧の印加後に紫外線照射を
実施したときには、その後にバイアス電圧が再印加され
た場合でもしきい値電圧及びドレイン電流がほとんど変
化しないことが分かる。
後に紫外線照射を実施した場合の電流能力の改善効果を
確認するために、その後に、再度バイアス電圧を印加す
る実験を行って、しきい値電圧及びドレイン電流がどの
ように変化するかを調べた。その実験結果を示す図１７
のように、一旦、バイアス電圧の印加後に紫外線照射を
実施したときには、その後にバイアス電圧が再印加され
た場合でもしきい値電圧及びドレイン電流がほとんど変
化しないことが分かる。
【００２５】従って、請求項１１記載の半導体装置の製
造方法のように、半導体ウェハ上に形成された基本構造
の最上部に紫外線が透過可能な最終保護膜を形成する保
護膜形成工程、前記半導体装置に対して、これがオフ状
態を保持する範囲内の比較的高レベルのバイアス電圧を
印加する電圧印加工程、前記最終保護膜を通して紫外線
を照射する紫外線照射工程を順次行うようにした場合に
は、その後において、バーンイン試験などの実施により
半導体装置が長時間にわたって連続動作された場合で
も、その電流能力が経時劣化する現象を発生する恐れが
なくなるものである。
造方法のように、半導体ウェハ上に形成された基本構造
の最上部に紫外線が透過可能な最終保護膜を形成する保
護膜形成工程、前記半導体装置に対して、これがオフ状
態を保持する範囲内の比較的高レベルのバイアス電圧を
印加する電圧印加工程、前記最終保護膜を通して紫外線
を照射する紫外線照射工程を順次行うようにした場合に
は、その後において、バーンイン試験などの実施により
半導体装置が長時間にわたって連続動作された場合で
も、その電流能力が経時劣化する現象を発生する恐れが
なくなるものである。
【００２６】また、請求項１２記載の半導体装置の製造
方法のように、半導体ウェハ上に形成された基本構造の
最上部に紫外線が透過可能な最終保護膜を形成する保護
膜形成工程、前記半導体ウェハから切り出した前記半導
体装置を少なくとも前記最終保護膜側に紫外線透過可能
な部分を有するパッケージに実装する実装工程、半導体
装置に対してこれがオフ状態を保持する範囲内の比較的
高レベルのバイアス電圧を印加する電圧印加工程、前記
パッケージ及び最終保護膜を通して紫外線を照射する紫
外線照射工程を順次行うようにした場合には、その後に
おいて、半導体装置が実際に使用されるのに応じて長時
間にわたって連続動作された場合でも、その電流能力が
経時劣化する現象を発生する恐れがなくなるものであ
る。
方法のように、半導体ウェハ上に形成された基本構造の
最上部に紫外線が透過可能な最終保護膜を形成する保護
膜形成工程、前記半導体ウェハから切り出した前記半導
体装置を少なくとも前記最終保護膜側に紫外線透過可能
な部分を有するパッケージに実装する実装工程、半導体
装置に対してこれがオフ状態を保持する範囲内の比較的
高レベルのバイアス電圧を印加する電圧印加工程、前記
パッケージ及び最終保護膜を通して紫外線を照射する紫
外線照射工程を順次行うようにした場合には、その後に
おいて、半導体装置が実際に使用されるのに応じて長時
間にわたって連続動作された場合でも、その電流能力が
経時劣化する現象を発生する恐れがなくなるものであ
る。
【００２７】
【発明の実施の形態】（第１の実施の形態）以下、本発
明の第１実施例について図１を参照しながら説明する。
尚、この実施例では、本発明でいう第１導電型をＰ型、
本発明でいう第２導電型をＮ型として説明するが、この
逆でも良いことは勿論である。
明の第１実施例について図１を参照しながら説明する。
尚、この実施例では、本発明でいう第１導電型をＰ型、
本発明でいう第２導電型をＮ型として説明するが、この
逆でも良いことは勿論である。
【００２８】図１にはＰチャネル型のＬＤＭＯＳ２１
（本発明でいう半導体装置に相当）の基本構造が模式的
に示されている。この図１において、Ｎ型の単結晶シリ
コン基板２２（本発明でいう半導体基板に相当）には、
Ｐ型の不純物拡散層２３が所定深さに達するようにウェ
ル状に形成されている。この不純物拡散層２３は、ＬＤ
ＭＯＳ２１のドリフト層として機能するものであるた
め、比較的高い抵抗が必要であり、従って、その不純物
濃度は比較的低い状態とされている。
（本発明でいう半導体装置に相当）の基本構造が模式的
に示されている。この図１において、Ｎ型の単結晶シリ
コン基板２２（本発明でいう半導体基板に相当）には、
Ｐ型の不純物拡散層２３が所定深さに達するようにウェ
ル状に形成されている。この不純物拡散層２３は、ＬＤ
ＭＯＳ２１のドリフト層として機能するものであるた
め、比較的高い抵抗が必要であり、従って、その不純物
濃度は比較的低い状態とされている。
【００２９】単結晶シリコン基板２２には、不純物拡散
層２３の表面側からＮ型の不純物を二重拡散することに
よって、当該不純物拡散層２３との界面にてＰＮ接合を
構成するチャネルウェル層２４が形成されている。尚、
このチャネルウェル層２４の接合深さは、不純物拡散層
２３の接合深さより浅い状態に設定されている。
層２３の表面側からＮ型の不純物を二重拡散することに
よって、当該不純物拡散層２３との界面にてＰＮ接合を
構成するチャネルウェル層２４が形成されている。尚、
このチャネルウェル層２４の接合深さは、不純物拡散層
２３の接合深さより浅い状態に設定されている。
【００３０】上記チャネルウェル層２４内には、Ｐ型不
純物を高濃度に拡散したソース拡散層２５と、チャネル
ウェル層２４の電位固定のためにＮ型不純物を高濃度に
拡散した電位固定用拡散層２６とが設けられている。こ
の場合、チャネルウェル層２４においては、不純物拡散
層２３との間のＰＮ接合面と上記ソース拡散層２５との
間の領域２４ａにＰチャネルが形成されるものである。
純物を高濃度に拡散したソース拡散層２５と、チャネル
ウェル層２４の電位固定のためにＮ型不純物を高濃度に
拡散した電位固定用拡散層２６とが設けられている。こ
の場合、チャネルウェル層２４においては、不純物拡散
層２３との間のＰＮ接合面と上記ソース拡散層２５との
間の領域２４ａにＰチャネルが形成されるものである。
【００３１】また、不純物拡散層２３内には、Ｐ型不純
物を高濃度に拡散したドレインコンタクト層２７が形成
されており、当該不純物拡散層２３上におけるチャネル
ウェル層２４及びドレインコンタクト層２７間には、そ
れらの間の電気的絶縁を行うための絶縁分離膜としてＬ
ＯＣＯＳ酸化膜２８が形成されている。この場合、本実
施例においては、上記ＬＯＣＯＳ酸化膜２８の幅寸法Ｗ
を２０μｍ程度に設定している。
物を高濃度に拡散したドレインコンタクト層２７が形成
されており、当該不純物拡散層２３上におけるチャネル
ウェル層２４及びドレインコンタクト層２７間には、そ
れらの間の電気的絶縁を行うための絶縁分離膜としてＬ
ＯＣＯＳ酸化膜２８が形成されている。この場合、本実
施例においては、上記ＬＯＣＯＳ酸化膜２８の幅寸法Ｗ
を２０μｍ程度に設定している。
【００３２】チャネルウェル層２４における前記チャネ
ル形成領域２４ａ上には、ポリシリコンより成るゲート
電極２９がゲート酸化膜３０を介して形成されており、
このゲート電極２９は、ＬＯＣＯＳ酸化膜２８上にオー
バーラップした形態（ＬＯＣＯＳ酸化膜２８上に張り出
した形態）で形成されている。この場合、ゲート電極２
９のＬＯＣＯＳ酸化膜２８上への張り出し量（以下、こ
れをゲートオーバーラップ長と呼ぶ：図１中にＯ／Ｌで
示す）は、当該ＬＯＣＯＳ酸化膜２８の幅寸法Ｗのほぼ
１／２である約１０μｍに設定されている。
ル形成領域２４ａ上には、ポリシリコンより成るゲート
電極２９がゲート酸化膜３０を介して形成されており、
このゲート電極２９は、ＬＯＣＯＳ酸化膜２８上にオー
バーラップした形態（ＬＯＣＯＳ酸化膜２８上に張り出
した形態）で形成されている。この場合、ゲート電極２
９のＬＯＣＯＳ酸化膜２８上への張り出し量（以下、こ
れをゲートオーバーラップ長と呼ぶ：図１中にＯ／Ｌで
示す）は、当該ＬＯＣＯＳ酸化膜２８の幅寸法Ｗのほぼ
１／２である約１０μｍに設定されている。
【００３３】また、ドレインコンタクト層２７上には所
謂第１アルミより成るドレイン電極３１がオーミック接
続され、ソース拡散層２５及び電位固定用拡散層２６上
には同じく第１アルミより成るソース電極３２がオーミ
ック接続されている。さらに、ＬＯＣＯＳ酸化膜２８、
ゲート電極２９などを覆うようにして例えばシリコン酸
化膜より成る層間絶縁膜３３が形成されていると共に、
この層間絶縁膜３３、前記ドレイン電極３１及びソース
電極３２を覆うようにして例えばシリコン窒化膜より成
る最終保護膜３４が形成されている。
謂第１アルミより成るドレイン電極３１がオーミック接
続され、ソース拡散層２５及び電位固定用拡散層２６上
には同じく第１アルミより成るソース電極３２がオーミ
ック接続されている。さらに、ＬＯＣＯＳ酸化膜２８、
ゲート電極２９などを覆うようにして例えばシリコン酸
化膜より成る層間絶縁膜３３が形成されていると共に、
この層間絶縁膜３３、前記ドレイン電極３１及びソース
電極３２を覆うようにして例えばシリコン窒化膜より成
る最終保護膜３４が形成されている。
【００３４】上記した本実施例の構成によれば、以下に
述べるような作用・効果が得られることになる。即ち、
本実施例のように、ＬＤＭＯＳ２１を、そのゲート電極
２９のＬＯＣＯＳ酸化膜２８に対するオーバーラップ長
Ｏ／Ｌが当該ＬＯＣＯＳ酸化膜２８の幅寸法Ｗの１／２
となるように構成した場合（Ｗ＝２０μｍ、Ｏ／Ｌ＝１
０μｍ）、本件発明者らによる測定によれば、ドレイン
電極３１及びソース電極３２間に当該ＬＤＭＯＳ２１が
オフ状態を保持するバイアス電圧を印加したときに、そ
の電圧印加前後におけるドレイン電流の変化率は、前記
図１０に示されているように正の値を示すことが判明し
た。従って、本実施例の構成によれば、ＬＤＭＯＳ２１
がオンされた状態において、そのドレイン電流が初期値
に対して低下するという現象を発生することがなくな
り、結果的に、バーンイン試験などの長時間にわたる連
続動作が行われた後においても、その電流能力が経時劣
化する恐れがなくなるものである。
述べるような作用・効果が得られることになる。即ち、
本実施例のように、ＬＤＭＯＳ２１を、そのゲート電極
２９のＬＯＣＯＳ酸化膜２８に対するオーバーラップ長
Ｏ／Ｌが当該ＬＯＣＯＳ酸化膜２８の幅寸法Ｗの１／２
となるように構成した場合（Ｗ＝２０μｍ、Ｏ／Ｌ＝１
０μｍ）、本件発明者らによる測定によれば、ドレイン
電極３１及びソース電極３２間に当該ＬＤＭＯＳ２１が
オフ状態を保持するバイアス電圧を印加したときに、そ
の電圧印加前後におけるドレイン電流の変化率は、前記
図１０に示されているように正の値を示すことが判明し
た。従って、本実施例の構成によれば、ＬＤＭＯＳ２１
がオンされた状態において、そのドレイン電流が初期値
に対して低下するという現象を発生することがなくな
り、結果的に、バーンイン試験などの長時間にわたる連
続動作が行われた後においても、その電流能力が経時劣
化する恐れがなくなるものである。
【００３５】この場合、本件発明者らによる計算によれ
ば、上記のような構成とされたＬＤＭＯＳ２１にあって
は、これがオフ状態を保持するバイアス電圧を印加した
状態において、以下〜のような現象が起きているこ
とが判明した。
ば、上記のような構成とされたＬＤＭＯＳ２１にあって
は、これがオフ状態を保持するバイアス電圧を印加した
状態において、以下〜のような現象が起きているこ
とが判明した。
【００３６】 単結晶シリコン基板２２の表面近傍に
おける最大電界点が、前記図１１に示されているよう
に、ＬＯＣＯＳ酸化膜２８に対応した領域のほぼ中央で
発生する。
おける最大電界点が、前記図１１に示されているよう
に、ＬＯＣＯＳ酸化膜２８に対応した領域のほぼ中央で
発生する。
【００３７】 単結晶シリコン基板２の表面近傍での
ホットキャリアの発生率のピークが、前記図１２に示さ
れているように、ＬＯＣＯＳ酸化膜２８に対応した下方
領域（特にはその領域のほぼ中央）に発生する。
ホットキャリアの発生率のピークが、前記図１２に示さ
れているように、ＬＯＣＯＳ酸化膜２８に対応した下方
領域（特にはその領域のほぼ中央）に発生する。
【００３８】 単結晶シリコン基板２２の表面近傍
（特にはＬＯＣＯＳ酸化膜２８及びドレインコンタクト
層２７の下方領域に対応した表面近傍）でのホットキャ
リアの流れは、前記図１３に示すように、下方（ＬＯＣ
ＯＳ酸化膜２８とは反対側の方向）に向かう負の垂直成
分を含んだ状態になる。
（特にはＬＯＣＯＳ酸化膜２８及びドレインコンタクト
層２７の下方領域に対応した表面近傍）でのホットキャ
リアの流れは、前記図１３に示すように、下方（ＬＯＣ
ＯＳ酸化膜２８とは反対側の方向）に向かう負の垂直成
分を含んだ状態になる。
【００３９】従って、上記第１実施例のようにゲート電
極２９のＬＯＣＯＳ酸化膜２８に対するオーバーラップ
長Ｏ／Ｌが当該ＬＯＣＯＳ酸化膜２８の幅寸法Ｗの１／
２となるように構成することによって、上記〜のよ
うな現象が発生する構成を実現する必要はなく、例えば
ゲート電極２９の形状を変更することによって、〜
のような現象が得られる構成とすれば、電流能力の経時
劣化を抑制できるようになる。
極２９のＬＯＣＯＳ酸化膜２８に対するオーバーラップ
長Ｏ／Ｌが当該ＬＯＣＯＳ酸化膜２８の幅寸法Ｗの１／
２となるように構成することによって、上記〜のよ
うな現象が発生する構成を実現する必要はなく、例えば
ゲート電極２９の形状を変更することによって、〜
のような現象が得られる構成とすれば、電流能力の経時
劣化を抑制できるようになる。
【００４０】（第２の実施の形態）図２には上記第１実
施例と同様の効果を奏する本発明の第２実施例が示され
ており、以下これについて第１実施例と異なる部分のみ
説明する。
施例と同様の効果を奏する本発明の第２実施例が示され
ており、以下これについて第１実施例と異なる部分のみ
説明する。
【００４１】即ち、この第２実施例は、半導体装置とし
て所謂オフセットドレイン構造のＬＤＭＯＳ３５を構成
する場合の例であり、不純物拡散層２３′の接合深さ
を、チャネルウェル層２４の接合深さより浅いに状態に
設定したことに特徴を有する。尚、この場合において
も、ゲート電極２９のゲートオーバーラップ長Ｏ／Ｌ
は、ＬＯＣＯＳ酸化膜２８の幅寸法Ｗのほぼ１／２であ
る約１０μｍに設定されている。
て所謂オフセットドレイン構造のＬＤＭＯＳ３５を構成
する場合の例であり、不純物拡散層２３′の接合深さ
を、チャネルウェル層２４の接合深さより浅いに状態に
設定したことに特徴を有する。尚、この場合において
も、ゲート電極２９のゲートオーバーラップ長Ｏ／Ｌ
は、ＬＯＣＯＳ酸化膜２８の幅寸法Ｗのほぼ１／２であ
る約１０μｍに設定されている。
【００４２】このようなオフセットドレイン構造のＬＤ
ＭＯＳ３５にあっては、バーンイン試験の実施後におい
て電流能力が低下する現象が前記第１実施例におけるＬ
ＤＭＯＳ２１より顕著に現れるという事情があるため、
ゲート電極２９のゲートオーバーラップ長Ｏ／Ｌを上記
のように設定することに伴う電流能力の経時劣化抑制機
能をさらに効果的に発揮できるようになる。
ＭＯＳ３５にあっては、バーンイン試験の実施後におい
て電流能力が低下する現象が前記第１実施例におけるＬ
ＤＭＯＳ２１より顕著に現れるという事情があるため、
ゲート電極２９のゲートオーバーラップ長Ｏ／Ｌを上記
のように設定することに伴う電流能力の経時劣化抑制機
能をさらに効果的に発揮できるようになる。
【００４３】（第３の実施の形態）図３には前記第１実
施例と同様の効果を奏する本発明の第３実施例が示され
ており、以下これについて説明する。
施例と同様の効果を奏する本発明の第３実施例が示され
ており、以下これについて説明する。
【００４４】即ち、この第３実施例は、同一の半導体基
板上に、半導体装置として相補型（ＣＭＯＳ構造）のＬ
ＤＭＯＳ３６、３７を構成する場合の例である。この場
合、Ｐチャネル型のＬＤＭＯＳ３６にあっては、第１実
施例と同様に、本発明でいう第１導電型がＰ型、第２導
電型がＮ型となるが、Ｎチャネル型のＬＤＭＯＳ３７に
あっては、本発明でいう第１導電型がＮ型、第２導電型
をＰ型になるものである。
板上に、半導体装置として相補型（ＣＭＯＳ構造）のＬ
ＤＭＯＳ３６、３７を構成する場合の例である。この場
合、Ｐチャネル型のＬＤＭＯＳ３６にあっては、第１実
施例と同様に、本発明でいう第１導電型がＰ型、第２導
電型がＮ型となるが、Ｎチャネル型のＬＤＭＯＳ３７に
あっては、本発明でいう第１導電型がＮ型、第２導電型
をＰ型になるものである。
【００４５】模式的な断面構造を示す図３において、Ｐ
型の単結晶シリコン基板３８（本発明でいう半導体基板
に相当）には、Ｎ型の不純物拡散層３９及び４０が所定
深さに達するように形成されており、単結晶シリコン基
板３８上における不純物拡散層３９及び４０間の位置に
は、それらの間を電気的に分離絶縁するための素子分離
膜としてＬＯＣＯＳ酸化膜４１が形成されている。尚、
一方の不純物拡散層４０は、ＬＤＭＯＳ３７のドリフト
層として機能するものであるが、他方の不純物拡散層３
９は、ＬＤＭＯＳ３６の形成領域として機能するもので
あり、この不純物拡散層３９中には、ＬＤＭＯＳ３６の
ドリフト層として機能するＰ型の不純物拡散層４２が形
成されている。
型の単結晶シリコン基板３８（本発明でいう半導体基板
に相当）には、Ｎ型の不純物拡散層３９及び４０が所定
深さに達するように形成されており、単結晶シリコン基
板３８上における不純物拡散層３９及び４０間の位置に
は、それらの間を電気的に分離絶縁するための素子分離
膜としてＬＯＣＯＳ酸化膜４１が形成されている。尚、
一方の不純物拡散層４０は、ＬＤＭＯＳ３７のドリフト
層として機能するものであるが、他方の不純物拡散層３
９は、ＬＤＭＯＳ３６の形成領域として機能するもので
あり、この不純物拡散層３９中には、ＬＤＭＯＳ３６の
ドリフト層として機能するＰ型の不純物拡散層４２が形
成されている。
【００４６】単結晶シリコン基板３８には、不純物拡散
層４２の表面側からＮ型の不純物を二重拡散することに
よって、当該不純物拡散層４２との界面にてＰＮ接合を
構成するチャネルウェル層４３が形成されると共に、不
純物拡散層４０の表面側からＰ型の不純物を二重拡散す
ることによって、当該不純物拡散層４０との界面にてＰ
Ｎ接合を構成するチャネルウェル層４４が形成される。
この場合、チャネルウェル層４３の接合深さは、不純物
拡散層４２の接合深さより深い状態に設定され、チャネ
ルウェル層４４の接合深さは、不純物拡散層４０の接合
深さより浅い状態に設定される。
層４２の表面側からＮ型の不純物を二重拡散することに
よって、当該不純物拡散層４２との界面にてＰＮ接合を
構成するチャネルウェル層４３が形成されると共に、不
純物拡散層４０の表面側からＰ型の不純物を二重拡散す
ることによって、当該不純物拡散層４０との界面にてＰ
Ｎ接合を構成するチャネルウェル層４４が形成される。
この場合、チャネルウェル層４３の接合深さは、不純物
拡散層４２の接合深さより深い状態に設定され、チャネ
ルウェル層４４の接合深さは、不純物拡散層４０の接合
深さより浅い状態に設定される。
【００４７】一方のチャネルウェル層４３内には、Ｐ型
不純物を高濃度に拡散したソース拡散層４５と、チャネ
ルウェル層４３の電位固定のためにＮ型不純物を高濃度
に拡散した電位固定用拡散層４６とが設けられている。
また、他方のチャネルウェル層４４内には、Ｎ型不純物
を高濃度に拡散したソース拡散層４７と、チャネルウェ
ル層４４の電位固定のためにＰ型不純物を高濃度に拡散
した電位固定用拡散層４８とが設けられている。この場
合、チャネルウェル層４３においては、不純物拡散層４
２との間のＰＮ接合面と上記ソース拡散層４５との間の
領域４３ａにＰチャネルが形成され、チャネルウェル層
４４においては、不純物拡散層４０との間のＰＮ接合面
と上記ソース拡散層４７との間の領域４４ａにＮチャネ
ルが形成されるものである。
不純物を高濃度に拡散したソース拡散層４５と、チャネ
ルウェル層４３の電位固定のためにＮ型不純物を高濃度
に拡散した電位固定用拡散層４６とが設けられている。
また、他方のチャネルウェル層４４内には、Ｎ型不純物
を高濃度に拡散したソース拡散層４７と、チャネルウェ
ル層４４の電位固定のためにＰ型不純物を高濃度に拡散
した電位固定用拡散層４８とが設けられている。この場
合、チャネルウェル層４３においては、不純物拡散層４
２との間のＰＮ接合面と上記ソース拡散層４５との間の
領域４３ａにＰチャネルが形成され、チャネルウェル層
４４においては、不純物拡散層４０との間のＰＮ接合面
と上記ソース拡散層４７との間の領域４４ａにＮチャネ
ルが形成されるものである。
【００４８】不純物拡散層４２内には、Ｐ型不純物を高
濃度に拡散したドレインコンタクト層４９が形成されて
おり、当該不純物拡散層４２上におけるチャネルウェル
層４３及びドレインコンタクト層４９間には、それらの
間の電気的絶縁を行うための絶縁分離膜としてＬＯＣＯ
Ｓ酸化膜５０が形成されている。また、不純物拡散層４
０内には、Ｎ型不純物を高濃度に拡散したドレインコン
タクト層５１が形成されており、当該不純物拡散層４０
上におけるチャネルウェル層４４及びドレインコンタク
ト層５１間には、それらの間の電気的絶縁を行うための
絶縁分離膜としてＬＯＣＯＳ酸化膜５２が形成されてい
る。この場合、本実施例においても、上記ＬＯＣＯＳ酸
化膜５０、５２の各幅寸法Ｗを２０μｍ程度に設定して
いる。
濃度に拡散したドレインコンタクト層４９が形成されて
おり、当該不純物拡散層４２上におけるチャネルウェル
層４３及びドレインコンタクト層４９間には、それらの
間の電気的絶縁を行うための絶縁分離膜としてＬＯＣＯ
Ｓ酸化膜５０が形成されている。また、不純物拡散層４
０内には、Ｎ型不純物を高濃度に拡散したドレインコン
タクト層５１が形成されており、当該不純物拡散層４０
上におけるチャネルウェル層４４及びドレインコンタク
ト層５１間には、それらの間の電気的絶縁を行うための
絶縁分離膜としてＬＯＣＯＳ酸化膜５２が形成されてい
る。この場合、本実施例においても、上記ＬＯＣＯＳ酸
化膜５０、５２の各幅寸法Ｗを２０μｍ程度に設定して
いる。
【００４９】チャネルウェル層４３における前記チャネ
ル形成領域４３ａ上には、ポリシリコンより成るゲート
電極５３がゲート酸化膜５４を介して形成されており、
このゲート電極５３は、ＬＯＣＯＳ酸化膜５０上にオー
バーラップした形態で形成されている。また、チャネル
ウェル層４４における前記チャネル形成領域４４ａ上に
は、ポリシリコンより成るゲート電極５５が前記ゲート
酸化膜５４を介して形成されており、このゲート電極５
５は、ＬＯＣＯＳ酸化膜５２上にオーバーラップした形
態で形成されている。この場合、ゲート電極５３及び５
５のゲートオーバーラップ長Ｏ／Ｌは、それぞれに対応
したＬＯＣＯＳ酸化膜５０及び５２の各幅寸法Ｗのほぼ
１／２である約１０μｍに設定されている。
ル形成領域４３ａ上には、ポリシリコンより成るゲート
電極５３がゲート酸化膜５４を介して形成されており、
このゲート電極５３は、ＬＯＣＯＳ酸化膜５０上にオー
バーラップした形態で形成されている。また、チャネル
ウェル層４４における前記チャネル形成領域４４ａ上に
は、ポリシリコンより成るゲート電極５５が前記ゲート
酸化膜５４を介して形成されており、このゲート電極５
５は、ＬＯＣＯＳ酸化膜５２上にオーバーラップした形
態で形成されている。この場合、ゲート電極５３及び５
５のゲートオーバーラップ長Ｏ／Ｌは、それぞれに対応
したＬＯＣＯＳ酸化膜５０及び５２の各幅寸法Ｗのほぼ
１／２である約１０μｍに設定されている。
【００５０】ドレインコンタクト層４９及び５１上に
は、それぞれドレイン電極５６及び５７がオーミック接
続され、ソース拡散層４５及び電位固定用拡散層４６上
にはソース電極５８がオーミック接続され、ソース拡散
層４７及び電位固定用拡散層４８上にはソース電極５９
がオーミック接続されている。さらに、ＬＯＣＯＳ酸化
膜４１、５０、５２、ゲート電極５３、５５などを覆う
ようにして例えばシリコン酸化膜より成る層間絶縁膜６
０が形成されていると共に、この層間絶縁膜６０、前記
ドレイン電極５６、５７及びソース電極５８、５９を覆
うようにして例えばシリコン窒化膜より成る最終保護膜
６１が形成されている。
は、それぞれドレイン電極５６及び５７がオーミック接
続され、ソース拡散層４５及び電位固定用拡散層４６上
にはソース電極５８がオーミック接続され、ソース拡散
層４７及び電位固定用拡散層４８上にはソース電極５９
がオーミック接続されている。さらに、ＬＯＣＯＳ酸化
膜４１、５０、５２、ゲート電極５３、５５などを覆う
ようにして例えばシリコン酸化膜より成る層間絶縁膜６
０が形成されていると共に、この層間絶縁膜６０、前記
ドレイン電極５６、５７及びソース電極５８、５９を覆
うようにして例えばシリコン窒化膜より成る最終保護膜
６１が形成されている。
【００５１】このような構成とした本実施例において
も、ゲート電極５３及び５５のＬＯＣＯＳ酸化膜５０及
び５２に対する各オーバーラップ長Ｏ／Ｌが、それぞれ
に対応するＬＯＣＯＳ酸化膜５０及び５２の幅寸法Ｗの
１／２となるように構成されているから、前記第１実施
例と同様の効果を奏するものである。
も、ゲート電極５３及び５５のＬＯＣＯＳ酸化膜５０及
び５２に対する各オーバーラップ長Ｏ／Ｌが、それぞれ
に対応するＬＯＣＯＳ酸化膜５０及び５２の幅寸法Ｗの
１／２となるように構成されているから、前記第１実施
例と同様の効果を奏するものである。
【００５２】（第４の実施の形態）図４には前記第１実
施例と同様の効果を奏する本発明の第４実施例が示され
ており、以下これについて第１実施例と異なる部分のみ
説明する。
施例と同様の効果を奏する本発明の第４実施例が示され
ており、以下これについて第１実施例と異なる部分のみ
説明する。
【００５３】即ち、この第４実施例は、半導体装置とし
てＳＯＩ構造のＬＤＭＯＳ６２を構成する場合の例であ
る。模式的な断面構造を示す図４において、ＳＯＩ基板
６３（本発明でいう半導体基板に相当）は、例えば単結
晶シリコンより成る支持基板６４上に、シリコン酸化膜
より成る絶縁膜６５を介してＮ型の単結晶シリコン層６
６（本発明でいう半導体層に相当）を形成した構造とな
っている。上記単結晶シリコン層６６には、周知の絶縁
分離トレンチ６７ａ及びＬＯＣＯＳ酸化膜６７ｂにより
他の素子形成領域から分離された状態の島状領域が形成
されており、各島状領域に、Ｐ型の不純物拡散層６８が
所定深さに達するように形成されている。単結晶シリコ
ン層６６には、不純物拡散層６８の表面側からＮ型の不
純物を二重拡散することによって、当該不純物拡散層６
８との界面にてＰＮ接合を構成するチャネルウェル層６
９が形成されている。尚、このチャネルウェル層６９の
接合深さは、前記絶縁膜６５に達する状態に設定されて
いる。また、本実施例では、上記支持基板６４の裏面に
当該支持基板６４の電位を任意レベルに固定するための
裏面電極７０を形成している。
てＳＯＩ構造のＬＤＭＯＳ６２を構成する場合の例であ
る。模式的な断面構造を示す図４において、ＳＯＩ基板
６３（本発明でいう半導体基板に相当）は、例えば単結
晶シリコンより成る支持基板６４上に、シリコン酸化膜
より成る絶縁膜６５を介してＮ型の単結晶シリコン層６
６（本発明でいう半導体層に相当）を形成した構造とな
っている。上記単結晶シリコン層６６には、周知の絶縁
分離トレンチ６７ａ及びＬＯＣＯＳ酸化膜６７ｂにより
他の素子形成領域から分離された状態の島状領域が形成
されており、各島状領域に、Ｐ型の不純物拡散層６８が
所定深さに達するように形成されている。単結晶シリコ
ン層６６には、不純物拡散層６８の表面側からＮ型の不
純物を二重拡散することによって、当該不純物拡散層６
８との界面にてＰＮ接合を構成するチャネルウェル層６
９が形成されている。尚、このチャネルウェル層６９の
接合深さは、前記絶縁膜６５に達する状態に設定されて
いる。また、本実施例では、上記支持基板６４の裏面に
当該支持基板６４の電位を任意レベルに固定するための
裏面電極７０を形成している。
【００５４】上記チャネルウェル層６９には、第１実施
例と同様のソース拡散層２５及び電位固定用拡散層２６
が設けられるものであり、この他、第１実施例と同様
に、不純物拡散層６８にはドレインコンタクト層２７が
設けられると共に、ＬＯＣＯＳ酸化膜２８、ゲート電極
２９、ドレイン電極３１、ソース電極３２などが設けら
れる。
例と同様のソース拡散層２５及び電位固定用拡散層２６
が設けられるものであり、この他、第１実施例と同様
に、不純物拡散層６８にはドレインコンタクト層２７が
設けられると共に、ＬＯＣＯＳ酸化膜２８、ゲート電極
２９、ドレイン電極３１、ソース電極３２などが設けら
れる。
【００５５】このような構成とした本実施例において
も、第１実施例と同様構成のゲート電極２９を設けるよ
うにしているから、当該第１実施例と同様に効果を奏す
るものであり、特に、本実施例では、支持基板６４の電
位を任意レベルに固定する裏面電極７０が設けられてい
るから、絶縁膜６５側からの空乏層の広がりを制御でき
るようになって、ドリフト電流の増大に寄与可能とな
る。
も、第１実施例と同様構成のゲート電極２９を設けるよ
うにしているから、当該第１実施例と同様に効果を奏す
るものであり、特に、本実施例では、支持基板６４の電
位を任意レベルに固定する裏面電極７０が設けられてい
るから、絶縁膜６５側からの空乏層の広がりを制御でき
るようになって、ドリフト電流の増大に寄与可能とな
る。
【００５６】（第５の実施の形態）図５には本発明の５
実施例が示されており、以下これについて説明する。即
ち、この第５実施例は、スイッチング機能を備えた半導
体装置の製造方法を示すものであるが、製造対象の半導
体装置としては、前記第１実施例で述べたようなＬＤＭ
ＯＳに限られるものではなく、ＤＭＯＳ（Double-diffu
sed MOS ：縦型二重拡散ＭＯＳＦＥＴ）やその他の半導
体スイッチング素子に広く適用できるものである。
実施例が示されており、以下これについて説明する。即
ち、この第５実施例は、スイッチング機能を備えた半導
体装置の製造方法を示すものであるが、製造対象の半導
体装置としては、前記第１実施例で述べたようなＬＤＭ
ＯＳに限られるものではなく、ＤＭＯＳ（Double-diffu
sed MOS ：縦型二重拡散ＭＯＳＦＥＴ）やその他の半導
体スイッチング素子に広く適用できるものである。
【００５７】図５において、前工程では、半導体ウェハ
上に半導体装置の基本構造を形成する工程Ｓ１を行った
後に、その基本構造の最上部に紫外線が透過可能な最終
保護膜（例えばシリコン窒化膜）を形成する保護膜形成
工程Ｓ２を行い、さらに、上記半導体ウェハの裏面を平
坦化するなどの裏面処理工程Ｓ３を行う。この後には、
上記半導体装置に対して、これがオフ状態を保持する範
囲内の比較的高レベルのバイアス電圧を印加するバイア
ス電圧印加工程Ｓ４を例えば１０分〜２０分程度以上実
行した後に、上記最終保護膜を通して波長が２５３．７
ｎｍの帯域を含む紫外線を例えば１０分〜２０分程度以
上照射する紫外線照射工程Ｓ５を実行し、この後に半導
体ウェハの検査を行うと共に当該半導体ウェハを所定の
チップ形状に分割する工程Ｓ６を実行する。
上に半導体装置の基本構造を形成する工程Ｓ１を行った
後に、その基本構造の最上部に紫外線が透過可能な最終
保護膜（例えばシリコン窒化膜）を形成する保護膜形成
工程Ｓ２を行い、さらに、上記半導体ウェハの裏面を平
坦化するなどの裏面処理工程Ｓ３を行う。この後には、
上記半導体装置に対して、これがオフ状態を保持する範
囲内の比較的高レベルのバイアス電圧を印加するバイア
ス電圧印加工程Ｓ４を例えば１０分〜２０分程度以上実
行した後に、上記最終保護膜を通して波長が２５３．７
ｎｍの帯域を含む紫外線を例えば１０分〜２０分程度以
上照射する紫外線照射工程Ｓ５を実行し、この後に半導
体ウェハの検査を行うと共に当該半導体ウェハを所定の
チップ形状に分割する工程Ｓ６を実行する。
【００５８】そして、後工程では、半導体ウェハから切
り出された半導体チップを例えばリードフレームを利用
して組み立てる工程及びパッケージング工程を含む実装
工程Ｓ７、バーンイン試験Ｓ８、チップ検査Ｓ９を実行
する。
り出された半導体チップを例えばリードフレームを利用
して組み立てる工程及びパッケージング工程を含む実装
工程Ｓ７、バーンイン試験Ｓ８、チップ検査Ｓ９を実行
する。
【００５９】（課題を解決するための手段）の項でも述
べたように、本件発明者らは、一例として、Ｐチャネル
型のＬＤＭＯＳの製造工程において、そのＬＤＭＯＳの
基本構造の最上部に、波長が２５３．７ｎｍの帯域を含
む紫外線が透過可能な最終保護膜を形成した状態とした
上で、このＬＤＭＯＳに対して波長が２５３．７ｎｍの
帯域を含む紫外線を２０分程度照射した後に、これがオ
フ状態を保持するバイアス電圧を２０分程度印加した場
合、並びに、ＬＤＭＯＳに対してこれがオフ状態を保持
するバイアス電圧を２０分程度印加した後に、波長が２
５３．７ｎｍの帯域を含む紫外線を２０分程度照射した
場合のそれぞれについて、しきい値電圧及びドレイン電
流がどのように変化するかを実験により調べ、図１５
（ａ）、（ｂ）、図１６（ａ）、（ｂ）に示すような実
験結果を得た。
べたように、本件発明者らは、一例として、Ｐチャネル
型のＬＤＭＯＳの製造工程において、そのＬＤＭＯＳの
基本構造の最上部に、波長が２５３．７ｎｍの帯域を含
む紫外線が透過可能な最終保護膜を形成した状態とした
上で、このＬＤＭＯＳに対して波長が２５３．７ｎｍの
帯域を含む紫外線を２０分程度照射した後に、これがオ
フ状態を保持するバイアス電圧を２０分程度印加した場
合、並びに、ＬＤＭＯＳに対してこれがオフ状態を保持
するバイアス電圧を２０分程度印加した後に、波長が２
５３．７ｎｍの帯域を含む紫外線を２０分程度照射した
場合のそれぞれについて、しきい値電圧及びドレイン電
流がどのように変化するかを実験により調べ、図１５
（ａ）、（ｂ）、図１６（ａ）、（ｂ）に示すような実
験結果を得た。
【００６０】図１５（ａ）、（ｂ）に示すように、紫外
線照射を実施した後にバイアス電圧を印加した場合に
は、しきい値電圧が大きくばらつくと共に、ドレイン電
流がほぼ零近くまで大きく減少するものである。これに
対して、図１６（ａ）、（ｂ）に示すように、バイアス
電圧の印加後に紫外線照射を実施した場合には、しきい
値電圧がほぼ一定に保たれるものであり、また、ドレイ
ン電流は、バイアス電圧の印加に応じて減少した後に紫
外線照射に応じて改善されるものであり、むしろ初期値
より高いドレイン電流が流れるものである。
線照射を実施した後にバイアス電圧を印加した場合に
は、しきい値電圧が大きくばらつくと共に、ドレイン電
流がほぼ零近くまで大きく減少するものである。これに
対して、図１６（ａ）、（ｂ）に示すように、バイアス
電圧の印加後に紫外線照射を実施した場合には、しきい
値電圧がほぼ一定に保たれるものであり、また、ドレイ
ン電流は、バイアス電圧の印加に応じて減少した後に紫
外線照射に応じて改善されるものであり、むしろ初期値
より高いドレイン電流が流れるものである。
【００６１】さらに、上記のようにバイアス電圧の印加
後に紫外線照射を実施した場合の電流能力の改善効果を
確認するために、その後に、再度バイアス電圧を印加す
る実験を行って、しきい値電圧及びドレイン電流がどの
ように変化するかを調べ、図１７に示すような実験結果
を得た。これにより、一旦、バイアス電圧の印加後に紫
外線照射を実施した後には、バイアス電圧が印加された
場合でもしきい値電圧及びドレイン電流がほとんど変化
しないことが分かった。
後に紫外線照射を実施した場合の電流能力の改善効果を
確認するために、その後に、再度バイアス電圧を印加す
る実験を行って、しきい値電圧及びドレイン電流がどの
ように変化するかを調べ、図１７に示すような実験結果
を得た。これにより、一旦、バイアス電圧の印加後に紫
外線照射を実施した後には、バイアス電圧が印加された
場合でもしきい値電圧及びドレイン電流がほとんど変化
しないことが分かった。
【００６２】従って、上記した本実施例による半導体装
置の製造方法のように、半導体ウェハ上に形成された半
導体装置の基本構造の最上部に紫外線が透過可能な最終
保護膜を形成した後に、その半導体装置に対して、これ
がオフ状態を保持する範囲内の比較的高レベルのバイア
ス電圧を印加した後に、上記最終保護膜を通して波長が
２５３．７ｎｍの帯域を含む紫外線を照射した場合に
は、その後において、前記前工程（Ｓ１〜Ｓ６）及び後
工程（Ｓ７〜Ｓ９）を経て得られた半導体装置が、バー
ンイン試験などの実施により長時間にわたって連続動作
された場合でも、その電流能力が経時劣化する現象を発
生する恐れがなくなるものである。
置の製造方法のように、半導体ウェハ上に形成された半
導体装置の基本構造の最上部に紫外線が透過可能な最終
保護膜を形成した後に、その半導体装置に対して、これ
がオフ状態を保持する範囲内の比較的高レベルのバイア
ス電圧を印加した後に、上記最終保護膜を通して波長が
２５３．７ｎｍの帯域を含む紫外線を照射した場合に
は、その後において、前記前工程（Ｓ１〜Ｓ６）及び後
工程（Ｓ７〜Ｓ９）を経て得られた半導体装置が、バー
ンイン試験などの実施により長時間にわたって連続動作
された場合でも、その電流能力が経時劣化する現象を発
生する恐れがなくなるものである。
【００６３】（第６の実施の形態）図６には本発明の６
実施例が示されており、以下これについて前記第５実施
例とことなる部分のみ説明する。即ち、この第６実施例
は、スイッチング機能を備えた半導体装置の他の製造方
法を示すものであるが、この実施例においても、製造対
象の半導体装置としては、ＬＤＭＯＳやＤＭＯＳ、或い
はその他の半導体スイッチング素子に広く適用できるも
のである。
実施例が示されており、以下これについて前記第５実施
例とことなる部分のみ説明する。即ち、この第６実施例
は、スイッチング機能を備えた半導体装置の他の製造方
法を示すものであるが、この実施例においても、製造対
象の半導体装置としては、ＬＤＭＯＳやＤＭＯＳ、或い
はその他の半導体スイッチング素子に広く適用できるも
のである。
【００６４】図６において、前工程では、半導体ウェハ
上に半導体装置の基本構造を形成する工程Ｓ１、その基
本構造の最上部に紫外線が透過可能な最終保護膜を形成
する保護膜形成工程Ｓ２、上記半導体ウェハの裏面を平
坦化するなどの裏面処理工程Ｓ３を行った後に、半導体
ウェハの検査を行うと共に当該半導体ウェハを所定のチ
ップ形状に分割する工程Ｓ６を実行する。
上に半導体装置の基本構造を形成する工程Ｓ１、その基
本構造の最上部に紫外線が透過可能な最終保護膜を形成
する保護膜形成工程Ｓ２、上記半導体ウェハの裏面を平
坦化するなどの裏面処理工程Ｓ３を行った後に、半導体
ウェハの検査を行うと共に当該半導体ウェハを所定のチ
ップ形状に分割する工程Ｓ６を実行する。
【００６５】そして、後工程では、半導体ウェハから切
り出された半導体チップを例えばリードフレームを利用
して組み立てる組立工程Ｓ１０、少なくとも前記最終保
護膜側に紫外線透過可能な部分を有するパッケージに実
装するパッケージング工程Ｓ１１を順次実行した後に、
上記半導体装置に対して、これがオフ状態を保持する範
囲内の比較的高レベルのバイアス電圧を印加するバイア
ス電圧印加工程Ｓ４′を例えば１０分〜２０分程度以上
実行し、この後に、上記パッケージ及び最終保護膜を通
して波長が２５３．７ｎｍの帯域を含む紫外線を照射す
る紫外線照射工程Ｓ５′を実行する。さらに、この後
に、バーンイン試験Ｓ８、チップ検査Ｓ９を実行する。
り出された半導体チップを例えばリードフレームを利用
して組み立てる組立工程Ｓ１０、少なくとも前記最終保
護膜側に紫外線透過可能な部分を有するパッケージに実
装するパッケージング工程Ｓ１１を順次実行した後に、
上記半導体装置に対して、これがオフ状態を保持する範
囲内の比較的高レベルのバイアス電圧を印加するバイア
ス電圧印加工程Ｓ４′を例えば１０分〜２０分程度以上
実行し、この後に、上記パッケージ及び最終保護膜を通
して波長が２５３．７ｎｍの帯域を含む紫外線を照射す
る紫外線照射工程Ｓ５′を実行する。さらに、この後
に、バーンイン試験Ｓ８、チップ検査Ｓ９を実行する。
【００６６】このような製造方法によっても、完成状態
の半導体装置に対して一旦バイアス電圧を印加した後に
紫外線照射を実施するようになっているから、前記第５
実施例の製造方法を採用した場合と同様に、その後にお
いて半導体装置に対してバイアス電圧が印加された場合
でも、しきい値電圧及びドレイン電流がほとんど変化し
なくなるものである。この結果、半導体装置が実際に使
用されるのに応じて長時間にわたって連続動作された場
合でも、その電流能力が経時劣化する現象を発生する恐
れがなくなるものである。
の半導体装置に対して一旦バイアス電圧を印加した後に
紫外線照射を実施するようになっているから、前記第５
実施例の製造方法を採用した場合と同様に、その後にお
いて半導体装置に対してバイアス電圧が印加された場合
でも、しきい値電圧及びドレイン電流がほとんど変化し
なくなるものである。この結果、半導体装置が実際に使
用されるのに応じて長時間にわたって連続動作された場
合でも、その電流能力が経時劣化する現象を発生する恐
れがなくなるものである。
【００６７】（その他の実施の形態）尚、本発明は上記
した各実施例に限定されるものではなく、次のような変
形または拡張が可能である。
した各実施例に限定されるものではなく、次のような変
形または拡張が可能である。
【００６８】第１、第２、第３及び第４の各実施例にお
いて、Ｐチャネル型のＬＤＭＯＳ２１、３５、３６、６
２の各部の導電型を逆にすることによって、Ｎチャネル
型のＬＤＭＯＳを形成する構成としても良い。但し、Ｃ
ＭＯＳ構造を採用した第３実施例においては、Ｎチャネ
ル型のＬＤＭＯＳ３７の各部の導電型を逆にすることに
よって、Ｐチャネル型のＬＤＭＯＳを形成する必要があ
る。また、絶縁分離膜（各実施例では、ＬＯＣＯＳ酸化
膜）の一部を、ゲート酸化膜として利用した所謂フィー
ルドＭＯＳに適用することも可能である。
いて、Ｐチャネル型のＬＤＭＯＳ２１、３５、３６、６
２の各部の導電型を逆にすることによって、Ｎチャネル
型のＬＤＭＯＳを形成する構成としても良い。但し、Ｃ
ＭＯＳ構造を採用した第３実施例においては、Ｎチャネ
ル型のＬＤＭＯＳ３７の各部の導電型を逆にすることに
よって、Ｐチャネル型のＬＤＭＯＳを形成する必要があ
る。また、絶縁分離膜（各実施例では、ＬＯＣＯＳ酸化
膜）の一部を、ゲート酸化膜として利用した所謂フィー
ルドＭＯＳに適用することも可能である。
【図１】本発明の第１実施例を示す模式的縦断面図
【図２】本発明の第２実施例を示す図１相当図
【図３】本発明の第３実施例を示す図１相当図
【図４】本発明の第４実施例を示す図１相当図
【図５】本発明の第５実施例を示す概略的な工程図
【図６】本発明の第６実施例を示す図６相当図
【図７】従来構成を説明するための要部の模式的断面図
【図８】ゲート電極のゲートオーバーラップ長とレイン
耐圧並びにドレイン電流との各関係を示す特性図
耐圧並びにドレイン電流との各関係を示す特性図
【図９】バイアス電圧の印加前後におけるドレイン電流
及びしきい値電圧の変化特性図
及びしきい値電圧の変化特性図
【図１０】ゲートオーバーラップ長とバイアス電圧の印
加前後におけるドレイン電流の変化率との関係を示す特
性図
加前後におけるドレイン電流の変化率との関係を示す特
性図
【図１１】バイアス電圧印加状態での電界強度分布を示
す特性図
す特性図
【図１２】バイアス電圧印加状態でのホットキャリア分
布を示す特性図
布を示す特性図
【図１３】バイアス電圧印加状態でのホットキャリアの
流れを示す特性図
流れを示す特性図
【図１４】バイアス電圧印加状態での半導体基板の表面
近傍におけるホットキャリアの流れの垂直成分の大きさ
を示す特性図
近傍におけるホットキャリアの流れの垂直成分の大きさ
を示す特性図
【図１５】紫外線照射した後にバイアス電圧を印加した
場合におけるしきい値電圧及びドレイン電流の変化特性
図
場合におけるしきい値電圧及びドレイン電流の変化特性
図
【図１６】バイアス電圧を印加した後に紫外線照射した
場合におけるしきい値電圧及びドレイン電流の変化特性
図
場合におけるしきい値電圧及びドレイン電流の変化特性
図
【図１７】バイアス電圧を印加した後に紫外線照射し、
さらにバイアス電圧を印加した場合におけるしきい値電
圧及びドレイン電流の変化特性図
さらにバイアス電圧を印加した場合におけるしきい値電
圧及びドレイン電流の変化特性図
２１はＬＤＭＯＳ（半導体装置）、２２は単結晶シリコ
ン基板（半導体基板）、２３、２３′は不純物拡散層、
２４はチャネルウェル層、２５はソース拡散層、２６は
電位固定用拡散層、２７はドレインコンタクト層、２８
はＬＯＣＯＳ酸化膜（絶縁分離膜）、２９はゲート電
極、３０はゲート酸化膜、３１はドレイン電極、３２は
ソース電極、３４は最終保護膜、３５はＬＤＭＯＳ（半
導体装置）、３７、３８はＬＤＭＯＳ（半導体装置）、
４０、４２は不純物拡散層、４３、４４はチャネルウェ
ル層、４５はソース拡散層、４６は電位固定用拡散層、
４７はソース拡散層、４８は電位固定用拡散層、４９は
ドレインコンタクト層、５０はＬＯＣＯＳ酸化膜（絶縁
分離膜）、５１はドレインコンタクト層、５２はＬＯＣ
ＯＳ酸化膜（絶縁分離膜）、５３はゲート電極、５４は
ゲート酸化膜、５５はゲート電極、５６、５７はドレイ
ン電極、５８、５９はソース電極、６１は最終保護膜、
６２はＬＤＭＯＳ（半導体装置）、６３はＳＯＩ基板
（半導体基板）、６４は支持基板、６５は絶縁膜、６６
は単結晶シリコン層６６（半導体層）、６８は不純物拡
散層、６９はチャネルウェル層、７０は裏面電極を示
す。
ン基板（半導体基板）、２３、２３′は不純物拡散層、
２４はチャネルウェル層、２５はソース拡散層、２６は
電位固定用拡散層、２７はドレインコンタクト層、２８
はＬＯＣＯＳ酸化膜（絶縁分離膜）、２９はゲート電
極、３０はゲート酸化膜、３１はドレイン電極、３２は
ソース電極、３４は最終保護膜、３５はＬＤＭＯＳ（半
導体装置）、３７、３８はＬＤＭＯＳ（半導体装置）、
４０、４２は不純物拡散層、４３、４４はチャネルウェ
ル層、４５はソース拡散層、４６は電位固定用拡散層、
４７はソース拡散層、４８は電位固定用拡散層、４９は
ドレインコンタクト層、５０はＬＯＣＯＳ酸化膜（絶縁
分離膜）、５１はドレインコンタクト層、５２はＬＯＣ
ＯＳ酸化膜（絶縁分離膜）、５３はゲート電極、５４は
ゲート酸化膜、５５はゲート電極、５６、５７はドレイ
ン電極、５８、５９はソース電極、６１は最終保護膜、
６２はＬＤＭＯＳ（半導体装置）、６３はＳＯＩ基板
（半導体基板）、６４は支持基板、６５は絶縁膜、６６
は単結晶シリコン層６６（半導体層）、６８は不純物拡
散層、６９はチャネルウェル層、７０は裏面電極を示
す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野田 邦広 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 森下 真次 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 山本 浩樹 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F040 DA05 DB03 DC01 EB01 EB02 EB12 EC07 EC19 ED09 EF18 EH02 EK01 EL06 EM01 5F048 AA08 AC03 BA01 BA09 BB01 BB05 BC03 BC07 BE02 BF02 BF18 BG12
Claims (14)
- 【請求項１】 半導体基板（２２、６３）上に所定深さ
に達するように形成された第１導電型の不純物拡散層
（２３、２３′、４０、４２、６８）と、 前記半導体基板（２２、６３）に前記不純物拡散層（２
３、２３′、４０、４２、６８）との界面にてＰＮ接合
を構成するように形成された第２導電型のチャネルウェ
ル層（２４、４３、４４、６９）と、 このチャネルウェル層（２４、４３、４４、６９）内に
第１導電型の不純物を高濃度に拡散して形成されたソー
ス拡散層（２５、４５、４７）と、 前記不純物拡散層（２３、２３′、４０、４２、６８）
内に第１導電型の不純物を高濃度に拡散して形成された
ドレインコンタクト層（２７、４９、５１）と、 前記不純物拡散層（２３、２３′、４０、４２、６８）
上における前記チャネルウェル層（２４、４３、４４、
６９）及びドレインコンタクト層（２７、４９、５１）
との間に形成された絶縁分離膜（２８、５０、５２）
と、 前記チャネルウェル層（２４、４３、４４、６９）にお
けるチャネル形成領域上にゲート酸化膜（３０、５４）
を介して配置される共に、前記絶縁分離膜（２８、５
０、５２）上の位置まで張り出した形態で形成されたゲ
ート電極（２９、５４、５５）とを備え、 前記ゲート電極（２９、５４、５５）は、ソース及びド
レイン間に所定のバイアス電圧が印加され且つソース電
位及びゲート電位が等電位にある状態において、前記ソ
ース拡散層（２５、４５、４７）及びドレインコンタク
ト層（２７、４９、５１）間における前記半導体基板
（２２、６３）の表面近傍の最大電界点が前記絶縁分離
膜（２８、５０、５２）に対応した領域のほぼ中央とな
るような形態で形成されることを特徴とする半導体装
置。 - 【請求項２】 半導体基板（２２、６３）上に所定深さ
に達するように形成された第１導電型の不純物拡散層
（２３、２３′、４０、４２、６８）と、 前記半導体基板（２２、６３）に前記不純物拡散層（２
３、２３′、４０、４２、６８）との界面にてＰＮ接合
を構成するように形成された第２導電型のチャネルウェ
ル層（２４、４３、４４、６９）と、 このチャネルウェル層（２４、４３、４４、６９）内に
第１導電型の不純物を高濃度に拡散して形成されたソー
ス拡散層（２５、４５、４７）と、 前記不純物拡散層（２３、２３′、４０、４２、６８）
内に第１導電型の不純物を高濃度に拡散して形成された
ドレインコンタクト層（２７、４９、５１）と、 前記不純物拡散層（２３、２３′、４０、４２、６８）
上における前記チャネルウェル層（２４、４３、４４、
６９）及びドレインコンタクト層（２７、４９、５１）
との間に形成された絶縁分離膜（２８、５０、５２）
と、 前記チャネルウェル層（２４、４３、４４、６９）にお
けるチャネル形成領域上にゲート酸化膜（３０、５４）
を介して配置される共に、前記絶縁分離膜（２８、５
０、５２）上の位置まで張り出した形態で形成されたゲ
ート電極（２９、５４、５５）とを備え、 前記ゲート電極（２９、５４、５５）は、ソース及びド
レイン間に所定のバイアス電圧が印加され且つソース電
位及びゲート電位が等電位にある状態において、前記ソ
ース拡散層（２５、４５、４７）及びドレインコンタク
ト層（２７、４９、５１）間における前記半導体基板
（２２、６３）の表面近傍でのキャリア発生率が最大と
なるポイントが前記絶縁分離膜（２８、５０、５２）の
下方領域となるような形態で形成されることを特徴とす
る半導体装置。 - 【請求項３】 半導体基板（２２、６３）上に所定深さ
に達するように形成された第１導電型の不純物拡散層
（２３、２３′、４０、４２、６８）と、 前記半導体基板（２２、６３）に前記不純物拡散層（２
３、２３′、４０、４２、６８）との界面にてＰＮ接合
を構成するように形成された第２導電型のチャネルウェ
ル層（２４、４３、４４、６９）と、 このチャネルウェル層（２４、４３、４４、６９）内に
第１導電型の不純物を高濃度に拡散して形成されたソー
ス拡散層（２５、４５、４７）と、 前記不純物拡散層（２３、２３′、４０、４２、６８）
内に第１導電型の不純物を高濃度に拡散して形成された
ドレインコンタクト層（２７、４９、５１）と、 前記不純物拡散層（２３、２３′、４０、４２、６８）
上における前記チャネルウェル層（２４、４３、４４、
６９）及びドレインコンタクト層（２７、４９、５１）
との間に形成された絶縁分離膜（２８、５０、５２）
と、 前記チャネルウェル層（２４、４３、４４、６９）にお
けるチャネル形成領域上にゲート酸化膜（３０、５４）
を介して配置される共に、前記絶縁分離膜（２８、５
０、５２）上の位置まで張り出した形態で形成されたゲ
ート電極（２９、５４、５５）とを備え、 前記ゲート電極（２９、５４、５５）は、ソース及びド
レイン間に所定のバイアス電圧が印加され且つソース電
位及びゲート電位が等電位にある状態において、前記不
純物拡散層（２３、２３′、４０、４２、６８）におけ
る前記絶縁分離膜（２８、５０、５２）との界面近傍部
位を流れるキャリアが、前記ドレインコンタクト層（２
７、４９、５１）近傍で上記絶縁分離膜（２８、５０、
５２）と反対側の方向へ流れる成分を含むような形態で
形成されることを特徴とする半導体装置。 - 【請求項４】 前記ゲート電極（２９、５４、５５）
は、前記絶縁分離膜（２８、５０、５２）上への張り出
し量が、当該絶縁分離膜（２８、５０、５２）の幅寸法
のほぼ１／２となるように形成されることを特徴とする
請求項１ないし３の何れかに記載の半導体装置。 - 【請求項５】 前記絶縁分離膜の一部を、ゲート酸化膜
として利用する構成としたことを特徴とする請求項１な
いし４の何れかに記載の半導体装置。 - 【請求項６】 不純物拡散層（２３′、４２、６８）の
接合深さが、チャネルウェル層（２４、４３、６９）の
接合深さより浅い状態に設定されることを特徴とする請
求項１ないし５の何れかに記載の半導体装置。 - 【請求項７】 不純物拡散層（２３、２３′、４２）
は、半導体基板（２２）にウェル状に形成されたもので
あることを特徴とする請求項１ないし６の何れかに記載
の半導体装置。 - 【請求項８】 半導体基板は、支持基板（６４）上に絶
縁膜（６５）を介して半導体層（６６）を形成したＳＯ
Ｉ基板（６３）として構成され、 前記不純物拡散層（６８）は、前記半導体層（６６）に
形成されたものであることを特徴とする請求項１ないし
６の何れかに記載の半導体装置。 - 【請求項９】 請求項８記載の半導体装置において、前
記支持基板（６４）を半導体により形成すると共に、そ
の支持基板（６４）の裏面に当該支持基板（６４）の電
位を任意レベルに固定するための裏面電極（７０）を形
成したことを特徴とする半導体装置。 - 【請求項１０】 半導体基板（２２）上に異なる導電型
の不純物拡散層（４０、４２）を形成すると共に、各不
純物拡散層（４２、４０）に、前記チャネルウェル層
（４３、４４）、ソース拡散層（４５、４７）、ドレイ
ンコンタクト層（４９、５１）、絶縁分離膜（５０、５
２）などをそれぞれ形成することにより相補型に構成さ
れることを特徴とする半導体装置。 - 【請求項１１】 半導体ウェハを利用してスイッチング
機能を備えた半導体装置を製造する方法において、 前記半導体ウェハ上に前記半導体装置の基本構造が形成
された後に、その基本構造の最上部に紫外線が透過可能
な最終保護膜を形成する保護膜形成工程（Ｓ２）と、 前記半導体装置に対して、これがオフ状態を保持する範
囲内の比較的高レベルのバイアス電圧を印加する電圧印
加工程（Ｓ４）と、 この電圧印加工程（Ｓ４）後に前記最終保護膜を通して
紫外線を照射する紫外線照射工程（Ｓ５）とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項１２】 半導体ウェハを利用してスイッチング
機能を備えた半導体装置を製造する方法において、 半導体ウェハ上に前記半導体装置の基本構造が形成され
た後に、その基本構造の最上部に紫外線が透過可能な最
終保護膜を形成する保護膜形成工程（Ｓ２）と、 この保護膜形成工程（Ｓ２）の実行後に、前記半導体ウ
ェハから切り出した前記半導体装置を少なくとも前記最
終保護膜側に紫外線透過可能な部分を有するパッケージ
に実装するパッケージング工程（Ｓ１１）と、 このパッケージング工程（Ｓ１１）を経た前記半導体装
置に対して、これがオフ状態を保持する範囲内の比較的
高レベルのバイアス電圧を印加する電圧印加工程（Ｓ
４′）と、 この電圧印加工程（Ｓ４′）後に前記パッケージ及び最
終保護膜を通して紫外線を照射する紫外線照射工程（Ｓ
５′）とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項１３】 前記スイッチング素子は、縦型二重拡
散ＭＯＳＦＥＴ及び横型二重拡散ＭＯＳＦＥＴの少なく
とも一方を含んで構成され、 前記電圧印加工程（Ｓ４、Ｓ４′）では、前記ＭＯＳＦ
ＥＴのソース・ドレイン間に当該ＭＯＳＦＥＴがオフ状
態を保持する範囲内の比較的高レベルのバイアス電圧を
印加することを特徴とする請求項１１または１２記載の
半導体装置の製造方法。 - 【請求項１４】 前記紫外線照射工程（Ｓ５、Ｓ５′）
では、波長が２５３．７ｎｍの帯域を含む紫外線を用い
ることを特徴とする請求項１１ないし１３の何れかに記
載の半導体装置の製造方法。
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