KR100225411B1 - LDMOS(a lateral double-diffused MOS) 트랜지스터 소자 및 그의 제조 방법 - Google Patents

LDMOS(a lateral double-diffused MOS) 트랜지스터 소자 및 그의 제조 방법

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Abstract

이 발명은 드레인 영역이 선형적으로 경사진 제 1 도핑 프로파일을 갖고 그리고 드리프트 영역이 선형적으로 경사진 제 2 도핑 프로파일을 갖는 LDMOS 트랜지스터 소자 및 그를 형성하는 방법에 관한 것으로, 상기 제 1 도핑 프로파일은 상기 제 2 도핑 프로파일 이외에도 제 1 도핑 영역을 구비하고 있고, 그리고 상기 제 1 도핑 영역은 드레인 전극과 직접 접촉하고 있고 제 2 도핑 프로파일보다 낮은 농도로 도프되어 있다. 상기 제 2 도핑 프로파일은 상기 반도체 층과, 상기 제 1 도핑 영역 아래에 형성되어 있는 제 2 도핑 영역을 구비하고 있고, 상기 제 2 도핑 영역은 상기 제 1 도핑 영역 보다 낮고 그리고 상기 반도체 층보다 높은 농도로 도프되어 있다.

Description

LDMOS (a lateral double-diffused MOS) 트랜지스터 소자 및 그의 제조방법
본 발명은 개량된 LDMOS (lateral double-diffused MOS) 트랜지스터소자에 관한 것으로서, 구체적으로는 불연속 구조 또는 집적 구조에서 사용될 수 있는 LDMOS 트랜지스터의 개선된 구조 및 그의 제조 방법에 관한 것이다.
미래의 지능형 파워 집적 회로들은 아날로그 기능 및 VLSI 로직과 함께 고밀도 파워 소자들을 요구할 것이다. DMOS (double-diffused MOS) 트랜지스터들은 고전압을 처리할 수 있는 파워 소자에 적용하는 것이 중요하다. 그러한 소자들에 있어서, 한가지의 특징적 메리트는 단위 면적당 전류 구동 능력 (a current handling capacity) 또는 단위 면적당 ON-저항 (ON-resistance)에 있다. 전압 비율이 정해지기 때문에, 단위 면적당 ON-저항은 상기 MOS 소자의 셀 면적이 감소되는 것에 의해 감소될 수 있다.
파워 트랜지스터의 분야에서는, 그의 게이트와 소오스 전극을 각각 형성하는 다결정 실리콘(폴리실리콘)과 콘택 영역의 결합된 폭에 의해, 그 소자의 셀 피치가 정의된다. DMOS 파워 트랜지스터에 대해서, 상기 다결정 실리콘 영역의 폭을 줄이기 위해 잘 알려진 기술은 p형 웰 접합 깊이를 감소시키는 것이다. 그러나, 최소한의 접합 깊이는 요구된 브레이크 다운 전압에 의해서 규정된다.
종래의 LDMOS 소자는 그의 간단한 구조 때문에 VLSI 프로세스에 적용하기에 매우 적합하다. 그러나, 이러한 LDMOS 소자들은 수직의 DMOS (VDMOS) 소자보다도 특성이 열악한 것으로 생각되어 왔고, 그결과 충분한 주목을 받지 못했다. 최근 들어, RESURF (Reduced SURface Field) LDMOS 소자가 우수한 ON-저항(Rsp)을 갖는 것이 증명되었다. 그러나 이러한 소자의 구조는 소오스가 접지되는 소자들에게만 적용될 뿐만아니라, 매우 복잡하면서도 응용하기가 어렵다.
특히, 과거에 있어서는, DMOS 트랜지스터들은 불연속적인 파워 트랜지스터로서 또는 모노리딕 (monolithic) 집적 회로에 있는 구성 요소들로서 이용되어 왔다. DMOS 트랜지스터들은 자기 정합적인 제조 시퀀스에 따라 제조되기 때문에 기본적으로 반도체 기판으로 구성된다.
채널 몸체 영역은, 그 게이트와 함께 자기정합되는 채널 영역을 마련하기 위하여, 게이트 형성 물질로 된 마스크 내의 어퍼쳐 (aperture)를 통하여 한가지 유형의 도펀트 (p형 또는 n형 불순물)를 주입하는 것에 의해 통상적으로 형성된다. 이때 소오스 영역은 그 어퍼쳐를 통하여 상기 채널 몸체 영역의 도전형과 반대되는 도전형의 도펀트를 주입하는 것에 의해 형성되어, 그 소오스는 상기 게이트 전극과 채널 몸체 영역 모두에 자기정합된다. 이것은 상대적으로 컴팩트한 구조를 갖게 한다.
도 1을 참고하면, 종래 기술의 LDMOS 트랜지스터 소자(10)가 예시되어 있다. 상기 소자는 실질적으로 두 개의 LDMOS 트랜지스터 (10a, 10b)를 구비하고 있다.
상기 트랜지스터 소자(10a)는 실리콘 기판(11), 버퍼 산화막 (12) 및 반도체 층(14)을 갖는 SOI 기판 상에 형성되어 있다. 상기 반도체 층(14)은 상기 실리콘 기판(11)을 덮으면서 예시되어 있다. 상기 종래 소자의 FET (field effect transistor)는 소오스 영역(16a)과 드레인 영역(18a)을 구비하고 있다. 상기 n형 도프된 소오스 영역(16a)은 p형 도프된 웰 영역(20) 내에 형성되어 있다. 상기 웰 영역(20)은 종종 P형 몸체라 칭한다. 이 P형 몸체(20)는 예시된 바와 같이 상기 반도체 층(14)을 통하여 상기 버퍼 산화막(12)의 상부 표면까지 연장될 수 있거나, 또는 상기 영역이 상기 반도체 층(14) 내에 충분이 있을 수 있다.
상기 드레인 영역(18a)은 상기 필드 절연 영역(23a)의 타단에 인접하고 있다. 그 필드 절연 영역(23a)은 예를 들어 열적으로 성장한 실리콘 디옥사이드 (silicon dioxide)와 같은 필드 산화막을 포함한다.
게이트 전극(26a)은 상기 반도체 층(14)의 표면 상에 형성되어 있다. 상기 게이트 전극(26a)은 상기 소오스 영역(16a)의 일부분 위로부터 상기 필드 절연 영역(23a) 위까지 연장되어 있고, 그리고 불순물로 도프된 폴리실리콘을 갖고 있다. 상기 게이트(26a)는 게이트 유전체(28a)에 의해서 상기 반도체 층(14)의 표면으로부터 격리되어 있다. 상기 게이트 유전체(28a)는 산화물 또는 질화물, 또는 그의 화합물 (즉, 적층된 NO 또는 ONO 층)을 포함할 수 있다.
측벽 절연 영역(미도시됨)은 상기 게이트 전극(26a)의 측벽 상에 형성될 수 있다. 상기 측벽 영역은 대표적으로 실리콘 디옥사이드와 같은 산화물 또는 실리콘 나이트라이드와 같은 질화 물질을 포함한다.
고농도로 더욱 도프된 몸체 영역(30)이 또한 도 1에 예시되어 있다. 이 몸체 영역(30)은 p형 몸체(20)에 대해 양호한 콘택을 갖도록 포함되어 있다. 그 몸체영역(30)은 상기 p형 몸체(20)보다 더욱 고농도로 도프되어 있다.
소오스/드레인 콘택(32a 및 34)은 또한 상기 트랜지스터 소자(10a) 내에 포함되어 있다. 상기 콘택(32a 및 34)은 상기 소오스/드레인 영역(16a, 18a)을 그 회로 내의 다른 구성 요소에 전기적으로 결합하기 위하여 제공되어 있다. 도 1에서, 단일의 콘택(34)이 양쪽의 트랜지스터(10a, 10b)의 소오스 영역(16a, 16b)을 위해 사용된다. 이와 같이, 대표적인 종래 기술이 Wia T. Ng, 등에게 발행된 미국 특허 5,369,045에 개시되어 있다.
도 2를 지금 참조하면, 다른 종래의 LDMOS 트랜지스터 소자(70)가 예시되어 있다. 이 소자(70)는 실리콘 기판(71), 대표적으로는 1012∼1020at/cm3의 도핑 농도를 갖는 n형 실리콘 물질로 되어 있고, 이 실리콘 기판(71) 상에는 매몰된 절연층(72), 대표적으로는 약 0.1 마이크론 내지 5.0 마이크론의 두께를 갖는 실리콘 산화막이 제공되어 있다. 반도체 층(74), 여기에서는 약 0.3 마이크로에서 3.0 마이크론까지의 두께를 갖는 n형 실리콘 층은 상기 매몰된 절연층(72) 상에 제공되어 있다. 이롭게는, 반도체 층(74)은 실질적으로 선형적으로 경사진 횡적 도핑 프로파일을, 즉 그 반도체 층(74)의 좌측(소오스측)에는 1011∼5×1012at/cm2의 도핑 도우즈를 갖고 그리고 우측(드레인측)에는 1013∼1015at/cm2의 도핑 도우즈를 갖는다. 그 횡적 반도체 장치는, LDMOS 트랜지스터의 경우에는, 상기 매몰된 절연층(72) 상에 있는 상기 반도체 층(74) 내에 제공되어 있다. 상기 반도체 층(74) 내에 제공될 수 있는 다른 유형의 횡적 반도체 장치는, 횡적 IGBT (LIGBT), 횡적 사이리스터(lateral thyristor), 또는 횡적 고전압 다이오드까지도 포함한다.
도 2에서 보여준 상기 LDMOS 트랜지스터는 1015at/cm2이상의 높은 도핑 도우즈를 갖는 n형 소오스 영역(76)과, 1016내지 5×1017at/cm3의 도핑 농도를 갖는 p형 채널 영역(78) 및, 1015at/cm2이상의 도핑 도우즈를 갖는 고농도로 도프된 n형 영역(80)을 포함하는 드레인 영역을 구비하고 있다.
이 기술 분야의 당업자에게 잘 알려진 방법에 따라, LOCOS (local oxidation of silicon) 산화막(82) 등의 절연막이 상기 소자의 소오스 및 드레인 영역들 사이에 있는 반도체 층(84) 내 및 그 위에 제공되어 있고, 얇은 게이트 산화절연층(84)은 상기 채널 영역 위에 그리고 상기 소오스 영역의 일부분 위에 제공되어 있다. 상기 LOCOS 절연층 (필드산화막) (82)은 두께가 0.5 내지 2.0 마이크론일 수 있고, 반면에 상기 얇은 게이트 산화막은 두께가 약 0.03 내지 0.1 마이크론이다. 대표적으로 폴리실리콘으로 형성된 게이트 전극(36)은 상기 LOCOS 필드 산화막(82)과 게이트 산화막(84) 상에 제공되어 있고, 대표적으로 알루미늄 또는 기타의 적합한 금속으로 형성된 소오스 전극(88a)과 드레인 전극(88b)은 상기 소오스 및 드레인 영역 상에 각각 제공되어 있다.
도 2에 도시된 기타의 구조에 있어서, 상기 채널 영역(78)과 드레인 영역(80)은 상술한 바와 같이 실질적으로 선형적으로 경사진 횡적 도핑 프로파일을 갖는 얇은 횡적 드리프트 영역(77)에 의해서 결합되어 있다. 또한, 상기 드리프트 영역은 상기 반도체 층(74)의 일부분으로 형성되어 있고, 따라서 n형 실리콘 물질로 구성되어 있다. 상기 드리프트 영역(77)은, 게이트 전극(86)의 일부분이 상기 필드 산화막(82)의 대부분을 덮으면서, 그 길이의 대부분은 상기 필드 산화막(82)에 의해 덮여져 있다.
상기 반도체 층(74)의 전체 영역이 상기 드리프트 영역(77)으로서 이용되는 경우에, 그러한 소자들은 양호한 높은 전압 특성을 제공하지만, 많은 문제점을 안고 있다. 대표적으로, 항복 전압(breakdown voltage)과 ON-저항 사이의 균형의 측면에서는 어떠한 절충이 이루어져야만 하고, 그리고 열 전도성 및 유전 상수 등과 같은 다른 전기적 특성들은 반드시 최적화되지 않는다. 이러한 종래 기술이 Howard B. Pein에 발행된 미국 특허 5,378,912 호에 개시되어 있다.
도 1 및 도 2에서 보여주고 있는 특히 파워 소자용의 구조를 갖는 종래의 LDMOS 트랜지스터 소자의 경우에는, 두 가지의 문제점이 제기될 수 있다.
그중 하나의 문제점은 상기 트랜지스터 소자가 선형적으로 경사진 도핑 프로파일의 드리프트 영역을 갖는 다른 LDMOS 트랜지스터 소자에 비해서 상대적으로 높은 ON-저항을 갖는 다는 점이다. 이는 상기 종래의 LDMOS 트랜지스터소자의 드리프트 영역이 예를 들어 어떠한 도펀트 물질이 도프되지 않은 반도체층 그 자체만으로 된 단일의 도핑 프로파일을 갖고 있기 때문이다. 상기 소자의 내압이 저하되는 것을 방지하기 위하여, P형 몸체와 드레인 콘택사이에 있는 드리프트 영역의 면적을 증가시키는 것이 필요하다. 그러나, 이것은 LDMOS 칩사이즈가 필할 수 없이 증가되는 바람직하지 않은 새로운 문제점을 일으킨다.
상기 문제점 중 다른 문제점은 고농도로 도프된 드레인 콘택 영역을 반도체층 내에 바로 형성하기 위해서는 매우 긴 공정 시간이 요구된다는 점이다. 이것은 고농도의 n형 불순물 이온을 도프되지 않은 반도체 층 내로 확산시키기 위해서는 매우 긴 공정 시간이 소요되기 때문이다. 그 결과, LDMOS 트랜지스터소자의 생산성이 심각히 저하된다.
특히, 종래의 LDMOS 트랜지스터의 드리프트 영역은 반도체 층으로만 이루어진 단일의 도핑 프로파일을 갖고 있다. 그 결과, 증가된 드레인 전압이 완성된 LDMOS 소자에 인가되면, 전계가 상기 드레인의 거의 가까운 곳에서 집중되기 때문에, 거기에서 펀치스루우 (punchthrough) 현상이 일어나게 된다. 그래서, 상기 완성된 LDMOS 소자의 전기적인 특징은, 특히, 내압은 심각히 떨어지게 된다.
따라서 본 발명은 고전압이 드레인에 인가될 때 그 드레인에 집중되기 쉬운 전계가 외부로 분산되게 함과 동시에 전류 구동 능력이 보상될 수 있는 LDMOS 트랜지스터의 개선된 구조를 제공하는 데 목적이 있다.
본 발명의 다른 목적은 드레인 영역에 거의 가까이에서 공핍이 발생되는 것을 방지할 수 있는 LDMOS 트랜지스터의 개선된 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 드리프트 영역의 길이가 더욱 감소되고 선형적으로 경사진 도핑 프로파일을 갖는 LDMOS 트랜지스터의 개선된 구조와 그의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 낮은 ON-저항을 갖는 LDMOS 트랜지스터의 개선된 구조 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 고농도로 도프된 콘택을 형성하는 데 필요한 공정 시간을 감소시키기 위해 드레인 영역이 선형적으로 경사진 도핑 프로파일을 갖는 LDMOS 트랜지스터의 개선된 구조 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 높은 항복 전압을 갖고 그 채널 영역의 감소된 ON-저항을 갖는 LDMOS 트랜지스터의 개선된 구조를 제공하는 데 있다.
도 1은 종래의 LDMOS 트랜지스터의 수직 구조를 예시하는 단면도;
도 2는 다른 종래의 LDMOS 트랜지스터의 수직 구조를 예시하는 단면도;
도 3은 본 발명에 따른 신규한 LDMOS 트랜지스터의 수직 구조를 예시하는 단면도;
도 4 내지 도 13은 도 3에 도시된 LDMOS 트랜지스터를 제조하는 신규한 방법의 제조 공정들을 순차적인 단면으로 예시하는 흐름도이다.
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, LDMOS (lateral double diffused metal oxide semiconductor) 트랜지스터 소자는 실리콘 기판과, 그 실리콘 기판 상에 있는 버퍼 산화막 및 그 버퍼 산화막 상에 있는 제1 도전형의 반도체 층을 갖는 SOI (semiconductor-on-insulator) 기판 및; 상기 버퍼 산화막 상에 있는 LDMOS 트랜지스터를 구비하고 있다. 상기 LDMOS 트랜지스터는 제 1 도전형과 상반되는 제 2 도전형의 몸체 영역과; 제 1 도전형의 소오스 영역과; 드레인 전극과 직접 접촉되는 상기 제 1 도전형의 제 1 도핑 영역을 갖는 드레인 영역과; 상기 반도체 층 상에 있고 그리고 상기 몸체 영역과 상기 제 1 도핑 영역 사이에 있는 산화막 및 상기 버퍼 산화막 상에 있는 상기 반도체 층으로 구성된 드리프트 영역을 포함한다. 상기 드레인 영역은, 상기 반도체 층 및 상기 제 1 도핑 영역 이외에, 상기 제 1 도핑 영역 아래에 형성되어 있되, 상기 제 1 도핑 영역보다 낮고 그리고 상기 반도체 층보다 높은 농도로 도핑되어 있는 제 2 도핑 영역을 포함한다. 또한 상기 드리프트 영역은 상기 제 2 도핑 영역과 상기 반도체 층에 의해서 정의된다.
본 발명의 다른 특징에 의하면, LDMOS (lateral double diffused metal oxide semiconductor) 트랜지스터 소자는 실리콘 기판과, 그 실리콘 기판 상에 있는 버퍼 산화막 및 그 버퍼 산화막 상에 있는 제 1 도전형의 반도체 층을 갖는 SOI (semiconductor-on-insulator) 기판 및; 상기 버퍼 산화막 상에 있는 LDMOS 트랜지스터를 포함하고, 상기 LDMOS 트랜지스터는 제 1 도전형과 상반되는 제 2 도전형의 몸체 영역과; 제 1 도전형의 소오스 영역과; 제 1 도핑 프로파일을 갖는 제 1 도전형의 드레인 영역과; 상기 반도체 층 상에 있고 그리고 상기 반도체 층 상에 있는 산화막 및 제 2 도핑 영역을 갖는 제 1 도전형의 드리프트 영역을 포함한다. 상기 제 1 도핑 프로파일은, 상기 제 2 도핑 프로파일 및 제 1 도핑 영역을 포함하되, 상기 제 1 도핑 영역은 드레인 전극과 직접 접촉되고 그리고 상기 제 2 도핑프로 파일보다 낮은 농도로 도프되어 있다. 상기 제 2도핑 프로파일은 상기 반도체 층과, 상기 제 1 도핑 영역 아래에 형성된 제 2 도핑 영역을 포함하되, 상기 제 2 도핑 영역은 상기 제 1 도핑 영역보다 낮고 그리고 상기 반도체 층보다 높은 농도로 도프되어 있다. 상술한 LDMOS 트랜지스터 소자는 선형적으로 경사진 도핑 프로파일을 갖는 드리프트 영역을 구비함과 동시에, 이 드리프트 영역을 드레인 영역의 일부로 사용하고 상기 드리프트 영역의 불순물 농도보다 높은 적어도 하나의 불순물 주입 영역을 더욱 포함하는 선형적으로 경사진 도핑 프로파일을 갖는 드레인 영역을 구비하고 있어서, 상기 드리프트 영역이 단일 도핑 프로파일의 드리프트 영역보다 더 길게 형성되기 때문에 높은 항복 전압을 가질 수 있다. 또한, 상기 드레인 영역이 갖는 도핑 프로파일에 의해서, 소자 내에서 캐리어 이동 속도가 개선될 수 있다.
본 발명의 또 다른 특징에 의하면, LDMOS 트랜지스터 소자의 제조 방법은 실리콘 기판과, 버퍼 산화막 및 제 1 도전형을 갖는 반도체 층을 갖는 SOI(semiconductor-on insulator) 기판을 준비하는 공정과; 상기 반도체 층 내에 트렌치를 형성하는 공정과; 상기 트렌치의 양측벽 상에 제 1 절연막을 형성하는 공정과; 상기 트렌치 내의 제 1 절연막 상에 제 1 폴리실리콘 막을 충전하는 공정과; 상기 반도체 층 상에 제 1 마스킹 층을 형성하는 공정과; 상기 제 1 마스킹 층을 사용하여 제 1 도전형의 불순물을 상기 반도체 층 내에 주입하여 제 1 웰 영역을 형성하는 공정과; 상기 SOI 기판상에 의해 제2절연막을 형성하는 공정과; 상기 제 2 절연막 상에 제 2 마스킹 층을 형성하는 공정과; 상기 제 2 마스킹 층을 사용하는 산화에 의해 저부가 라운드 구조를 갖는 제 3 절연막을 형성하는 공정과; 상기 제 2 및 제 3 절연막 상에 소정 패턴을 갖는 제 2 폴리실리콘 층을 형성하는 공정과; 상기 제 2 폴리실리콘 층을 마스크로 사용하여 제 2 도전형의 불순물을 상기 반도체 층 내에 주입하여 제 2 웰 영역을 형성하는 공정과; 상기 제 2 폴리실리콘 층을 다시 패터닝하여 게이트 폴리실리콘 층을 형성하는 공정과; 상기 제 2 절연막 상에 제 3 마스킹 층을 형성하여 소오스 영역 및 드레인 영역을 정의하는 공정과; 상기 제 3 마스킹 층을 통하여 제 1 도전형의 불순물을 주입하여 소오스 영역/드레인 영역을 형성하는 공정과; 상기 기판 상에 제 4 마스킹 층을 형성하여 몸체를 정의하는 공정과; 상기 제 4 마스킹 층을 통하여 제 2 도전형의 불순물을 주입하여 상기 제 2 웰 영역 내에 그리고 상기 소오스 영역사이에 몸체 층을 형성하는 공정을 포함한다.
본 발명의 다른 특징에 의하면, LDMOS 트랜지스터 소자의 제조 방법은, 실리콘 기판과, 버퍼 산화막 및 반도체 층을 갖는 SOI(semiconductor-on insulator) 기판을 준비하는 공정과; 상기 반도체 층 상에 제 1 마스킹 층을 형성하는 공정과; 상기 제 1 마스킹 층을 통하여 도전성 불순물을 주입하는 것에 의해 웰 영역을 형성하는 공정과; 상기 SOI 기판의 산화에 의해 제 2 산화막을 형성하는 공정과; 상기 제 2 산화막 상에 제 2 마스킹 층을 형성하는 공정과; 상기 제 2 마스킹 층을 사용하는 LOCOS 프로세스에 의해 라운드 구조의 제 3 산화막을 형성하는 공정과; 도전성 불순물을 상기 반도체 층 내로 주입하는 것에 의해 몸체 웰 영역을 형성하는 공정과; 상기 반도체 층 상에 제 2 폴리실리콘 층을 도포하는 공정과; 상기 제 2 폴리실리콘 층을 패터닝하여 게이트 전극을 형성하는 공정과; 도전성 불순물을 주입하여 소오스/드레인 영역을 형성하는 공정과; 상기 SOI 기판 상에 제 5 마스킹 층을 형성하는 공정과; 도전성 불순물을 주입하여 몸체 영역을 형성하는 공정 및; 열 처리에 의해서 상기 불순물 주입 영역을 드라이브-인하는 공정을 포함한다. 상술한 트랜지스터 소자의 제조 방법에 의하면, 선형적으로 경사진 도핑 프로파일을 갖는 드리프트 영역을 구비함과 동시에, 이 드리프트 영역을 드레인 영역의 일부로 사용하고 상기 드리프트 영역의 불순물 농도보다 높은 적어도 하나의 불순물 주입 영역을 더욱 포함하는 선형적으로 경사진 도핑 프로파일을 갖는 드레인 영역을 구비하는 LDMOS 트랜지스터 소자가 제조될 수 있다. 또한 드레인 콘택용 불순물 주입 영역을 형성하는 데 소요되는 공정 시간을 줄일 수 있다.
이하 본 발명의 실시예를 첨부도면 도 3 내지 도 13에 의거하여 상세히 설명한다.
도 3에 의하면, 상기 신규한 LDMOS 트랜지스터 소자(10)는 도 1의 LDMOS에서와 마찬가지로, 두 개의 LDMOS 트랜지스터(10a, 10b)를 구비하고 있다. 다음의 설명을 위하여, 상기 두 개의 트랜지스터(10a, 10b) 중 단지 하나만이, 예를 들어 트랜지스터(10b)가 예시될 것이다.
다시 도 3에 따르면, 본 발명에 따른 신규한 LDMOS 트랜지스터 소자(10)는 선형적으로 경사진 도핑 프로파일을 갖는 드리프트 영역을 구비하고 있다. 이 드리프트 영역의 프로파일은 좌측에 있는 n--형 영역(14)과 우측에 있는 n-형 영역(44b)으로 구성되어 있고, 이들 영역은 SOI (semiconductor-on-insulator) 기판의 반도체 층 내에 형성되어 있다. 실질적으로, 상기 n--형 영역(14)은 상기 반도체 층 그 자체에 의해서 형성되어 있고 그리고 상기 n-형 영역(44b)는 매우 낮은 도핑 농도의 불순물 이온들을 상기 반도체 층 내로 확산시키는 것에 의해서 형성된다. 상기 소자에 있어서는 선형적으로 경사진 도핑 프로파일의 드리프트 영역이 단일 도핑 프로파일의 드리프트 영역보다 더 길게 형성되기 때문에 높은 항복 전압을 가질 수 있어서, 특히 파워 소자에 더욱 적합하다.
또한 상기 트랜지스터 소자(10)에 있어서는, n--형 영역(14)과, 우측에 있는 n-형 영역(44b)과, 상기 n--형 영역(14)과 상기 n-형 영역(44b)의 결합된 부분위에 있는 상기 n0형 영역(46b) 및, 상기 n-형 영역(44b) 위에 있는 n+형 영역(18b)이 상기 SOI 기판의 반도체 층 내에 있는 선형적으로 경사진 도핑 프로파일의 드레인 영역을 구성하고 있다. 그 결과, 이 소자(10)의 캐리어 이동 속도가 개선될 수 있고, 그에 의해서 상기 소자(10)의 동작 속도는 충분히 개선될 수 있다. 또한 상기 드레인 영역이 선형적으로 경사진 도핑 프로파일을 갖고 있기 때문에, 상기 드레인 영역을 형성하는 데 소요되는 공정 시간을 상당히 줄일 수 있다. 이는 n+형 영역(18b)이 n0형 영역(46b)보다 상대적으로 높은 농도를 갖는 도펀트로 도프되면 만족하기 때문이다. 따라서 종래의 기술과 같이, 반도체 층 내에 고농도의 불순물을 장시간 동안 주입하는 공정이 필요없다.
상기 트랜지스터 소자(10b)는 SOI 기판 상에 형성되어 있는 데, 이 SOI 기판은 실리콘기판(11), 이 실리콘기판(11)상에 형성되어 있는 버퍼 산화막 (12) 및, 반도체 층(14)을 갖는다. 상기 반도체 층(14)은 상기 실리콘 기판(11)을 덮고 있다. 상기 FET (field effect transistor)는 소오스 영역(16a)과 드레인 영역(18a)을 구비하고 있다. 설명을 간단히 하기 위하여, 단지 n-채널 트랜지스터만이 특정하여 설명될 것이다. 그러나, 단지 n-채널 트랜지스터가 예시되어 있다 하더라도 본 발명의 사상은 n-채널 및 p-채널 소자 양쪽에 적용되는 것으로 이해되어야 한다.
상기 n형 도프된 소오스 영역(16b)은 p형 도프된 웰 영역(20a) 내에 형성되어 있다. 상기 웰 영역(20a)은 종종 PBODY라 칭한다. 이 PBODY(20a)는 예시된 바와 같이 상기 반도체 층(14)을 통하여 상기 버퍼 산화막(12)의 상부 표면까지 연장될 수 있거나, 또는 상기 영역이 상기 반도체 층(14) 내에 충분이 있을 수 있다.
상기 드레인 영역의 n+형 영역(18b)은 상기 필드 절연 영역(27b)의 타단에 인접하고 있다. 그 필드 절연 영역(27b)은 예를 들어 열적으로 성장한 실리콘 디옥사이드 (silicon dioxide)와 같은 필드 산화막을 포함한다.
게이트 전극(26b)은 상기 반도체 층(14)의 표면 상에 형성되어 있다. 상기 게이트 전극(26b)은 상기 소오스 영역(16b)의 일부분 위로부터 상기 필드 절연 영역(27b) 위까지 연장되어 있고, 그리고 도프된 폴리실리콘을 갖고 있다. 상기 게이트(26b)는 게이트 유전체(28b)에 의해서 상기 반도체 층(14)의 표면으로부터 격리되어 있다. 상기 게이트 유전체(28b)는 산화물 또는 질화물, 또는 그의 화합물 (즉, 적층된 NO 또는 ONO 층)을 포함할 수 있다.
측벽 절연 영역(미도시됨)은 상기 게이트 전극(26b)의 측벽 상에 형성될 수 있다. 상기 측벽 영역은 대표적으로 실리콘 디옥사이드와 같은 산화물 또는 실리콘 나이트라이드와 같은 질화 물질을 포함한다.
고농도로 더욱 도프된 몸체 영역(30a)이 또한 도 3에 예시되어 있다. 이 몸체 영역(30a)은 PBODY(20a)에 대해 양호한 콘택을 가능하게 포함되어 있다. 그 몸체 영역(30a)은 상기 PBODY(20)보다 더욱 고농도로 도프되어 있다.
소오스/드레인 콘택(32b 및 34)은 또한 상기 트랜지스터 소자 내에 포함되어 있다. 상기 소오스 콘택(34)은 회로 내에 있는 다른 구성 요소에 상기 소오스 영역(16b)을 전기적으로 결합하기 위하여 제공되어 있고, 그리고 상기 드레인 콘택(32b)은 상기 회로 내의 다른 회로 요소들에 고농도의 n+형 불순물로 도프된 상기 드레인 영역(18b)을 전기적으로 연결하기 위하여 제공된다. 상기 콘택(32b 및 34)은 도전 물질, 대표적으로는 알루미늄, 동(copper) 또는 금(gold) 등의 금속으로 형성되어 있다. 또한 도프된 폴리실리콘 또는, 티타늄 실리사이드 또는 텅스텐 실리사이드와 같은 실리사이드 등의 다른 물질들이 사용될 수도 있다. 도 3에서, 단일의 콘택(34)이 양쪽의 트랜지스터(10a, 10b)의 소오스 영역(16a, 16b)을 위해 사용된다. 또한 두 개의 떨어진 콘택은 상기 회로 내에서 상이한 구성요소에 상기 소오스 영역들을 각각을 결합하고자 하는 경우에 사용될 수 있다.
또한 상기 반도체 층(14) (이하 제 2 드레인 영역이라 칭함)과 함께 고농도로 도프된 영역(18b) (이하 제 1 드레인 영역이라 칭함)에 더하여, 상기 트랜지스터 소자의 드레인 영역은 상기 제 1 드레인 영역(18b)보다 낮고 그리고 상기 제 2 드레인 영역(14)보다 높은 n-형 불순물로 도프되어 있고 또한 상기 제 1 드레인 영역 아래에 형성되어 있는 제 3 드레인 영역(44b)과, 상기 제 1 드레인 영역(18b)의 일단으로부터 연장되어 있고 그리고 상기 필드 산화막(27b)의 저부를 덮으면서 형성되어 있는 제 4 드레인 영역(46b)을 구비하고 있다. 상기 제 4 드레인 영역(46b)은 상기 제 3 드레인 영역보다 높고 그리고 상기 제 1 드레인 영역(18b)보다 낮은 n0형 불순물로 도프되어 있다. 바로 위에서 설명한 바와 같이, 상기 트랜지스터소자의 드레인 영역은 n--형 영역(14)과, n-형 영역(44b)과, 상기 n0형 영역(46b) 및 n+형 영역(18b)으로 이루어진 선형적으로 경사진 도핑 프로파일을 갖고 있다.
또한 상기 필드 산화막(27b)의 아래 부분이 반도체 층(14) 내로 열적으로 성장되어서 침투되어 있는 라운드 구조(round-shaped structure)로 이루어져 있고, 그리고 상기 n0형 영역(46b)이 상기 라운드 구조의 아래 부분을 에워싸면서 형성되어 있다. 따라서, 높은 전압이 상기 소자(10)에 인가될 때, 상기 PBODY (20a)와 드레인 영역 사이에 제공되어 있는 라운드 구조의 (round type)의 필드 산화막(27b)에 의해서 전계가 외부로 분산되어서 상기 드레인에 집중되는 것이 방지될 수 있다. 그 결과, 내압 등의 전기적 특성들은 더욱 개선될 수 있다.
더욱이, 상기 필드 산화막(27b)에 의해서 상기 LDMOS 트랜지스터 소자의 다른 전기적 특성들, 예를 들어 전류 구동 능력에 나쁜 영향을 미치게 되는 것을 방지하기 위하여, 본 발명의 트랜지스터소자는 상술한 바와 같이 상기 필드산화막(27b)의 아래에 형성된 상기 n-형 영역 (44b)에 의해서 상기 n--형 영역(14)과 상기 n0형 영역(46b)을 전기적으로 연결해주는 전류 통로를 갖다. 그 결과, 전류 구동 능력이 향상되어서 상기 소자는 안정된 내압을 갖고 또한 높은 ON-저항을 갖는다.
또한, 상기 트랜지스터 소자의 드리프트 영역은 좌측에 있는 n--형 반도체 층(14), 즉 상기 제 2 드레인 영역과, 우측에 있는 n-형 영역(44b), 즉 상기 제 3 드레인 영역으로 구성된 선형적으로 경사진 도핑 프로파일을 갖는다. 바로 위에서 설명한 바와 같이, 상기 n--형 반도체 층(14)과 상기 n-형 영역(44b)은 드리프트 영역으로 기능할 뿐만 아니라 드레인 영역의 일부분으로도 기능한다.
다음은 도 4 내지 도 13에 의거하여 본 발명의 제조 방법을 설명한 것이다. 도 4 내지 도 13에 도시된 바와 같이, 두 개의 LDMOS 트랜지스터(10a, 10b)를 구비한 본 발명의 LDMOS 트랜지스터 소자(10)의 제조 방법을 아래에서 구체적으로 설명한다. 도 4 내지 도 13에서는 두 개의 트랜지스터(10a, 10b)가 제조되는 것을 예시하고 있지만, 이 명세서에서는 다음의 설명을 위하여 상기 두 개의 트랜지스터(10a, 10b) 중 단지 하나만이, 예를 들어 트랜지스터(10b)가 제조되는 방법을 예시하고 있다. 그러나, 단지 하나의 트랜지스터가 제조되는 시퀀스가 예시되어 있다 하더라도 본 발명의 사상은 불연속적인 구조(즉, 단일의 트랜지스터 구조) 이외에도 집적 구조(하나의 기판 상에 형성되는 복수의 트랜지스터구조)에서도 적용될 수 있는 것으로 이해되어야 한다.
도 4에 의하면, 실리콘 기판(11), 버퍼 산화막(12) 및 n--형 반도체 층(14)를 갖는 SOI (semiconductor-on insulator) 기판이 준비되어 있다. 이 반도체 층(14)은 상기 버퍼 산화막(12) 상에 덮여져 있다. 상기 SOI 기판 상에는, 약 5000Å의 두께를 갖는 산화막(52), 바람직하게는 저온 산화막(LTO)이 열적으로 성장되어 있다.
도 5는 반도체 층 내에 트렌치를 형성하고 그 트렌치 내에 폴리실리콘을 채워넣은 것을 예시하고 있다. 도 5에 있어서, 상기 반도체 층(14) 내에 형성된 트렌치에 폴리실리콘이 채워진 것을 예시하고 있다. 구체적으로, 포토레지스트 막(미도시됨)이 상기 SOI 기판 상에 도포된 다음, 포토리소그라픽 마스킹(photolithographic masking) 및 현상(developing) 기술들에 의해서 패터닝되어, 상기 포토레지스트 층의 하나 또는 그 이상의 부분들이 남게 된다. 그 결과, 트렌치 형성 영역이 정의된다. 다음, 남아 있는 상기 포토레지스트 층을 마스킹 층으로 사용하는 에칭 공정이 실행될 때, 트렌치 윈도우가 상기 LTO 층(52) 상에 형성된다. 상기 남아 있는 포토레지스트 막을 제거한 다음, 이 기술 분야에서 잘 알려진 습식 및 건식 에칭 공정은 상기 버퍼 산화막(12)이 노출될 때까지 실행되어서, 상기 반도체 층(14)의 하나 또는 그 이상의 부분을 제거하고 그리고 하나 또는 그 이상의 트렌치(51)를 형성한다. 이어, 산화 및 건식 에칭 공정이 차례로 실행되어서, 예를 들어 약 4000Å의 두께를 갖는 얇은 산화막(54)을 상기 각 트렌치(51)의 양측벽 상에 그리고 상기 LTO 층(52) 상에 형성한다. 이와 같이 상기 얇은 산화막(54)의 형성 후에, 폴리실리콘 막의 도포 공정에 의해서 도 5에 예시되어 있는 바와 같이 폴리실리콘 물질이 상기 트렌치(51)에 채워넣으면서 상기 얇은 산화막(54) 상에 도포된다. 상기 트렌치 형성 공정에서, 반도체 층(14)의 상부를 먼저 습식 에칭으로 제거한 다음, 반도체 층(14)의 하부를 습식 에칭으로 제거하면, 양호한 수직 구조를 갖는 트렌치가 형성된다.
도 6은 반도체 층 내로의 불순물 주입에 의해 웰 영역이 형성된 것을 예시하고 있다. 도 6에 의하면, 상기 반도체 층(14)의 상부 표면이 노출될 때까지 평탄화 공정이 실행된 다음, 이어 산화막(58)을 상기 반도체 층(14) 상에 형성한다. 이 산화막(58)은 포토리소그라픽 마스킹 및 에칭 기술에 의해서 패터닝되어, 하나 또는 그 이상의 윈도우(60a, 60b)을 갖는 웰 형성용 마스크를 정의한다. 또한, 상기 웰 형성용 마스크를 사용하는 이온 주입 공정이 실행되면, n-형 도펀트가 상기 윈도우(60a, 60b)를 통하여 상기 반도체 층(14) 내에 주입되어서 n-형 웰 영역(44a, 44b)을 형성한다. 그와 같이 형성된 상기 웰 영역(40a, 40b)의 각각은 상기 트랜지스터소자의 드레인 영역의 일부 또는 상기 드리프트 영역으로서 기능한다.
도 7은 필드 산화막의 저부를 따라 형성되는 불순물 주입 영역을 형성하는 것을 예시하고 있다. 도 7에 예시되어 있는 바와 같이, 상기 산화막(58)의 웰형성용 마스크가 제거된 다음, 게이트 절연용 산화막(28)이 상기 SOI 기판을 덮으면서 형성된다. 이어 Si3N4와 같은 질화막(64)과 포토레지스트 막(66)이 상기 게이트 절연 산화막(28) 상에 순차로 도포된다. 이때 포토리소그라픽 마스킹 및 현상 기술이 실행되어서, 상기 질화막(64)은 부분적으로 제거되어서 상기 드레인영역의 일부로서 기능하는 불순물 주입 영역을 정의한다. 이때 마스크의 사용없이 이온 주입 공정이 사용되어서 n0형의 도펀트가 상기 게이트 절연 산화막(28)을 통하여 상기 반도체 층(14) 내에 주입되어서, 상기 반도체 층(14)의 일부분으로부터 상기 웰 영역(44b)의 일부분까지 연장되어 있는 n0형의 이온 주입 층(46)을 형성한다. 상기 이온 주입 층(46)은 예를 들어 약 1∼4E13 at/cm2의 도핑 도우즈를 갖는다.
도 8은 필드 산화막을 형성하는 것을 예시하고 있다. 도 8에 의하면, 상기 포토레지스트 층(66)의 제거 후, LOCOS (local oxidation of silicon) 공정 등의 잘 알려진 소자 격리형 공정이 실행되어서 저부가 라운드 구조를 갖는 필드 산화막(27b)이 성장된다. 이 필드 산화막(27b)의 성장 중에, 상기 이온 주입 층(46)의 이온들이 상기 반도체 층(14)과 상기 웰 영역의 깊이 방향으로 확산되어서, 상기 라운드 구조를 갖는 필드 산화막(27b)의 저부를 따라 이온 주입 영역(46b)이 형성된다.
도 9는 불순물 주입에 의해 PBODY(p형 몸체를 형성하는 웰 영역)를 형성하는 것을 예시하고 있다. 도 9에 예시된 바와 같이, 상기 질화막(64)의 제거후, 폴리실리콘 층(26)이 상기 산화막(27b, 28) 상에 도포되고, 이어 포토리소그라픽 마스킹 및 현상 기술이 순차 실행되어서 PBODY 형성용 윈도우를 형성한다. 계속해서, 보론 이온 주입 공정이 사용되어서 이온 주입 층(20)을 형성한다. 이때 저온 산화막(66)이, 도 10에서 보여주고 있는 바와 같이, 상기 PBODY 형성용 윈도우를 덮으면서 상기 폴리실리콘 층(26) 상에 성장된다. 상기 저온 산화막(66)의 형성 중에 또는 별도의 열처리에 의해서, 그 이온 주입 층(20)의 보론 이온들은 상기 반도체 층(14) 내로 확산되어서 PBODY(20a)를 형성한다.
도 11은 소오스/드레인 영역을 형성하는 공정을 예시하고 있다. 도 11에서, 상기 저온 산화막(66)을 제거한 다음, 폴리실리콘 층(26)이 포토리소그라픽 마스킹 및 에칭 기술들에 의해서 패터닝되면 게이트 전극(26b)이 형성된다. 이때 포토레지스트 층(68)이 상기 게이트 전극을 덮으면서 도포되고 패터닝되면, 소오스 및 드레인 형성영역이 정의된다. 이어 상기 패턴화된 포토레지스트 층(68)을 마스크로 사용하는 이온 주입 공정이 실행되면, n+형의 이온 주입 층(16, 18)이 형성된다. 상기 이온 주입 층(16)은 상기 PBODY(20a) 내에 형성되어 있고 그리고 상기 이온 주입 층(18)은 상기 웰 영역(44b) 내에 형성되어 있다.
도 12는 PBODY(20a) 내에 몸체 영역을 형성하는 것을 예시하고 있다. 도 12에 예시되어 있는 바와 같이, 상기 포토레지스트 층(68)을 제거하고, 포토레지스트 층(69)을 다시 상기 기판 상에 도포 및 패터닝하여, p+형 영역을 정의한다. 계속해서, 이온 주입 공정이 사용되어서 몸체 영역으로 사용되는 p+형 이온주입 층(30)이 형성된다.
도 13은 열처리에 의해 소오스/드레인 영역 및 몸체 영역을 형성하는 공정을 예시하고 있다. 도 13에 의하면, 상기 포토레지스트 층(69)의 제거 후, 이온 주입 층(16, 18, 30)의 이온들은 열처리 기술에 의해서 확산되어서, 상기 소오스 영역(16b), 드레인 영역(18b) 및 p+형 몸체 영역(30a)를 동시에 형성한다.
이후부터의 공정들은 대표적인 CMOS 소자의 제조 공정과 동일한 방법으로 실행되어서, 완성된 LDMOS 트랜지스터 소자를 제조한다.
결국, 에칭 및 금속 배선 공정이 사용되어서 상기 산화막(28b)과 소오스/드레인 콘택(32b, 34) 상에 개구부를 형성하고 그리고 도 3에 예시된 구조를 완성한다. 또한 실리콘 디옥사이드와 같은 절연막(24b)이 상기 소자 위에 덮여져 있고, 그리고 도전성 콘택 및 배선 라인들이 형성되어 상기 LDMOS 트랜지스터를 그 집적 회로 내의 다른 소자들에 전기적으로 결합한다.
상술한 바와 같이, 본 발명에 따른 트랜지스터 소자의 제조 방법에 의하면, 선형적으로 경사진 도핑 프로파일을 갖는 드리프트 영역을 구비함과 동시에, 이 드리프트 영역을 드레인 영역의 일부로 사용하고 상기 드리프트 영역의 불순물 농도보다 높은 적어도 하나의 불순물 주입 영역을 더욱 포함하는 선형적으로 경사진 도핑 프로파일을 갖는 드레인 영역을 구비하는 LDMOS 트랜지스터 소자를 제조할 수 있다. 이러한 LDMOS 트랜지스터 소자는 상기 프로파일의 드리프트 영역이 단일 도핑 프로파일의 드리프트 영역보다 더 길게 형성되기 때문에 높은 항복 전압을 가질 수 있어서, 특히 파워 소자에 더욱 적합하다.
또한, 상기 드레인 영역이 갖는 도핑 프로파일에 의해서, 소자 내에서 캐리어 이동 속도가 개선될 수 있고, 또한 드레인 콘택용 불순물 주입 영역을 형성하는 데 소요되는 공정 시간을 줄일 수 있다.

Claims (20)

  1. LDMOS (lateral double diffused metal oxide semiconductor) 트랜지스터 소자에 있어서,
    실리콘 기판과, 그 실리콘 기판 상에 있는 버퍼 산화막 및 그 버퍼 산화막상에 있는 제 1 도전형의 반도체 층을 갖는 SOI (semiconductor-on-insulator) 기판및;
    상기 버퍼 산화막 상에 있는 LDMOS 트랜지스터를 포함하고,
    상기 LDMOS 트랜지스터는 제 1 도전형과 상반되는 제 2 도전형의 몸체 영역과; 제 1 도전형의 소오스 영역과; 드레인 전극과 직접 접촉되는 상기 제 1 도전형의 제 1 도핑 영역을 갖는 드레인 영역과; 상기 반도체 층 상에 있고 그리고 상기 몸체 영역과 상기 제 1 도핑 영역 사이에 있는 산화막 및 상기 버퍼 산화막 상에 있는 상기 반도체 층으로 구성된 드리프트 영역을 포함하며,
    상기 드레인 영역은, 상기 반도체 층 및 상기 제 1 도핑 영역 이외에, 상기 제 1 도핑 영역 아래에 형성되어 있되, 상기 제 1 도핑 영역보다 낮고 그리고 상기 반도체 층보다 높은 농도로 도핑되어 있는 제 2 도핑 영역을 포함하고,
    상기 드리프트 영역은 상기 제 2 도핑 영역과 상기 반도체 층에 의해서 정의되는 것을 특징으로 하는 LDMOS 트랜지스터 소자.
  2. 제 1 항에 있어서,
    상기 반도체 층 상에 있는 상기 산화막의 일부분은 라운드 구조로 되어있는 것을 특징으로 하는 LDMOS 트랜지스터 소자.
  3. 제 2 항에 있어서,
    상기 라운드 구조의 상기 산화막 아래에 부분적으로 형성되어 있는 상기 제 1 도전형의 제 3 도핑 영역을 부가하고, 이 제 3 도핑 영역은 상기 반도체 층과 상기 제 1 및 제 2 도핑 영역과 공통적으로 접촉되어 있는 것을 특징으로 하는 LDMOS 트랜지스터 소자.
  4. 제 3 항에 있어서,
    상기 제 3 도핑 영역은 상기 제 1 도핑 영역보다 낮고 그리고 상기 제 2 도핑 영역보다 높은 농도로 도프되어 있는 것을 특징으로 하는 LDMOS 트랜지스터 소자.
  5. 제 1 항에 있어서,
    상기 드리프트 영역은 상기 드레인 영역의 일부분으로서 사용되는 것을 특징으로 하는 LDMOS 트랜지스터 소자.
  6. LDMOS (lateral double diffused metal oxide semiconductor) 트랜지스터 소자에 있어서,
    실리콘 기판과, 그 실리콘 기판 상에 있는 버퍼 산화막 및 그 버퍼 산화막 상에 있는 제 1 도전형의 반도체 층을 갖는 SOI (semiconductor-on-insulator) 기판및;
    상기 버퍼 산화막 상에 있는 LDMOS 트랜지스터를 포함하고,
    상기 LDMOS 트랜지스터는 제 1 도전형과 상반되는 제 2 도전형의 몸체 영역과; 제 1 도전형의 소오스 영역과; 제 1 도핑 프로파일을 갖는 제 1 도전형의 드레인 영역과; 상기 반도체 층 상에 있고 그리고 상기 반도체 층 상에 있는 산화막 및 제 2 도핑 영역을 갖는 제 1 도전형의 드리프트 영역을 포함하며,
    상기 제 1 도핑 프로파일은, 상기 제 2 도핑 프로파일 및 제 1 도핑 영역을 포함하되, 상기 제 1 도핑 영역은 드레인 전극과 직접 접촉되고 그리고 상기 제 2 도핑 프로파일보다 낮은 농도로 도프되어 있으며,
    상기 제 2 도핑 프로파일은 상기 반도체 층과, 상기 제 1 도핑 영역 아래에 형성된 제 2 도핑 영역을 포함하되, 상기 제 2 도핑 영역은 상기 제 1 도핑 영역보다 낮고 그리고 상기 반도체 층보다 높은 농도로 도프되어 있는 것을 특징으로 하는 LDMOS 트랜지스터 소자.
  7. 제 6 항에 있어서,
    상기 산화막 아래에 부분적으로 형성되어 있는 상기 제 1 도전형의 제 3 도핑 영역을 부가하되, 이 제 3 도핑 영역은 상기 반도체 층과 상기 제 1 및 제 2 도핑 영역과 공통적으로 접촉되어 있는 것을 특징으로 하는 LDMOS 트랜지스터 소자.
  8. 제 6 항에 있어서,
    상기 반도체 층 상에 있는 상기 산화막의 일부분은 라운드 형상의 구조로 되어있는 것을 특징으로 하는 LDMOS 트랜지스터 소자.
  9. 제 7 항에 있어서,
    상기 제 3 도핑 영역은 상기 제 1 도핑 영역보다 낮고 그리고 상기 제 2 도핑 영역보다 높은 농도로 도프되어 있는 것을 특징으로 하는 LDMOS 트랜지스터 소자.
  10. LDMOS (lateral double diffused metal oxide semiconductor) 트랜지스터 소자의 제조 방법에 있어서,
    실리콘 기판과, 버퍼 산화막 및 제 1 도전형을 갖는 반도체 층을 갖는 SOI(semiconductor-on insulator) 기판을 준비하는 공정과;
    상기 반도체 층 내에 트렌치를 형성하는 공정과;
    상기 트렌치의 양측벽 상에 제 1 절연막을 형성하는 공정과;
    상기 트렌치 내의 제 1 절연막 상에 제 1 폴리실리콘 막을 충전하는 공정과;
    상기 반도체 층 상에 제 1 마스킹 층을 형성하는 공정과;
    상기 제 1 마스킹 층을 사용하여 제 1 도전형의 불순물을 상기 반도체 층 내에 주입하여 제 1 웰 영역을 형성하는 공정과;
    상기 SOI 기판 상에 의해 제 2 절연막을 형성하는 공정과;
    상기 제 2 절연막 상에 제 2 마스킹 층을 형성하는 공정과;
    상기 제 2 마스킹 층을 사용하는 산화에 의해 저부가 라운드 구조를 갖는 제 3 절연막을 형성하는 공정과;
    상기 제 2 및 제 3 절연막 상에 소정 패턴을 갖는 제 2 폴리실리콘 층을 형성하는 공정과;
    상기 제 2 폴리실리콘 층을 마스크로 사용하여 제 2 도전형의 불순물을 상기 반도체 층 내에 주입하여 제 2 웰 영역을 형성하는 공정과;
    상기 제 2 폴리실리콘 층을 다시 패터닝하여 게이트 폴리실리콘 층을 형성하는 공정과;
    상기 제 2 절연막 상에 제 3 마스킹 층을 형성하여 소오스 영역 및 드레인 영역을 정의하는 공정과;
    상기 제 3 마스킹 층을 통하여 제 1 도전형의 불순물을 주입하여 소오스 영역/드레인 영역을 형성하는 공정과;
    상기 기판 상에 제 4 마스킹 층을 형성하여 몸체를 정의하는 공정과;
    상기 제 4 마스킹 층을 통하여 제 2 도전형의 불순물을 주입하여 상기 제 2 웰 영역 내에 그리고 상기 소오스 영역 사이에 몸체 층을 형성하는 공정을 포함하는 것을 특징으로 하는 LDMOS 트랜지스터 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 3 절연막을 형성하기 전에, 상기 제 2 마스킹 층을 통하여 제 1 도전형의 불순물을 상기 반도체 층과 상기 제 1 웰 영역으로 주입하여 상기 드레인 영역보다 낮고 그리고 상기 제 1 웰 영역보다 높은 농도의 도펀트가 도프되어 있는 불순물 주입 영역을 형성하는 공정을 부가하는 것을 특징으로 하는 LDMOS 트랜지스터 소자의 제조 방법.
  12. 제 10 항에 있어서,
    상기 트렌치는 상기 버퍼 산화막의 상부 표면까지 연장되어 있는 것을 특징으로 하는 LDMOS 트랜지스터 소자의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제 1, 2, 3 절연막은 각각 산화막으로 형성되어 있는 것을 특징으로 하는 LDMOS 트랜지스터 소자의 제조 방법.
  14. 제 10 항에 있어서,
    상기 제 1, 2, 3, 4 마스킹 층은 포토리소그라픽 마스킹 및 현상 기술에 의해 형성되는 것을 특징으로 하는 LDMOS 트랜지스터 소자의 제조 방법.
  15. 제 10 항에 있어서,
    상기 제 3 절연막은 LOCOS 법에 의해서 형성되는 것을 특징으로 하는 LDMOS 트랜지스터 소자의 제조 방법.
  16. 제 10 항에 있어서,
    상기 트렌치를 형성하는 공정은 상기 반도체 층의 상부를 습식 에칭하는 공정과, 상기 반도체 층의 하부를 건식 에칭하는 공정을 포함하는 것을 특징으로 하는 LDMOS 트랜지스터 소자의 제조 방법.
  17. 제 10 항에 있어서,
    상기 제 1 절연막은 약 4000Å의 두께를 갖는 것을 특징으로 하는 LDMOS 트랜지스터 소자의 제조 방법.
  18. 제 11 항에 있어서,
    불순물 주입 영역은 약 1∼4E13 at/cm2의 도핑 도우즈를 갖는 것을 특징으로 하는 LDMOS 트랜지스터 소자의 제조 방법.
  19. LDMOS 트랜지스터 소자의 제조 방법에 있어서,
    실리콘 기판과, 버퍼 산화막 및 반도체 층을 갖는 SOI(semiconductor-on insulator) 기판을 준비하는 공정과;
    상기 반도체 층 상에 제 1 마스킹 층을 형성하는 공정과;
    상기 제 1 마스킹 층을 통하여 도전성 불순물을 주입하는 것에 의해 웰 영역을 형성하는 공정과;
    상기 SOI 기판의 산화에 의해 제 2 산화막을 형성하는 공정과;
    상기 제 2 산화막 상에 제 2 마스킹 층을 형성하는 공정과;
    상기 제 2 마스킹 층을 사용하는 LOCOS 프로세스에 의해 라운드 구조의 제 3 산화막을 형성하는 공정과;
    도전성 불순물을 상기 반도체 층 내로 주입하는 것에 의해 몸체 웰 영역을 형성하는 공정과;
    상기 반도체 층 상에 제 2 폴리실리콘 층을 도포하는 공정과;
    상기 제 2 폴리실리콘 층을 패터닝하여 게이트 전극을 형성하는 공정과;
    도전성 불순물을 주입하여 소오스/드레인 영역을 형성하는 공정과;
    상기 SOI 기판 상에 제 5 마스킹 층을 형성하는 공정과;
    도전성 불순물을 주입하여 몸체 영역을 형성하는 공정 및;
    열처리에 의해서 상기 불순물 주입 영역을 드라이브-인하는 공정을 포함하는 것을 특징으로 하는 LDMOS 트랜지스터 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 2 산화막 상에 상기 제 2 마스킹 층을 형성하기 전에, 상기 제 2 마스킹 층을 통하여 상기 반도체 층과 상기 웰 영역으로 도전성 불순물을 주입하여 제 2 불순물 주입 층을 형성하는 공정을 부가하는 것을 특징으로 하는 LDMOS 트랜지스터 소자의 제조 방법.
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KR20140051353A (ko) * 2011-07-25 2014-04-30 마이크로칩 테크놀로지 인코포레이티드 고 전압 mosfet과 이의 제조방법
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