KR20140051353A - 고 전압 mosfet과 이의 제조방법 - Google Patents

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Abstract

상이한 도핑 수준을 갖는 적어도 하나의 N-웰 주입부는 얼라이먼트 타겟에 마스크를 추후 정렬하기 위하여 얼라이먼트 타겟을 써서 기판을 1차로 에칭하여 실리콘 기판에 형성된다. 이 얼라이먼트 타겟은 임의의 활성 디바이스 영역의 외측부에 있다. 기판과 결합하여 상이한 도핑 수준을 갖는 적어도 하나의 N-웰 주입부를 사용하여, 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET)의 드리프트 영역에 경사 접합부가 형성될 수 있고, 이에 따라 슈도 Ldd 구조가 실현될 수 있다.

Description

HV MOS 디바이스용 다중 웰 드레인 엔지니어링{MULTIPLE WELL DRAIN ENGINEERING FOR HV MOS DEVICES}
관련 특허 출원
본 출원은 그레그 딕스(Greg Dix), 레이톤 이. 맥킨(Leighton E. McKeen), 이안 리빙스톤(Ian Livingston), 로져 멜쳐(Roger Melcher) 및 로한 브레이스웨이트(Rohan Braithwaite)에 의해 2011년 7월 25일에 출원된 공동 소유의 미국 가특허출원 제61/511,195호, 발명의 명칭 "HV MOS 디바이스용 다중 웰 드레인 엔지니어링(Multiple Well Drain Engineering for HV MOS Devices)"에 대하여 우선권을 주장하며, 모든 목적을 위해 본 명세서에 참조로 포함된다.
기술분야
본 발명은 고 전압(high voltage; HV) 금속 산화물 반도체(MOS) 디바이스들의 제조에 관한 것으로, 보다 구체적으로는 HV MOS 디바이스들의 다중 웰 드레인들의 제조에 관한 것이다.
고 전압(HV) 금속 산화물 반도체(MOS) 디바이스들은 드레인 및 드리프트 구조들을 생성하기 위해 전형적으로 웰 주입부들(well implant)을 사용한다. 핫 캐리어 임펙트 이온화(hot carrier impact ionization)는 이 디바이스들의 전압 범위를 제한하고, 전형적으로 저농도로 도핑된 드레인(lightly doped drain; Ldd) 주입부들은 드레인이 필드 산화물(field oxide) 하에 있으면 드레인 엔지니어링에서 유용하지 않다. 전형적인 종래의 기술인 자기 정렬된(self aligned) 웰 구조들은 실리콘(Si) 기판 표면에서 웰 에지들(well edges)에 바람직하지 않은 스텝들(표고의 변화(change in elevation))을 생성하고 연속적 웰 주입부의 정렬 문제들(issues)을 초래한다.
도 1을 참조하면, p-기판에서 n-웰 주입부를 형성하는데 사용되는 종래 공정 단계들의 개략 단면도(schematic elevational diagram)들을 도시한다. 도 1(a)는 질화물 층(106)에 의해 마스킹된 p-기판(102)에서 n-웰 주입부(104)의 개략 단면도를 나타낸다. 도 1(b)는 산화물 층(108)이 n-웰 주입부(104) 위에 성장되고 이어서 질화물 층(106)이 거기로부터 박리되는 것을 나타낸다. 도 1(c)는 산화 층(108)을 에칭하여 제거한 후에 p-기판(102)에서의 N-웰 주입부(104a)를 나타낸다. 산화물의 성장은 일정량의 산화 층(108)을 소모하여 N-웰 주입부(104)의 상부 부분의 일부를 제거시키고, 이로 인해 N-웰 에지(110)에 스텝들(steps)이 형성된다. 이 n-웰 에지들(110)(스텝들)은 이후의 마스크 정렬(subsequent mask alignment)에 사용된다.
따라서, 더 견고한 HV MOS 디바이스를 얻기 위해서는 폴리실리콘 게이트 및/또는 필드 산화물 아래의 드리프트 영역에 드레인 엔지니어링을 통합시키는 능력이 필요하다. 상이하게 도핑된 웰 주입부들의 사용은 드레인 엔지니어링을 용이하게 한다.
실시형태에 따르면, 고 전압(HV) 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET) 디바이스를 제조하는 방법은 다음의 단계를 포함한다: P-기판(202)의 표면이고 P-기판(202)의 활성 디바이스 영역들의 외측부(outside)에 얼라이먼트 타겟(220)을 에칭하여 P-기판(202)에 제로 층(zero layer; 222)을 형성하는 단계; 주입에 의해 P-기판(202)의 부분에 저농도로 도핑된 N-웰(204a)을 형성하는 단계; 주입에 의해 저농도로 도핑된 N-웰(204a)의 부분에 도핑된 N-웰(204b)을 형성하는 단계; P-기판(202)의 특정 부분 위에 필드 산화물들(214)을 형성하는 단계; 저농도로 도핑된 N-웰(204a)의 부분과 P-기판(202)의 부분 위에 게이트 산화물(216)을 형성하는 단계; 게이트 산화물(216) 위에 폴리실리콘 게이트(218)를 형성하는 단계; 및 주입에 의해 도핑된 N-웰(204b)의 부분에 고농도로 도핑된(heavily doped) N+ 영역(204c) 및 P-기판(202)의 또 다른 부분에 또 다른 고농도로 도핑된 N+ 영역(212)을 형성하는 단계.
방법의 추가 실시형태에 따르면, 형성하는 단계들은 얼라이먼트 타겟(220)과 정렬된 마스크들을 사용하는 단계를 포함할 수 있다. 발명의 추가 실시형태에 따르면, 드레인 접속부(drain connection)는 고농도로 도핑된 N+ 영역(204c)에 만들어질 수 있고, 게이트 접속부(gate connection)는 폴리실리콘 게이트(218)에 만들어질 수 있고, 소스 접속부(source connection)는 또 다른 고농도로 도핑된 N+ 영역(212)에 만들어질 수 있다. 방법의 추가 실시형태에 따르면, 복수의 HV MOSFET 디바이스들이 형성될 수 있다. 방법의 추가 실시형태에 따르면, 저농도로 도핑된 N-웰(204a) 및 도핑된 N-웰(204b)은 MOSFET 디바이스의 드리프트 영역에 경사 접합부(graded junction)를 형성할 수 있다. 방법의 추가 실시형태에 따르면, 저농도로 도핑된 N-웰 및 도핑된 N-웰(204a 및 204b)의 길이를 조절하는 단계들은 MOSFET 디바이스의 높은 전계 효과를 감소시키는데 사용될 수 있다. 방법의 추가 실시형태에 따르면, 저농도로 도핑된 N-웰 및 도핑된 N-웰(204a 및 204b)의 길이를 조절하는 단계들은 MOSFET 디바이스의 온 저항(on resistance)을 감소시키는데 사용될 수 있다.
또 다른 실시형태에 따르면, 고 전압(HV) 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET) 디바이스는 다음을 포함할 수 있다: P-기판(202)의 표면이고 P-기판(202)의 활성 디바이스 영역의 외측부에 에칭된 얼라이먼트 타겟을 갖는 P-기판(202)의 제로 층(222); P-기판의 부분에 주입된 저농도로 도핑된 N-웰(204a); 저농도로 도핑된 N-웰(204a)의 부분에 주입된 도핑된 N-웰(204b); 도핑된 N-웰(204b)의 부분에 주입된 고농도로 도핑된 N+ 영역(204c); P-기판(202)의 또 다른 부분에 주입된 또 다른 고농도로 도핑된 N+ 영역(212); 고농도로 도핑된 N+ 영역(204c)과 또 다른 고농도로 도핑된 N+ 영역(212) 근처에 형성된 필드 산화물들(214); 저농도로 도핑된 N-웰(204a)의 부분 위와 또 다른 고농도로 도핑된 N+ 영역(212) 근처에 형성된 게이트 산화물(216); 및 게이트 산화물(216) 위에 형성된 폴리실리콘 게이트(218).
추가 실시형태에 따르면, 얼라이먼트 타겟(220)은 저농도로 도핑된 N- 웰(204a), 도핑된 N-웰(204b), 고농도로 도핑된 N+ 영역(204c), 또 다른 고농도로 도핑된 N+ 영역(212), 필드 산화물들(214), 게이트 산화물(216), 및 폴리실리콘 게이트(218)의 정렬 주입(aligning implantation)에 사용될 수 있다. 추가 실시형태에 따르면, 드레인 접속부는 고농도로 도핑된 N+ 영역(204c)에 만들어질 수 있고, 게이트 접속부는 폴리실리콘 게이트(218)에 만들어질 수 있고, 소스 접속부는 또 다른 고농도로 도핑된 N+ 영역(212)에 만들어질 수 있다. 추가 실시형태에 따르면, 복수의 고 전압 금속 산화물 반도체 전계 효과 트랜지스터 디바이스들이 형성될 수 있다. 추가 실시형태에 따르면, 저농도로 도핑된 N-웰(204a) 및 도핑된 N-웰(204b)은 MOSFET 디바이스의 드리프트 영역에 경사 접합부를 형성할 수 있다. 추가 실시형태에 따르면, 저농도로 도핑된 N-웰(204a) 및 도핑된 N-웰(204b)의 길이들은 MOSFET 디바이스의 높은 전계 효과가 감소되도록 조절될 수 있다. 추가 실시형태에 따르면, 저농도로 도핑된 N-웰(204a) 및 도핑된 N-웰(204b)의 길이들은 MOSFET 디바이스의 온 저항이 감소되도록 조절될 수 있다.
또 다른 실시형태에 따르면, 고 전압(HV) 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET) 디바이스를 제조하는 방법은 다음의 단계들을 포함할 수 있다: 저농도로 도핑된 N--기판(402)의 표면이고 저농도로 도핑된 N--기판(402)의 활성 디바이스 영역의 외측부에 얼라이먼트 타겟(420)을 에칭하여 저농도로 도핑된 N--기판(402)에 제로 층(422)을 형성하는 단계; 주입에 의해 저농도로 도핑된 N--기판(402)의 부분에 N-웰(404a)을 형성하는 단계-상기 N-웰(404a)은 저농도로 도핑된 N--기판(402)보다 더 고농도로 도핑될 수 있음-; 저농도로 도핑된 N--기판(402)의 특정 부분 위에 필드 산화물들(414)을 형성하는 단계; 저농도로 도핑된 N--기판(402)의 부분들 위에 게이트 산화물(416)을 형성하는 단계; 게이트 산화물(416) 위에 폴리실리콘 게이트(418)를 형성하는 단계; 주입에 의해 저농도로 도핑된 N--기판(402)의 부분에 P-형 영역(424)을 형성하는 단계; 주입에 의해 N-웰(404a)의 부분에 고농도로 도핑된 N+ 영역(404b) 및 P-형 영역(424)의 부분에 또 다른 고농도로 도핑된 N+ 영역(412)을 형성하는 단계; 및 주입에 의해 P-형 영역(424)의 부분에 고농도로 도핑된 P+ 영역(426)을 형성하는 단계.
방법의 추가 실시형태에 따르면, 형성하는 단계들은 얼라이먼트 타겟(420)과 정렬된 마스크들을 사용하는 단계를 추가로 포함할 수 있다. 방법의 추가 실시형태에 따르면, 드레인 접속부는 고농도로 도핑된 N+ 영역(404b)에 만들어질 수 있고, 게이트 접속부는 폴리실리콘 게이트(418)에 만들어질 수 있고, 소스 접속부는 또 다른 고농도로 도핑된 N+ 영역(412)에 만들어질 수 있다. 방법의 추가 실시형태에 따르면, 복수의 HV MOSFET 디바이스들이 형성될 수 있다. 방법의 추가 실시형태에 따르면, N-웰(404a) 및 저농도로 도핑된 N--기판(402)은 MOSFET 디바이스의 드리프트 영역에 경사 접합부를 형성할 수 있다. 방법의 추가 실시형태에 따르면, N-웰(404a)의 길이를 조절하는 단계는 MOSFET 디바이스의 높은 전계 효과를 감소시키는데 사용될 수 있다. 방법의 추가 실시형태에 따르면, N-웰(404a)의 길이를 조절하는 단계는 MOSFET 디바이스의 온 저항을 감소시키는데 사용될 수 있다.
또 다른 실시형태에 따르면, 고 전압(HV) 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET) 디바이스는 다음을 포함할 수 있다: 저농도로 도핑된 N--기판(402)의 표면이고 저농도로 도핑된 N--기판(402)의 활성 디바이스 영역의 외측부에 에칭된 얼라이먼트 타겟(420)을 갖는 저농도로 도핑된 N--기판(402)의 제로 층(422); 저농도로 도핑된 N--기판(402)의 부분에 주입된 N-웰(404a)-상기 N-웰(404a)는 저농도로 도핑된 N--기판(402)보다 더 고농도로 도핑될 수 있음-; 저농도로 도핑된 N--기판(402)의 부분에 주입된 P-형 영역(424); N-웰(404a)의 부분에 주입되는 고농도로 도핑된 N+ 영역(404b); P-형 영역(424)의 부분의 고농도로 도핑된 P+ 영역(426); 고농도로 도핑된 N+ 영역(404b)과 고농도로 도핑된 P+ 영역(426) 근처에 형성된 필드 산화물들(414); 저농도로 도핑된 N--기판(402)과 P-형 영역(424)의 부분들 위에 형성된 게이트 산화물(416); 및 게이트 산화물(416) 위에 형성된 폴리실리콘 게이트(418).
추가 실시형태에 따르면, 상기 얼라이먼트 타겟은 N-웰(404a), P-형 영역(424), 고농도로 도핑된 N+ 영역(404b), 또 다른 고농도로 도핑된 N+ 영역(412), 고농도로 도핑된 P+ 영역(426), 필드 산화물들(414), 게이트 산화물(416), 및 폴리실리콘 게이트(418)의 정렬 주입을 위해 사용될 수 있다. 추가 실시형태에 따르면, 드레인 접속부는 고농도로 도핑된 P+ 영역(404b)에 만들어질 수 있고, 게이트 접속부는 폴리실리콘 게이트(418)에 만들어질 수 있고, 소스 접속부는 또 다른 고농도로 도핑된 P+ 영역(412)에 만들어질 수 있다. 추가 실시형태에 따르면, 복수의 고 전압 금속 산화물 반도체 전계 효과 트랜지스터 디바이스들이 형성될 수 있다. 추가 실시형태에 따르면, N-웰(404a) 및 저농도로 도핑된 N--기판(402)은 MOSFET 디바이스의 드리프트 영역에 경사 접합부를 형성할 수 있다. 추가 실시형태에 따르면, N-웰(404a)의 길이는 MOSFET 디바이스의 높은 전계 효과가 감소되도록 조절될 수 있다. 추가 실시형태에 따르면, N-웰(404a)의 길이는 MOSFET 디바이스의 온 저항이 감소되도록 조절될 수 있다. 추가 실시 형태에 따르면, 또 따른 고농도로 도핑된 N+ 영역(412) 및 고농도로 도핑된 P+ 영역(426)은 함께 이어지도록 인접될(be butted together) 수 있고, 고농도로 도핑된 P+ 영역(426)은 소스 접속에 접속될 수 있다. 추가 실시형태에 따르면, 또 다른 고농도로 도핑된 N+ 영역(412) 및 고농도로 도핑된 P+ 영역(426)은 이격될 수 있고, 고농도로 도핑된 P+ 영역(426)은 P-형 영역(424)의 전위(voltage potential)을 조절하는 전압에 접속될 수 있다.
첨부된 도면과 함께 다음의 설명을 참조하면 본 발명을 보다 완전하게 이해할 수 있을 것이다.
도 1은 p-기판에 n-웰 주입부를 형성하는데 사용되는 종래 기술 제조 공정의 개략 단면도를 도시한다.
도 2는 본 발명의 특정 예시적인 실시형태에 따라서, P-기판에 다중 N-웰 주입부들을 형성하는데 사용되는 제조 공정 단계들의 개략 단면도를 도시한다.
도 3은 본 발명의 교시에 따라서, 다중 N-웰 드레인 엔지니어링으로써 HV MOS 디바이스 내의 구동 전류(drive current)를 개선하는 것을 보여주는 Vds 및 Ids의 전압-전류 그래프를 도시한다.
도 4는 본 발명의 또 다른 특정 예시적인 실시형태에 따라서, N-기판에 N-웰 주입부들 및 저농도로 도핑된 P-웰 주입부를 형성하는데 사용되는 제조 공정 단계들의 개략 단면도를 도시한다.
본 발명은 다양한 변형 및 대안의 형태들을 허용할 수 있지만, 본 발명의 특정 예시적인 실시형태는 도면들에 도시되어 있고, 상세한 설명에서 자세히 기술되어 있다. 그러나, 본 발명의 특정 예시적인 실시형태들이 본 발명을 본 발명에서 개시된 특정한 형태들로 제한하는 것은 아니며, 오히려 본 발명은 첨부된 청구항에 의해 정의되는 모든 변경 및 등가물을 포함하는 것으로 이해되어야 할 것이다.
상이하게 도핑된 웰 주입부들을 사용하여, 경사 N-웰 접합부(graded N-well junction)는 필드 산화물 아래에 생성될 수 있다. 다중 N-웰 주입부들이 P-기판에 형성되거나, 또는 단일 N-웰 주입부는 추후 공정용 마스크를 정렬시키기 위한 얼라이먼트 타겟을 써서 실리콘 기판을 1차 에칭하여, 저농도로 도핑된 N-기판에 형성된다. 얼라이먼트 타겟은 임의의 활성 디바이스 영역의 외측부이다. 상이한 도핑 수준의 N-웰 주입부들을 사용하여 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET)의 드리프트 영역 내에 경사 접합부가 형성될 수 있고, 슈도 Ldd 구조(pseudo Ldd structure)가 이것에 의해 실현될 수 있다. 보다 고농도 및 보다 저농도로 도핑된 N-웰 주입부들의 길이를 미세하게 조정하여, HV MOS FET 디바이스의 온 저항의 감소뿐만 아니라, 높은 전계 효과들이 유의적으로 감소될 수 있다.
도면을 참조하면, 특정 예시적인 실시형태의 상세한 설명이 개략적으로 설명된다. 도면들에서 동일한 요소들은 동일한 숫자들로 나타낼 것이고, 유사한 요소들은 다른 소문자 접미사를 갖는 동일한 숫자들로 나타낼 것이다.
도 2를 참조하면, 본 발명의 특정 예시적인 실시형태에 따라서, P-기판에 다중 N-웰 주입부들을 형성하는데 사용되는 제조 공정 단계들의 개략 단면도가 도시되어 있다. 도 2(a)에 나타낸 "제로" 층(222)은 마스크를 추후 정렬하기 위한 얼라이먼트 타겟(220)을 써서 실리콘 P-기판(202)을 에칭하여 생성된다. 얼라이먼트 타겟(220)은 임의의 활성 디바이스 영역의 외측부에 있다. 그 후에 다중 주입부들은 이하에서 보다 충분히 기술하는 바와 같이 수행될 수 있다. 상이한 도핑 수준들의 다중 웰 주입부들을 사용함으로써, 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET)의 드리프트 영역 내에 경사 접합부가 형성될 수 있고, 슈도 Ldd 구조는 그것에 의해 실현될 수 있다.
도 2(b)에 나타낸 저농도로 도핑된 N--웰(204a)은 집적 회로 반도체 제조에서 당업자에게 공지된 수단들, 예를 들어 주입 및 구동(가열)을 통해 형성된다. 도 2(c)에 나타낸 제2의 보다 고농도로 도핑된 N-웰(204b)은 공지된 수단들, 예를 들어 주입 및 구동(가열)을 통해 형성된다. 도 2(d)에 나타낸 필드 산화물들(214a, 214b 및 214c)은 공지된 수단들을 통해 성장(형성)된다. 도 2(e)에 나타낸 게이트 산화물(216)은 공지된 수단들을 통해 성장(형성)된다. 도 2(f)에 나타낸 폴리실리콘(218)은 공지된 수단들을 통해 게이트 산화물(216) 위에 성장(형성)된다. 도 2(g)에 나타낸 폴리실리콘(218)은 공지된 수단들을 통해 게이트 산화물(216) 위에 포토리소그래피 및 에칭 예시일뿐 여기에 제한되지 않음에 의해 폴리실리콘 게이트(218)로 형성된다. 도 2(h)에 나타낸 고농도로 도핑된 N+ 영역들(204c 및 212)은 드레인 및 소스 접속들 각각에 대해 공지된 수단들, 예를 들어 주입 및 구동(가열)을 통해 형성된다. 웰들은 적소에(in place) 필드 산화/분리가 일어난 후에 주입될 수 있고, 구동(가열)없이 웰들이 주입될 수 있고 불순물들(dopants)이 활성화될 수 있다는 것이 예상되고 본 발명의 범위 내에 있다.
상기 제조 단계들은 도 2(h)에 나타낸 고 전압(HV) MOS FET을 생성한다. 각각의 상기 단계들에서, 얼라이먼트 타겟(220)은 이들 각각의 마스크들을 정렬하는데 사용된다. 다중 N-웰 주입부들(204)은 HV MOS FET의 드리프트 영역에 경사 접합부를 생성한다. 고농도 및 저농도 N-웰 주입부들의 길이들을 미세하게 조정함으로써, HV MOS FET 디바이스의 온 저항의 감소뿐만 아니라, 높은 전계 효과들이 유의적으로 감소될 수 있다.
도 3을 참조하면, 본 발명의 교시에 따라서, 다중 N-웰 드레인 엔지니어링으로 HV MOS FET 디바이스 내의 구동 전류를 개선하는 것을 보여주는 Vds 및 Ids의 전압-전류 그래프가 도시되어 있다. 본 발명의 장점들은 다음과 같다: 1) 웰 주입부들의 보다 정확한 조정, 2) 엔지니어링된 드리프트/드레인을 생성하는 다중 웰 플렌트들을 사용하는 능력, 3) 더 우수한 구동 전류, 4) 핫 캐리어 효과들의 제거, 및 5) 디바이스 작동의 더 넓은 전압 범위.
도 4를 참조하면, 본 발명의 또 다른 특정 예시적인 실시형태에 따라서 N--기판에 N-웰 주입부들 및 저농도로 도핑된 P-웰 주입부를 형성하는데 사용되는 제조 단계들의 개략 단면도가 도시되어 있다. 도 4(a)에 나타낸 "제로" 층(422)은 얼라이먼트 타겟(420)에 마스크를 추후 정렬하기 위한 얼라이먼트 타겟(420)을 써서 저농도로 도핑된 N--기판(402)을 에칭하여 생성된다. 얼라이먼트 타겟(420)은 임의의 활성 디바이스 영역의 외측부에 있다. 그 후에 다중 주입부들은 이하에서 보다 충분히 기술하는 바와 같이 수행될 수 있다. 그 다음, 상이한 도핑 수준의 저농도로 도핑된 N--기판(402)의 N-웰(402a)을 사용함으로써, 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET)의 드리프트 영역 내에 경사 접합부가 형성될 수 있고, 슈도 Ldd 구조는 그것에 의해 실현될 수 있다.
도 4(b)에 나타낸 보다 고농도로 도핑된 N-웰(404a)은 공지된 수단들, 예를 들어 주입 및 구동(가열)을 통해 저농도로 도핑된 N--기판(402)에 형성된다. 도 4(c)에 나타낸 필드 산화물들(414a, 414b 및 414c)은 공지된 수단들을 통해 성장(형성)된다. 도 4(d)에 나타낸 게이트 산화물(416)은 공지된 수단들을 통해 성장(형성)된다. 도 4(e)에 나타낸 폴리실리콘(418)은 공지된 수단들을 통해 게이트 산화물(416) 위에 성장(형성)된다. 도 4(f)에 나타낸 폴리실리콘(418)은 공지된 수단들을 통해 게이트 산화물(416) 위에 포토리소그래피 및 에칭 방법(예시일뿐 제한되지 않음)에 의해 폴리실리콘 게이트(418)로 형성된다.
도 4(g)에 나타낸 저농도(low concentration) 주입부 P-형 영역(424)은 공지된 수단들, 예를 들어 포토(photo), 주입 및 구동(가열)을 통해 저농도로 도핑된 N--기판(402)에 형성된다. P-형 영역(424)은 또한 특정 주입 조건들을 위해서 구동(가열)을 요구하지 않고 형성될 수 있다. 도 4(h)에 나타낸 고농도로 도핑된 N+ 영역들(404b 및 412)은 드레인 및 소스 접속들 각각을 위해 공지된 주입 수단들을 통해 N-웰(404a) 및 P-형 웰(424)에 각각 형성된다. 도 4(i)에 나타낸 고농도로 도핑된 P+ 영역(426)은 공지된 주입 수단들을 통해 P-형 영역(424)에 형성된다.
고농도로 도핑된 P+ 영역(426)은 P-형 영역(424)에 접속하는데 사용된다. 고농도로 도핑된 P+ 영역(426)은 고농도로 도핑된 N+ 영역(412)에 이어지도록 인접될 수 있고(be butted), 또한 소스 접촉부(source contact)에 접속될 수 있고(도 4(f) 내지 도 4(i)에 도시함), 또는 고농도로 도핑된 N+ 영역(412)에서 분리되어 전압 소스에 접속되어(도시하지 않음), P-형 영역(424)의 전위(potential)를 변경할 수 있다. 각각의 상기 기술한 단계들에 있어서, 얼라이먼트 타겟(420)은 얼라이먼트 타겟의 각각의 마스크들을 정렬하는데 사용된다. N-웰 주입부(404a) 및 저농도로 도핑된 N--기판(402)은 HV MOS FET의 드리프트 영역에 경사 접합부를 생성한다. N-웰 주입부(404a)의 길이를 미세하게 조정함으로써, HV MOS FET 디바이스의 온 저항의 감소뿐만 아니라, 높은 전계 효과들이 유의적으로 감소될 수 있다.
본 발명의 실시형태들은 발명의 예시적인 실시형태들을 참조하여 설명되고, 기술되고 정의되지만, 이러한 참조들은 발명의 제한을 의미하지 않고, 이러한 제한이 추론되지 아니한다. 개시된 발명은 형태와 기능면에서 상당한 수정, 변경, 및 등가물일 수 있고, 이러한 것들은 관련 기술분야에서 통상의 기술을 가지고 본 발명의 이익을 받는 사람들에게 발생할 수 있다. 본 발명의 설명되고 서술된 실시형태들은 단지 예시들이며, 본 개시의 범위를 제한하지 않는다.

Claims (30)

  1. 고 전압(HV) 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET) 디바이스를 제조하는 방법으로서,
    P-기판(202)의 표면이고 P-기판(202)의 활성 디바이스 영역의 외측부에 얼라이먼트 타겟(220)을 에칭하여 P-기판(202)에 제로 층(222)을 형성하는 단계;
    주입에 의해 상기 P-기판(202)의 부분에 저농도로 도핑된 N-웰(204a)을 형성하는 단계;
    주입에 의해 상기 저농도로 도핑된 N-웰(204a)의 부분에 도핑된 N-웰(204b)을 형성하는 단계;
    상기 P-기판(202)의 특정 부분 위에 필드 산화물들(214)을 형성하는 단계;
    상기 저농도로 도핑된 N-웰(204a)의 부분과 P-기판(202)의 부분 위에 게이트 산화물(216)을 형성하는 단계;
    상기 게이트 산화물(216) 위에 폴리실리콘 게이트(218)를 형성하는 단계; 및
    주입에 의해 상기 도핑된 N-웰(204b)의 부분에 고농도로 도핑된 N+ 영역(204c) 및 상기 P-기판(202)의 또 다른 부분에 또 다른 고농도로 도핑된 N+ 영역(212)을 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 형성하는 단계들은 얼라이먼트 타겟(220)과 정렬된 마스크들을 사용하는 단계를 포함하는, 방법.
  3. 제1항에 있어서,
    드레인 접속부는 고농도로 도핑된 N+ 영역(204c)에서 이루어지고, 게이트 접속부는 폴리실리콘 게이트(218)에서 이루어지고, 소스 접속부는 또 다른 고농도로 도핑된 N+ 영역(212)에서 이루어지는, 방법.
  4. 제1항에 있어서,
    복수의 HV MOSEFET 디바이스들이 형성되는, 방법.
  5. 제1항에 있어서,
    상기 저농도로 도핑된 N-웰(204a) 및 상기 도핑된 N-웰(204b)는 MOSFET 디바이스의 드리프트 영역에 경사 접합부를 형성하는, 방법.
  6. 제1항에 있어서,
    상기 MOSFET 디바이스의 높은 전계 효과들을 감소시키기 위해 상기 저농도로 도핑된 N-웰 및 도핑된 N-웰(204a 및 204b)의 길이를 조절하는 단계들을 추가로 포함하는, 방법.
  7. 제1항에 있어서,
    상기 MOSFET 디바이스의 온 저항(on resistance)을 감소시키기 위해 저농도로 상기 저농도로 도핑된 N-웰 및 도핑된 N-웰(204a 및 204b)의 길이를 조절하는 단계들을 추가로 포함하는, 방법.
  8. 고 전압(HV) 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET) 디바이스로서,
    P-기판(202)의 표면이고 P-기판(202)의 활성 디바이스 영역의 외측부에 에칭된 얼라이먼트 타겟을 갖는 P-기판(202)의 제로 층(222);
    상기 P-기판의 부분에 주입된 저농도로 도핑된 N-웰(204a);
    상기 저농도로 도핑된 N-웰(204a)의 부분에 주입된 도핑된 N-웰(204b);
    상기 도핑된 N-웰(204b)의 부분에 주입된 고농도로 도핑된 N+ 영역(204c);
    상기 P-기판(202)의 또 다른 부분에 주입된 또 다른 고농도로 도핑된 N+ 영역(212);
    상기 고농도로 도핑된 N+ 영역(204c)과 상기 또 다른 고농도로 도핑된 N+ 영역(212) 근처에 형성된 필드 산화물들(214);
    상기 저농도로 도핑된 N-웰(204a)의 부분 위와 상기 또 다른 고농도로 도핑된 N+ 영역(212) 근처에 형성된 게이트 산화물(216); 및
    상기 게이트 산화물(216) 위에 형성된 폴리실리콘 게이트(218)를 포함하는, HV MOSFET 디바이스.
  9. 제8항에 있어서,
    상기 얼라이먼트 타겟(220)은 저농도로 도핑된 N-웰(204a), 도핑된 N-웰(204b), 고농도로 도핑된 N+ 영역(204c), 또 다른 고농도로 도핑된 N+ 영역(212), 필드 산화물들(214), 게이트 산화물(216), 및 폴리실리콘 게이트(218)의 정렬 주입을 위해 사용되는, HV MOSFET 디바이스.
  10. 제8항에 있어서,
    드레인 접속부는 고농도로 도핑된 N+ 영역(204c)에서 이루어지고, 게이트 접속부는 폴리실리콘 게이트(218)에서 이루어지고, 소스 접속부는 또 다른 고농도로 도핑된 N+ 영역(212)에서 이루어지는, HV MOSFET 디바이스.
  11. 제8항에 있어서,
    복수의 고 전압 금속 산화물 반도체 전계 효과 트랜지스터 디바이스들이 형성되는, HV MOSFET 디바이스.
  12. 제8항에 있어서,
    상기 저농도로 도핑된 N-웰(204a) 및 상기 도핑된 N-웰(204b)는 MOSFET 디바이스의 드리프트 영역에 경사 접합부를 형성하는, HV MOSFET 디바이스.
  13. 제8항에 있어서,
    상기 저농도로 도핑된 N-웰(204a) 및 상기 도핑된 N-웰(204b)의 길이들은 MOSFET 디바이스의 높은 전계 효과가 감소되도록 조절되는, HV MOSFET 디바이스.
  14. 제8항에 있어서,
    상기 저농도로 도핑된 N-웰(204a) 및 도핑된 N-웰(204b)의 길이들은 MOSFET 디바이스의 온 저항이 감소되도록 조절되는, HV MOSFET 디바이스.
  15. 고 전압(HV) 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET) 디바이스를 제조하는 방법으로서,
    저농도로 도핑된 N--기판(402)의 표면이고 저농도로 도핑된 N--기판(402)의 활성 디바이스 영역의 외측부에 얼라이먼트 타겟(420)을 에칭하여 저농도로 도핑된 N--기판(402)에 제로 층(422)을 형성하는 단계;
    주입에 의해 상기 저농도로 도핑된 N--기판(402)의 부분에 N-웰(404a)을 형성하는 단계-상기 N-웰(404a)는 상기 저농도로 도핑된 N--기판(402)보다 더 고농도로 도핑됨-;
    상기 저농도로 도핑된 N--기판(402)의 특정 부분 위에 필드 산화물들(414)을 형성하는 단계;
    상기 저농도로 도핑된 N--기판(402)의 부분들 위에 게이트 산화물(416)을 형성하는 단계;
    상기 게이트 산화물(416) 위에 폴리실리콘 게이트(418)를 형성하는 단계;
    주입에 의해 상기 저농도로 도핑된 N--기판(402)의 부분에 P-형 영역(424)을 형성하는 단계;
    주입에 의해 상기 N-웰(404a)의 부분에 고농도로 도핑된 N+ 영역(404b) 및 상기 P-형 영역(424)의 부분에 또 다른 고농도로 도핑된 N+ 영역(412)을 형성하는 단계; 및
    주입에 의해 상기 P-형의 영역의 부분에 고농도로 도핑된 P+ 영역(426)을 형성하는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 형성하는 단계들은 얼라이먼트 타겟(420)과 정렬된 마스크들을 사용하는 단계를 포함하는, 방법.
  17. 제15항에 있어서,
    드레인 접속부는 고농도로 도핑된 N+ 영역(404b)에서 이루어지고, 게이트 접속부는 폴리실리콘 게이트(418)에서 이루어지고, 소스 접속부는 또 다른 고농도로 도핑된 N+ 영역(412)에서 이루어지는, 방법.
  18. 제15항에 있어서,
    복수의 HV MOSEFET 디바이스들이 형성되는, 방법.
  19. 제15항에 있어서,
    상기 N-웰(404a) 및 상기 저농도로 도핑된 N--기판(402)은 MOSFET 디바이스의 드리프트 영역에 경사 접합부를 형성하는, 방법.
  20. 제15항에 있어서,
    상기 MOSFET 디바이스의 높은 전계 효과들을 감소시키기 위해 상기 N-웰(404a)의 길이를 조절하는 단계들을 추가로 포함하는, 방법.
  21. 제15항에 있어서,
    상기 MOSFET 디바이스의 온 저항을 감소시키기 위해 상기 N-웰(404a)의 길이를 조절하는 단계들을 추가로 포함하는, 방법.
  22. 고 전압(HV) 금속 산화물 반도체(MOS) 전계 효과 트랜지스터(FET) 디바이스로서,
    저농도로 도핑된 N--기판(402)의 표면이고 저농도로 도핑된 N--기판(402)에 활성 디바이스 영역의 외측부에 에칭된 얼라이먼트 타겟(420)를 갖는 저농도로 도핑된 N--기판(402)의 제로 층(422);
    상기 저농도로 도핑된 N--기판(402)의 부분에 주입된 N-웰(404a)-상기 N-웰(404a)은 저농도로 도핑된 N--기판(402)보다 더 고농도로 도핑될 수 있음-;
    상기 저농도로 도핑된 N--기판(402)의 부분에 주입된 P-형 영역(424);
    상기 N-웰(404a)의 부분에 주입되는 고농도로 도핑된 N+ 영역(404b);
    상기 P-형 영역(424)의 부분에 주입되는 또 다른 고농도로 도핑된 N+ 영역(412);
    상기 P-형 영역(424)의 부분에 주입되는 고농도로 도핑된 P+ 영역(426);
    상기 고농도로 도핑된 N+ 영역(404b)과 상기 고농도로 도핑된 P+ 영역(426) 근처에 형성된 필드 산화물들(414);
    상기 저농도로 도핑된 N--기판(402)과 상기 P-형 영역(424)의 부분들 위에 형성된 게이트 산화물(416); 및
    상기 게이트 산화물(416) 위에 형성된 폴리실리콘 게이트(418)를 포함하는, HV MOSFET 디바이스.
  23. 제22항에 있어서,
    상기 얼라이먼트 타겟은 N-웰(404a), P-형 영역(424), 고농도로 도핑된 N+ 영역(404b), 또 다른 고농도로 도핑된 N+ 영역(412), 고농도로 도핑된 P+ 영역(426), 필드 산화물들(414), 게이트 산화물(416), 및 폴리실리콘 게이트(418)의 정렬 주입을 위해 사용되는, HV MOSFET 디바이스.
  24. 제22항에 있어서,
    드레인 접속부는 고농도로 도핑된 P+ 영역(404b)에서 이루어지고, 게이트 접속부는 폴리실리콘 게이트(418)에서 이루어지고, 소스 접속부는 또 다른 고농도로 도핑된 P+ 영역(412)에서 이루어지는, HV MOSFET 디바이스.
  25. 제22항에 있어서,
    복수의 고전압 금속 산화물 반도체 전계 효과 트랜지스터 디바이스들이 형성되는, HV MOSFET 디바이스.
  26. 제22항에 있어서,
    상기 N-웰(404a) 및 상기 저농도로 도핑된 N--기판(402)은 MOSFET 디바이스의 드리프트 영역에 경사 접합부를 형성하는, HV MOSFET 디바이스.
  27. 제22항에 있어서,
    상기 N-웰(404a)의 길이는 MOSFET 디바이스의 높은 전계 효과가 감소되도록 조절되는, HV MOSFET 디바이스.
  28. 제22항에 있어서,
    상기 N-웰(404a)의 길이는 MOSFET 디바이스의 온 저항이 감소되도록 조절되는, HV MOSFET 디바이스.
  29. 제22항에 있어서,
    상기 또 다른 고농도로 도핑된 N+ 영역(412) 및 상기 고농도로 도핑된 P+ 영역(426)은 함께 이어지도록 인접되어 있고(butted together), 상기 고농도로 도핑된 P+ 영역(426)은 소스 접속에 접속되는, HV MOSFET 디바이스.
  30. 제22항에 있어서,
    상기 또 다른 고농도로 도핑된 N+ 영역(412) 및 상기 고농도로 도핑된 P+ 영역(426)은 이격되고, 상기 고농도로 도핑된 P+ 영역(426)은 상기 P-형 영역(424)의 전위를 조절하기 위해 전압에 접속되는, HV MOSFET 디바이스.
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