JP2019054106A - 半導体装置 - Google Patents

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Abstract

【課題】オン抵抗を低減できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１半導体領域と、第１導電形の第２半導体領域と、第２導電形の第３半導体領域と、第２導電形の第４半導体領域と、ゲート電極と、第１電極と、第２電極と、を有する。第２半導体領域は、第１半導体領域の一部の上に設けられる。第３半導体領域は、第２半導体領域の一部の上に設けられる。第４半導体領域は、第１半導体領域の他の一部の上に設けられる。第４半導体領域は、第１部分と第２部分とを有する。第１部分は、第１半導体領域から第２半導体領域に向かう第１方向と交差する第２方向において第２半導体領域と並ぶ。第２部分は、第３半導体領域よりも上方に位置する。ゲート電極は、第２半導体領域の他の一部、第３半導体領域の一部、および第１部分の上にゲート絶縁層を介して設けられる。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置において、オン状態における抵抗（オン抵抗）の低減が望まれている。
特公平６−３８４４９号公報
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１半導体領域と、第１導電形の第２半導体領域と、第２導電形の第３半導体領域と、第２導電形の第４半導体領域と、ゲート電極と、第１電極と、第２電極と、を有する。前記第２半導体領域は、前記第１半導体領域の一部の上に設けられる。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられる。前記第４半導体領域は、前記第１半導体領域の他の一部の上に設けられる。前記第４半導体領域は、第１部分と第２部分とを有する。前記第１部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向と交差する第２方向において前記第２半導体領域と並ぶ。前記第２部分は、前記第３半導体領域よりも上方に位置する。前記ゲート電極は、前記第２半導体領域の他の一部、前記第３半導体領域の一部、および前記第１部分の上にゲート絶縁層を介して設けられる。前記第１電極は、前記第３半導体領域の他の一部の上に設けられ、前記第３半導体領域と電気的に接続される。前記第２電極は、前記第２部分の上に設けられ、前記第４半導体領域と電気的に接続される。
実施形態に係る半導体装置を表す断面図である。 実施形態に係る半導体装置の一部を表す断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 参考例に係る半導体装置を表す断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する実施形態は、各半導体領域のｐ形とｎ形を反転させて実施してもよい。
図１は、実施形態に係る半導体装置１を表す断面図である。
半導体装置１は、例えば、ＬＤＭＯＳ（laterally diffused metal oxide semiconductor）である。図１に表したように、実施形態に係る半導体装置１は、半導体領域１１（第１半導体領域）、ｐ形（第１導電形の一例）ベース領域１２（第２半導体領域）、ｎ＋形（第２導電形の一例）ソース領域１３（第３半導体領域）、ｎ形ドリフト領域１４（第４半導体領域）、ゲート電極２０、ソース電極２１（第１電極）、およびドレイン電極２２（第２電極）を有する。
以降では、実施形態の説明に、ＸＹＺ座標系を用いる。半導体領域１１からｐ形ベース領域１２に向かう方向をＺ方向（第１方向）とする。第１方向と交差する方向をＸ方向（第２方向）とする。Ｘ方向およびＺ方向を含む面と交差する方向をＹ方向とする。
図１に表した例では、半導体装置１は、ｎ＋形ドレイン領域１５（第５半導体領域）、ｐ＋形バックゲート領域１６（第６半導体領域）、第１絶縁部３１、および第２絶縁部３２をさらに有する。また、この例では、ｎ＋形ソース領域１３、ｎ形ドリフト領域１４、ｎ＋形ドレイン領域１５、ゲート電極２０、およびドレイン電極２２が、Ｘ方向において複数設けられている。
半導体領域１１の導電形は、例えば、ｐ−形である。半導体領域１１の導電形は、ｎ−形であっても良い。ｐ形ベース領域１２は、半導体領域１１の一部の上に設けられている。ｎ＋形ソース領域１３およびｐ＋形バックゲート領域１６は、ｐ形ベース領域１２の一部の上に設けられている。ｐ＋形バックゲート領域１６は、Ｘ方向において、ｎ＋形ソース領域１３同士の間に位置している。
ｎ形ドリフト領域１４は、半導体領域１１の他の一部の上に設けられている。ｎ形ドリフト領域１４は、第１部分１４Ａおよび第２部分１４Ｂを有する。第１部分１４Ａは、Ｘ方向において、ｐ形ベース領域１２と並んでいる。第２部分１４Ｂは、ｎ＋形ソース領域１３およびｐ＋形バックゲート領域１６よりも上方に位置している。
ゲート電極２０は、ｐ形ベース領域１２の他の一部、ｎ＋形ソース領域１３の一部、および第１部分１４Ａの上に、ゲート絶縁層２０ｓを介して設けられている。ｐ形ベース領域１２とｎ形ドリフト領域１４との間のＰＮ接合面の少なくとも一部は、ゲート電極２０の下方に位置している。
ソース電極２１は、複数のｎ＋形ソース領域１３およびｐ＋形バックゲート領域１６の上に設けられ、これらの半導体領域と電気的に接続されている。
ｎ＋形ドレイン領域１５は、第２部分１４Ｂの上に設けられている。ドレイン電極２２は、ｎ＋形ドレイン領域１５の上に設けられ、ｎ形ドリフト領域１４およびｎ＋形ドレイン領域１５と電気的に接続されている。
第１絶縁部３１は、ゲート電極２０の上に設けられている。第１絶縁部３１は、Ｘ方向において、ｎ＋形ドレイン領域１５と並んでいる。第２絶縁部３２は、Ｘ方向において、ゲート電極２０と第２部分１４Ｂとの間に設けられている。
図２は、実施形態に係る半導体装置１の一部を表す拡大断面図である。
図２では、図１に表したゲート電極２０および第２絶縁部３２近傍が拡大して表されている。
図２に表したように、第２絶縁部３２のＸ方向における長さＬ１は、ゲート絶縁層２０ｓのＺ方向における長さＬ２よりも長い。また、ゲート電極２０のＺ方向における長さＬ３は、ゲート電極２０のＸ方向における長さＬ４よりも長い。
第２絶縁部３２の下端は、湾曲している。より具体的には、第２絶縁部３２は、第１面Ｓ１、第２面Ｓ２、および湾曲面Ｓ３を有する。第１面Ｓ１は、第１部分１４Ａと接し、Ｘ方向およびＹ方向に沿う。第２面Ｓ２は、第２部分１４Ｂと接し、Ｚ方向およびＹ方向に沿う。第１面Ｓ１と第２面Ｓ２との間には、湾曲面Ｓ３が設けられている。湾曲面Ｓ３は、第１面Ｓ１に対して−Ｘ方向に向けて後退し、第２面Ｓ２に対してＺ方向に向けて後退している。
半導体装置１の動作を説明する。
ソース電極２１に対してドレイン電極２２に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加されると、ｐ形ベース領域１２のゲート絶縁層２０ｓ近傍にチャネル（反転層）が形成され、半導体装置１がオン状態となる。電子は、このチャネルを通ってソース電極２１からドレイン電極２２へ流れる。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域１２におけるチャネルが消滅し、半導体装置１がオフ状態になる。
半導体装置１がオフ状態のとき、ゲート電極２０の上部は、フィールドプレート電極として機能する。第２絶縁部３２は、フィールド絶縁層として機能する。これにより、ゲート電極２０の上端や第２絶縁部３２の下端などにおける電界集中が抑制される。
各構成要素の材料の一例を説明する。
半導体領域１１、ｐ形ベース領域１２、ｎ＋形ソース領域１３、ｎ形ドリフト領域１４、ｎ＋形ドレイン領域１５、およびｐ＋形バックゲート領域１６は、例えば、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極２０は、ポリシリコンなどの導電材料を含む。ゲート絶縁層２０ｓ、第１絶縁部３１、および第２絶縁部３２は、酸化シリコンまたは窒化シリコンなどの絶縁材料を含む。ソース電極２１およびドレイン電極２２は、アルミニウム、タングステン、またはニッケルなどの金属材料を含む。
図３〜図５を参照して、実施形態に係る半導体装置１の製造方法の一例を説明する。
図３〜図５は、実施形態に係る半導体装置１の製造工程を表す工程断面図である。
まず、ｐ−形の半導体層１１ａを用意する。半導体層１１ａは、ｎ−形でも良い。半導体層１１ａは、例えば、半導体基板の一部である。または、半導体層１１ａは、半導体基板の上に半導体材料をエピタキシャル成長させることで形成されても良い。
この半導体層１１ａの上面に、図３（ａ）に表したように、開口ＯＰ１を形成する。このとき、開口ＯＰ１の側面ＳＳと底面ＢＳとの間には、例えば、湾曲した面が形成される。半導体層１１ａを熱酸化し、図３（ｂ）に表したように、半導体層１１ａの上面に絶縁層ＩＬ１を形成する。
絶縁層ＩＬ１が形成された底面ＢＳの上に、マスクＭ１を形成する。マスクＭ１が形成された状態で、半導体層１１ａにｎ形不純物をイオン注入し、図３（ｃ）に表したように、ｎ形半導体領域１４ａを形成する。このイオン注入は、例えば、半導体層１１ａを回転させながら、回転軸に対して傾斜させた方向から半導体層１１ａにｎ形不純物のイオンを照射して行われる。
マスクＭ１を除去した後、図３（ｄ）に表したように、絶縁層ＩＬ１の上に、絶縁層ＩＬ１よりも厚い絶縁層ＩＬ２を形成する。絶縁層ＩＬ２は、例えば、酸化シリコンをＣＶＤ(Chemical Vapor Deposition)法を用いて堆積させることで形成される。
絶縁層ＩＬ１の一部および絶縁層ＩＬ２の一部を除去する。これにより、図４（ａ）に表したように、側面ＳＳと、底面ＢＳのＸ方向における端部と、を覆う絶縁層ＩＬ１ａおよび絶縁層ＩＬ２ａが形成される。
半導体層１１ａを熱酸化し、露出した半導体層１１ａの上面に絶縁層を形成する。この絶縁層と先に形成された絶縁層ＩＬ１ａとにより、半導体層１１ａの上面を覆う絶縁層ＩＬ３が形成される。図４（ｂ）に表したように、絶縁層ＩＬ２ａと絶縁層ＩＬ３の一部を覆うマスクＭ２を形成する。マスクＭ２は、開口ＯＰ２を有する。開口ＯＰ２は、ｎ形半導体領域１４ａ同士の間の半導体層１１ａの一部と、Ｚ方向において重なる。
開口ＯＰ２を通して、半導体層１１ａにｐ形不純物をイオン注入し、ｐ形半導体領域１２ａを形成する。マスクＭ２を除去した後、図４（ｃ）に表したように、絶縁層ＩＬ２ａおよび絶縁層ＩＬ３を覆う導電層２０ａを形成する。
開口ＯＰ１の内部において、絶縁層ＩＬ２ａの側面に隣接する導電層２０ａの一部を残し、導電層２０ａの他の部分を除去する。これにより、開口ＯＰ１の内部にゲート電極２０が形成される。ゲート電極２０の形成後に、マスクＭ３を形成する。マスクＭ３は、ゲート電極２０同士の間に位置し、ゲート電極２０から離間している。マスクＭ３が設けられた状態で、ｎ形不純物をイオン注入する。このイオン注入により、図４（ｄ）に表したように、ｐ形半導体領域１２ａの一部の上に複数のｎ＋形半導体領域１３ａが形成され、ｎ形半導体領域１４ａの上にｎ＋形半導体領域１５ａが形成される。
マスクＭ３を除去した後、図５（ａ）に表したように、絶縁層ＩＬ２ａ、絶縁層ＩＬ３の一部、およびゲート電極２０を覆うマスクＭ４を形成する。このマスクＭ４の開口ＯＰ３は、Ｚ方向において、ｎ＋形半導体領域１３ａの一部と重なっている。
マスクＭ４の開口ＯＰ３を通して、ｐ形不純物をイオン注入し、ｎ＋形半導体領域１３ａ同士の間にｐ＋形半導体領域１６ａを形成する。マスクＭ４を除去した後、図５（ｂ）に表したように、絶縁層ＩＬ２ａ、絶縁層ＩＬ３、およびゲート電極２０を覆う絶縁層ＩＬ４を形成する。
図５（ｂ）に表した、ｐ形半導体領域１２ａ、ｎ＋形半導体領域１３ａ、ｎ形半導体領域１４ａ、ｎ＋形半導体領域１５ａ、およびｐ＋形半導体領域１６ａは、それぞれ、図１に表した、ｐ形ベース領域１２、ｎ＋形ソース領域１３、ｎ形ドリフト領域１４、ｎ＋形ドレイン領域１５、およびｐ＋形バックゲート領域１６に対応する。これらの半導体領域以外の半導体層１１ａは、半導体領域１１に対応する。
絶縁層ＩＬ３および絶縁層ＩＬ４を貫通する開口ＯＰ４および開口ＯＰ５を形成する。ｎ＋形半導体領域１３ａの一部およびｐ＋形半導体領域１６ａは、開口ＯＰ４を通して露出し、ｎ＋形半導体領域１５ａの一部は、開口ＯＰ５を通して露出する。
絶縁層ＩＬ４を覆い、開口ＯＰ４および開口ＯＰ５を埋め込む金属層を形成する。この金属層をパターニングすることで、図５（ｄ）に表したように、ソース電極２１およびドレイン電極２２が形成される。以上の工程により、図１に表した半導体装置１が製造される。
本実施形態の効果を、図６を参照しながら説明する。
図６は、参考例に係る半導体装置１００を表す断面図である。
参考例に係る半導体装置１００は、ｐ形ベース領域１１２、ｎ＋形ソース領域１１３、ｎ形ドリフト領域１１４、ｎ＋形ドレイン領域１１５、ゲート電極１２０、ゲート絶縁層１２０ｓ、ソース電極１２１、ドレイン電極１２２、および絶縁部１３２を有する。
半導体装置１００において、ｎ形ドリフト領域１１４は、Ｘ方向においてゲート電極１２０と並んでいる。ｐ形ベース領域１１２とｎ形ドリフト領域１１４とのＰＮ接合面は、Ｘ方向においてゲート電極１２０と並んでいる。ゲート電極１２０の一部は、Ｘ方向において、ｎ＋形ドレイン領域１１５およびドレイン電極１２２と並んでいる。絶縁部１３２は、Ｘ方向において、ゲート電極１２０とｎ形ドリフト領域１１４との間およびゲート電極１２０とｐ形ベース領域１１２の一部との間に設けられる。この絶縁部１３２の下端は、Ｘ方向に沿っている。
参考例に係る半導体装置１００では、ゲート電極１２０に電圧を印加した際、ｐ形ベース領域１１２において、ゲート絶縁層１２０ｓおよび絶縁部１３２の近傍にチャネルが形成される。しかし、絶縁部１３２は、ゲート絶縁層１２０ｓよりも厚い。このため、ｐ形ベース領域１１２中の絶縁部１３２下部と接する部分には、チャネルが形成されない。よって、チャネルとｎ形ドリフト領域１１４とが接続されず、オン抵抗が大きい。
本実施形態に係る半導体装置１では、ゲート電極２０は、ｎ形ドリフト領域１４の第１部分１４Ａの上にゲート絶縁層２０ｓを介して設けられている。ｐ形ベース領域１２の表面に形成されるチャネルは、ｎ形ドリフト領域１４に接続される。このため、半導体装置１００と比べて、オン抵抗を小さくできる。
さらに、本実施形態に係る半導体装置１は、ゲート電極２０の上に設けられた第２絶縁部３２が、Ｘ方向においてｎ＋形ドレイン領域１５と並んでいる点で半導体装置１００と異なる。換言すると、半導体装置１において、ゲート電極２０は、Ｘ方向においてｎ＋形ドレイン領域１５と並んでいない。ゲート電極２０は、Ｘ方向およびＺ方向において、ｎ＋形ドレイン領域１５から離れている。この構成によれば、ゲート電極２０とｎ＋形ドレイン領域１５との間の電界強度を低減し、半導体装置１の耐圧を向上させることができる。あるいは、半導体装置１の耐圧が向上した分、半導体装置１のＸ方向における長さ（素子長）を短くすることができる。または、半導体装置１の耐圧が向上した分、ｎ形ドリフト領域１４における不純物濃度を高め、オン抵抗を小さくできる。また、ゲート電極２０がドレイン電極２２から離れることで、ゲート電極２０とドレイン電極２２との間の容量を低減することができる。この容量を低減することで、例えば、半導体装置１のスイッチング時間を短縮し、スイッチング損失を低減することができる。
加えて、図２に表したように、第２絶縁部３２の長さＬ１はゲート絶縁層２０ｓの長さＬ２よりも長く、ゲート電極２０の長さＬ３は長さＬ４よりも長い。この構成によれば、半導体装置１がオフ状態のときに、ゲート電極２０の上端や第２絶縁部３２の下端等における電界集中を効果的に緩和し、半導体装置１の耐圧をさらに向上させることができる。
なお、ゲート電極２０の上に、フィールドプレート電極として機能する他の電極が、ゲート電極２０と離間して設けられていても良い。ただし、ゲート電極２０の一部をフィールドプレート電極として機能させることで、例えば、半導体装置１における配線数を少なくし、半導体装置１の構造をより簡易にできる。
また、参考例に係る半導体装置１００では、絶縁部１３２のＸ方向に沿う面Ｓ１ａと、Ｚ方向に沿う面Ｓ２ａと、の間の曲率が大きい。これに対して、本実施形態に係る半導体装置１では、第２絶縁部３２の下端は湾曲しており、第２絶縁部３２の第１面Ｓ１と第２面Ｓ２との間の曲率が小さい。この構成によれば、第２絶縁部３２の下端における電界集中をより効果的に緩和し、半導体装置１の耐圧をさらに向上させることができる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、１００ 半導体装置、 １１ 半導体領域、 １２ ｐ形ベース領域、 １３ ｎ＋形ソース領域、 １４ ｎ形ドリフト領域、 １４Ａ 第１部分、 １４Ｂ 第２部分、 １５ ｎ＋形ドレイン領域、 １６ ｐ＋形バックゲート領域、 ２０ ゲート電極、 ２０ｓ ゲート絶縁層、 ２１ ソース電極、 ２２ ドレイン電極、 ３１ 第１絶縁部、 ３２ 第２絶縁部

Claims (6)

  1. 第１半導体領域と、
    前記第１半導体領域の一部の上に設けられた第１導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第２導電形の第３半導体領域と、
    前記第１半導体領域の他の一部の上に設けられた第２導電形の第４半導体領域であって、
    前記第１半導体領域から前記第２半導体領域に向かう第１方向と交差する第２方向において前記第２半導体領域と並ぶ第１部分と、
    前記第３半導体領域よりも上方に位置する第２部分と、
    を有する前記第４半導体領域と、
    前記第２半導体領域の他の一部、前記第３半導体領域の一部、および前記第１部分の上にゲート絶縁層を介して設けられたゲート電極と、
    前記第３半導体領域の他の一部の上に設けられ、前記第３半導体領域と電気的に接続された第１電極と、
    前記第２部分の上に設けられ、前記第４半導体領域と電気的に接続された第２電極と、
    を備えた半導体装置。
  2. 前記第２部分の上に設けられた第１導電形の第５半導体領域と、
    前記ゲート電極の上に設けられた第１絶縁部と、
    をさらに備え、
    前記第５半導体領域における第１導電形のキャリア濃度は、前記第２部分における第１導電形のキャリア濃度よりも高く、
    前記第５半導体領域は、前記第２方向において前記第１絶縁部と並ぶ請求項１記載の半導体装置。
  3. 前記第２方向において、前記ゲート電極と前記第２部分との間に設けられた第２絶縁部をさらに備え、
    前記第２絶縁部の前記第２方向における長さは、前記ゲート絶縁層の前記第１方向における長さよりも長い請求項１または２に記載の半導体装置。
  4. 前記第２絶縁部の下端は、湾曲している請求項３記載の半導体装置。
  5. 前記ゲート電極の前記第１方向における長さは、前記ゲート電極の前記第２方向における長さよりも長い請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記ゲート電極は、前記第２方向において、前記第１電極と前記第２部分との間に位置する請求項１〜５のいずれか１つに記載の半導体装置。
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