JP2002184980A - トレンチ型ラテラルｍｏｓｆｅｔおよびその製造方法 - Google Patents
トレンチ型ラテラルｍｏｓｆｅｔおよびその製造方法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】
【課題】トレンチ型ラテラルＭＯＳＦＥＴにおいて、ト
レンチ内部に形成される二種類の電極間の絶縁を確保
し、また、素子耐圧が基板コンタクトからの距離に依存
する問題を解決する。 【解決手段】ゲート電極110 の上端を、基板表面より低
位置にして、その上を覆うドレイン電極112 との間の層
間絶縁膜118 の厚さを確保する。また、トレンチ底部の
ｐベース領域内に、ｎ+ ソース領域とｐ+ コンタクト領
域とを形成し、ソース電極とｎ+ ソース領域、ｐ+ コン
タクト領域とをそれぞれソース接続導体、ｐ+ 接続導体
で接続する。更に、ｎ+ 接続導体とｐ+ 接続導体との間
にＳｉＯ2 膜を挟むと良い。
レンチ内部に形成される二種類の電極間の絶縁を確保
し、また、素子耐圧が基板コンタクトからの距離に依存
する問題を解決する。 【解決手段】ゲート電極110 の上端を、基板表面より低
位置にして、その上を覆うドレイン電極112 との間の層
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ｐベース領域内に、ｎ+ ソース領域とｐ+ コンタクト領
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タクト領域とをそれぞれソース接続導体、ｐ+ 接続導体
で接続する。更に、ｎ+ 接続導体とｐ+ 接続導体との間
にＳｉＯ2 膜を挟むと良い。
Description
【０００１】
【発明の属する技術分野】本発明はスイッチング電源用
IC、自動車パワー系駆動用IC、フラットパネルディスプ
レー駆動用ICなど、高耐圧・大電流を制御する集積回路
に適する低オン抵抗のパワーＭＯＳＦＥＴ、特に、半導
体基板表面を掘り下げたトレンチ内にゲート電極を設け
たトレンチ型ラテラルパワーＭＯＳＦＥＴおよびその製
造方法に関する。
IC、自動車パワー系駆動用IC、フラットパネルディスプ
レー駆動用ICなど、高耐圧・大電流を制御する集積回路
に適する低オン抵抗のパワーＭＯＳＦＥＴ、特に、半導
体基板表面を掘り下げたトレンチ内にゲート電極を設け
たトレンチ型ラテラルパワーＭＯＳＦＥＴおよびその製
造方法に関する。
【０００２】
【従来の技術】携帯機器の急速な普及、通信技術の高度
化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩ
Ｃの重要性は高まっている。従来のパワーＭＯＳＦＥＴ
単体と制御駆動回路との組み合わせに対し、横型パワー
ＭＯＳＦＥＴを制御回路に集積することにより、小型
化、低消費電力化、高信頼性化、低コスト化などが期待
されるため、ＣＭＯＳプロセスをべ一スにした高性能横
型パワーＭＯＳＦＥＴの開発が精力的に進められてい
る。
化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩ
Ｃの重要性は高まっている。従来のパワーＭＯＳＦＥＴ
単体と制御駆動回路との組み合わせに対し、横型パワー
ＭＯＳＦＥＴを制御回路に集積することにより、小型
化、低消費電力化、高信頼性化、低コスト化などが期待
されるため、ＣＭＯＳプロセスをべ一スにした高性能横
型パワーＭＯＳＦＥＴの開発が精力的に進められてい
る。
【０００３】図１４は従来の横型パワーＭＯＳＦＥＴ
（ラテラルパワーＭＯＳＦＥＴ、以下ＬＰＭと記す）の
断面図である。ｐエピタキシャル層701 の表面層に、ｐ
ベース領域702 とｎ- 拡張ドレイン領域705 とが形成さ
れ、そのｐベース領域702 内にｎ+ ソース領域703 とｐ
+ コンタクト領域708 とが形成され、それらの表面に共
通に接触するソース電極711 が設けられている。ｎ- 拡
張ドレイン領域705 内には、ｎ+ ドレイン領域704 が形
成され、その表面に接触するドレイン電極712 が設けら
れている。ｎ+ ソース領域703 とｎ- 拡張ドレイン領域
705 とに挟まれたｐベース領域702 の表面上にはゲート
酸化膜709 を介して多結晶シリコンのゲート電極710 が
設けられている。ゲート電極710 への適当な正の電圧の
印加により、ゲート電極710 直下のｐベース領域702 の
表面層に反転層（以下チャネル領域と呼ぶ）707 を生
じ、ドレイン電極712 、ソース電極711 間が導通する。
（ラテラルパワーＭＯＳＦＥＴ、以下ＬＰＭと記す）の
断面図である。ｐエピタキシャル層701 の表面層に、ｐ
ベース領域702 とｎ- 拡張ドレイン領域705 とが形成さ
れ、そのｐベース領域702 内にｎ+ ソース領域703 とｐ
+ コンタクト領域708 とが形成され、それらの表面に共
通に接触するソース電極711 が設けられている。ｎ- 拡
張ドレイン領域705 内には、ｎ+ ドレイン領域704 が形
成され、その表面に接触するドレイン電極712 が設けら
れている。ｎ+ ソース領域703 とｎ- 拡張ドレイン領域
705 とに挟まれたｐベース領域702 の表面上にはゲート
酸化膜709 を介して多結晶シリコンのゲート電極710 が
設けられている。ゲート電極710 への適当な正の電圧の
印加により、ゲート電極710 直下のｐベース領域702 の
表面層に反転層（以下チャネル領域と呼ぶ）707 を生
じ、ドレイン電極712 、ソース電極711 間が導通する。
【０００４】このＬＰＭは、耐圧を維持するためのｎ-
拡張ドレイン領域705 が基板表面に形成されるため、集
積度を高められず、単位面積当たりのオン抵抗の低減に
限界があった。従来のプレーナ型デバイスに関しては、
多数の発表がなされているが、最も低いオン抵抗のＭＯ
ＳＦＥＴとしては、例えば北村による発表の値、耐圧８
７Vで単位面積当たりのオン抵抗１２０ mΩ・mm2 ［Kit
amura，A.: “Self-Isolatedand High-Performance Com
plementary Lateral DMOSFETs with Sorrounding-Body
Regions ”，Proceedings of ISPSD '95 ，pp.42 〜4
7，1995］がある。その集積の基本となるユニットセル
の幅、いわゆるデバイスピッチ（図１４のl1＋l2＋l3＋
l4）はおよそ８μm である。
拡張ドレイン領域705 が基板表面に形成されるため、集
積度を高められず、単位面積当たりのオン抵抗の低減に
限界があった。従来のプレーナ型デバイスに関しては、
多数の発表がなされているが、最も低いオン抵抗のＭＯ
ＳＦＥＴとしては、例えば北村による発表の値、耐圧８
７Vで単位面積当たりのオン抵抗１２０ mΩ・mm2 ［Kit
amura，A.: “Self-Isolatedand High-Performance Com
plementary Lateral DMOSFETs with Sorrounding-Body
Regions ”，Proceedings of ISPSD '95 ，pp.42 〜4
7，1995］がある。その集積の基本となるユニットセル
の幅、いわゆるデバイスピッチ（図１４のl1＋l2＋l3＋
l4）はおよそ８μm である。
【０００５】これに対し発明者らは、より低オン抵抗が
可能なＭＯＳＦＥＴとして、図１５に断面図を示すトレ
ンチ内にゲート構造をもつ横型のパワーＭＯＳＦＥＴ
（トレンチ型ラテラルパワーＭＯＳＦＥＴ、以下ＴＬＰ
Ｍと記す）を考案した。このＴＬＰＭは、ｐ型半導体基
板801 の表面を掘り下げてトレンチ821 を形成し、その
トレンチ821 の側壁部分および底面部分にｐボディ領域
806 とｎ- 拡張ドレイン領域805 とを、底面にｎ+ ドレ
イン領域804 を形成している。ｎ+ ソース領域803 は半
導体基板801 のトレンチ上部のｐベース領域802 内に形
成されている。ｐベース領域802 に対向するトレンチ82
1 内にゲート酸化膜809 を介してゲート電極810 が設け
られている。819 はｎ+ ドレイン領域804 とドレイン電
極812 とをつなぐ多結晶シリコンのドレイン接続導体で
ある。811 はソース電極である。818 はゲート電極810
とドレイン接続導体819 とを絶縁する絶縁膜である。
可能なＭＯＳＦＥＴとして、図１５に断面図を示すトレ
ンチ内にゲート構造をもつ横型のパワーＭＯＳＦＥＴ
（トレンチ型ラテラルパワーＭＯＳＦＥＴ、以下ＴＬＰ
Ｍと記す）を考案した。このＴＬＰＭは、ｐ型半導体基
板801 の表面を掘り下げてトレンチ821 を形成し、その
トレンチ821 の側壁部分および底面部分にｐボディ領域
806 とｎ- 拡張ドレイン領域805 とを、底面にｎ+ ドレ
イン領域804 を形成している。ｎ+ ソース領域803 は半
導体基板801 のトレンチ上部のｐベース領域802 内に形
成されている。ｐベース領域802 に対向するトレンチ82
1 内にゲート酸化膜809 を介してゲート電極810 が設け
られている。819 はｎ+ ドレイン領域804 とドレイン電
極812 とをつなぐ多結晶シリコンのドレイン接続導体で
ある。811 はソース電極である。818 はゲート電極810
とドレイン接続導体819 とを絶縁する絶縁膜である。
【０００６】このＴＬＰＭでは、トレンチ821 の側壁部
分にｎ- 拡張ドレイン領域805 を形成してパワーＭＯＳ
ＦＥＴの耐圧構造として利用することにより、デバイス
ピッチ（l1＋l5＋l6）を短縮できるものである。これに
より、集積密度を高められ、単位面積あたりのオン抵抗
が小さくなる。また高耐圧に必要な拡張ドレイン領域80
5 をトレンチの深さで制御できるため、耐圧設計が容易
になる等のメリットがある。
分にｎ- 拡張ドレイン領域805 を形成してパワーＭＯＳ
ＦＥＴの耐圧構造として利用することにより、デバイス
ピッチ（l1＋l5＋l6）を短縮できるものである。これに
より、集積密度を高められ、単位面積あたりのオン抵抗
が小さくなる。また高耐圧に必要な拡張ドレイン領域80
5 をトレンチの深さで制御できるため、耐圧設計が容易
になる等のメリットがある。
【０００７】実際にこの構造のＴＬＰＭを試作したとこ
ろ、デバイスピッチ（l1＋l5＋l6）を、従来のＬＰＭの
半分の約４μm とし、耐圧８０VのＭＯＳＦＥＴで単位
面積当たりのオン抵抗８０ mΩ・mm2 を実現できた［N.
Fujishima: A trench lateral power MOSFET usings s
elf aligned trench bottom contact holes", IEDM '97
Digest, pp.359 〜362, 1997 ] 。なお、以下では、ト
レンチ底面にドレイン領域を形成した図１５のようなＴ
ＬＰＭをＴＬＰＭ／Ｄと記すことにする。
ろ、デバイスピッチ（l1＋l5＋l6）を、従来のＬＰＭの
半分の約４μm とし、耐圧８０VのＭＯＳＦＥＴで単位
面積当たりのオン抵抗８０ mΩ・mm2 を実現できた［N.
Fujishima: A trench lateral power MOSFET usings s
elf aligned trench bottom contact holes", IEDM '97
Digest, pp.359 〜362, 1997 ] 。なお、以下では、ト
レンチ底面にドレイン領域を形成した図１５のようなＴ
ＬＰＭをＴＬＰＭ／Ｄと記すことにする。
【０００８】さらに発明者らは、図１６に断面図を示す
別のＴＬＰＭを考案した。半導体基板901 の表面を掘り
下げた第一トレンチ921 、第二トレンチ922 の二段のト
レンチがあり、その第二トレンチ922 の底面近くにゲー
ト酸化膜909 を介してゲート電極910 を設け、第二トレ
ンチ922 の底部のｐベース領域902 内にｎ + ソース領域
903 を形成している。920 はｎ+ ソース領域903 とソー
ス電極911とをつなぐ多結晶シリコンのソース接続導体
である。ｎ+ ドレイン領域904 は、基板901 の上部に形
成されたｎウェル領域916 内に形成され、その表面に接
触してドレイン電極912 が設けられている。918 はゲー
ト電極910 とソース接続導体920 とを絶縁する絶縁膜で
ある。
別のＴＬＰＭを考案した。半導体基板901 の表面を掘り
下げた第一トレンチ921 、第二トレンチ922 の二段のト
レンチがあり、その第二トレンチ922 の底面近くにゲー
ト酸化膜909 を介してゲート電極910 を設け、第二トレ
ンチ922 の底部のｐベース領域902 内にｎ + ソース領域
903 を形成している。920 はｎ+ ソース領域903 とソー
ス電極911とをつなぐ多結晶シリコンのソース接続導体
である。ｎ+ ドレイン領域904 は、基板901 の上部に形
成されたｎウェル領域916 内に形成され、その表面に接
触してドレイン電極912 が設けられている。918 はゲー
ト電極910 とソース接続導体920 とを絶縁する絶縁膜で
ある。
【０００９】このＴＬＰＭも、トレンチ921 、922 の側
壁部分をｎ- 拡張ドレイン領域905とし、パワーＭＯＳ
ＦＥＴの耐圧維持構造として利用することに特徴があ
る。微細な加工技術を適用する（最小加工寸法１μm か
ら０．６μm ）ことにより、デバイスピッチを上記のＴ
ＬＰＭ／Ｓよりさらに短縮して３．６μm とし、耐圧８
０Vで単位面積当たりのオン抵抗７０ mΩ・mm2 を実現
した。なお、上と同様にトレンチ底面にｎ+ ソース領域
を形成したＴＬＰＭをＴＬＰＭ／Ｓと記すことにする。
壁部分をｎ- 拡張ドレイン領域905とし、パワーＭＯＳ
ＦＥＴの耐圧維持構造として利用することに特徴があ
る。微細な加工技術を適用する（最小加工寸法１μm か
ら０．６μm ）ことにより、デバイスピッチを上記のＴ
ＬＰＭ／Ｓよりさらに短縮して３．６μm とし、耐圧８
０Vで単位面積当たりのオン抵抗７０ mΩ・mm2 を実現
した。なお、上と同様にトレンチ底面にｎ+ ソース領域
を形成したＴＬＰＭをＴＬＰＭ／Ｓと記すことにする。
【００１０】また、このＴＬＰＭ／Ｓはソースがトレン
チ内部に形成されるので、ＴＬＰＭ／Ｄに対しミラー容
量（Ｃgd）が約５０% に低減できる。図１７（ａ）〜
（ｆ）および図１８（ａ）〜（ｆ）は、図１５のＴＬＰ
Ｍ／Ｄの製造プロセスを説明するための主要工程［トレ
ンチ21エッチングのためのマスク酸化膜70の形成からド
レイン接続導体819 となる第二多結晶シリコン（以下Po
ly−Siと記す）の堆積、エッチバックまで］の工程順の
断面図である。以下この図を参照しながら製造方法を説
明する。
チ内部に形成されるので、ＴＬＰＭ／Ｄに対しミラー容
量（Ｃgd）が約５０% に低減できる。図１７（ａ）〜
（ｆ）および図１８（ａ）〜（ｆ）は、図１５のＴＬＰ
Ｍ／Ｄの製造プロセスを説明するための主要工程［トレ
ンチ21エッチングのためのマスク酸化膜70の形成からド
レイン接続導体819 となる第二多結晶シリコン（以下Po
ly−Siと記す）の堆積、エッチバックまで］の工程順の
断面図である。以下この図を参照しながら製造方法を説
明する。
【００１１】基板表面にマスク酸化膜870 を形成し、パ
ターニングする［図１７（ａ）］。マスク酸化膜870
は、熱酸化膜でもＣＶＤ酸化膜でもどちらでも良い。塩
素ガス、窒素、酸素の混合ガスを用いた反応性イオンエ
ッチング（以下ＲＩＥと記す）等の異方性エッチングに
よりトレンチ821 を掘り下げる［同図（ｂ）］。
ターニングする［図１７（ａ）］。マスク酸化膜870
は、熱酸化膜でもＣＶＤ酸化膜でもどちらでも良い。塩
素ガス、窒素、酸素の混合ガスを用いた反応性イオンエ
ッチング（以下ＲＩＥと記す）等の異方性エッチングに
よりトレンチ821 を掘り下げる［同図（ｂ）］。
【００１２】トレンチ821 の内面に、応力緩和のための
薄いパッド酸化膜873 を形成した後、例えばプラズマＣ
ＶＤにより窒化シリコン膜（以下窒化膜と記す）872 を
堆積する［同図（ｃ）］。ＲＩＥ等の異方性エッチング
により基板表面およびトレンチ821 底面の窒化膜872 お
よびパッド酸化膜873 をエッチング除去する［同図
（ｄ）］。
薄いパッド酸化膜873 を形成した後、例えばプラズマＣ
ＶＤにより窒化シリコン膜（以下窒化膜と記す）872 を
堆積する［同図（ｃ）］。ＲＩＥ等の異方性エッチング
により基板表面およびトレンチ821 底面の窒化膜872 お
よびパッド酸化膜873 をエッチング除去する［同図
（ｄ）］。
【００１３】再びＲＩＥによりトレンチ821 を更に掘り
下げ、また基板表面に残ったマスク酸化膜870 を除去す
る［同図（ｅ）］。熱酸化により基板表面およびトレン
チ821 の底部に厚い酸化膜841 を形成する［同図
（ｆ）］。トレンチ821 の側壁部上部には、窒化膜872
があるため厚い酸化膜841 が成長しない。
下げ、また基板表面に残ったマスク酸化膜870 を除去す
る［同図（ｅ）］。熱酸化により基板表面およびトレン
チ821 の底部に厚い酸化膜841 を形成する［同図
（ｆ）］。トレンチ821 の側壁部上部には、窒化膜872
があるため厚い酸化膜841 が成長しない。
【００１４】厚い酸化膜841 上に、例えば減圧ＣＶＤ法
により第一Poly-Si842を堆積する［図１８（ａ）］。第
一Poly-Si842をＲＩＥ等の異方性エッチングでエッチバ
ックし、ゲート電極810 の形状とする［同図（ｂ）］。
次にＲＩＥ等の異方性エッチングでエッチバックして基
板表面およびトレンチ底部の厚い酸化膜841 を除去し、
基板表面にそれぞれ適当なアクセプタ不純物、ドナー不
純物のイオン注入、熱処理によりｐベース領域802 とｎ
+ ソース領域803 、ｐ+ コンタクト領域808 を形成する
［同図（ｃ）］。
により第一Poly-Si842を堆積する［図１８（ａ）］。第
一Poly-Si842をＲＩＥ等の異方性エッチングでエッチバ
ックし、ゲート電極810 の形状とする［同図（ｂ）］。
次にＲＩＥ等の異方性エッチングでエッチバックして基
板表面およびトレンチ底部の厚い酸化膜841 を除去し、
基板表面にそれぞれ適当なアクセプタ不純物、ドナー不
純物のイオン注入、熱処理によりｐベース領域802 とｎ
+ ソース領域803 、ｐ+ コンタクト領域808 を形成する
［同図（ｃ）］。
【００１５】この後、絶縁膜843 を形成する［同図
（ｄ）］。この絶縁膜843 は４００℃前後の雰囲気での
減圧ＣＶＤ（以下ＬＰＣＶＤと記す）やプラズマＴＥＯ
ＳＣＶＤ［テトラエトキシシラン：Si（OC2H5)4 がプラ
ズマにより分解しSiO2膜が生成される］による酸化膜の
ような、限られた条件で成膜する酸化膜を必要とする。
すなわち、トレンチ内部と表面とで成長速度が異なり、
トレンチ内部の膜厚（ｔ82）が表面の膜厚（ｔ81）の約
５０% である必要がある。
（ｄ）］。この絶縁膜843 は４００℃前後の雰囲気での
減圧ＣＶＤ（以下ＬＰＣＶＤと記す）やプラズマＴＥＯ
ＳＣＶＤ［テトラエトキシシラン：Si（OC2H5)4 がプラ
ズマにより分解しSiO2膜が生成される］による酸化膜の
ような、限られた条件で成膜する酸化膜を必要とする。
すなわち、トレンチ内部と表面とで成長速度が異なり、
トレンチ内部の膜厚（ｔ82）が表面の膜厚（ｔ81）の約
５０% である必要がある。
【００１６】この後に続く絶縁膜843 のエツチバック
で、トレンチ底面のコンタクトホール844 が開口したと
き、トレンチ側壁部分に層間絶縁膜818 が残るととも
に、基板表面には（ｔ81- ｔ82）の絶縁膜が残った状態
となる。この後コンタクトホール844 からドナー不純物
をイオン注入して、トレンチの底部にｎ+ ドレイン領域
804 を形成する［同図（ｅ）］。
で、トレンチ底面のコンタクトホール844 が開口したと
き、トレンチ側壁部分に層間絶縁膜818 が残るととも
に、基板表面には（ｔ81- ｔ82）の絶縁膜が残った状態
となる。この後コンタクトホール844 からドナー不純物
をイオン注入して、トレンチの底部にｎ+ ドレイン領域
804 を形成する［同図（ｅ）］。
【００１７】第二Poly−Siを堆積、異方性エッチングで
エツチバックしてトレンチ内にだけ残しドレイン接続導
体819 とする［同図（ｆ）］。この後スパッタ法等によ
り金属膜を被着し、パターニングして図１５のＴＬＰＭ
／Ｄとする。次にもう一つのＴＬＰＭであるＴＬＰＭ／
Ｓの製造方法のうち同じ部分を説明する。
エツチバックしてトレンチ内にだけ残しドレイン接続導
体819 とする［同図（ｆ）］。この後スパッタ法等によ
り金属膜を被着し、パターニングして図１５のＴＬＰＭ
／Ｄとする。次にもう一つのＴＬＰＭであるＴＬＰＭ／
Ｓの製造方法のうち同じ部分を説明する。
【００１８】図１９（ａ）〜（ｆ）および図２０（ａ）
〜（ｅ）は、図１６のＴＬＰＭ／Ｓの製造プロセスを説
明するための主要工程［トレンチ921 エッチングのため
のマスク酸化膜970 の形成からソース接続導体920 とな
る第二Poly−Siの堆積、エッチバックまで］の工程順の
断面図である。基板表面層にドナー不純物のイオン注入
および熱処理によりｎウェル領域916を形成した後、マ
スク酸化膜970 を形成し、パターニングする［図１９
（ａ）］。
〜（ｅ）は、図１６のＴＬＰＭ／Ｓの製造プロセスを説
明するための主要工程［トレンチ921 エッチングのため
のマスク酸化膜970 の形成からソース接続導体920 とな
る第二Poly−Siの堆積、エッチバックまで］の工程順の
断面図である。基板表面層にドナー不純物のイオン注入
および熱処理によりｎウェル領域916を形成した後、マ
スク酸化膜970 を形成し、パターニングする［図１９
（ａ）］。
【００１９】反応性イオンエッチング（以下ＲＩＥと記
す）等の異方性エッチングにより第一トレンチ921 を掘
り下げ、その第一トレンチ921 の内面に、それぞれ適当
なアクセプタ不純物、ドナー不純物のイオン注入、熱処
理によりｐボディ領域906 とｎ- 拡張ドレイン領域905
を形成する［同図（ｂ）］。減圧ＣＶＤ法により基板表
面および第一トレンチ921 の内部に厚い酸化膜941を堆
積する［同図（ｃ）］。
す）等の異方性エッチングにより第一トレンチ921 を掘
り下げ、その第一トレンチ921 の内面に、それぞれ適当
なアクセプタ不純物、ドナー不純物のイオン注入、熱処
理によりｐボディ領域906 とｎ- 拡張ドレイン領域905
を形成する［同図（ｂ）］。減圧ＣＶＤ法により基板表
面および第一トレンチ921 の内部に厚い酸化膜941を堆
積する［同図（ｃ）］。
【００２０】次にＲＩＥ等の異方性エッチングでエッチ
バックして基板表面およびトレンチ底部の厚い酸化膜94
1 を除去する［同図（ｄ）］。第一トレンチ921 の側壁
部分の厚い酸化膜941 をマスクにして、ＲＩＥ等の異方
性エッチングにより第二トレンチ922 を掘り下げる［同
図（ｅ）］。熱酸化により第二トレンチ922 の内面に薄
いゲート酸化膜909 を成長させる［同図（ｆ）］。
バックして基板表面およびトレンチ底部の厚い酸化膜94
1 を除去する［同図（ｄ）］。第一トレンチ921 の側壁
部分の厚い酸化膜941 をマスクにして、ＲＩＥ等の異方
性エッチングにより第二トレンチ922 を掘り下げる［同
図（ｅ）］。熱酸化により第二トレンチ922 の内面に薄
いゲート酸化膜909 を成長させる［同図（ｆ）］。
【００２１】基板表面の酸化膜941 上に、ＣＶＤ法によ
り第一Poly-Si942を堆積する［図２０（ａ）］。次に第
一Poly-Si942を異方性エッチングでエッチバックして基
板表面および第二トレンチ922 底部の第一Poly-Si942を
除去し、露出したトレンチ底部に、それぞれ適当なアク
セプタ不純物、ドナー不純物をイオン注入、熱処理し
て、ｐベース領域902 とｎ+ ソース領域903 を形成する
［同図（ｂ）］。
り第一Poly-Si942を堆積する［図２０（ａ）］。次に第
一Poly-Si942を異方性エッチングでエッチバックして基
板表面および第二トレンチ922 底部の第一Poly-Si942を
除去し、露出したトレンチ底部に、それぞれ適当なアク
セプタ不純物、ドナー不純物をイオン注入、熱処理し
て、ｐベース領域902 とｎ+ ソース領域903 を形成する
［同図（ｂ）］。
【００２２】この後、ＣＶＤにより全面に絶縁膜943 を
形成する［同図（ｃ）］。この層間絶縁膜943 は４００
℃前後の温度でのＬＰＣＶＤまたはプラズマＴＥＯＳＣ
ＶＤのような限られた条件の絶縁膜の成膜を必要とす
る。すなわち、トレンチ内部と表面とで成長速度が異な
り、トレンチ内部の膜厚（ｔ92）が表面の膜厚（ｔ91）
の約５０% である必要がある。
形成する［同図（ｃ）］。この層間絶縁膜943 は４００
℃前後の温度でのＬＰＣＶＤまたはプラズマＴＥＯＳＣ
ＶＤのような限られた条件の絶縁膜の成膜を必要とす
る。すなわち、トレンチ内部と表面とで成長速度が異な
り、トレンチ内部の膜厚（ｔ92）が表面の膜厚（ｔ91）
の約５０% である必要がある。
【００２３】これにより後に続く絶縁膜943 の異方性エ
ッチングによるエッチバックでトレンチ底面のコンタク
トホール944 を開口したとき、トレンチ側壁部分に層間
絶縁膜918 が残るとともに、基板表面には（ｔ91- ｔ9
2）の絶縁膜が残った状態となる［同図（ｄ）］。この
後第二Poly−Siを堆積、エッチバックしてソース接続導
体920 とする［同図（ｅ）］。この後スパッタ法等によ
り金属膜を被着し、パターニングして図１６のＴＬＰＭ
／Ｓとする。
ッチングによるエッチバックでトレンチ底面のコンタク
トホール944 を開口したとき、トレンチ側壁部分に層間
絶縁膜918 が残るとともに、基板表面には（ｔ91- ｔ9
2）の絶縁膜が残った状態となる［同図（ｄ）］。この
後第二Poly−Siを堆積、エッチバックしてソース接続導
体920 とする［同図（ｅ）］。この後スパッタ法等によ
り金属膜を被着し、パターニングして図１６のＴＬＰＭ
／Ｓとする。
【００２４】
【発明が解決しようとする課題】前記のような製造方法
では、次のような問題を生じがちであった。まず、ＴＬ
ＰＭ／Ｄの製造工程の図１８（ｄ）において、層間絶縁
膜843 の基板表面での膜厚ｔ81＝１．２μm 、トレンチ
内部と底面の絶縁膜厚ｔ82＝０．６μm とすると、エッ
チバック後の基板表面での絶縁膜厚は（ｔ81−ｔ82）＝
０．６μm となる。さらに、図１８（ｆ）のドレイン接
続導体819 となる第二Poly−Si堆積前に基板上の自然酸
化膜をウェットエッチで除去するため、基板表面での絶
縁膜厚は約０．５μm ［図１８（ｅ）］となる。
では、次のような問題を生じがちであった。まず、ＴＬ
ＰＭ／Ｄの製造工程の図１８（ｄ）において、層間絶縁
膜843 の基板表面での膜厚ｔ81＝１．２μm 、トレンチ
内部と底面の絶縁膜厚ｔ82＝０．６μm とすると、エッ
チバック後の基板表面での絶縁膜厚は（ｔ81−ｔ82）＝
０．６μm となる。さらに、図１８（ｆ）のドレイン接
続導体819 となる第二Poly−Si堆積前に基板上の自然酸
化膜をウェットエッチで除去するため、基板表面での絶
縁膜厚は約０．５μm ［図１８（ｅ）］となる。
【００２５】この後、第二Poly−Siを堆積すると、ゲー
ト電極810 の上端とドレイン接続導体819 との間を絶縁
する層間絶縁膜818 の平均的な膜厚が０．５μm である
ということになる［図１８（ｆ）］。しかし、ウェハ面
内での膜厚ばらつきを考慮すると、図１８（ｄ）におい
て絶縁膜843 を１．２μm 堆積した時の面内バラツキが
±０．３μm であり、エッチング時の面内バラツキが±
０．２μm であるとすると、最悪の場合ウェハ面内にお
いて、ゲート電極810 の上端とソース接続導体819 との
間の層間絶縁膜818 の膜厚が０のところができることに
なる。
ト電極810 の上端とドレイン接続導体819 との間を絶縁
する層間絶縁膜818 の平均的な膜厚が０．５μm である
ということになる［図１８（ｆ）］。しかし、ウェハ面
内での膜厚ばらつきを考慮すると、図１８（ｄ）におい
て絶縁膜843 を１．２μm 堆積した時の面内バラツキが
±０．３μm であり、エッチング時の面内バラツキが±
０．２μm であるとすると、最悪の場合ウェハ面内にお
いて、ゲート電極810 の上端とソース接続導体819 との
間の層間絶縁膜818 の膜厚が０のところができることに
なる。
【００２６】すなわち、ドレインソース間耐圧ＢＶds＝
８０Vが必要な素子の場合、ゲートードレイン間の層間
絶縁膜818 の厚さは最低でも０．２μm 必要であるのに
対し、その膜厚を確保できない部分が生じることにな
る。もう一つの課題として、４００℃のＬＰＣＶＤまた
はｐ−ＴＥＯＳＣＶＤで絶縁膜843 を堆積するのである
が、比較的低温での堆積であるため、高耐圧素子として
は膜質が十分に良質であるとは言えず、酸化膜内部の分
極などで耐圧変動が見られる。また最大電界強度も８０
０℃でのＣＶＤ酸化膜（いわゆるＨＴＯ膜）や熱酸化膜
に比ベ７０% 程度と低くなるため、同じ厚さの絶縁膜で
も耐圧が更に低くなってしまう。
８０Vが必要な素子の場合、ゲートードレイン間の層間
絶縁膜818 の厚さは最低でも０．２μm 必要であるのに
対し、その膜厚を確保できない部分が生じることにな
る。もう一つの課題として、４００℃のＬＰＣＶＤまた
はｐ−ＴＥＯＳＣＶＤで絶縁膜843 を堆積するのである
が、比較的低温での堆積であるため、高耐圧素子として
は膜質が十分に良質であるとは言えず、酸化膜内部の分
極などで耐圧変動が見られる。また最大電界強度も８０
０℃でのＣＶＤ酸化膜（いわゆるＨＴＯ膜）や熱酸化膜
に比ベ７０% 程度と低くなるため、同じ厚さの絶縁膜で
も耐圧が更に低くなってしまう。
【００２７】実際の試作結果においても、層間絶縁膜の
膜厚不足による耐圧不良が多く、耐圧不良率は約５０%
にも達した。同様の問題は、ＴＬＰＭ／Ｓについても起
きている。図２０（ｃ）において、層間絶縁膜943 の基
板表面での膜厚ｔ91＝１．２μm、トレンチ内部と底面
の酸化膜厚ｔ92＝０．６μm とすると、エッチバック後
の基板表面での酸化膜厚は（ｔ21−ｔ22）＝０．６μm
となる。さらに、第二Poly−Si945 の堆積前に基板上の
自然酸化膜をウェットエッチで除去するため、基板表面
での酸化膜厚は約０．５μm ［図２０（ｄ）］となる。
膜厚不足による耐圧不良が多く、耐圧不良率は約５０%
にも達した。同様の問題は、ＴＬＰＭ／Ｓについても起
きている。図２０（ｃ）において、層間絶縁膜943 の基
板表面での膜厚ｔ91＝１．２μm、トレンチ内部と底面
の酸化膜厚ｔ92＝０．６μm とすると、エッチバック後
の基板表面での酸化膜厚は（ｔ21−ｔ22）＝０．６μm
となる。さらに、第二Poly−Si945 の堆積前に基板上の
自然酸化膜をウェットエッチで除去するため、基板表面
での酸化膜厚は約０．５μm ［図２０（ｄ）］となる。
【００２８】この後、第二Poly−Si945 を堆積すると、
ゲート電極910 の上端と第二Poly−Si945 との間を絶縁
する層間絶縁膜918 の平均的な膜厚が０．５μm である
ということになる［図２０（ｅ）］。しかし、ウェハ面
内での膜厚ばらつきを考慮すると、図２０（ｃ）におい
て絶縁膜943 を１．２μm 堆積した時の面内バラツキが
±０．３μm であり、エッチング時の面内バラツキが±
０．２μm であるとすると、最悪の場合ウェハ面内にお
いて、ゲート電極910 の上端と第二Poly−Si945 との間
の絶縁膜厚が０のところができることになる。
ゲート電極910 の上端と第二Poly−Si945 との間を絶縁
する層間絶縁膜918 の平均的な膜厚が０．５μm である
ということになる［図２０（ｅ）］。しかし、ウェハ面
内での膜厚ばらつきを考慮すると、図２０（ｃ）におい
て絶縁膜943 を１．２μm 堆積した時の面内バラツキが
±０．３μm であり、エッチング時の面内バラツキが±
０．２μm であるとすると、最悪の場合ウェハ面内にお
いて、ゲート電極910 の上端と第二Poly−Si945 との間
の絶縁膜厚が０のところができることになる。
【００２９】このＴＬＰＭ／Ｓではゲートーソース間耐
圧が１０V必要であり、ＴＬＰＭ／Ｄの場合（ゲート電
極とドレイン電極）の８０Vより要求耐圧は低い。しか
し、ゲートーソース間の層間の酸化膜厚は最低でも０．
１μm 必要であるのに対し、その膜厚を確保できない部
分が生じることになる。４００℃のＬＰＣＶＤまたはＰ
−ＴＥＯＳＣＶＤで成膜した絶縁膜943 の膜質の問題
は、ＴＬＰＭ／Ｓにおいても、同様である。
圧が１０V必要であり、ＴＬＰＭ／Ｄの場合（ゲート電
極とドレイン電極）の８０Vより要求耐圧は低い。しか
し、ゲートーソース間の層間の酸化膜厚は最低でも０．
１μm 必要であるのに対し、その膜厚を確保できない部
分が生じることになる。４００℃のＬＰＣＶＤまたはＰ
−ＴＥＯＳＣＶＤで成膜した絶縁膜943 の膜質の問題
は、ＴＬＰＭ／Ｓにおいても、同様である。
【００３０】実際の試作結果では層間絶縁膜の膜厚不足
による耐圧不良が多く、耐圧不良率は約３０% に達し
た。更に、従来のＴＬＰＭ／Ｓにはもう一つの問題があ
る。実際のＴＬＰＭ／Ｓでは、単位面積当たりの電流を
多くとるために、図２１に示すように複数の単位ＭＯＳ
ＦＥＴセル１１、１２、１３、１４・・・を並列にして
構成することが多い。この場合、問題となるのが、ＭＯ
ＳＦＥＴ列の中央部と端部で基板コンタクト923 からの
距離が違う点である。
による耐圧不良が多く、耐圧不良率は約３０% に達し
た。更に、従来のＴＬＰＭ／Ｓにはもう一つの問題があ
る。実際のＴＬＰＭ／Ｓでは、単位面積当たりの電流を
多くとるために、図２１に示すように複数の単位ＭＯＳ
ＦＥＴセル１１、１２、１３、１４・・・を並列にして
構成することが多い。この場合、問題となるのが、ＭＯ
ＳＦＥＴ列の中央部と端部で基板コンタクト923 からの
距離が違う点である。
【００３１】図２２（ａ）はオフ時の、図２２（ｂ）は
オン時の耐圧特性を、基板コンタクトからの距離の異な
る二つのＭＯＳＦＥＴについて示した特性図である。基
板コンタクトから距離が遠いＭＯＳＦＥＴでは、耐圧が
低下する傾向が見られる。このように基板コンタクトか
らの距離に耐圧が依存するということは、耐圧が素子の
最大定格電流に依存してしまうことを意味している。
オン時の耐圧特性を、基板コンタクトからの距離の異な
る二つのＭＯＳＦＥＴについて示した特性図である。基
板コンタクトから距離が遠いＭＯＳＦＥＴでは、耐圧が
低下する傾向が見られる。このように基板コンタクトか
らの距離に耐圧が依存するということは、耐圧が素子の
最大定格電流に依存してしまうことを意味している。
【００３２】すなわち、必要な電流に対して単位ＭＯＳ
ＦＥＴセルの数（面積）を設定するが、デバイスの周辺
で基板コンタクトをとると、中央部と端部で耐圧が異な
ってくるので、最も耐圧の低い中央部のＭＯＳＦＥＴに
よって耐圧が決定されてしまうことになる。また、大き
な定格電流には大きな面積が必要になるが、必然的に基
板コンタクトからの距難が大きくなるので、全体として
は耐圧が低下してしまう欠点がある。
ＦＥＴセルの数（面積）を設定するが、デバイスの周辺
で基板コンタクトをとると、中央部と端部で耐圧が異な
ってくるので、最も耐圧の低い中央部のＭＯＳＦＥＴに
よって耐圧が決定されてしまうことになる。また、大き
な定格電流には大きな面積が必要になるが、必然的に基
板コンタクトからの距難が大きくなるので、全体として
は耐圧が低下してしまう欠点がある。
【００３３】各単位ＭＯＳＦＥＴセルの近傍に基板コン
タクトを多数設けて、この問題を解決することもできる
が、半導体チップ面積の利用効率が低下してしまう。こ
のような問題に鑑み本発明の目的は、トレンチ内に形成
される複数の異なる電極間の絶縁を良好におこない、ま
た全体として均一な高い耐圧を保つことのできる、定格
電流が大きな、トレンチ型ラテラルＭＯＳＦＥＴおよび
その製造方法を提供することにある。
タクトを多数設けて、この問題を解決することもできる
が、半導体チップ面積の利用効率が低下してしまう。こ
のような問題に鑑み本発明の目的は、トレンチ内に形成
される複数の異なる電極間の絶縁を良好におこない、ま
た全体として均一な高い耐圧を保つことのできる、定格
電流が大きな、トレンチ型ラテラルＭＯＳＦＥＴおよび
その製造方法を提供することにある。
【００３４】
【課題を解決するための手段】半導体基板表面から掘り
下げたトレンチの内壁面にゲート絶縁膜を介して設けら
れたゲート電極と、そのゲート電極の内側に層間絶縁膜
を介しかつトレンチ底面の領域に接して設けられた第二
電極と、基板表面に設けられた第三電極とを有するトレ
ンチ型ラテラルＭＯＳＦＥＴにおける上記課題解決のた
め本発明は、ゲート電極取り出し部を除く部分のゲート
電極の上端を半導体基板表面より低くし、絶縁膜で覆う
ものとする。
下げたトレンチの内壁面にゲート絶縁膜を介して設けら
れたゲート電極と、そのゲート電極の内側に層間絶縁膜
を介しかつトレンチ底面の領域に接して設けられた第二
電極と、基板表面に設けられた第三電極とを有するトレ
ンチ型ラテラルＭＯＳＦＥＴにおける上記課題解決のた
め本発明は、ゲート電極取り出し部を除く部分のゲート
電極の上端を半導体基板表面より低くし、絶縁膜で覆う
ものとする。
【００３５】そのようにすれば、ゲート電極と第二電極
との間の層間絶縁膜の膜厚が十分確保されるようにな
り、その結果耐圧不良がほぼ防止された。製造方法とし
ては、半導体基板に掘り下げて形成されたトレンチ内
に、トレンチ内および半導体基板表面に第一の絶縁膜を
介して第一の多結晶シリコンを形成する工程と、その第
一の多結晶シリコンを覆う第二の絶縁膜を形成する工程
と、前記第一の多結晶シリコンを選択的に残すためのマ
スクを形成する工程と、マスクに覆われなかった第二の
絶縁膜および一部の第一の多結晶シリコンをエッチング
する工程と、前記のマスクを除去する工程と、トレンチ
の底面に接しかつ第一の多結晶シリコンと絶縁される第
二の多結晶シリコンを形成する工程とを有する製造方法
において、電極取り出し部を除く部分の第一の多結晶シ
リコンの上端を半導体基板表面より低くなるようにエッ
チングした後、第三の絶縁膜を形成し、異方性エッチン
グにより第三の絶縁膜をエッチバックし、第二の多結晶
シリコンを形成するそのようにすれば、ゲート電極と第
二電極との間の層間絶縁膜の膜厚が十分確保されるよう
になり、その結果耐圧不良がほぼ防止された。
との間の層間絶縁膜の膜厚が十分確保されるようにな
り、その結果耐圧不良がほぼ防止された。製造方法とし
ては、半導体基板に掘り下げて形成されたトレンチ内
に、トレンチ内および半導体基板表面に第一の絶縁膜を
介して第一の多結晶シリコンを形成する工程と、その第
一の多結晶シリコンを覆う第二の絶縁膜を形成する工程
と、前記第一の多結晶シリコンを選択的に残すためのマ
スクを形成する工程と、マスクに覆われなかった第二の
絶縁膜および一部の第一の多結晶シリコンをエッチング
する工程と、前記のマスクを除去する工程と、トレンチ
の底面に接しかつ第一の多結晶シリコンと絶縁される第
二の多結晶シリコンを形成する工程とを有する製造方法
において、電極取り出し部を除く部分の第一の多結晶シ
リコンの上端を半導体基板表面より低くなるようにエッ
チングした後、第三の絶縁膜を形成し、異方性エッチン
グにより第三の絶縁膜をエッチバックし、第二の多結晶
シリコンを形成するそのようにすれば、ゲート電極と第
二電極との間の層間絶縁膜の膜厚が十分確保されるよう
になり、その結果耐圧不良がほぼ防止された。
【００３６】第三の絶縁膜を形成方法としては、５００
℃以下の低温ＣＶＤまたは、プラズマＴＥＯＳＣＶＤで
おこなう。それらの方法によれば、トレンチ内部に成膜
される膜厚が外に比べ約５０% になるので、トレンチ底
部の膜をエッチバックしたとき、トレンチ外の膜厚を大
きく残すことができる。
℃以下の低温ＣＶＤまたは、プラズマＴＥＯＳＣＶＤで
おこなう。それらの方法によれば、トレンチ内部に成膜
される膜厚が外に比べ約５０% になるので、トレンチ底
部の膜をエッチバックしたとき、トレンチ外の膜厚を大
きく残すことができる。
【００３７】第三の絶縁膜を形成を６００℃以上の高温
ＣＶＤでおこなうこともできる。高温ＣＶＤでは、トレ
ンチ内部には外と同じ膜厚の皮膜が成膜され、エッチバ
ックしたとき、トレンチ外の皮膜もエッチングされて無
くなるが、電極取り出し部を除く部分の第一の多結晶シ
リコンの上端を半導体基板表面より低くなるようにエッ
チングしておけば、第二の絶縁膜の膜厚が十分確保され
る。
ＣＶＤでおこなうこともできる。高温ＣＶＤでは、トレ
ンチ内部には外と同じ膜厚の皮膜が成膜され、エッチバ
ックしたとき、トレンチ外の皮膜もエッチングされて無
くなるが、電極取り出し部を除く部分の第一の多結晶シ
リコンの上端を半導体基板表面より低くなるようにエッ
チングしておけば、第二の絶縁膜の膜厚が十分確保され
る。
【００３８】第二の課題解決については、次のような手
段を取る。通常のパワーＭＯＳＦＥＴでは、各単位ＭＯ
ＳＦＥＴセルのｎ+ ソース領域の近傍に基板コンタクト
電極を設けて、前述の耐圧低下の欠点を解決している。
同様にトレンチ型ラテラルパワーＭＯＳＦＥＴにおい
て、トレンチ型ラテラルパワーＭＯＳＦＥＴの高い面積
効率を確保しつつ、ｎ+ ソース領域の近傍に基板コンタ
クト電極を設けるためには、トレンチ底部に設けられた
ｎ+ ソース領域の近傍にｐ型のコンタクトを作れば良い
ことになる。
段を取る。通常のパワーＭＯＳＦＥＴでは、各単位ＭＯ
ＳＦＥＴセルのｎ+ ソース領域の近傍に基板コンタクト
電極を設けて、前述の耐圧低下の欠点を解決している。
同様にトレンチ型ラテラルパワーＭＯＳＦＥＴにおい
て、トレンチ型ラテラルパワーＭＯＳＦＥＴの高い面積
効率を確保しつつ、ｎ+ ソース領域の近傍に基板コンタ
クト電極を設けるためには、トレンチ底部に設けられた
ｎ+ ソース領域の近傍にｐ型のコンタクトを作れば良い
ことになる。
【００３９】そこで本発明は、半導体基板表面から掘り
下げたトレンチの底面部または底面部から側面部にわた
って選択的に形成された第一導電型ソース領域と、半導
体基板の上面表面層に形成された第一導電型ドレイン領
域と、ドレイン領域と接触しトレンチの側壁に沿って形
成されたドレイン領域より低不純物濃度の第一導電型拡
張ドレイン領域と、拡張ドレイン領域とソース領域との
間に対応するトレンチ内の表面上にゲート酸化膜を介し
て設けられたゲート電極と、ソース領域に電気的に接続
されるソース電極と、ドレイン領域に電気的に接続され
るドレイン電極とを備えるトレンチ型ラテラルＭＯＳＦ
ＥＴにおいて、トレンチの底面部にソース電極と電気的
に接続される第二導電型コンタクト領域を有するものと
する。
下げたトレンチの底面部または底面部から側面部にわた
って選択的に形成された第一導電型ソース領域と、半導
体基板の上面表面層に形成された第一導電型ドレイン領
域と、ドレイン領域と接触しトレンチの側壁に沿って形
成されたドレイン領域より低不純物濃度の第一導電型拡
張ドレイン領域と、拡張ドレイン領域とソース領域との
間に対応するトレンチ内の表面上にゲート酸化膜を介し
て設けられたゲート電極と、ソース領域に電気的に接続
されるソース電極と、ドレイン領域に電気的に接続され
るドレイン電極とを備えるトレンチ型ラテラルＭＯＳＦ
ＥＴにおいて、トレンチの底面部にソース電極と電気的
に接続される第二導電型コンタクト領域を有するものと
する。
【００４０】半導体基板表面から掘り下げたトレンチの
底面部に選択的に形成された第一導電型ソース領域と、
半導体基板の上面表面層に形成された第一導電型ドレイ
ン領域と、ドレイン領域と接触しトレンチの側壁から底
面部にわたって形成されたドレイン領域より低不純物濃
度の第一導電型拡張ドレイン領域と、拡張ドレイン領域
とソース領域との間に対応するトレンチ内の表面上にゲ
ート酸化膜を介して設けられたゲート電極と、ソース領
域に電気的に接続されるソース電極と、ドレイン領域に
電気的に接続されるドレイン電極とを備えるトレンチ型
ラテラルＭＯＳＦＥＴにおいても同様に、トレンチの底
面部にソース電極と電気的に接続される第二導電型コン
タクト領域を有するものとする。
底面部に選択的に形成された第一導電型ソース領域と、
半導体基板の上面表面層に形成された第一導電型ドレイ
ン領域と、ドレイン領域と接触しトレンチの側壁から底
面部にわたって形成されたドレイン領域より低不純物濃
度の第一導電型拡張ドレイン領域と、拡張ドレイン領域
とソース領域との間に対応するトレンチ内の表面上にゲ
ート酸化膜を介して設けられたゲート電極と、ソース領
域に電気的に接続されるソース電極と、ドレイン領域に
電気的に接続されるドレイン電極とを備えるトレンチ型
ラテラルＭＯＳＦＥＴにおいても同様に、トレンチの底
面部にソース電極と電気的に接続される第二導電型コン
タクト領域を有するものとする。
【００４１】例えば、図１６に示すようなｎチャネル型
ＴＬＰＭ／Ｓにおいては、トレンチ底部のｐチャネル領
域内にｎ+ ソース領域とｐ+ コンタクト領域とを形成
し、ｐ + コンタクト領域とソース電極とを接続すること
により、ｎ+ ソース領域の極めて近くに基板コンタクト
が設けられたことになり、耐圧特性の基板コンタクト距
離依存性が解消される。
ＴＬＰＭ／Ｓにおいては、トレンチ底部のｐチャネル領
域内にｎ+ ソース領域とｐ+ コンタクト領域とを形成
し、ｐ + コンタクト領域とソース電極とを接続すること
により、ｎ+ ソース領域の極めて近くに基板コンタクト
が設けられたことになり、耐圧特性の基板コンタクト距
離依存性が解消される。
【００４２】特に、第一接続導体および、ソース電極と
第二導電型コンタクト領域とを接続する第二接続導体が
多結晶シリコンからなるものとする。第一接続導体およ
び第二接続導体が多結晶シリコンであれば、半導体プロ
セスで容易に形成できる。更に、第一接続導体が第一導
電型の不純物を有し、第二接続導体が第二導電型の不純
物を有するものとする。
第二導電型コンタクト領域とを接続する第二接続導体が
多結晶シリコンからなるものとする。第一接続導体およ
び第二接続導体が多結晶シリコンであれば、半導体プロ
セスで容易に形成できる。更に、第一接続導体が第一導
電型の不純物を有し、第二接続導体が第二導電型の不純
物を有するものとする。
【００４３】そのようにすれば、それぞれ第一導電型ソ
ース領域、第二導電型コンタクト領域と低い接触抵抗で
接続される。また、第一接続導体と第二接続導体とが絶
縁物薄膜で隔離されているとよい。そのようにすれば、
第一接続導体の第一導電型の不純物と第二接続導体の第
二導電型の不純物とが相互に拡散することがなく、抵抗
が低く抑えられる。
ース領域、第二導電型コンタクト領域と低い接触抵抗で
接続される。また、第一接続導体と第二接続導体とが絶
縁物薄膜で隔離されているとよい。そのようにすれば、
第一接続導体の第一導電型の不純物と第二接続導体の第
二導電型の不純物とが相互に拡散することがなく、抵抗
が低く抑えられる。
【００４４】トレンチの側壁に沿って第一導電型ドレイ
ン領域より低濃度の第一導電型拡張ドレイン領域を有す
るものとすれば、高耐圧を保持できる。上記のようなト
レンチ型ラテラルＭＯＳＦＥＴの製造方法としては、ト
レンチの底部の半導体が露出しているウェハ全面にトレ
ンチ幅の１／２以下の膜厚の第一導電型多結晶シリコン
を堆積する工程、異方性エッチングでトレンチ底部の半
導体を露出させる工程、第二導電型多結晶シリコンを堆
積する工程、再び第二導電型ポリシリコンを異方性エッ
チングする工程をおこなって、トレンチを第一導電型ソ
ース領域に接続する第一導電型多結晶シリコンと第二導
電型コンタクト領域に接続する第二導電型多結晶シリコ
ンで充填する。
ン領域より低濃度の第一導電型拡張ドレイン領域を有す
るものとすれば、高耐圧を保持できる。上記のようなト
レンチ型ラテラルＭＯＳＦＥＴの製造方法としては、ト
レンチの底部の半導体が露出しているウェハ全面にトレ
ンチ幅の１／２以下の膜厚の第一導電型多結晶シリコン
を堆積する工程、異方性エッチングでトレンチ底部の半
導体を露出させる工程、第二導電型多結晶シリコンを堆
積する工程、再び第二導電型ポリシリコンを異方性エッ
チングする工程をおこなって、トレンチを第一導電型ソ
ース領域に接続する第一導電型多結晶シリコンと第二導
電型コンタクト領域に接続する第二導電型多結晶シリコ
ンで充填する。
【００４５】そのような方法で、基板コンタクト電極が
容易に形成できる。第一導電型多結晶シリコンの異方性
エッチングと第二導電型多結晶シリコンの堆積との間
に、絶縁膜を形成する工程、その絶縁膜を異方性エッチ
ングしてトレンチ底部の半導体を露出させる工程を入れ
ても良い。そのようにすれば、第一導電型多結晶シリコ
ンと第二導電型多結晶シリコンとが絶縁膜で隔離され
る。
容易に形成できる。第一導電型多結晶シリコンの異方性
エッチングと第二導電型多結晶シリコンの堆積との間
に、絶縁膜を形成する工程、その絶縁膜を異方性エッチ
ングしてトレンチ底部の半導体を露出させる工程を入れ
ても良い。そのようにすれば、第一導電型多結晶シリコ
ンと第二導電型多結晶シリコンとが絶縁膜で隔離され
る。
【００４６】
【発明の実施の形態】以下に図面を参照しながら本発明
の実施の形態を説明する。 ［実施例１］図２はＴＬＰＭの一例のシリコン基板表面
の平面図である。ハッチングの施された部分は電極のコ
ンタクト領域を示している。また太線は電極を示してい
る。
の実施の形態を説明する。 ［実施例１］図２はＴＬＰＭの一例のシリコン基板表面
の平面図である。ハッチングの施された部分は電極のコ
ンタクト領域を示している。また太線は電極を示してい
る。
【００４７】ストライプ状のトレンチ121 の端に近い部
分はドレイン部であり、その部分のトレンチ121 内に
は、トレンチ底部のｎ+ ドレイン領域に接続された多結
晶シリコンのドレイン接続導体（119 後出）があり、そ
の上にドレイン電極112 が接触している。点線で囲んだ
トレンチ121 の中央部分はゲート電極部であり、トレン
チ内の多結晶シリコンのゲート電極（110 後出）をつな
ぐランナー部分110aがシリコン基板上に絶縁膜を介して
走り、その端の部分でゲート金属電極113 が接触してい
る。
分はドレイン部であり、その部分のトレンチ121 内に
は、トレンチ底部のｎ+ ドレイン領域に接続された多結
晶シリコンのドレイン接続導体（119 後出）があり、そ
の上にドレイン電極112 が接触している。点線で囲んだ
トレンチ121 の中央部分はゲート電極部であり、トレン
チ内の多結晶シリコンのゲート電極（110 後出）をつな
ぐランナー部分110aがシリコン基板上に絶縁膜を介して
走り、その端の部分でゲート金属電極113 が接触してい
る。
【００４８】二本のトレンチ121 間には高濃度のｎ+ ソ
ース領域（103 後出）が形成されており、その上にソー
ス電極111 が接触している。図１（ａ）、（ｂ）はそれ
ぞれ図２のＡ−Ａ線に沿ったドレイン部、Ｂ−Ｂ線に沿
ったゲート電極部の断面図である。図１（ａ）のドレイ
ン部では、ｐ型シリコン基板101 の表面層にｐベース領
域102 が形成され、そのｐベース領域102 の表面層にｎ
+ ソース領域103 とｐ+ コンタクト領域108 とが形成さ
れている。ｎ+ ソース領域103 の表面から掘り下げられ
たトレンチ121 があり、そのトレンチ121 の深い部分の
側壁部分から底部にかけてｐボディ領域106 、ｎ- 拡張
ドレイン領域105 が形成されている。トレンチ121 の底
部には、ｎ+ ドレイン領域104 が形成されている。
ース領域（103 後出）が形成されており、その上にソー
ス電極111 が接触している。図１（ａ）、（ｂ）はそれ
ぞれ図２のＡ−Ａ線に沿ったドレイン部、Ｂ−Ｂ線に沿
ったゲート電極部の断面図である。図１（ａ）のドレイ
ン部では、ｐ型シリコン基板101 の表面層にｐベース領
域102 が形成され、そのｐベース領域102 の表面層にｎ
+ ソース領域103 とｐ+ コンタクト領域108 とが形成さ
れている。ｎ+ ソース領域103 の表面から掘り下げられ
たトレンチ121 があり、そのトレンチ121 の深い部分の
側壁部分から底部にかけてｐボディ領域106 、ｎ- 拡張
ドレイン領域105 が形成されている。トレンチ121 の底
部には、ｎ+ ドレイン領域104 が形成されている。
【００４９】ｐベース領域102 に対向する部分のトレン
チ121 内にはゲート酸化膜109 を挟んで多結晶シリコン
のゲート電極110 が設けられており、ｎ+ ドレイン領域
104の表面に接触して設けられたドレイン接続導体119
とは層間絶縁膜118 で隔てられている。ｎ+ ソース領域
103 とｐ+ コンタクト領域108 との表面には共通に接触
するソース電極111 が、またドレイン接続導体119 上に
はドレイン電極112 が設けられている。114 はトレンチ
121 の下部に形成された厚い酸化膜である。
チ121 内にはゲート酸化膜109 を挟んで多結晶シリコン
のゲート電極110 が設けられており、ｎ+ ドレイン領域
104の表面に接触して設けられたドレイン接続導体119
とは層間絶縁膜118 で隔てられている。ｎ+ ソース領域
103 とｐ+ コンタクト領域108 との表面には共通に接触
するソース電極111 が、またドレイン接続導体119 上に
はドレイン電極112 が設けられている。114 はトレンチ
121 の下部に形成された厚い酸化膜である。
【００５０】図１（ｂ）のゲート電極部では、ゲート電
極110 が、ｐ型基板101 の表面上からトレンチ121 の側
壁、底面を伝って再び基板表面に達し、更に厚い酸化膜
124を介して延び、そのランナー部110aに接触して設け
られたゲート金属電極113 が見られる。各部の寸法、不
純物濃度等は、一例として次のような値とする。
極110 が、ｐ型基板101 の表面上からトレンチ121 の側
壁、底面を伝って再び基板表面に達し、更に厚い酸化膜
124を介して延び、そのランナー部110aに接触して設け
られたゲート金属電極113 が見られる。各部の寸法、不
純物濃度等は、一例として次のような値とする。
【００５１】トレンチ121 の深さ６μm 、幅５μm。ｐ
ボディ領域106 の側壁からの拡散深さ２μm、側壁表面
濃度１×１０16cm-3。ｎ- 拡張ドレイン領域105 の側壁
からの拡散深さ１μm、側壁表面濃度１×１０17cm-3。
厚い酸化膜114 の厚さ０．６μm 。トレンチ底面のｎ+
ドレイン領域104の拡散深さ０．２μm、表面濃度１×１
０20cm-3。ゲート酸化膜109 の厚さ０．０５μm 。ｐベ
ース領域102 の拡散深さ１μm 、表面濃度１×１０18cm
-3。ｎ+ ソース領域103 の拡散深さ０．２μm、表面濃
度１×１０20cm-3。ｐ+ コンタクト領域108 の拡散深さ
０．５μm 、表面濃度１×１０20cm-3。
ボディ領域106 の側壁からの拡散深さ２μm、側壁表面
濃度１×１０16cm-3。ｎ- 拡張ドレイン領域105 の側壁
からの拡散深さ１μm、側壁表面濃度１×１０17cm-3。
厚い酸化膜114 の厚さ０．６μm 。トレンチ底面のｎ+
ドレイン領域104の拡散深さ０．２μm、表面濃度１×１
０20cm-3。ゲート酸化膜109 の厚さ０．０５μm 。ｐベ
ース領域102 の拡散深さ１μm 、表面濃度１×１０18cm
-3。ｎ+ ソース領域103 の拡散深さ０．２μm、表面濃
度１×１０20cm-3。ｐ+ コンタクト領域108 の拡散深さ
０．５μm 、表面濃度１×１０20cm-3。
【００５２】図１（ａ）における図１５の従来のＴＬＰ
Ｍ／Ｄとの相違点は、ゲート電極110 の上端が半導体基
板表面より下げられている点である。次に図１のＴＬＰ
Ｍ／Ｄについて、図３（ａ）〜（ｆ）の主要工程［ゲー
ト電極110 となる第一Poly−Si堆積からドレイン接続導
体119 となる第二Poly−Siエッチバックまで］の工程順
の断面図を用いて説明する。図３（ａ）〜（ｆ）は、従
来のＴＬＰＭ／Ｄの製造工程の図１８（ａ）〜（ｆ）に
対応している。その前工程は図１７（ａ）〜（ｆ）とほ
ぼ同じで良い。
Ｍ／Ｄとの相違点は、ゲート電極110 の上端が半導体基
板表面より下げられている点である。次に図１のＴＬＰ
Ｍ／Ｄについて、図３（ａ）〜（ｆ）の主要工程［ゲー
ト電極110 となる第一Poly−Si堆積からドレイン接続導
体119 となる第二Poly−Siエッチバックまで］の工程順
の断面図を用いて説明する。図３（ａ）〜（ｆ）は、従
来のＴＬＰＭ／Ｄの製造工程の図１８（ａ）〜（ｆ）に
対応している。その前工程は図１７（ａ）〜（ｆ）とほ
ぼ同じで良い。
【００５３】基板表面上の酸化膜141 （厚さ０．６μm
）上に、ＣＶＤ法により第一Poly-Si142を堆積する
［図３（ａ）］。第一Poly-Si142を異方性エッチングで
エッチバックし、ゲート電極110 の形状とする。この
時、第一Poly−Si142 を上端がシリコン基板表面より下
になるように、例えば１．１μm （ｔ201 ）オーバーエ
ツチする［同図（ｂ）］。
）上に、ＣＶＤ法により第一Poly-Si142を堆積する
［図３（ａ）］。第一Poly-Si142を異方性エッチングで
エッチバックし、ゲート電極110 の形状とする。この
時、第一Poly−Si142 を上端がシリコン基板表面より下
になるように、例えば１．１μm （ｔ201 ）オーバーエ
ツチする［同図（ｂ）］。
【００５４】次に異方性エッチングでエッチバックして
基板表面およびトレンチ底部の酸化膜141 を除去する。
この酸化膜141 の厚さは０．６μm なので、ここでの表
面からの第一Poly−Si142 の後退量（ｔ202 ）は０．５
μm となる。次いで、それぞれ適当なアクセプタ不純
物、ドナー不純物のイオン注入、熱処理により基板表面
にｐベース領域102 とｎ+ ソース領域103 、ｐ+ コンタ
クト領域108 を形成する［同図（ｃ）］。
基板表面およびトレンチ底部の酸化膜141 を除去する。
この酸化膜141 の厚さは０．６μm なので、ここでの表
面からの第一Poly−Si142 の後退量（ｔ202 ）は０．５
μm となる。次いで、それぞれ適当なアクセプタ不純
物、ドナー不純物のイオン注入、熱処理により基板表面
にｐベース領域102 とｎ+ ソース領域103 、ｐ+ コンタ
クト領域108 を形成する［同図（ｃ）］。
【００５５】この後、絶縁膜143 を形成する［同図
（ｄ）］。この絶縁膜143 は４００℃前後の雰囲気での
ＬＰＣＶＤやプラズマＴＥＯＳＣＶＤによる酸化膜のよ
うな、限られた条件で成膜する酸化膜を必要とする。す
なわち、トレンチ内部の成長速度が表面の絶縁膜成長速
度の約５０% である必要がある。この後に続く絶縁膜14
3 の異方性エッチングによるエツチバックで、トレンチ
底面のコンタクトホール144 を開口し、トレンチ表面と
側壁の絶縁膜118 が残った状態とする。この後コンタク
トホール144 からドナー不純物をイオン注入して、トレ
ンチ121 の底部にｎ+ ドレイン領域104 を形成する［同
図（ｅ）］。
（ｄ）］。この絶縁膜143 は４００℃前後の雰囲気での
ＬＰＣＶＤやプラズマＴＥＯＳＣＶＤによる酸化膜のよ
うな、限られた条件で成膜する酸化膜を必要とする。す
なわち、トレンチ内部の成長速度が表面の絶縁膜成長速
度の約５０% である必要がある。この後に続く絶縁膜14
3 の異方性エッチングによるエツチバックで、トレンチ
底面のコンタクトホール144 を開口し、トレンチ表面と
側壁の絶縁膜118 が残った状態とする。この後コンタク
トホール144 からドナー不純物をイオン注入して、トレ
ンチ121 の底部にｎ+ ドレイン領域104 を形成する［同
図（ｅ）］。
【００５６】第二Poly−Siを堆積、エツチバックしてト
レンチ内にだけ残しドレイン接続導体119 とする［同図
（ｆ）］。この方法では図３（ｄ）での絶縁膜143 の基
板表面の酸化膜厚ｔ11＝１．２μm 、トレンチ内部と底
面の絶縁膜厚ｔ12＝０．６μm とすると、エツチバック
後の酸化膜厚はｔ11−ｔ12＝０．６μm となる。さらに
第二Poly−Si堆積前に基板上の自然酸化膜をウェットエ
ッチで除去するため、酸化膜厚はさらに０．１μm程度
薄くなる。この間、従来技術の項で述べたように成膜時
およびエッチングの面内でのばらつきがあるため、残さ
れる膜厚が０μm の部分が生じることが懸念される。し
かし、予め第一Poly−Si(142) をオーバーエッチしてあ
るため、ゲート電極110 上に厚さ０．５μm （t202）の
酸化膜が確保されて、ゲート電極110とドレイン接続導
体119 との間の絶縁は十分に確保できる。
レンチ内にだけ残しドレイン接続導体119 とする［同図
（ｆ）］。この方法では図３（ｄ）での絶縁膜143 の基
板表面の酸化膜厚ｔ11＝１．２μm 、トレンチ内部と底
面の絶縁膜厚ｔ12＝０．６μm とすると、エツチバック
後の酸化膜厚はｔ11−ｔ12＝０．６μm となる。さらに
第二Poly−Si堆積前に基板上の自然酸化膜をウェットエ
ッチで除去するため、酸化膜厚はさらに０．１μm程度
薄くなる。この間、従来技術の項で述べたように成膜時
およびエッチングの面内でのばらつきがあるため、残さ
れる膜厚が０μm の部分が生じることが懸念される。し
かし、予め第一Poly−Si(142) をオーバーエッチしてあ
るため、ゲート電極110 上に厚さ０．５μm （t202）の
酸化膜が確保されて、ゲート電極110とドレイン接続導
体119 との間の絶縁は十分に確保できる。
【００５７】ドレイン・ソース間耐圧ＢＶds＝８０Vの
素子の場合、ゲート電極110 とドレイン接続導体119 間
の酸化膜118 の厚さは最低でも０．２μm 必要である
が、本発明の方法によれば、実際の試作結果においても
層間絶縁膜１１８の厚さ不足による耐圧不良がほとんど
発生しなかった。 ［実施例２］図４は本発明第二の実施例のＴＬＰＭ／Ｓ
の一例のシリコン基板表面の平面図である。ハッチング
の施された部分は電極のコンタクト領域を示している。
また太線は電極を示している。
素子の場合、ゲート電極110 とドレイン接続導体119 間
の酸化膜118 の厚さは最低でも０．２μm 必要である
が、本発明の方法によれば、実際の試作結果においても
層間絶縁膜１１８の厚さ不足による耐圧不良がほとんど
発生しなかった。 ［実施例２］図４は本発明第二の実施例のＴＬＰＭ／Ｓ
の一例のシリコン基板表面の平面図である。ハッチング
の施された部分は電極のコンタクト領域を示している。
また太線は電極を示している。
【００５８】ストライプ状のトレンチ221 の端に近い部
分はソース部であり、その部分のトレンチ221 内には、
トレンチ底部のｎ+ ソース領域に接続された多結晶シリ
コンのソース接続導体（220 後出）があり、その上にソ
ース電極211 が接触している。点線で囲んだトレンチ22
1 の中央部分はゲート電極部であり、トレンチ内の多結
晶シリコンのゲート電極（210 後出）をつなぐランナー
部分210aがシリコン基板上に絶縁膜を介して走り、その
端の部分でゲート金属電極213 が接触している。
分はソース部であり、その部分のトレンチ221 内には、
トレンチ底部のｎ+ ソース領域に接続された多結晶シリ
コンのソース接続導体（220 後出）があり、その上にソ
ース電極211 が接触している。点線で囲んだトレンチ22
1 の中央部分はゲート電極部であり、トレンチ内の多結
晶シリコンのゲート電極（210 後出）をつなぐランナー
部分210aがシリコン基板上に絶縁膜を介して走り、その
端の部分でゲート金属電極213 が接触している。
【００５９】二本のトレンチ221 間には高濃度のｎ+ ド
レイン領域204 が形成されており、その上にドレイン電
極212 が接触している。図５（ａ）、（ｂ）はそれぞれ
図４のＣ−Ｃ線に沿ったソース部、Ｄ−Ｄ線に沿ったゲ
ート電極部の断面図である。図５（ａ）のソース部で
は、ｐ型シリコン基板201 の表面層にｎウェル領域216
が形成され、そのｎウェル領域216 の表面層にｎ+ ドレ
イン領域204 が形成されている。ｎウェル領域216 の表
面から掘り下げられたトレンチが第一トレンチ221 、第
二トレンチ222 と二段になっており、その第一トレンチ
221 の側壁部分にｐボディ領域206 、ｎ- 拡張ドレイン
領域205 が形成されている。
レイン領域204 が形成されており、その上にドレイン電
極212 が接触している。図５（ａ）、（ｂ）はそれぞれ
図４のＣ−Ｃ線に沿ったソース部、Ｄ−Ｄ線に沿ったゲ
ート電極部の断面図である。図５（ａ）のソース部で
は、ｐ型シリコン基板201 の表面層にｎウェル領域216
が形成され、そのｎウェル領域216 の表面層にｎ+ ドレ
イン領域204 が形成されている。ｎウェル領域216 の表
面から掘り下げられたトレンチが第一トレンチ221 、第
二トレンチ222 と二段になっており、その第一トレンチ
221 の側壁部分にｐボディ領域206 、ｎ- 拡張ドレイン
領域205 が形成されている。
【００６０】第二トレンチ222 の底部には、ｐベース領
域202 、ｎ+ ソース領域203 が形成されており、そのｐ
ベース領域202 の部分の表面上にはゲート酸化膜209 を
介して多結晶シリコンのゲート電極210 が設けられてい
る。トレンチ221 、222 内には、ゲート電極210 と層間
絶縁膜218 で絶縁された多結晶シリコンのソース接続導
体220 があり、ｎ+ ソース領域203 とソース電極211 と
を繋いでいる。
域202 、ｎ+ ソース領域203 が形成されており、そのｐ
ベース領域202 の部分の表面上にはゲート酸化膜209 を
介して多結晶シリコンのゲート電極210 が設けられてい
る。トレンチ221 、222 内には、ゲート電極210 と層間
絶縁膜218 で絶縁された多結晶シリコンのソース接続導
体220 があり、ｎ+ ソース領域203 とソース電極211 と
を繋いでいる。
【００６１】212 はｎ+ ドレイン領域204 の表面に接触
して設けられたドレイン電極である。214 は厚い酸化膜
である。図５（ｂ）のゲート電極部では、ｐ型基板201
の表面上に酸化膜224 を介して延びている多結晶シリコ
ンのゲートランナー部210aに接触して設けられたゲート
金属電極213 が見られる。
して設けられたドレイン電極である。214 は厚い酸化膜
である。図５（ｂ）のゲート電極部では、ｐ型基板201
の表面上に酸化膜224 を介して延びている多結晶シリコ
ンのゲートランナー部210aに接触して設けられたゲート
金属電極213 が見られる。
【００６２】各部の寸法、不純物濃度等は、一例として
次のような値とする。トレンチ121 の深さ６μm 、幅５
μm。ｐボディ領域206 の側壁からの拡散深さ２μm、表
面濃度１×１０16cm-3。ｎ- 拡張ドレイン領域205 の側
壁からの拡散深さ１μm、表面濃度１×１０17cm-3。酸
化膜214 の厚さ０．６μm 。トレンチ底面のｎ+ ソース
領域103の拡散深さ０．２μm、表面濃度１×１０20c
m-3。ゲート酸化膜109 の厚さ０．０５μm 。ｐベース
領域202 の拡散深さ１μm 、表面濃度１×１０18cm-3。
ｎウェル領域の拡散深さ２μm、表面濃度１×１０17cm
-3。ｎ+ ドレイン領域204 の拡散深さ０．２μm 、表面
濃度１×１０20cm-3。
次のような値とする。トレンチ121 の深さ６μm 、幅５
μm。ｐボディ領域206 の側壁からの拡散深さ２μm、表
面濃度１×１０16cm-3。ｎ- 拡張ドレイン領域205 の側
壁からの拡散深さ１μm、表面濃度１×１０17cm-3。酸
化膜214 の厚さ０．６μm 。トレンチ底面のｎ+ ソース
領域103の拡散深さ０．２μm、表面濃度１×１０20c
m-3。ゲート酸化膜109 の厚さ０．０５μm 。ｐベース
領域202 の拡散深さ１μm 、表面濃度１×１０18cm-3。
ｎウェル領域の拡散深さ２μm、表面濃度１×１０17cm
-3。ｎ+ ドレイン領域204 の拡散深さ０．２μm 、表面
濃度１×１０20cm-3。
【００６３】図５（ａ）における図１６の従来のＴＬＰ
Ｍ／Ｓとの相違点は、ゲート電極210 の上端が半導体基
板表面から下げられている点である。次に図５のＴＬＰ
Ｍ／Ｓについて、図６（ａ）〜（ｆ）の主要工程［ゲー
ト電極210 となる第一Poly−Si堆積からソース接続導体
220 となる第二Poly−Siエッチバックまで］の工程順の
断面図を用いて説明する。図６（ａ）〜（ｅ）は、従来
のＴＬＰＭ／Ｓの製造工程の図２０（ａ）〜（ｅ）に対
応している。その前工程は図１９（ａ）〜（ｆ）とほぼ
同じで良い。
Ｍ／Ｓとの相違点は、ゲート電極210 の上端が半導体基
板表面から下げられている点である。次に図５のＴＬＰ
Ｍ／Ｓについて、図６（ａ）〜（ｆ）の主要工程［ゲー
ト電極210 となる第一Poly−Si堆積からソース接続導体
220 となる第二Poly−Siエッチバックまで］の工程順の
断面図を用いて説明する。図６（ａ）〜（ｅ）は、従来
のＴＬＰＭ／Ｓの製造工程の図２０（ａ）〜（ｅ）に対
応している。その前工程は図１９（ａ）〜（ｆ）とほぼ
同じで良い。
【００６４】基板上の酸化膜241 （厚さ約０．６μm ）
上に、ＣＶＤにより第一Poly-Si242を堆積する［図６
（ａ）］。第一Poly-Si242を異方性エッチングでエッチ
バックし、ゲート電極210 の形状とする。この時、基板
に形成された酸化膜241 の表面から約０．５μm(ｔ401)
オーバーエツチする。したがってゲート電極210 上端の
位置は酸化膜241 の表面より低い位置に後退する。次に
それぞれ適当なアクセプタ不純物、ドナー不純物のイオ
ン注入、熱処理により基板底面にｐベース領域202 とｎ
+ ソース領域203 を形成する［同図（ｂ）］。
上に、ＣＶＤにより第一Poly-Si242を堆積する［図６
（ａ）］。第一Poly-Si242を異方性エッチングでエッチ
バックし、ゲート電極210 の形状とする。この時、基板
に形成された酸化膜241 の表面から約０．５μm(ｔ401)
オーバーエツチする。したがってゲート電極210 上端の
位置は酸化膜241 の表面より低い位置に後退する。次に
それぞれ適当なアクセプタ不純物、ドナー不純物のイオ
ン注入、熱処理により基板底面にｐベース領域202 とｎ
+ ソース領域203 を形成する［同図（ｂ）］。
【００６５】この後、絶縁膜243 を形成する［同図
（ｃ）］。この絶縁膜243 は４００℃前後の雰囲気での
ＬＰＣＶＤやプラズマＴＥＯＳＣＶＤによる酸化膜のよ
うな、限られた条件で成膜する酸化膜を必要とする。す
なわち、トレンチ内部の成長速度が表面の絶縁膜成長速
度の約５０% である必要がある。この後に続く絶縁膜24
3 のエッチバックで、トレンチ底面のコンタクトホール
244 を開口し、トレンチ表面と側壁の層間絶縁膜218 が
残った状態となる。［同図（ｄ）］。
（ｃ）］。この絶縁膜243 は４００℃前後の雰囲気での
ＬＰＣＶＤやプラズマＴＥＯＳＣＶＤによる酸化膜のよ
うな、限られた条件で成膜する酸化膜を必要とする。す
なわち、トレンチ内部の成長速度が表面の絶縁膜成長速
度の約５０% である必要がある。この後に続く絶縁膜24
3 のエッチバックで、トレンチ底面のコンタクトホール
244 を開口し、トレンチ表面と側壁の層間絶縁膜218 が
残った状態となる。［同図（ｄ）］。
【００６６】第二Poly−Siを堆積、エッチバックしてト
レンチ内にだけ残しソース接続導体220 とする［同図
（ｅ）］。この方法では、第一Poly−Si242 をオーバー
エツチして、ゲート電極210 上端の位置が酸化膜241 表
面より低い位置に後退させた後、層間絶縁膜218 を形成
している。従って、第二Poly−Siの堆積前に基板上の自
然酸化膜をウェットエッチで除去するため、酸化膜厚は
さらに０．１μm 程度薄くなったとしても、なお、厚さ
０．５μm （ｔ401 ）の酸化膜241 がゲート電極210 上
に確保される。
レンチ内にだけ残しソース接続導体220 とする［同図
（ｅ）］。この方法では、第一Poly−Si242 をオーバー
エツチして、ゲート電極210 上端の位置が酸化膜241 表
面より低い位置に後退させた後、層間絶縁膜218 を形成
している。従って、第二Poly−Siの堆積前に基板上の自
然酸化膜をウェットエッチで除去するため、酸化膜厚は
さらに０．１μm 程度薄くなったとしても、なお、厚さ
０．５μm （ｔ401 ）の酸化膜241 がゲート電極210 上
に確保される。
【００６７】従って、ゲート電極210 とソース接続導体
220 との間の絶縁は十分に確保できる。ドレイン・ソー
ス間耐圧ＢＶds＝８０Vの素子の場合、ゲート電極210
とドレイン接続導体219 間の酸化膜218 の厚さは最低で
も０．２μm 必要であるが、本発明の方法によれば、実
際の試作結果においても層間絶縁膜218 の厚さ不足によ
る耐圧不良がほとんど発生しなかった。
220 との間の絶縁は十分に確保できる。ドレイン・ソー
ス間耐圧ＢＶds＝８０Vの素子の場合、ゲート電極210
とドレイン接続導体219 間の酸化膜218 の厚さは最低で
も０．２μm 必要であるが、本発明の方法によれば、実
際の試作結果においても層間絶縁膜218 の厚さ不足によ
る耐圧不良がほとんど発生しなかった。
【００６８】［実施例３］次に第三の実施例のＴＬＰＭ
／Ｓについて、図７（ａ）〜（ｅ）の主要工程［ゲート
電極310 となる第一多結晶シリコン（以下Poly−Siと記
す）堆積からソース接続導体320 となる第二Poly−Siエ
ッチバックまで］の工程順の断面図を用いて説明する。
／Ｓについて、図７（ａ）〜（ｅ）の主要工程［ゲート
電極310 となる第一多結晶シリコン（以下Poly−Siと記
す）堆積からソース接続導体320 となる第二Poly−Siエ
ッチバックまで］の工程順の断面図を用いて説明する。
【００６９】これは図５の実施例２に対し、層間絶縁膜
を４００℃の低温雰囲気での酸化膜堆積（ＬＰＣＶＤ）
から８００℃の高温雰囲気での酸化膜（ＨＴＯ:High Te
mperature Oxide ）に変更したものである。基板上の酸
化膜341 （厚さ約０．６μm ）上に、ＣＶＤ法により第
一Poly-Si342を堆積する［図７（ａ）］。
を４００℃の低温雰囲気での酸化膜堆積（ＬＰＣＶＤ）
から８００℃の高温雰囲気での酸化膜（ＨＴＯ:High Te
mperature Oxide ）に変更したものである。基板上の酸
化膜341 （厚さ約０．６μm ）上に、ＣＶＤ法により第
一Poly-Si342を堆積する［図７（ａ）］。
【００７０】第一Poly-Si342を異方性エッチングでエッ
チバックし、ゲート電極310 の形状とする。この時、第
一Poly−Si342 をオーバーエツチし、上端が酸化膜341
の表面より下になるように例えば、約０．５μm(ｔ501)
オーバーエツチする。次にトレンチ322 底面にそれぞれ
適当なアクセプタ不純物、ドナー不純物のイオン注入、
熱処理によりｐベース領域302 とｎ+ ソース領域303 を
形成する［同図（ｂ）］。
チバックし、ゲート電極310 の形状とする。この時、第
一Poly−Si342 をオーバーエツチし、上端が酸化膜341
の表面より下になるように例えば、約０．５μm(ｔ501)
オーバーエツチする。次にトレンチ322 底面にそれぞれ
適当なアクセプタ不純物、ドナー不純物のイオン注入、
熱処理によりｐベース領域302 とｎ+ ソース領域303 を
形成する［同図（ｂ）］。
【００７１】この後、８００℃のＨＴＯＣＶＤにより、
絶縁膜343 を形成する［同図（ｃ）］。この絶縁膜343
は８００℃前後の雰囲気での高温での堆積のため、酸化
膜質は低温の場合より良好で安定であり、またトレンチ
内部と表面での堆積速度はほぼ等しい。すなわち、図で
ｔ31＝ｔ32である。この後に続く絶縁膜343 のエツチバ
ックで、トレンチ底面のコンタクトホール344 を開口
し、トレンチ側壁部に層間絶縁膜318 が残った状態とな
る。［同図（ｄ）］。
絶縁膜343 を形成する［同図（ｃ）］。この絶縁膜343
は８００℃前後の雰囲気での高温での堆積のため、酸化
膜質は低温の場合より良好で安定であり、またトレンチ
内部と表面での堆積速度はほぼ等しい。すなわち、図で
ｔ31＝ｔ32である。この後に続く絶縁膜343 のエツチバ
ックで、トレンチ底面のコンタクトホール344 を開口
し、トレンチ側壁部に層間絶縁膜318 が残った状態とな
る。［同図（ｄ）］。
【００７２】第二Poly−Siを堆積、エツチバックしてト
レンチ内にだけ残しソース接続導体320 とする［同図
（ｅ）］。従来の方法では、ゲート電極の上端が絶縁膜
表面と同一の位置にあったため、その上に堆積した層間
絶縁膜の角部の厚さが薄くなり、絶縁されないことがあ
った。
レンチ内にだけ残しソース接続導体320 とする［同図
（ｅ）］。従来の方法では、ゲート電極の上端が絶縁膜
表面と同一の位置にあったため、その上に堆積した層間
絶縁膜の角部の厚さが薄くなり、絶縁されないことがあ
った。
【００７３】それに対し、本実施例では、ｔ31＝ｔ32で
あるが、図７（ｄ）のエッチバックでコンタクトホール
344 を開口したとき、基板表面の絶縁膜343 がエッチン
グされても、図７（ｂ）でゲート電極310 を予めオーバ
ーエツチしておけば、図７（ｄ）のようにエッチバック
後にも、ゲート電極310 の上にｔ501 ＝０．５μm の膜
厚が確保できる。
あるが、図７（ｄ）のエッチバックでコンタクトホール
344 を開口したとき、基板表面の絶縁膜343 がエッチン
グされても、図７（ｂ）でゲート電極310 を予めオーバ
ーエツチしておけば、図７（ｄ）のようにエッチバック
後にも、ゲート電極310 の上にｔ501 ＝０．５μm の膜
厚が確保できる。
【００７４】従って、ゲート電極310 とソース接続導体
320 との間の絶縁は十分に確保できる。実際の試作結果
においても層間絶縁膜318 の厚さ不足による耐圧不良が
ほとんど発生しなかった。特にこの方法では、ＨＴＯに
よる良質な酸化膜を使用できるため、高信頼性で安定な
素子が得られる。 ［実施例４］図８は、本発明実施例４のｎチャネルのＴ
ＬＰＭ／Ｓの部分断面図である。
320 との間の絶縁は十分に確保できる。実際の試作結果
においても層間絶縁膜318 の厚さ不足による耐圧不良が
ほとんど発生しなかった。特にこの方法では、ＨＴＯに
よる良質な酸化膜を使用できるため、高信頼性で安定な
素子が得られる。 ［実施例４］図８は、本発明実施例４のｎチャネルのＴ
ＬＰＭ／Ｓの部分断面図である。
【００７５】半導体基板401 表面を掘り下げたトレンチ
421 、422 の底面近くにゲート酸化膜409 を介してゲー
ト電極410 を設け、ｎ+ ドレイン領域404 は基板上部
に、ｎ + ソース領域403 は第二トレンチ422 の底部のｐ
ベース領域402 内に設けている。第一トレンチ421 の側
壁部分をｎ- 拡張ドレイン領域405 とし、パワーＭＯＳ
ＦＥＴの耐圧構造として利用している。420 はｎ+ ソー
ス領域403 とソース電極411 とをつなぐ多結晶シリコン
のソース接続導体である。412 はドレイン電極である。
421 、422 の底面近くにゲート酸化膜409 を介してゲー
ト電極410 を設け、ｎ+ ドレイン領域404 は基板上部
に、ｎ + ソース領域403 は第二トレンチ422 の底部のｐ
ベース領域402 内に設けている。第一トレンチ421 の側
壁部分をｎ- 拡張ドレイン領域405 とし、パワーＭＯＳ
ＦＥＴの耐圧構造として利用している。420 はｎ+ ソー
ス領域403 とソース電極411 とをつなぐ多結晶シリコン
のソース接続導体である。412 はドレイン電極である。
【００７６】実施例２のＴＬＰＭ／Ｓの図４（ａ）と違
っている点は、第二トレンチ422 底部のｐベース領域40
2 内にｐ+ コンタクト領域408 が設けられ、そのｐ+ コ
ンタクト領域408 とソース電極411 とが多結晶シリコン
のｐ+ 接続導体425 で接続されている点である。このＴ
ＬＰＭ／Ｓにおいてもトレンチ421 、422 を設け、電流
経路を縦方向とすることにより、単位面積あたりのオン
抵抗が小さくなり、また耐圧設計が容易になる等のメリ
ットは同じように得られる。
っている点は、第二トレンチ422 底部のｐベース領域40
2 内にｐ+ コンタクト領域408 が設けられ、そのｐ+ コ
ンタクト領域408 とソース電極411 とが多結晶シリコン
のｐ+ 接続導体425 で接続されている点である。このＴ
ＬＰＭ／Ｓにおいてもトレンチ421 、422 を設け、電流
経路を縦方向とすることにより、単位面積あたりのオン
抵抗が小さくなり、また耐圧設計が容易になる等のメリ
ットは同じように得られる。
【００７７】図９（ａ）、（ｂ）および１０（ａ）、
（ｂ）は、図８に示した実施例１のトレンチ型ラテラル
ＭＯＳＦＥＴの変形例の断面図である。図９（ａ）、
（ｂ）は、ｎ+ ソース領域403 が第二トレンチ422 の側
壁まで形成されているものであり、チャネルは第二トレ
ンチ422 の側壁のみに形成されるものである。図９
（ａ）は、ｎ+ ソース領域403 とｐ+ コンタクト領域40
8 とが、半導体基板401 内に直接形成されているもので
あり、図９（ｂ）は、ｎ+ ソース領域403 とｐ+ コンタ
クト領域408 とが、ｐベース領域402 内に形成されてい
る。このようにｎ+ ソース領域403 とｐ+ コンタクト領
域408 とが、ｐベース領域402 内に形成されていると、
耐圧が向上する点と単位ＭＯＳＦＥＴ間の電気的特性の
バラツキを小さくできる点で好ましい。
（ｂ）は、図８に示した実施例１のトレンチ型ラテラル
ＭＯＳＦＥＴの変形例の断面図である。図９（ａ）、
（ｂ）は、ｎ+ ソース領域403 が第二トレンチ422 の側
壁まで形成されているものであり、チャネルは第二トレ
ンチ422 の側壁のみに形成されるものである。図９
（ａ）は、ｎ+ ソース領域403 とｐ+ コンタクト領域40
8 とが、半導体基板401 内に直接形成されているもので
あり、図９（ｂ）は、ｎ+ ソース領域403 とｐ+ コンタ
クト領域408 とが、ｐベース領域402 内に形成されてい
る。このようにｎ+ ソース領域403 とｐ+ コンタクト領
域408 とが、ｐベース領域402 内に形成されていると、
耐圧が向上する点と単位ＭＯＳＦＥＴ間の電気的特性の
バラツキを小さくできる点で好ましい。
【００７８】図１０（ａ）、（ｂ）は、ｎ- 拡張ドレイ
ン領域405 が第二トレンチ422 の底面部まで形成されて
おり、チャネルは第二トレンチ422 の底面部のみに形成
されるものである。図１０（ａ）は、ｎ+ ソース領域40
3 とｐ+ コンタクト領域408とが、半導体基板401 内に
直接形成されているものであり、図１０（ｂ）は、ｎ +
ソース領域403 とｐ+ コンタクト領域408 とが、ｐベー
ス領域402 内に形成されている。やはりｎ+ ソース領域
403 とｐ+ コンタクト領域408 とが、ｐベース領域402
内に形成されている方が好ましい。
ン領域405 が第二トレンチ422 の底面部まで形成されて
おり、チャネルは第二トレンチ422 の底面部のみに形成
されるものである。図１０（ａ）は、ｎ+ ソース領域40
3 とｐ+ コンタクト領域408とが、半導体基板401 内に
直接形成されているものであり、図１０（ｂ）は、ｎ +
ソース領域403 とｐ+ コンタクト領域408 とが、ｐベー
ス領域402 内に形成されている。やはりｎ+ ソース領域
403 とｐ+ コンタクト領域408 とが、ｐベース領域402
内に形成されている方が好ましい。
【００７９】このような構成においても、実施例４と同
様の効果を得ることができる。図１１（ａ）〜（ｄ）、
図１２（ａ）、（ｂ）は、図８のＴＬＰＭ／Ｓの製造方
法を説明するための工程順の部分断面図である。この実
施例はソース電極に関する発明にかかるものなので、前
半の工程は図面を用いず簡単に説明する。先ず、半導体
基板401 の表面に厚い酸化膜（以下ＳｉＯ2 膜と記す）
を形成しパターニングする。
様の効果を得ることができる。図１１（ａ）〜（ｄ）、
図１２（ａ）、（ｂ）は、図８のＴＬＰＭ／Ｓの製造方
法を説明するための工程順の部分断面図である。この実
施例はソース電極に関する発明にかかるものなので、前
半の工程は図面を用いず簡単に説明する。先ず、半導体
基板401 の表面に厚い酸化膜（以下ＳｉＯ2 膜と記す）
を形成しパターニングする。
【００８０】そのＳｉＯ2 膜をマスクとしてドライエッ
チング等により、第一トレンチ421を掘り下げた後、そ
の第一トレンチ内面に不純物をドーピングし、熱処理し
てｎ - 拡張ドリフト領域405 を形成する。次に熱酸化ま
たはＣＶＤ法により、第一トレンチ内面にＳｉＯ2 膜を
形成する。
チング等により、第一トレンチ421を掘り下げた後、そ
の第一トレンチ内面に不純物をドーピングし、熱処理し
てｎ - 拡張ドリフト領域405 を形成する。次に熱酸化ま
たはＣＶＤ法により、第一トレンチ内面にＳｉＯ2 膜を
形成する。
【００８１】反応性イオンエッチング等により、第一ト
レンチ底部のＳｉＯ2 膜を除去する。ＳｉＯ2 膜をマス
クとしてドライエッチング等により、第二トレンチ422
を掘り下げる。この状態でトレンチ421 、422 は幅約３
μm深さ６．６μmの溝形状となっている。
レンチ底部のＳｉＯ2 膜を除去する。ＳｉＯ2 膜をマス
クとしてドライエッチング等により、第二トレンチ422
を掘り下げる。この状態でトレンチ421 、422 は幅約３
μm深さ６．６μmの溝形状となっている。
【００８２】第二トレンチ422 の内面に不純物をドーピ
ングし、熱処理してｐベース領域402 を形成した後、薄
いゲート酸化膜409 を形成し、第二トレンチ422 内にゲ
ート電極410 となる多結晶シリコンを堆積し、パターニ
ングする。図１１（ａ）は、ＣＶＤ法により、絶縁膜を
堆積してゲート電極410 を覆った後、エッチバックして
底部の絶縁膜を除去し、トレンチ側壁部の層間絶縁膜41
8を残した状態の断面図である。
ングし、熱処理してｐベース領域402 を形成した後、薄
いゲート酸化膜409 を形成し、第二トレンチ422 内にゲ
ート電極410 となる多結晶シリコンを堆積し、パターニ
ングする。図１１（ａ）は、ＣＶＤ法により、絶縁膜を
堆積してゲート電極410 を覆った後、エッチバックして
底部の絶縁膜を除去し、トレンチ側壁部の層間絶縁膜41
8を残した状態の断面図である。
【００８３】ｎ+ 多結晶シリコン445 を１μmの厚さで
全面にＣＶＤ法により成膜する［同図（ｂ）］。異方性
のプラズマエッチングで成膜したトレンチ422 底部のｎ
+ 多結晶シリコン445 をエツチバックし、側壁部分を残
してソース接続導体420 とするとともに、トレンチ422
底部の半導体基板を再度露出させる［同図（ｃ）］。
全面にＣＶＤ法により成膜する［同図（ｂ）］。異方性
のプラズマエッチングで成膜したトレンチ422 底部のｎ
+ 多結晶シリコン445 をエツチバックし、側壁部分を残
してソース接続導体420 とするとともに、トレンチ422
底部の半導体基板を再度露出させる［同図（ｃ）］。
【００８４】ｎ+ 多結晶シリコン445 を熱ＣＶＤ法によ
り形成した場合は、ウェハ温度が５００℃以上となるた
め、トレンチ422 の底部の半導体領域、ここではｐベー
ス領域402 の表面層にｎ型の不純物が拡散することにな
る。よって、この後にｐ型の多結晶シリコンを形成して
もｐベース領域402 とのコンタクトが良好におこなわれ
ない場合がある。従って、ｎ+ 多結晶シリコン445 をエ
ッチバックする際、ｐベース領域402 の表面層も少しエ
ッチングすると、確実に良好なコンタクトを得ることが
できる。
り形成した場合は、ウェハ温度が５００℃以上となるた
め、トレンチ422 の底部の半導体領域、ここではｐベー
ス領域402 の表面層にｎ型の不純物が拡散することにな
る。よって、この後にｐ型の多結晶シリコンを形成して
もｐベース領域402 とのコンタクトが良好におこなわれ
ない場合がある。従って、ｎ+ 多結晶シリコン445 をエ
ッチバックする際、ｐベース領域402 の表面層も少しエ
ッチングすると、確実に良好なコンタクトを得ることが
できる。
【００８５】次いで、ｐ+ 多結晶シリコン446 を全面に
１μmの厚さでＣＶＤ法により成膜する［同図
（ｄ）］。再びプラズマエッチングでエッチバックし、
ｐ+ 接続導体425 を形成する。その後８００℃３０min
の熱処理をおこなった［図１２（ａ）］。高濃度の不純
物を含むソース接続導体420 およびｐ+ 接続導体425 か
ら、ｎ型、ｐ型のドーバントが基板に拡散し、ｎ+ ソー
ス領域403 、ｐ+ コンタクト領域408 が形成される。
１μmの厚さでＣＶＤ法により成膜する［同図
（ｄ）］。再びプラズマエッチングでエッチバックし、
ｐ+ 接続導体425 を形成する。その後８００℃３０min
の熱処理をおこなった［図１２（ａ）］。高濃度の不純
物を含むソース接続導体420 およびｐ+ 接続導体425 か
ら、ｎ型、ｐ型のドーバントが基板に拡散し、ｎ+ ソー
ス領域403 、ｐ+ コンタクト領域408 が形成される。
【００８６】フォトエッチングにより、半導体基板401
最表面上の絶縁膜443 にコンタクトホールを設け、不純
物を注入、熱処理してｎ+ ドレイン領域404 を形成した
後、金属薄膜を製膜しパターニングしてドレイン電極41
2 を形成する。同時にソース接続導体420 およびｐ+ 接
続導体425 上にソース電極411 を形成する［同図
（ｂ）］。
最表面上の絶縁膜443 にコンタクトホールを設け、不純
物を注入、熱処理してｎ+ ドレイン領域404 を形成した
後、金属薄膜を製膜しパターニングしてドレイン電極41
2 を形成する。同時にソース接続導体420 およびｐ+ 接
続導体425 上にソース電極411 を形成する［同図
（ｂ）］。
【００８７】この後、図示しない窒化シリコン保護膜を
被覆して、完成する。この方法は、異なる導電型の多結
晶シリコンの製膜が加わるだけであり、特別な技術や工
程を要しないので、図７のＴＬＰＭ／Ｓを容易に実現で
きる。また、ソース接続導体420 、ｐ+ 接続導体425 を
作製する段階（図１１（ａ）〜図１２（ａ））において
マスクを使用しない点が特徴である。
被覆して、完成する。この方法は、異なる導電型の多結
晶シリコンの製膜が加わるだけであり、特別な技術や工
程を要しないので、図７のＴＬＰＭ／Ｓを容易に実現で
きる。また、ソース接続導体420 、ｐ+ 接続導体425 を
作製する段階（図１１（ａ）〜図１２（ａ））において
マスクを使用しない点が特徴である。
【００８８】さて、実施例４のＴＬＰＭ／Ｓの特性を、
従来のものと比較した所、オフ時の耐圧が従来法で約１
００V であったのに対して、１１０V と約１０% の向上
が見られた。オン時の耐圧についても同程度の向上が見
られた。これは、従来例がドレイン側の最大３００μm
ほど離れた基板上に基板コンタクトを設けているのに対
して、本実施例では各単位ＭＯＳＦＥＴセルのチャネル
領域から２〜３μmの近距離に基板コンタクト（ｐ+ コ
ンタクト領域408 ）があるために、耐庄が向上したと考
えられる。
従来のものと比較した所、オフ時の耐圧が従来法で約１
００V であったのに対して、１１０V と約１０% の向上
が見られた。オン時の耐圧についても同程度の向上が見
られた。これは、従来例がドレイン側の最大３００μm
ほど離れた基板上に基板コンタクトを設けているのに対
して、本実施例では各単位ＭＯＳＦＥＴセルのチャネル
領域から２〜３μmの近距離に基板コンタクト（ｐ+ コ
ンタクト領域408 ）があるために、耐庄が向上したと考
えられる。
【００８９】なお、耐圧測定は、ソース電極411 、ゲー
ト電極410 を接地して、ドレイン電極412 に正電庄を印
可して、ドレイン電流が単位チヤネル幅（断面図の奥行
き方向の長さ１μm）あたり１nAとなる時のドレイン電
圧にて定義した。また、ＭＯＳＦＥＴの周囲の種々の距
離にも基板コンタクトを作製して電流値、耐圧を測定し
たが、基板コンタクトの距離による依存性は、当然なが
ら見られなかった。
ト電極410 を接地して、ドレイン電極412 に正電庄を印
可して、ドレイン電流が単位チヤネル幅（断面図の奥行
き方向の長さ１μm）あたり１nAとなる時のドレイン電
圧にて定義した。また、ＭＯＳＦＥＴの周囲の種々の距
離にも基板コンタクトを作製して電流値、耐圧を測定し
たが、基板コンタクトの距離による依存性は、当然なが
ら見られなかった。
【００９０】しかしながら、ＭＯＳＦＥＴのオン抵抗に
ついては、従来型の４０m Ω・mm2に対して、本実施例
では６０m Ω・mm2と増加してしまった。この原因は、
ｎ+ソース領域403 へのソース接続導体420 が、従来例
に比べてｐ+ 接続導体425 の分だけ細くなっているため
と、さらに本方式ではソース接続導体420 、ｐ+ 接続導
体425 としてｐ、ｎの多結晶シリコンを電極材料に用い
ているために、それぞれのドーバントが相互拡散して、
さらに電流経路が細くなってしまったためと考えられ
る。
ついては、従来型の４０m Ω・mm2に対して、本実施例
では６０m Ω・mm2と増加してしまった。この原因は、
ｎ+ソース領域403 へのソース接続導体420 が、従来例
に比べてｐ+ 接続導体425 の分だけ細くなっているため
と、さらに本方式ではソース接続導体420 、ｐ+ 接続導
体425 としてｐ、ｎの多結晶シリコンを電極材料に用い
ているために、それぞれのドーバントが相互拡散して、
さらに電流経路が細くなってしまったためと考えられ
る。
【００９１】［実施例５］図１３は、本発明実施例５の
ｎチヤネルのＴＬＰＭ／Ｓの断面図である。図７の実施
例４のＴＬＰＭ／Ｓと違っている点は、トレンチ521 内
の多結晶シリコンのソース接続導体520 とｐ+ 接続導体
525 とがＳｉＯ2 薄膜547 で隔離されている点である。
ｎチヤネルのＴＬＰＭ／Ｓの断面図である。図７の実施
例４のＴＬＰＭ／Ｓと違っている点は、トレンチ521 内
の多結晶シリコンのソース接続導体520 とｐ+ 接続導体
525 とがＳｉＯ2 薄膜547 で隔離されている点である。
【００９２】作製方法は実施例４とほほ同じで、図１１
（ｃ）のｎ+ 多結晶シリコンのエツチバック後と同図
（ｄ）のｐ+ 多結晶シリコン成膜との間に、厚さ６０nm
のＳｉＯ2 薄膜547 を全面に戌膜する工程と、このＳｉ
Ｏ2 薄膜547 をエツチバックしてトレンチ522 底部のｐ
ベース領域502 表面を露出させる工程を付加した。この
ＳｉＯ2 薄膜547 の挿入により、オン抵抗が４３m Ω・
mm2 と従来と殆ど変わらないオン抵抗のＴＬＰＭ／Ｓが
得られた。これは、ＳｉＯ2 薄膜547 を挟むことによ
り、ソース接続導体520 とｐ+ 接続導体525 との間の不
純物の相互拡散が抑制されたためと考えられる。
（ｃ）のｎ+ 多結晶シリコンのエツチバック後と同図
（ｄ）のｐ+ 多結晶シリコン成膜との間に、厚さ６０nm
のＳｉＯ2 薄膜547 を全面に戌膜する工程と、このＳｉ
Ｏ2 薄膜547 をエツチバックしてトレンチ522 底部のｐ
ベース領域502 表面を露出させる工程を付加した。この
ＳｉＯ2 薄膜547 の挿入により、オン抵抗が４３m Ω・
mm2 と従来と殆ど変わらないオン抵抗のＴＬＰＭ／Ｓが
得られた。これは、ＳｉＯ2 薄膜547 を挟むことによ
り、ソース接続導体520 とｐ+ 接続導体525 との間の不
純物の相互拡散が抑制されたためと考えられる。
【００９３】この場合も、異なる導電型の多結晶シリコ
ンの成膜とＳｉＯ2 膜547 の成膜が加わるだけであり、
特別な技術や工程を要しない。また、ソース接続導体52
0 、ｐ+ 接続導体525 を作製する段階においてマスクを
使用しないので容易に実施可能である。以上の製造方法
においては、トレンチ内の多結晶シリコンは、形成時に
不純物を添加しながら成膜した例を示したが、アンドー
プの多結晶シリコンを成膜して後で不純物をドープして
も構わない。例えば、多結晶シリコンの形成後にウェハ
表面より不純物をイオン注入する方法でドープすること
ができる。
ンの成膜とＳｉＯ2 膜547 の成膜が加わるだけであり、
特別な技術や工程を要しない。また、ソース接続導体52
0 、ｐ+ 接続導体525 を作製する段階においてマスクを
使用しないので容易に実施可能である。以上の製造方法
においては、トレンチ内の多結晶シリコンは、形成時に
不純物を添加しながら成膜した例を示したが、アンドー
プの多結晶シリコンを成膜して後で不純物をドープして
も構わない。例えば、多結晶シリコンの形成後にウェハ
表面より不純物をイオン注入する方法でドープすること
ができる。
【００９４】
【発明の効果】以上説明したように本発明によれば、ト
レンチ内に二つの異なる電極を有するトレンチ型ラテラ
ルＭＯＳＦＥＴにおいて、ゲート電極の上端を半導体基
板表面より低位置にすることにより、二つの電極を絶縁
する層間絶縁膜の厚さが確保され、二つの電極間の耐圧
不良問題が解決された。
レンチ内に二つの異なる電極を有するトレンチ型ラテラ
ルＭＯＳＦＥＴにおいて、ゲート電極の上端を半導体基
板表面より低位置にすることにより、二つの電極を絶縁
する層間絶縁膜の厚さが確保され、二つの電極間の耐圧
不良問題が解決された。
【００９５】製造方法としては、トレンチヘの第一の電
極の堆積、第一の電極の異方性エツチバック、層間絶縁
膜の堆積と異方性エッチバック、第二の電極の堆積をお
こなうとき、第一の電極をオーバーエッチして半導体基
板表面より低位置にする方法で可能であり、追加のマス
ク等は不要である。更に、トレンチの底部に第二導電型
ベース領域と第一導電型ソース領域を有するトレンチ型
ラテラルＭＯＳＦＥＴにおいて、第二導電型ベース領域
内にソース電極と接続される第二導電型コンタクト領域
を設けることにより、基板コンタクトが第一導電型ソー
ス領域に近接して設けられるので、従来見られた耐圧の
基板コンタクトからの距離依存性の問題が解決される。
極の堆積、第一の電極の異方性エツチバック、層間絶縁
膜の堆積と異方性エッチバック、第二の電極の堆積をお
こなうとき、第一の電極をオーバーエッチして半導体基
板表面より低位置にする方法で可能であり、追加のマス
ク等は不要である。更に、トレンチの底部に第二導電型
ベース領域と第一導電型ソース領域を有するトレンチ型
ラテラルＭＯＳＦＥＴにおいて、第二導電型ベース領域
内にソース電極と接続される第二導電型コンタクト領域
を設けることにより、基板コンタクトが第一導電型ソー
ス領域に近接して設けられるので、従来見られた耐圧の
基板コンタクトからの距離依存性の問題が解決される。
【００９６】大電流用のトレンチ型ラテラルＭＯＳＦＥ
Ｔの大面積チップおいては、必然的に基板コンタクトか
らの距離が大きくなっていたが、本発明により耐圧低下
の問題が解決されるので特に有効であり、高耐圧、大電
流のパワーＭＯＳＦＥＴの高効率化およびその普及に貢
献するところが大きい。
Ｔの大面積チップおいては、必然的に基板コンタクトか
らの距離が大きくなっていたが、本発明により耐圧低下
の問題が解決されるので特に有効であり、高耐圧、大電
流のパワーＭＯＳＦＥＴの高効率化およびその普及に貢
献するところが大きい。
【図１】（ａ）は図２のＡ−Ａ線に沿った断面図、
（ｂ）はＢ−Ｂ線に沿った断面図
（ｂ）はＢ−Ｂ線に沿った断面図
【図２】本発明実施例１のＴＬＰＭ／Ｄの半導体基板表
面の平面図
面の平面図
【図３】（ａ）〜（ｆ）は実施例１のＴＬＰＭ／Ｄの製
造方法を説明する主な製造工程毎の断面図
造方法を説明する主な製造工程毎の断面図
【図４】本発明実施例２のＴＬＰＭ／Ｓの半導体基板表
面の平面図
面の平面図
【図５】（ａ）は図４のＣ−Ｃ線に沿った断面図、
（ｂ）はＤ−Ｄ線に沿った断面図
（ｂ）はＤ−Ｄ線に沿った断面図
【図６】（ａ）〜（ｆ）は実施例２のＴＬＰＭ／Ｓの製
造方法を説明する主な製造工程毎の断面図
造方法を説明する主な製造工程毎の断面図
【図７】（ａ）〜（ｆ）は実施例３のＴＬＰＭ／Ｓの製
造方法を説明する主な製造工程毎の断面図
造方法を説明する主な製造工程毎の断面図
【図８】本発明実施例４のトレンチ型ラテラルＭＯＳＦ
ＥＴの部分断面図
ＥＴの部分断面図
【図９】本発明実施例４のトレンチ型ラテラルＭＯＳＦ
ＥＴの変形例の部分断面図
ＥＴの変形例の部分断面図
【図１０】本発明実施例４のトレンチ型ラテラルＭＯＳ
ＦＥＴの別の変形例の部分断面図
ＦＥＴの別の変形例の部分断面図
【図１１】（ａ）〜（ｆ）は実施例４のトレンチ型ラテ
ラルＭＯＳＦＥＴの製造方法を説明する主な製造工程順
の断面図
ラルＭＯＳＦＥＴの製造方法を説明する主な製造工程順
の断面図
【図１２】（ａ）、（ｂ）は図１０（ｄ）に続く実施例
４のトレンチ型ラテラルＭＯＳＦＥＴの主な製造工程順
の断面図
４のトレンチ型ラテラルＭＯＳＦＥＴの主な製造工程順
の断面図
【図１３】本発明実施例５のトレンチ型ラテラルＭＯＳ
ＦＥＴの部分断面図
ＦＥＴの部分断面図
【図１４】従来のラテラルＭＯＳＦＥＴの部分断面図
【図１５】従来のＴＬＰＭ／Ｄの部分断面図
【図１６】従来のＴＬＰＭ／Ｓの部分断面図
【図１７】（ａ）〜（ｆ）は従来のＴＬＰＭ／Ｄの製造
方法を説明する製造工程順の断面図
方法を説明する製造工程順の断面図
【図１８】（ａ）〜（ｆ）は図１７（ｆ）に続く従来の
ＴＬＰＭ／Ｄの製造工程順の断面図
ＴＬＰＭ／Ｄの製造工程順の断面図
【図１９】（ａ）〜（ｆ）は従来のＴＬＰＭ／Ｓの製造
方法を説明する製造工程順の断面図
方法を説明する製造工程順の断面図
【図２０】（ａ）〜（ｅ）は図１９（ｆ）に続く従来の
ＴＬＰＭ／Ｓの製造工程順の断面図
ＴＬＰＭ／Ｓの製造工程順の断面図
【図２１】大電流用トレンチ型ラテラルＭＯＳＦＥＴの
部分断面図
部分断面図
【図２２】（ａ）、（ｂ）はそれぞれ基板コンタクトか
らの距離の異なるトレンチ型ラテラルＭＯＳＦＥＴのオ
フ時、オン時の耐圧特性図
らの距離の異なるトレンチ型ラテラルＭＯＳＦＥＴのオ
フ時、オン時の耐圧特性図
11、12、13、14 単位ＭＯＳＦＥＴセル ３桁の数の下２桁は、下記を意味している。 01 半導体基板（ｐ- ） 02 ｐチャネル領域 03 ｎ+ ソース領域 04 ｎ+ ドレイン領域 05 ｎ- 拡張ドレイン領域 06 ｐボディ領域 07 チャネル領域 08 ｐ+ コンタクト領域 09 ゲート酸化膜 10 ゲート電極 11 ソース電極 12 ドレイン電極 13 ケート金属電極 14 厚いＳｉＯ2 膜または絶縁膜 15 フィールド酸化膜 16 ｎウェル領域 17 ｎ+ コンタクト領域 18 層間絶縁膜 19 ドレイン接続導体 20 ソース接続導体 21 トレンチまたは第一トレンチ 22 第二トレンチ 23 基板コンタクト領域 24 絶縁膜 25 ｐ+ 接続導体 41 基板表面上の酸化膜 42 第一Poly-Si 43 絶縁膜 44 コンタクトホール 45 第二Poly-Si 46 第三Poly-Si 47 ＳｉＯ2 薄膜 70 マスク酸化膜 72 窒化膜 73 パッド酸化膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA25 AC21 BA01 BB04 BB06 BB13 BD18 BE07 BF01 BF04 BF44 BG28 BG38 BH13 BH17 BH30 BH43 BH49 BJ01 BJ04 BJ27 BJ28 BJ29 BK13 BK21 BK30 CC12 CC13 CC15
Claims (19)
- 【請求項１】半導体基板表面から掘り下げたトレンチの
内壁面に絶縁膜を介して設けられた第一電極と、その第
一電極の内側に層間絶縁膜を介しかつトレンチ底面の領
域に接して設けられた第二電極と、基板表面に設けられ
た第三電極とを有するトレンチ型ラテラルＭＯＳＦＥＴ
において、電極取り出し部を除く部分の第一電極の上端
を半導体基板表面より低くし、絶縁膜で覆ったことを特
徴とするトレンチ型ラテラルＭＯＳＦＥＴ。 - 【請求項２】第一電極が多結晶シリコンからなることを
特徴とする請求項１に記載のトレンチ型ラテラルＭＯＳ
ＦＥＴ。 - 【請求項３】第二電極が多結晶シリコンからなることを
特徴とする請求項１または２に記載のトレンチ型ラテラ
ルＭＯＳＦＥＴ。 - 【請求項４】半導体基板に掘り下げて形成されたトレン
チ内に、トレンチ内および半導体基板表面に第一の絶縁
膜を介して第一の多結晶シリコンを形成する工程と、そ
の第一の多結晶シリコンを覆う第二の絶縁膜を形成する
工程と、前記第一の多結晶シリコンを選択的に残すため
のマスクを形成する工程と、マスクに覆われなかった第
二の絶縁膜および一部の第一の多結晶シリコンをエッチ
ングする工程と、前記のマスクを除去する工程と、トレ
ンチの底面に接しかつ第一の多結晶シリコンと絶縁され
る第二の多結晶シリコンを形成する工程とを有するトレ
ンチ型ラテラルＭＯＳＦＥＴの製造方法において、電極
取り出し部を除く部分の第一の多結晶シリコンの上端を
半導体基板表面より低くなるようにエッチングした後、
第三の絶縁膜を形成し、異方性エッチングによりその第
三の絶縁膜をエッチバックし、第二の多結晶シリコンを
形成することを特徴とするトレンチ型ラテラルＭＯＳＦ
ＥＴの製造方法。 - 【請求項５】第三の絶縁膜を形成を５００℃以下の低温
ＣＶＤでおこなうことを特徴とする請求項４記載のトレ
ンチ型ラテラルＭＯＳＦＥＴの製造方法。 - 【請求項６】第三の絶縁膜を形成をプラズマＴＥＯＳＣ
ＶＤでおこなうことを特徴とする請求項４記載のトレン
チ型ラテラルＭＯＳＦＥＴの製造方法。 - 【請求項７】第三の絶縁膜を形成を６００℃以上の高温
ＣＶＤでおこなうことを特徴とする請求項４記載のトレ
ンチ型ラテラルＭＯＳＦＥＴの製造方法。 - 【請求項８】半導体基板表面から掘り下げたトレンチの
底面部または底面部から側面部に亘って選択的に形成さ
れた第一導電型ソース領域と、前記半導体基板の上面表
面層に形成された第一導電型ドレイン領域と、前記ドレ
イン領域と接触し前記トレンチの側壁に沿って形成され
た前記ドレイン領域より低不純物濃度の第一導電型拡張
ドレイン領域と、前記拡張ドレイン領域と前記ソース領
域との間に対応する前記トレンチ内にゲート酸化膜を介
して設けられたゲート電極と、前記ソース領域に電気的
に接続されるソース電極と、前記ドレイン領域に電気的
に接続されるドレイン電極とを備えるトレンチ型ラテラ
ルＭＯＳＦＥＴにおいて、前記トレンチの底面部にソー
ス電極と電気的に接続される第二導電型コンタクト領域
を有することを特徴とするトレンチ型ラテラルＭＯＳＦ
ＥＴ。 - 【請求項９】半導体基板を掘り下げたトレンチの底面部
に選択的に形成された第一導電型ソース領域と、前記半
導体基板の上面表面層に形成された第一導電型ドレイン
領域と、前記ドレイン領域と接触しトレンチの側壁から
底面部にわたって形成された前記ドレイン領域より低不
純物濃度の第一導電型拡張ドレイン領域と、前記拡張ド
レイン領域と前記ソース領域との間に対応する前記トレ
ンチ内の表面上にゲート酸化膜を介して設けられたゲー
ト電極と、前記ソース領域に電気的に接続されるソース
電極と、前記ドレイン領域に電気的に接続されるドレイ
ン電極とを備えるトレンチ型ラテラルＭＯＳＦＥＴにお
いて、前記トレンチの底面部にソース電極と電気的に接
続される第二導電型コンタクト領域を有することを特徴
とするトレンチ型ラテラルＭＯＳＦＥＴ。 - 【請求項１０】前記ソース電極と前記ソース領域とをト
レンチ内に形成された第一接続導体により接続し、前記
ソース電極と前記コンタクト領域とをトレンチ内に形成
された第二接続導体により接続することを特徴とする請
求項８または９に記載のトレンチ型ラテラルＭＯＳＦＥ
Ｔ。 - 【請求項１１】前記第一接続導体および第二接続導体が
多結晶シリコンからなることを特徴とする請求項１０に
記載のトレンチ型ラテラルＭＯＳＦＥＴ。 - 【請求項１２】第一接続導体が第一導電型の不純物を有
し、第二接続導体が第二導電型の不純物を有することを
特徴とする請求項１１に記載のトレンチ型ラテラルＭＯ
ＳＦＥＴ。 - 【請求項１３】第一接続導体と第二接続導体とが絶縁物
薄膜で隔離されていることを特徴とする請求項１０ない
し１２のいずれかに記載のトレンチ型ラテラルＭＯＳＦ
ＥＴ。 - 【請求項１４】前記ソース領域および前記コンタクト領
域が、第二導電型ベース領域内に形成されたことを特徴
とする請求項８ないし１２のいずれかに記載のトレンチ
型ラテラルＭＯＳＦＥＴ。 - 【請求項１５】前記ベース領域が前記拡張ドレイン領域
に接触していることを特徴とする請求項１４に記載のト
レンチ型ラテラルＭＯＳＦＥＴ。 - 【請求項１６】半導体基板表面から掘り下げて形成され
たトレンチ内に、トレンチの底部の半導体が露出してい
る領域の幅に対して１／２以下の膜厚の第一導電型多結
晶シリコンを堆積する工程と、異方性エッチングにより
トレンチ底部の半導体を露出させトレンチ側壁に第一導
電型多結晶シリコンを残す工程と、そのトレンチ内に第
二導電型多結晶シリコンを堆積する工程と、異方性エッ
チングによりトレンチ内に第二導電型多結晶シリコンを
充填する工程とを有することを特徴とするトレンチ型ラ
テラルＭＯＳＦＥＴの製造方法。 - 【請求項１７】半導体基板表面から掘り下げて形成され
たトレンチ内に、該トレンチの底部の半導体が露出して
いる領域の幅に対して１／２以下の膜厚の多結晶シリコ
ンを堆積する工程と、異方性エッチングによりトレンチ
底部の半導体を露出させトレンチ側壁に第一の多結晶シ
リコンを残す工程と、全面に絶縁膜を形成する工程と、
その絶縁膜を異方性エッチングしてトレンチ底部の半導
体を露出させる工程と、そのトレンチ内に多結晶シリコ
ンを堆積する工程と、その多結晶シリコンを異方性エッ
チングしてトレンチ内に第二の多結晶シリコンを充填す
る工程と、前記第一、第二の多結晶シリコンにそれぞれ
異なる導電型の不純物をドーピングする工程とを有する
ことを特徴とするトレンチ型ラテラルＭＯＳＦＥＴの製
造方法。 - 【請求項１８】半導体基板表面から掘り下げて形成され
たトレンチ内に、該トレンチの底部の半導体が露出して
いる領域の幅に対して１／２以下の膜厚の第一導電型多
結晶シリコンを堆積する工程と、異方性エッチングによ
りトレンチ底部の半導体を露出させトレンチ側壁に第一
導電型多結晶シリコンを残す工程と、全面に絶縁膜を形
成する工程と、その絶縁膜を異方性エッチングしてトレ
ンチ底部の半導体を露出させる工程と、そのトレンチ内
に第二導電型多結晶シリコンを堆積する工程と、その第
二導電型多結晶シリコンを異方性エッチングしてトレン
チ内に第二導電型多結晶シリコンを充填する工程とを有
することを特徴とするトレンチ型ラテラルＭＯＳＦＥＴ
の製造方法。 - 【請求項１９】異方性エッチングによりトレンチ底部の
半導体を露出させる工程において、露出させた半導体の
表面層をエッチングすることを特徴とする請求項１６な
いし１８のいずれかに記載のトレンチ型ラテラルＭＯＳ
ＦＥＴの製造方法。
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