WO2016181903A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

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gate
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須賀原　和之
洋介 中西
博明 岡部
末廣　善幸
基 吉田
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三菱電機株式会社
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Definitions

  • the present technology relates to a silicon carbide semiconductor device and a method for manufacturing the silicon carbide semiconductor device.
  • an insulated gate bipolar transistor (IGBT) or a metal-oxide-semiconductor field is used as a means for switching between execution and stop of power supply for driving a load such as an electric motor.
  • -A switching element such as an effect transistor (MOSFET) is used.
  • Semiconductor devices are roughly classified into unipolar elements in which only electrons or holes act on conduction when energized and bipolar elements in which both electrons and holes act on conduction.
  • a unipolar element includes a Schottky barrier diode (ie, SBD) or a MOSFET.
  • the bipolar element includes a pn diode, a bipolar junction transistor (BJT), a thyristor, a gate turn off (GTO) thyristor, or an IGBT.
  • BJT bipolar junction transistor
  • GTO gate turn off
  • a semiconductor device formed of a silicon carbide (SiC) semiconductor is superior in a high voltage operation, a large current operation, and a high temperature operation as compared with a semiconductor device formed of a silicon (Si) semiconductor. Therefore, a semiconductor device formed of a silicon carbide semiconductor is expected as a next-generation power semiconductor device.
  • vertical MOSFETs are particularly important applications.
  • types of vertical MOSFETs such as a planar type or a trench type depending on the gate structure.
  • a gate insulating film and a gate electrode are formed on the surface of the silicon carbide layer.
  • the p-type silicon carbide layer (P-well layer) formed on the surface of the silicon carbide layer is inverted, and a high-concentration n-type formed on the surface of the silicon carbide layer.
  • the source electrode is connected to an N drift layer made of n-type silicon carbide located on the lower layer side of the P well layer.
  • the n-type source electrode is connected to the source wiring.
  • the P well layer below the gate electrode becomes a channel.
  • the P well layer is also connected to the source wiring through a high-concentration p-type well contact provided in the P well layer.
  • a high concentration n-type silicon carbide layer (drain electrode) is formed on the back side of the silicon carbide substrate.
  • the IGBT is an element having a structure in which the n-type drain electrode on the back surface side of the vertical MOSFET is changed to a p-type collector electrode.
  • a bipolar transistor is connected to the vertical MOSFET, and the MOSFET ON current is amplified by the bipolar transistor. For this reason, more current can flow than the vertical MOSFET.
  • a groove called a trench is formed in a silicon carbide substrate, and a gate insulating film and a gate electrode are embedded in the trench.
  • the P well layer (channel) disposed in contact with the side wall of the gate insulating film in the trench is inverted, and the surface of the silicon carbide layer is reversed.
  • the formed source electrode is connected to an N drift layer made of n-type silicon carbide located on the lower layer side of the P well layer.
  • the power vertical MOSFET has an element structure in which a large number of MOSFET unit cells are connected in parallel.
  • it is necessary to sufficiently reduce the on-resistance.
  • the threshold voltage (V th ) of the power vertical MOSFET is a relatively large value of about 5V.
  • the power converter When used as a power converter, heat is generated by the flowing current, and the temperature of the power vertical MOSFET rises. In general, as the temperature rises in a MOSFET, Vth decreases.
  • the power converter includes a power vertical MOSFET and a gate drive circuit that applies a control signal to the gate electrode of the power vertical MOSFET.
  • a problem occurs in the gate drive circuit and the gate drive circuit stops outputting a control signal, that is, when the output of the gate drive circuit becomes 0V
  • a problem occurs. That is, when the Vth of the power vertical MOSFET is reduced to 0 V or less (negative voltage) due to a temperature rise, the power vertical MOSFET is normally on. In this state, a continuous current flows, causing a further temperature increase and finally destroying the element. Therefore, V th of the vertical MOSFET for power must be larger than 0 V even at high temperature.
  • One technique for setting Vth high without increasing the on-resistance of the power vertical MOSFET is a p-type gate.
  • This technique is usually a technique in which polycrystalline silicon containing p-type impurities is used as a gate electrode instead of polycrystalline silicon containing n-type impurities.
  • the power vertical MOSFET is an N-type MOSFET. Since the channel of the vertical MOSFET for power is p-type, when the gate electrode is p-type, the Fermi level of the gate electrode and the Fermi level of the channel are almost the same value. The closer the Fermi level, the smaller the conduction band and valence band bending at the interface between the gate insulating film and the channel. For this reason, a large gate voltage is required to invert the channel. That is, Vth increases.
  • Boron (boron: B) is used for the p-type impurity of the gate electrode.
  • boron has a large diffusion coefficient
  • MOSFETs using silicon as a semiconductor have been reported to diffuse into the gate insulating film from the gate electrode by heat treatment during the manufacturing process (for example, patents). (See Literature 1, Patent Literature 2, and Patent Literature 3).
  • the p-type gate electrode is usually used for a P-type MOSFET.
  • the p-type gate electrode is used to reduce the absolute value of Vth of the P-type MOSFET ( Vth of the enhancement-type PMOSFET is negative).
  • Vth of the enhancement-type PMOSFET is negative.
  • the Fermi level of the p-type gate electrode and the Fermi level of the channel are greatly different. Because. As the Fermi level is different, the bending of the conduction band and the valence band at the interface between the gate insulating film and the channel increases. For this reason, the channel can be inverted with a small gate voltage, that is, the absolute value of Vth becomes small.
  • boron is introduced into the gate electrode by ion implantation, and the heat treatment temperature performed in the electric furnace is limited to less than 850 ° C. to prevent boron from diffusing into the channel.
  • boron is introduced into the gate electrode by ion implantation.
  • Si-H concentration silicon-hydrogen bonds of the insulating film (silicon nitride film) provided on the gate electrode.
  • diffusion of boron into the channel is prevented. is doing. This is because hydrogen contained in the insulating film accelerates the diffusion of boron in the gate insulating film.
  • boron is introduced into the gate electrode by ion implantation.
  • nitrogen (N) is introduced into the gate electrode.
  • diffusion of boron into the channel is prevented. Since nitrogen suppresses the diffusion of boron, diffusion of boron into the channel can be prevented.
  • Patent Document 4 discloses a MOSFET formed of a silicon carbide semiconductor.
  • Patent Document 1 The MOSFETs disclosed in Patent Document 1, Patent Document 2 and Patent Document 3 are all formed in silicon, and the purpose thereof is to prevent variation of Vth without introducing boron into the channel portion. Was to prevent.
  • Patent Document 4 discloses a MOSFET formed of a silicon carbide semiconductor. This MOSFET includes an n-type gate electrode, but the surface and side surfaces of the gate electrode are oxidized by performing an oxidation process after patterning the gate electrode. In addition to the case disclosed in Patent Document 4, a silicon oxide film (SiO 2 ) is generally formed as an interlayer insulating film on the surface and side surfaces of the gate electrode.
  • the present technology is intended to solve the above-described problem, and relates to a silicon carbide semiconductor device capable of maintaining a high Vth while suppressing on-resistance and a method for manufacturing the silicon carbide semiconductor device.
  • a silicon carbide semiconductor device includes a first conductivity type drift layer formed on an upper surface of a silicon carbide semiconductor substrate, and a second conductivity type well region partially formed on a surface layer of the drift layer.
  • a first conductivity type source region partially formed on a surface layer of the well region, a gate insulating film formed in contact with the well region sandwiched between the source region and the drift layer, A gate electrode of a second conductivity type formed in contact with the gate insulating film; an interlayer insulating film formed to cover the gate electrode; a source electrode electrically connected to the source region; and a drain electrode formed on the lower surface of the silicon semiconductor substrate, the interlayer insulating film in the vicinity of the surface in contact with at least the gate electrode, the impurity concentration of the second conductivity type is 1 ⁇ 10 19 / cm 3 Also low.
  • a first conductivity type drift layer is formed on an upper surface of a silicon carbide semiconductor substrate, and a second conductivity type well region is partially formed on a surface layer of the drift layer.
  • a silicon carbide semiconductor device includes a first conductivity type drift layer formed on an upper surface of a silicon carbide semiconductor substrate, and a second conductivity type well region partially formed on a surface layer of the drift layer.
  • a first conductivity type source region partially formed on a surface layer of the well region, a gate insulating film formed in contact with the well region sandwiched between the source region and the drift layer, A gate electrode of a second conductivity type formed in contact with the gate insulating film; an interlayer insulating film formed to cover the gate electrode; a source electrode electrically connected to the source region; and a drain electrode formed on the lower surface of the silicon semiconductor substrate, the interlayer insulating film in the vicinity of the surface in contact with at least the gate electrode, the impurity concentration of the second conductivity type is 1 ⁇ 10 19 / cm 3 Also low.
  • the second conductivity type impurity is suppressed from diffusing into the interlayer insulating film, a decrease in the impurity concentration of the gate electrode can be suppressed. Thus, an increase in resistance at the gate electrode can be suppressed. Further, since the gate electrode is of the second conductivity type, Vth can be kept high.
  • a first conductivity type drift layer is formed on an upper surface of a silicon carbide semiconductor substrate, and a second conductivity type well region is partially formed on a surface layer of the drift layer.
  • FIG. 2 is a plan view of the vicinity of A-A ′ in FIG. 1.
  • FIG. 3 is a cross-sectional view taken along line B-B ′ of FIG. 2. It is sectional drawing according to process which shows the manufacturing method of the silicon carbide semiconductor device regarding embodiment. It is sectional drawing according to process which shows the manufacturing method of the silicon carbide semiconductor device regarding embodiment. It is sectional drawing according to process which shows the manufacturing method of the silicon carbide semiconductor device regarding embodiment. It is sectional drawing according to process which shows the manufacturing method of the silicon carbide semiconductor device regarding embodiment. It is sectional drawing according to process which shows the manufacturing method of the silicon carbide semiconductor device regarding embodiment. It is sectional drawing according to process which shows the manufacturing method of the silicon carbide semiconductor device regarding embodiment. It is sectional drawing according to process which shows the manufacturing method of the silicon carbide semiconductor device regarding embodiment.
  • MOS metal / oxide / semiconductor stacks.
  • MOS transistor a field effect transistor having a MOS structure
  • MOS transistor the material of the gate insulating film and the gate electrode is used from the viewpoint of recent integration and improvement of the manufacturing process. Improvements have been made.
  • polycrystalline silicon has been adopted instead of metal as a material for a gate electrode mainly from the viewpoint of forming a source and a drain in a self-aligned manner.
  • a material having a high dielectric constant is employed as a material for the gate insulating film, but the material is not necessarily limited to an oxide.
  • MOS is not necessarily limited to a metal / oxide / semiconductor stacked structure, and is not predicated on such limitation in this specification. That is, in view of technical common sense, here, “MOS” has not only an abbreviation derived from the word source, but also broadly includes a conductor / insulator / semiconductor laminated structure.
  • n-type is generally defined as “first conductivity type” and p-type is defined as “second conductivity type”, but the opposite definition may be used.
  • FIG. 1 is a plan view schematically showing a top surface configuration of a silicon carbide MOSFET having a silicon carbide semiconductor device according to the present embodiment, specifically, a switching element having a MOS structure having a cell structure.
  • an external output gate electrode 15 to which a gate voltage is applied from an external control circuit is formed at the center of the upper end of one side surface.
  • an external output source electrode 10 in which the source electrodes of unit cells are connected in parallel is formed in a cell array region 20 in which a plurality of unit cells, which are the minimum unit structure of the MOSFET, are arranged in parallel.
  • Gate interconnection 15 a is connected to external output gate electrode 15.
  • the gate voltage applied to the external output gate electrode 15 is supplied to the gate electrode (not shown here) of each unit cell through the gate wiring 15a.
  • the length of one side of silicon carbide semiconductor device 40 is set to about 3 mm or more and about 10 mm or less.
  • a temperature sensor electrode and a current sensor electrode are often formed on a semiconductor element.
  • the presence or absence of these electrodes does not affect the effect of the element related to the present embodiment described later. It has no influence.
  • the position and number of the external output gate electrode 15, the shape of the gate wiring 15a, the shape of the external output source electrode 10, or the number of them may have various cases depending on the MOSFET. Similar to the electrodes for use, it does not affect the effects of the silicon carbide semiconductor device described later.
  • FIG. 2 is a plan view schematically showing the vicinity of the outermost surface inside silicon carbide of the silicon carbide MOSFET according to the present embodiment.
  • FIG. 2 is a plan view of the vicinity of the A-A ′ line of FIG.
  • the silicon carbide MOSFET includes a cell array region 20 in which a plurality of unit cells, which are the minimum unit structure of the MOSFET, are arranged in parallel, and a peripheral region 21, that is, an external output gate electrode region.
  • the cell array region 20 is a region in which a plurality of transistor cells (vertical MOSFET unit cells) are arrayed in a matrix.
  • the peripheral region 21 is a region where a transistor cell is not formed.
  • 3 ⁇ 3 transistor cells are arranged in the cell arrangement region 20 on the top, bottom, left, and right of the drawing.
  • the arrangement is not limited to this, and more transistor cells are actually arranged.
  • the silicon carbide semiconductor device includes a silicon carbide (SiC) semiconductor substrate 1, a drift layer 2, a source region 3, a well region 4, A well contact region 5 (p + contact region), a gate insulating film 6, a gate electrode 7, a junction field effect transistor (JFET) region 16 surrounded by the well region 4, an interlayer insulating film 8, a drain electrode 9,
  • the external output source electrode 10 the back connection drain electrode 11, the source contact hole 12, the gate contact hole 13, the silicon oxide film 14, the external output gate electrode 15, and the NiSi 2 film 18 are provided.
  • Silicon carbide semiconductor substrate 1 is, for example, a high-concentration n-type (hereinafter sometimes simply referred to as n +) semiconductor substrate.
  • Silicon carbide semiconductor substrate 1 is a semiconductor substrate made of silicon carbide and having a band gap wider than silicon.
  • the n-type is the first conductivity type.
  • drift layer 2 which is a low-concentration n-type (hereinafter sometimes simply referred to as n-) semiconductor layer is formed.
  • Drift layer 2 is formed on silicon carbide semiconductor substrate 1 by, for example, epitaxial growth.
  • a p-type well region 4 is formed in a partial region on the surface of the drift layer 2. Further, on the surface of the well region 4, an n + type source region 3 (current output region) and a high concentration p type (hereinafter sometimes simply referred to as p +) p + well contact region 5 are formed. ing.
  • the p-type is the second conductivity type.
  • the p-type well region 4 is selectively formed in the surface of the drift layer 2 and surrounds the source region 3 in plan view.
  • the depth of the well region 4 from the surface of the drift layer 2 is formed deeper than the depth of the source region 3 from the surface of the drift layer 2.
  • the n + type source region 3 is selectively formed in the surface of the well region 4 and surrounds the p + well contact region 5 in plan view. Specifically, the p + well contact region 5 is formed in the central portion of the source region 3 in plan view. The p + well contact region 5 is provided to ensure electrical connection between the external output source electrode 10 and the p-type well region 4.
  • a gate insulating film 6 is selectively formed on at least the well region 4 sandwiched between the source region 3 and the drift layer 2.
  • a gate insulating film 6 is formed across the source region 3, the well region 4 and the drift layer 2.
  • a silicon oxide film (SiO 2 ) 14 thicker than the gate insulating film 6 is formed on the drift layer 2.
  • a gate electrode 7 made of a polycrystalline silicon film containing boron is formed on the gate insulating film 6 and the silicon oxide film 14. That is, the gate electrode 7 is formed from the cell array region 20 to the peripheral region 21 as illustrated in FIG.
  • the gate insulating film 6 is formed of an oxide film containing nitrogen (N).
  • the gate electrode 7 is composed of a polycrystalline silicon film having a crystal grain size of 200 nm or more.
  • the boron concentration in the gate electrode 7 is selected from the range of about 0.5 ⁇ 10 20 / cm 3 to 5 ⁇ 10 20 / cm 3 .
  • a region composed of the source region 3, the well region 4, and the p + well contact region 5 may be referred to as silicon carbide regions 3-5.
  • a region composed of drift layer 2, source region 3, well region 4 and p + well contact region 5 may be referred to as silicon carbide regions 2-5.
  • the interlayer insulating film 8 is formed so as to cover the gate electrode 7 described above.
  • the interlayer insulating film 8 includes a silicon nitride film (SiN) 81 disposed on the side in contact with the gate electrode 7 and an oxide film 82 provided thereon.
  • the film thickness of the silicon nitride film 81 is about 100 nm, for example, and the film thickness of the oxide film 82 is about 900 nm, for example.
  • a source contact hole 12 is opened to make contact between the silicon carbide regions 3 to 5 and the external output source electrode 10.
  • a gate contact hole 13 is opened to make contact between the gate electrode 7 and the external output gate electrode 15.
  • an external output source electrode 10 made of, for example, aluminum (Al) is formed on the interlayer insulating film 8 so as to fill the source contact hole 12.
  • nickel silicide NiSi 2
  • NiSi 2 nickel silicide
  • a NiSi 2 film 18 is formed.
  • the external output source electrode 10 is electrically connected to the n + type source region 3 and the p + well contact region 5 in the source contact hole 12.
  • an external output gate electrode 15 made of, for example, aluminum is formed on the interlayer insulating film 8 so as to fill the gate contact hole 13 in the peripheral region 21.
  • the external output gate electrode 15 is electrically connected to the gate electrode 7 in the gate contact hole 13.
  • a drain electrode 9 having a laminated structure made of a metal film and a silicide film is formed on the back surface of silicon carbide semiconductor substrate 1.
  • a single layer structure is illustrated for simplicity.
  • the metal film of the drain electrode 9 is a Ni film
  • the silicide film of the drain electrode 9 is a NiSi 2 film.
  • a back connection drain electrode 11 having a laminated structure of, for example, Ni and Au is formed on the drain electrode 9 (on the lower side in FIG. 3).
  • a single layer structure is illustrated for simplicity.
  • boron which is a p-type impurity
  • a vertical n-type gate electrode doped with phosphorus, which is a normal n-type impurity is provided.
  • Vth is higher than that of the type MOSFET. Since the p-type impurity concentration in the well region 4 is not increased in order to increase Vth , the on-resistance does not increase.
  • the gate insulating film 6 contains nitrogen. For this reason, diffusion of boron into the gate insulating film 6 due to heat treatment (details will be described later) in the manufacturing process after the formation of the gate electrode 7 is suppressed by nitrogen. Accordingly, levels due to boron in the gate insulating film 6 are reduced, and thus hysteresis is suppressed.
  • a polycrystalline silicon film having a large crystal grain size is used for the gate electrode 7.
  • a normal polycrystalline silicon film is composed of fine crystals having a crystal grain size of about 50 nm. Therefore, a large number of crystal grain boundaries are included in normal polycrystalline silicon. Impurities such as boron are more easily diffused at the grain boundaries than in the crystal. In polycrystalline silicon including a large number of crystal grain boundaries, more boron reaches the interface between the gate insulating film 6 and the gate electrode 7 and diffuses into the gate insulating film 6.
  • the gate electrode 7 is constituted by a polycrystalline silicon film made of a large crystal having a crystal grain size of about 200 nm, the gate electrode 7 has a larger content than that formed by ordinary polycrystalline silicon. There are fewer crystal grain boundaries. For this reason, the diffusion of boron into the gate insulating film 6 due to the heat treatment in the manufacturing process after the formation of the gate electrode 7 is suppressed. As a result, hysteresis can be further suppressed.
  • the interlayer insulating film on the side in contact with the gate electrode 7 is the silicon nitride film 81. Since the silicon nitride film 81 does not contain oxygen, boron does not combine with oxygen and diffuse into the interlayer insulating film 8. For this reason, it is possible to prevent the boron concentration in the gate electrode 7 made of polycrystalline silicon from being lowered and the resistance of the gate electrode 7 from increasing. Furthermore, the deterioration of the MOSFET characteristics due to the decrease in the boron concentration in the gate electrode 7 and the depletion of the gate electrode 7 in the vicinity of the gate insulating film 6 can be avoided.
  • Patent Document 1 Patent Document 2, and Patent Document 3
  • the problem is that boron in the gate electrode passes through the gate insulating film and diffuses into the semiconductor (Si). The diffusion of boron into is not a problem.
  • the channel portion of the transistor (the silicon region facing the gate electrode) and the contact hole of the gate electrode (corresponding to the gate contact hole 13 in FIG. 3)
  • the distance is short. Usually, it is about 10 ⁇ m. For this reason, even if the boron concentration in the gate electrode decreases and the resistance of the gate electrode slightly increases, the operation speed of the element is not affected.
  • a metal film or a metal silicide film is formed on the polycrystalline silicon as the gate electrode. Since the resistance of the metal film or the resistance of the metal silicide film is about 1/10 or less of the resistance of polycrystalline silicon, even if the boron concentration in the gate electrode (in the polycrystalline silicon film) decreases, the resistance of the entire gate electrode This is because the resistance does not change greatly.
  • the gate contact hole 13 exists not only in the peripheral region 21 but also in the gate wiring 15a (FIG. 1).
  • the distance between the gate contact hole 13 and the cell arrangement region 20 which is a unit cell portion of the transistor reaches several millimeters. For this reason, when the resistance of the gate electrode 7 increases, high-speed switching of the MOSFET becomes difficult.
  • the resistance of the polycrystalline silicon film (p-type) containing boron is about three times higher than that of the polycrystalline silicon film (n-type) containing phosphorus (P) at the same concentration as boron. This is because the state density at the valence band edge (corresponding to the hole concentration) is only about 1/3 of the state density at the conduction band edge (corresponding to the electron concentration).
  • the silicon nitride film 81 is provided on the side of the interlayer insulating film 8 that contacts the gate electrode 7, the diffusion of boron into the interlayer insulating film 8 can be suppressed, and the side that contacts the gate electrode 7.
  • the boron concentration in can be reduced to about 1 ⁇ 10 19 / cm 3 or less. For this reason, an increase in resistance of the gate electrode 7 can be prevented.
  • Second Embodiment ⁇ Vertical MOSFET with trench gate structure>
  • a MOSFET having a planar gate structure has been described.
  • the gate structure is not limited to the planar type.
  • FIG. 23 is a cross-sectional view schematically showing the structure of a vertical MOSFET whose gate electrode has a trench structure.
  • the vertical MOSFET according to this embodiment includes a silicon carbide semiconductor substrate 1, a drift layer 2, a source region 3, a well region 4, a p + well contact region 5, and a gate insulating film. 6a, gate electrode 7a, interlayer insulating film 8, drain electrode 9, external output source electrode 10, back connection drain electrode 11, source contact hole 12, gate contact hole 13, silicon oxide film 14 The external output gate electrode 15 and the NiSi 2 film 18 are provided.
  • a p-type well region 4 is formed in a partial region on the surface of the drift layer 2.
  • An n + type source region 3 and a high concentration p type p + well contact region 5 are respectively formed on the surface of the well region 4.
  • the p-type well region 4 is selectively formed in the surface of the drift layer 2.
  • the depth of the well region 4 from the surface of the drift layer 2 is formed deeper than the depth of the source region 3 from the surface of the drift layer 2.
  • the n + type source region 3 is selectively formed in the surface of the well region 4 and surrounds the p + well contact region 5 in plan view. Specifically, the p + well contact region 5 is formed in the central portion of the source region 3 in plan view. The p + well contact region 5 is provided to ensure electrical connection between the external output source electrode 10 and the p-type well region 4.
  • a trench penetrating the well region 4 is formed on the drift layer 2. Then, a gate insulating film 6a is formed in the trench. Gate insulating film 6a is in contact with well region 4 sandwiched between source region 3 and drift layer 2 on the sidewall of the trench. A gate electrode 7a is formed inside the trench of the gate insulating film 6a.
  • the gate insulating film 6a is formed of an oxide film containing nitrogen (N).
  • the gate electrode 7a is composed of a polycrystalline silicon film doped with p-type impurities and having a crystal grain size of 200 nm or more.
  • the boron concentration in the gate electrode 7a is selected from the range of about 0.5 ⁇ 10 20 / cm 3 to 5 ⁇ 10 20 / cm 3 .
  • the gate electrode 7 a is formed deeper than the well region 4.
  • An n-type source region 3 and a p-type p + well contact region 5 are provided above the well region 4.
  • An interlayer insulating film 8 is provided above the gate electrode 7 to electrically separate the external output source electrode 10 and the gate electrode 7a.
  • the interlayer insulating film 8 includes a silicon nitride film 81 on the side in contact with the gate electrode 7 and an oxide film 82 provided on the silicon nitride film 81.
  • the film thickness of the silicon nitride film 81 is about 100 nm, for example, and the film thickness of the oxide film 82 is about 900 nm, for example.
  • the NiSi 2 film 18 is formed on the source region 3 and the p + well contact region 5 where the interlayer insulating film 8 is not formed.
  • the external output source electrode 10 is electrically connected to the n + type source region 3 and the p + well contact region 5 in the source contact hole 12.
  • n-type impurities are introduced at a high concentration in order to reduce the contact resistance with the external output source electrode 10.
  • the p + well contact region 5 is doped with a p-type impurity at a high concentration in order to reduce the contact resistance with the external output source electrode 10.
  • Drain electrode 9 is formed on the back surface of silicon carbide semiconductor substrate 1.
  • a region of the well region 4 that faces the gate electrode 7a with the gate insulating film 6a interposed therebetween and in which an inversion layer is formed during an on operation is referred to as a channel portion.
  • the channel portion is formed in a direction perpendicular to the surface of silicon carbide semiconductor substrate 1.
  • the JFET portion is made of n-type silicon carbide having a low concentration and is a portion with high resistance.
  • the trench structure MOSFET there is no JFET portion having a high resistance, so that the on-resistance can be made lower than that of the planar structure MOSFET.
  • the gate electrode 7a contains the p-type impurity, the Vth of the MOSFET can be kept high.
  • the gate insulating film 6a contains nitrogen. Therefore, diffusion of boron into the gate insulating film 6a can be suppressed by nitrogen, and hysteresis can be suppressed.
  • the gate electrode 7a is made of a large-crystal polycrystalline silicon film having a crystal grain size of 200 nm or more, there are fewer crystal grain boundaries contained in the film than ordinary polycrystalline silicon. For this reason, the diffusion of boron into the gate insulating film 6a due to the heat treatment in the manufacturing process after the formation of the gate electrode 7a can be suppressed. As a result, hysteresis can be suppressed.
  • the interlayer insulating film on the side in contact with the gate electrode 7a (the lower side in FIG. 23) is a silicon nitride film 81. Since the silicon nitride film 81 does not contain oxygen, boron does not combine with oxygen and diffuse into the interlayer insulating film 8. For this reason, the boron concentration of the silicon nitride film 81 on the side in contact with the gate electrode 7 can be suppressed to 1 ⁇ 10 19 / cm 3 or less, and the resistance of the gate electrode 7 can be prevented from increasing.
  • the silicon nitride film 81 is used for the interlayer insulating film 8 on the side in contact with the gate electrode 7 or the gate electrode 7a, and the oxide film 82 is formed thereon.
  • the structure of the interlayer insulating film 8 is not limited to such a case.
  • the interlayer insulating film may be formed of a single nitride film, specifically, a silicon nitride film, without having the multilayer structure as described above.
  • the boron concentration on the side in contact with the gate electrode of the interlayer insulating film is 1 ⁇ 10 19 / cm 3 or less, an increase in the resistance of the gate electrode can be prevented. Therefore, any insulating film in which the boron concentration on the side in contact with the gate electrode of the interlayer insulating film is 1 ⁇ 10 19 / cm 3 or less can be used as the interlayer insulating film in this embodiment.
  • an oxide film formed by a plasma chemical vapor deposition (CVD) method specifically, a silicon oxide film can be used. Details will be described later.
  • FIG. 4 to FIG. 14 are cross-sectional views for each process showing the method for manufacturing the silicon carbide semiconductor device according to the present embodiment.
  • the same components as those described in the above embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • n-type drift layer 2 is epitaxially grown on the surface portion on one side in the thickness direction of silicon carbide semiconductor substrate 1 by CVD.
  • silicon carbide semiconductor substrate 1 an n-type low-resistance silicon carbide semiconductor substrate having a 4H polytype is used.
  • the silicon carbide semiconductor substrate 1 is a substrate whose main surface has an off angle of 4 ° in the ⁇ 11-20> direction from the (0001) silicon surface.
  • the concentration of the n-type impurity in the drift layer 2 is selected in the range of about 1 ⁇ 10 15 cm ⁇ 3 to about 1 ⁇ 10 17 cm ⁇ 3 .
  • the thickness dimension of the drift layer 2 is selected in the range of about 5 ⁇ m to about 50 ⁇ m.
  • Drift layer 2 is a semiconductor layer made of silicon carbide.
  • a p-type well region 4 is selectively formed in the surface of the drift layer 2. Further, an n + type source region 3 and a p + well contact region 5 which is a p type well contact region are selectively formed in the surface of the well region 4.
  • the n-type region is formed by implanting, for example, nitrogen (N) ions.
  • the p-type region is formed by implanting aluminum ions, for example.
  • the acceleration voltage of nitrogen ions is selected within a range of about 50 kV to 200 kV.
  • the n-type impurity ion implantation depth is shallower than the thickness of the well region 4.
  • the concentration of the ion-implanted n-type impurity, that is, the n-type impurity concentration of the source region 3 is selected within a range of about 1 ⁇ 10 18 cm ⁇ 3 to about 1 ⁇ 10 21 cm ⁇ 3 .
  • the acceleration voltage of aluminum ions is selected from a range of about 100 kV to about 500 kV. Further, the concentration of the ion-implanted p-type impurity, that is, the p-type impurity concentration in the well region 4 is in the range of about 1 ⁇ 10 17 cm ⁇ 3 to about 5 ⁇ 10 17 cm ⁇ 3. It is assumed that it is higher than the type impurity concentration.
  • the well region 4 may be formed by one ion implantation, or may be formed by performing ion implantation several times while changing the acceleration voltage.
  • the acceleration voltage of aluminum ions in the p + well contact region 5 is selected within a range of about 100 kV to 200 kV.
  • the depth of ion implantation of the p-type impurity is shallower than the thickness dimension of the well region 4.
  • the concentration of the ion-implanted p-type impurity, that is, the p-type impurity concentration of the p + well contact region 5 is selected within the range of about 1 ⁇ 10 18 cm ⁇ 3 to about 1 ⁇ 10 21 cm ⁇ 3 .
  • n-type region and the p-type region are activated by performing a high-temperature annealing process at 1500 ° C. or higher.
  • an oxide film having a thickness of about 1 ⁇ m is formed on the drift layer 2 by, eg, CVD. Thereafter, the oxide film on the cell array region 20 side is removed by photolithography and etching. Thereby, the silicon oxide film 14 is formed on the drift layer 2 in the peripheral region 21.
  • the upper portions of the silicon carbide regions 2 to 5 of the cell array region 20 are oxidized at a temperature of about 1000 ° C. in an atmosphere containing oxygen or water vapor. Thereby, an oxide film is formed on silicon carbide regions 2 to 5 in cell array region 20. Thereafter, the oxide film is nitrided by annealing at a temperature of about 900 ° C. to about 1300 ° C. in a nitrogen monoxide (NO) atmosphere.
  • NO nitrogen monoxide
  • the oxide film of the gate insulating film 6 is formed by oxidation, but the formation method is not limited to this.
  • the oxide film of the gate insulating film 6 may be an oxide film formed by a CVD method, or may be a laminated film of a thermal oxide film and an oxide film formed by a CVD method.
  • an amorphous silicon film 71 containing no impurities is formed on the gate insulating film 6 and the silicon oxide film 14 by the CVD method.
  • the deposition temperature of the amorphous silicon film 71 is 500 ° C.
  • the film thickness is 100 nm.
  • the structure illustrated in FIG. 5 is formed through the above steps.
  • an amorphous silicon film 72 containing boron is deposited on the amorphous silicon film 71 containing no impurities.
  • the deposition temperature of the amorphous silicon film 72 containing boron is 500 ° C., and the film thickness is 400 nm.
  • the amorphous silicon film 72 containing boron is formed using boron trichloride (BCl 3 ) gas diluted with silane (SiH 4 ) and hydrogen (H 2 ) as a raw material.
  • BCl 3 boron trichloride
  • SiH 4 silane
  • H 2 hydrogen
  • Diborane (B 2 H 6 ) gas may be used in place of BCl 3 .
  • the structure illustrated in FIG. 6 is formed through the above steps.
  • the amorphous silicon film 71 containing no impurities and the amorphous silicon film 72 containing boron are subjected to heat treatment to be crystallized.
  • the heat treatment is performed in an oxygen-free atmosphere at a temperature of about 600 ° C. to 900 ° C. In this embodiment, the temperature is 700 ° C. in a nitrogen atmosphere.
  • the amorphous silicon film 71 and the amorphous silicon film 72 become a polycrystalline silicon film containing boron having a crystal grain size of 200 nm.
  • the polycrystalline silicon film containing boron constitutes the gate electrode 7.
  • boron in the amorphous silicon film 72 diffuses into the amorphous silicon film 71 containing no impurities, and a polycrystalline silicon film having a uniform boron concentration in the film is obtained.
  • the concentration of boron in the polycrystalline silicon film is preferably in the range of about 1 ⁇ 10 19 / cm 3 to 1 ⁇ 10 21 / cm 3 . In this embodiment, the concentration of boron in the polycrystalline silicon film is about 2 ⁇ 10 20 / cm 3 .
  • the boron concentration can be changed by adjusting the flow rate of BCl 3 during the deposition of the amorphous silicon film 72 containing boron.
  • the crystal grain size of the gate electrode 7 can be changed depending on the temperature of the heat treatment and the boron concentration. The lower the temperature, the larger the crystal grain size. Further, the lower the boron concentration, the larger the crystal grain size. However, when the boron concentration is in the range from about 1 ⁇ 10 19 / cm 3 to about 1 ⁇ 10 21 / cm 3 , the crystal grain size varies with the boron concentration. Is almost unchanged.
  • the structure illustrated in FIG. 7 is formed through the above steps.
  • an amorphous silicon film 71 that does not contain impurities is deposited. This is to reduce the diffusion of boron into the gate insulating film 6 due to the heat treatment after the formation of the gate electrode 7.
  • the film thickness of the amorphous silicon film 71 containing no impurities is about 100 nm, but the film thickness is not limited to this thickness.
  • the amount of boron diffused into the gate insulating film 6 may be reduced so that the boron concentration after heat treatment of the crystallized polycrystalline silicon film (gate electrode 7) is adjusted to a desired concentration.
  • the gate electrode 7 existing above the source region 3 and the p + well contact region 5 is removed, and the gate is formed on the well region 4, the JFET region 16 and the peripheral region 21.
  • the electrode 7 is formed.
  • the gate electrode 7 does not exist above the source region 3, but the gate electrode 7 may exist above the end of the source region 3.
  • a silicon nitride film 81 is formed on the entire surface of the substrate by a CVD method.
  • the silicon nitride film 81 is formed using SiH 4 and ammonia (NH 3 ) gas as raw materials.
  • the formation temperature of the silicon nitride film 81 is about 780 ° C., and the thickness of the silicon nitride film 81 is, for example, about 100 nm.
  • the silicon nitride film 81 is formed with a uniform thickness over the entire surface of the substrate in a single formation process. Therefore, the silicon nitride film 81 is formed with a uniform thickness also on the upper surface and side surfaces of the gate electrode 7.
  • the formation process of the silicon nitride film 81 is performed at a temperature around 700 ° C. Therefore, the heat treatment for crystallization of the amorphous silicon film 71 and the crystallization of the amorphous silicon film 72 is omitted, and during the formation of the silicon nitride film 81, the crystallization of the amorphous silicon film 71 and The amorphous silicon film 72 may be crystallized at the same time.
  • an oxide film 82 is formed on the silicon nitride film 81.
  • the oxide film 82 is formed using tetraethyl orthosilicate (TEOS) and oxygen (O 2 ) gas as raw materials.
  • TEOS tetraethyl orthosilicate
  • O 2 oxygen
  • the oxide film 82 is formed, for example, at a formation temperature of about 700 ° C. and a film thickness of, for example, about 900 nm.
  • the silicon nitride film 81 and the oxide film 82 constitute an interlayer insulating film 8. Thereafter, heat treatment is performed to stabilize the interlayer insulating film 8.
  • the heat treatment is performed in an oxygen-free atmosphere at a temperature of about 800 ° C. or higher and about 1000 ° C. or higher. In this embodiment, the temperature is 900 ° C. in a nitrogen atmosphere. This heat treatment can be omitted.
  • a part of the source region 3 of the cell array region 20 and the p + well contact region 5 are formed by photolithography and reactive ion etching (RIE) processing.
  • RIE reactive ion etching
  • NiSi 2 film 18 a nickel silicide film (NiSi 2 film 18) is formed in the opening of the source contact hole 12.
  • the NiSi 2 film 18 is formed by the following procedure.
  • a nickel (Ni) film is formed on the entire surface of the substrate.
  • the Ni film is produced by, for example, a sputtering method.
  • the thickness of the Ni film is, for example, about 50 nm.
  • a first annealing process is performed.
  • a NiSi 2 film 18 is formed on the source region 3 and the p + well contact region 5 exposed from the bottom surface of the source contact hole 12.
  • the first annealing process is performed at a temperature of about 300 ° C. or more and about 800 ° C. or less by, for example, a rapid thermal annealing (ie, RTA) method. In this embodiment, the temperature is 550 ° C.
  • Ni in the Ni film reacts with the silicon carbide constituting the p + well contact region 5 or the source region 3 in contact therewith to form the NiSi 2 film 18.
  • an acid-based chemical solution containing sulfuric acid or hydrochloric acid washing the structure formed of NiSi 2 film 18. By this cleaning, the Ni film that has not reacted in the silicidation reaction is removed.
  • the structure after removing the unreacted Ni film is the structure shown in FIG.
  • a gate contact hole 13 is formed on the upper portion of the gate electrode 7 in the peripheral region 21 by photolithography and reactive ion etching (RIE). By the etching process, the gate electrode 7 is exposed from the bottom surface of the gate contact hole 13.
  • RIE reactive ion etching
  • drain electrode 9 is formed on the back surface of silicon carbide semiconductor substrate 1.
  • the drain electrode 9 is formed by the following procedure.
  • a sputtering method is applied to the back surface of the silicon carbide semiconductor substrate 1 to form a Ni film having a thickness of about 300 nm.
  • a second annealing process at a temperature of about 1000 ° C. is performed by, eg, RTA.
  • the second annealing process is performed at a temperature higher than the temperature of the first annealing process (about 300 ° C. or more and about 800 ° C. or more).
  • the treatment time for the second annealing treatment is preferably shorter. This is because a shorter processing time can suppress boron diffusion. In this embodiment, it is performed in 30 seconds.
  • the contact resistance of the NiSi 2 film 18 in the source contact hole 12 can be reduced. Furthermore, the Ni film formed on the back surface of the silicon carbide semiconductor substrate 1 reacts with the back surface of the silicon carbide semiconductor substrate 1 to form a NiSi 2 film at the same time. A low-resistance ohmic contact is realized between the two. In this way, as illustrated in FIG. 13, the drain electrode 9 made of the Ni film and the NiSi 2 film is formed on the back surface of the silicon carbide semiconductor substrate 1.
  • an electrode film is formed on the interlayer insulating film 8 so as to fill the source contact hole 12 and the gate contact hole 13.
  • the electrode film for example, an aluminum film having a film thickness of about 3 ⁇ m can be adopted, and formed by, for example, a sputtering method. Thereafter, photolithography and etching are performed on the electrode film. Thereby, the electrode film is patterned, and the external output source electrode 10 and the external output gate electrode 15 are formed as illustrated in FIG.
  • the external output source electrode 10 and the external output gate electrode 15 are electrically separated by the patterning.
  • the external output source electrode 10 is formed in the cell array region 20 and is electrically connected to the upper portion of the source region 3 and the upper portion of the p + well contact region 5 with the NiSi 2 film 18 interposed therebetween.
  • the external output gate electrode 15 is formed in the peripheral region 21 and is electrically connected to the gate electrode 7.
  • the back surface connection drain electrode 11 is formed on the drain electrode 9 (lower side in FIG. 14) by sputtering or the like (not shown in FIG. 14).
  • a gold (Au) film having a thickness of about 150 nm can be used.
  • boron which is a p-type impurity
  • V th becomes higher than that of a vertical MOSFET having the same. Therefore, since it is not necessary to increase the p-type impurity concentration of the well region 4 in order to increase Vth , the on-resistance is not increased.
  • the gate insulating film 6 contains nitrogen. Therefore, the diffusion of boron into the gate insulating film 6 due to the heat treatment in the manufacturing process after the formation of the gate electrode 7 is suppressed by nitrogen contained in the gate insulating film 6. Accordingly, levels due to boron in the gate insulating film 6 are reduced, and thus hysteresis is suppressed.
  • a polycrystalline silicon film having a large crystal grain size is used for the gate electrode 7. For this reason, the diffusion of boron into the gate insulating film 6 due to the heat treatment in the manufacturing process after the formation of the gate electrode 7 is suppressed. As a result, hysteresis can be suppressed.
  • the interlayer insulating film on the side in contact with the gate electrode 7 is the silicon nitride film 81. Since the silicon nitride film 81 is formed using a gas that does not contain oxygen, boron does not combine with oxygen and diffuse into the interlayer insulating film 8. For this reason, it is possible to prevent the boron concentration in the gate electrode 7 made of polycrystalline silicon from being lowered and the resistance of the gate electrode 7 from increasing.
  • the p-type gate electrode 7 is formed by the CVD method. That is, boron which is a p-type impurity is introduced by a CVD method.
  • the amorphous silicon film 71 containing no impurities and the amorphous silicon film 72 containing boron are continuously formed by the same CVD apparatus without being exposed to the atmosphere. That is, after forming the amorphous silicon film 71 containing no impurities in the CVD furnace, the amorphous silicon film 72 containing boron can be formed by introducing BCl 3 gas in addition to SiH 4 gas. it can.
  • the amorphous silicon film 71 containing no impurities and the amorphous silicon film 72 containing boron can be deposited in one process, and the number of processes does not increase.
  • Patent Document 1 In order to introduce boron by ion implantation as in Patent Document 1, Patent Document 2, and Patent Document 3, after depositing a polycrystalline or amorphous silicon film not containing impurities, boron is 1 ⁇ 10 16 / It is necessary to implant ions at a high concentration of about cm 2 . That is, the ion implantation method requires two steps. Further, in order to set the boron concentration of the polycrystalline or amorphous silicon film having a thickness of about 500 nm to 2 ⁇ 10 20 / cm 3 , it is necessary to perform ion implantation at a high concentration of 1 ⁇ 10 16 / cm 2. . Such high-concentration ion implantation increases the processing time and throughput, which increases the manufacturing cost.
  • the p-type gate electrode 7 is formed by the CVD method, the number of manufacturing steps is smaller than that of the ion implantation method, and the manufacturing cost can be suppressed.
  • ⁇ Fifth Embodiment> ⁇ Trench gate structure vertical MOSFET manufacturing method>
  • the method for manufacturing the MOSFET having a planar gate structure has been described.
  • the gate structure of the manufactured MOSFET is not limited to the planar type.
  • FIGS. 15 to 22 are cross-sectional views by process showing the method for manufacturing the silicon carbide semiconductor device according to the present embodiment.
  • the same components as those described in the above embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • the drift layer 2, the source region 3, the well region 4, the p + well contact region 5 and the silicon oxide film 14 are formed.
  • the drift layer 2 between the well regions 4 is removed by photolithography and etching to form a trench 19.
  • the depth of the trench 19 is set to be deeper than the well region 4.
  • the width of trench 19, that is, the length indicated by D in FIG. 15 is, for example, about 0.8 ⁇ m.
  • the surface of the cell array region 20 is oxidized at a temperature of about 1000 ° C. in an atmosphere containing oxygen or water vapor.
  • the oxide film is nitrided by annealing at a temperature of about 900 ° C. to about 1300 ° C. in a nitrogen monoxide atmosphere.
  • the side surface of the well region 4 in the cell array region 20 the surface of the source region 3, the side surface of the source region 3, the surface of the p + well contact region 5, the bottom surface of the trench 19, and the side wall of the trench 19.
  • a gate insulating film 6a which is an oxide film whose surface layer is nitrided is formed.
  • the film thickness of the gate insulating film 6a is selected within a range of about 20 nm to about 100 nm.
  • an amorphous silicon film 71 a not containing impurities is formed on the gate insulating film 6 a and the silicon oxide film 14.
  • the amorphous silicon film 71a is formed by a CVD method.
  • the deposition temperature of the amorphous silicon film 71a is about 500 ° C., and the thickness of the amorphous silicon film 71a is about 100 nm.
  • an amorphous silicon film 72a containing boron is deposited on the amorphous silicon film 71a not containing impurities.
  • the deposition temperature of the amorphous silicon film 72a containing boron is about 500 ° C., and the thickness of the amorphous silicon film 72a containing boron is about 400 nm.
  • the structure illustrated in FIG. 17 is formed through the above steps.
  • the amorphous silicon film 71a not containing impurities and the amorphous silicon film 72a containing boron are subjected to heat treatment to be crystallized.
  • the temperature is 700 ° C. in a nitrogen atmosphere.
  • the amorphous silicon film 71a and the amorphous silicon film 72a become a polycrystalline silicon film containing boron having a crystal grain size of about 200 nm.
  • the polycrystalline silicon film containing boron constitutes the gate electrode 7a.
  • boron in the amorphous silicon film 72a containing boron diffuses into the amorphous silicon film 71a containing no impurity, and a polycrystalline silicon film having a uniform boron concentration in the film is obtained.
  • the concentration of boron in the polycrystalline silicon film is about 2 ⁇ 10 20 / cm 3 .
  • the total film thickness of the amorphous silicon film 71a not containing impurities and the amorphous silicon film 72a containing boron, that is, the film thickness of the polycrystalline silicon film is set so as to completely fill the trench 19. Specifically, a value that is twice the thickness of the polycrystalline silicon film is selected to be equal to or greater than the width of the trench 19 (length indicated by D in FIG. 15).
  • the inside of the trench 19 is completely filled with a polycrystalline silicon film.
  • the p + well contact region 5, and the silicon oxide film 14 about 0.5 ⁇ m, That is, it is deposited with a thickness of about 500 nm.
  • the structure illustrated in FIG. 18 is formed through the above steps.
  • the gate electrode 7 a other than the trench 19 is removed in the cell array region 20 by photolithography and etching.
  • a silicon nitride film 81 is formed on the entire surface of the substrate.
  • the silicon nitride film 81 is formed by a CVD method.
  • the film thickness of the silicon nitride film 81 is, for example, about 100 nm.
  • the silicon nitride film 81 is formed with a uniform thickness over the entire surface of the substrate in a single formation process.
  • the heat treatment for crystallization of the amorphous silicon film 71a and the amorphous silicon film 72a is omitted, and the crystallization of the amorphous silicon film 71a and the amorphous silicon film 72a is performed during the formation of the silicon nitride film 81. Can be performed simultaneously.
  • oxide film 82 is formed on the silicon nitride film 81.
  • Oxide film 82 is formed at a formation temperature of about 700 ° C., for example. Further, the oxide film 82 is formed to have a thickness of, for example, about 900 nm.
  • the silicon nitride film 81 and the oxide film 82 constitute an interlayer insulating film 8. Thereafter, heat treatment is performed to stabilize the interlayer insulating film 8.
  • the heat treatment is performed at a temperature of about 800 ° C. to 1000 ° C. in an oxygen-free atmosphere. In this embodiment, the temperature is 900 ° C. in a nitrogen atmosphere. This heat treatment can be omitted.
  • the source contact hole 12 is formed in a part of the source region 3 and the upper part of the p + well contact region 5 in the cell array region 20 by photolithography and RIE processing.
  • a NiSi 2 film 18 is formed on the source region 3 and the p + well contact region 5 exposed from the bottom surface of the source contact hole 12.
  • a first annealing process is performed by the RTA method.
  • the gate contact hole 13 is formed on the gate electrode 7 a in the peripheral region 21.
  • drain electrode 9 is formed on the back surface of silicon carbide semiconductor substrate 1.
  • the second annealing process is performed by the RTA method. By the second annealing process, the contact resistance of the NiSi 2 film 18 in the source contact hole 12 can be reduced. Further, the Ni film formed on the back surface of silicon carbide semiconductor substrate 1 reacts with the back surface of silicon carbide semiconductor substrate 1 to form a NiSi 2 film at the same time. In addition, a low-resistance ohmic contact is realized.
  • an aluminum film having a thickness of about 3 ⁇ m is formed on the interlayer insulating film 8 so as to fill the source contact hole 12 and the gate contact hole 13. Thereafter, photolithography and etching are performed on the aluminum film. Thereby, the electrode film is patterned, and the external output source electrode 10 and the external output gate electrode 15 are formed. Further, an Au film having a film thickness of about 150 nm is formed on the drain electrode 9 by sputtering, and the back connection drain electrode 11 is formed.
  • the external output source electrode 10 and the external output gate electrode 15 are electrically separated by the above patterning.
  • the external output source electrode 10 is formed in the cell array region 20 and is electrically connected to the upper portion of the source region 3 and the upper portion of the p + well contact region 5 with the NiSi 2 film 18 interposed therebetween.
  • the external output gate electrode 15 is formed in the peripheral region 21 and is electrically connected to the gate electrode 7a.
  • the gate electrode 7a contains a p-type impurity
  • the Vth of the MOSFET can be kept high. Therefore, it is not necessary to increase the p-type impurity concentration of the well region 4 in order to increase Vth , so that the on-resistance is not increased.
  • the gate insulating film 6a contains nitrogen. For this reason, the diffusion of boron into the gate insulating film 6a is suppressed by the nitrogen contained in the gate insulating film 6a. Therefore, hysteresis is suppressed.
  • the gate electrode 7a is made of a polycrystalline silicon film having a relatively large crystal grain size of about 200 nm. Therefore, there are fewer crystal grain boundaries contained in the film than ordinary polycrystalline silicon. Therefore, the diffusion of boron into the gate insulating film 6a due to the heat treatment in the manufacturing process after the formation of the gate electrode 7a is suppressed. As a result, hysteresis can be suppressed.
  • the interlayer insulating film on the side in contact with the gate electrode 7a is a silicon nitride film 81. Since the silicon nitride film 81 does not contain oxygen, boron does not combine with oxygen and diffuse into the interlayer insulating film 8. For this reason, it is possible to prevent the boron concentration in the gate electrode 7a, which is polycrystalline silicon, from decreasing and the resistance of the gate electrode 7a from increasing.
  • the p-type gate electrode 7a is formed by the CVD method. Further, the amorphous silicon film 71a not containing impurities and the amorphous silicon film 72a containing boron are continuously formed by the same CVD apparatus without being exposed to the atmosphere. Therefore, the amorphous silicon film 71a not containing impurities and the amorphous silicon film 72a containing boron can be deposited in one process, and the number of processes does not increase.
  • boron is not introduced by the ion implantation method as in Patent Document 1, Patent Document 2, and Patent Document 3.
  • the ion implantation is performed in the state shown in FIG. That is, polycrystalline silicon or amorphous silicon (corresponding to the gate electrode 7a in FIG. 18) containing no impurities is formed, and boron is ion-implanted.
  • Boron is not implanted into the polycrystalline silicon in the trench or the amorphous silicon in the trench.
  • boron is planar. It is necessary to implant at a higher concentration than in the gate structure. That is, in the trench gate structure MOSFET, the manufacturing cost of the ion implantation is increased as compared with the planar gate structure MOSFET. In this embodiment, since the p-type gate electrode 7a is formed by the CVD method, the number of manufacturing steps is smaller than that of the ion implantation method, and the manufacturing cost can be suppressed.
  • the silicon nitride film 81 is used for the interlayer insulating film 8 on the side in contact with the gate electrode 7 or the gate electrode 7a, and the oxide film 82 is formed thereon.
  • the structure of the interlayer insulating film 8 is not limited to such a case.
  • the interlayer insulating film may be formed of a single nitride film instead of the multilayer structure as described above.
  • the boron concentration on the side in contact with the gate electrode of the interlayer insulating film is 1 ⁇ 10 19 / cm 3 or less, an increase in the resistance of the gate electrode can be prevented. Therefore, any insulating film in which the boron concentration on the side in contact with the gate electrode of the interlayer insulating film is 1 ⁇ 10 20 / cm 3 or less can be used as the interlayer insulating film in this embodiment.
  • an oxide film formed by a plasma CVD method can be used instead of the silicon nitride film 81.
  • the formation of the oxide film by the plasma CVD method is performed as follows.
  • TEOS gas and oxygen gas are introduced into the furnace, and the pressure is maintained at about 10 Pa or more and 100 Pa or less. Further, a high frequency of 13.56 MHz is applied to turn the gas into plasma. Then, the substrate temperature is set to a range of about 250 ° C. or higher and 400 ° C. or lower.
  • the oxide film on the side in contact with the gate electrode can be formed at a low temperature.
  • the thickness of the oxide film is selected in the range of about 50 nm to about 500 nm.
  • the oxide film as the interlayer insulating film formed by the plasma CVD method contains oxygen in the atmosphere at the time of formation. However, since the formation temperature is as low as about 400 ° C. or less, boron in the gate electrode is suppressed from diffusing in the oxide film by combining with oxygen atoms.
  • the above oxide film may be formed on the interlayer insulating film 8 on the side in contact with the gate electrode by a microwave plasma CVD method, that is, an electron cyclotron resonance (ECR) plasma CVD method.
  • ECR plasma CVD method TEOS gas and oxygen gas are used as source gases, the pressure is set to about 0.05 Pa to about 0.5 Pa, the substrate temperature is set to about 250 ° C. to about 400 ° C., and 2.45 GHz. Is applied to form an oxide film as an interlayer insulating film.
  • source gas SiH 4 gas and oxygen gas can be used instead of TEOS gas and oxygen gas.
  • Vth increases because boron is introduced into the gate electrode. Therefore, since it is not necessary to increase the p-type impurity concentration of the well region 4 in order to increase Vth , the on-resistance is not increased.
  • the gate insulating film contains nitrogen. For this reason, hysteresis is suppressed.
  • a polycrystalline silicon film having a large crystal grain size is used for the gate electrode. For this reason, hysteresis can be suppressed.
  • the p-type gate electrode is formed by the CVD method. Therefore, the amorphous silicon film containing no impurities and the amorphous silicon film containing boron can be deposited in one process, and the number of processes does not increase.
  • Patent Document 1 since boron is not introduced by the ion implantation method as in Patent Document 1, Patent Document 2, and Patent Document 3, the number of manufacturing steps is smaller than that of the ion implantation method, and the manufacturing cost can be suppressed.
  • the interlayer insulating film is entirely formed of a nitride film.
  • the opening of the source contact hole 12 and the opening of the gate contact hole 13 can be made with the same etching gas. Therefore, unlike the case where the silicon nitride film 81 and the oxide film 82 are used, the etching can be performed in one process, so that the manufacturing cost can be suppressed.
  • interlayer insulating films are oxide films formed by the plasma CVD method.
  • the opening of the source contact hole 12 and the opening of the gate contact hole 13 are performed using the same etching gas. be able to. Therefore, unlike the case where the silicon nitride film 81 and the oxide film 82 are used, the etching can be performed in one process, so that the manufacturing cost can be suppressed.
  • Sample A and Sample B are prepared by oxidizing the surface of polycrystalline silicon containing boron that constitutes the gate electrode 7. That is, Sample A and Sample B are cases where the interlayer insulating film is entirely composed of an oxide film.
  • the oxidation treatment is performed at a temperature of about 800 ° C. in an oxygen atmosphere.
  • the thickness of the oxide film is about 30 nm.
  • the boron concentration in the polycrystalline silicon film before oxidation is 4 ⁇ 10 20 / cm 3 for sample A and 2 ⁇ 10 20 / cm 3 for sample B.
  • the boron concentration in the interlayer insulating film and the boron concentration in the gate electrode 7 were measured by secondary ion mass spectrometry (SIMS). Moreover, the resistance of the gate electrode 7 was measured after completion of the manufacturing process.
  • FIG. 24 is a diagram showing a comparison result between sample A, sample B, and the interlayer insulating film 8 shown in FIG.
  • the boron concentration (maximum value) in the film on the side in contact with the gate electrode 7 in each case, the total boron concentration (integral) in the formed interlayer insulating film with respect to the boron concentration in the gate electrode 7 before oxidation. Value) and the resistance ratio of the gate electrode 7 are shown.
  • the resistance ratio of the gate electrode 7 is set to 1 when the interlayer insulating film 8 is formed. More specifically, the boron concentration (maximum value) in the film in contact with the gate electrode 7 is more specifically the boron concentration (maximum value) in the region of about 160 nm or less from the surface in contact with the gate electrode 7. ).
  • the boron concentration in the interlayer insulating film of sample A is not significantly different from the boron concentration in the interlayer insulating film of sample B. Nevertheless, comparing the resistance ratio 1.64 of the gate electrode of sample A with the total boron concentration 30.1% in the interlayer insulating film of sample A, the rate of increase in the resistance of the gate electrode is larger. It has become. Similarly, when the resistance ratio 1.37 of the gate electrode of sample B is compared with the total boron concentration 27.9% in the interlayer insulating film of sample B, the rate of increase in the resistance of the gate electrode becomes larger. Yes. This is because boron also diffuses into the oxide film (interlayer insulating film 8) formed on the side wall of the gate electrode 7. In SIMS, only the diffusion to the upper interlayer insulating film is measured.
  • the boron concentration of the interlayer insulating film 8 on the side in contact with the gate electrode 7 is suppressed to 1 ⁇ 10 19 / cm 3 , and accordingly, the increase in resistance of the gate electrode 7 is suppressed. It was proved that.
  • the gate electrode is formed of p-type polycrystalline silicon.
  • a metal silicide having a lower resistance than the polycrystalline silicon film specifically, nickel silicide (NiSi 2 ) or titanium silicide (TiSi 2 ) may be formed on the p-type polycrystalline silicon film.
  • NiSi 2 nickel silicide
  • TiSi 2 titanium silicide
  • the side in contact with the gate electrode, specifically, the interlayer insulating film on the side in contact with the metal silicide is formed by a nitride film or a plasma CVD method. It is necessary to provide an oxide film. This is because boron diffuses into the metal silicide.
  • the semiconductor element is a vertical MOSFET.
  • a bipolar element in which both electrons and holes contribute to conduction for example, shown in FIG. 3 or FIG.
  • the range to which the above embodiment can be applied includes a semiconductor element as a bipolar element such as a MOSFET or an IGBT.
  • a mode is disclosed in which the resistance of the gate electrode is reduced by providing a metal silicide having a resistance lower than that of the polycrystalline silicon film on the p-type polycrystalline silicon film.
  • FIG. 25 to FIG. 28 are cross-sectional views for each process showing the method for manufacturing the silicon carbide semiconductor device according to the present embodiment.
  • FIG. 29 is a cross-sectional view schematically showing the structure of the silicon carbide semiconductor device according to this embodiment.
  • the same components as those described in the above embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • an amorphous silicon film 71b containing no impurities is formed on the gate insulating film 6a and the silicon oxide film 14.
  • the amorphous silicon film 71b is formed by, for example, a CVD method.
  • the deposition temperature of the amorphous silicon film 71b is 500 ° C., for example, and the film thickness of the amorphous silicon film 71b is 50 nm, for example.
  • an amorphous silicon film 72b containing boron is deposited on the amorphous silicon film 71b containing no impurities.
  • the deposition temperature of the amorphous silicon film 72b containing boron is, eg, 500 ° C.
  • the thickness of the amorphous silicon film 72b containing boron is, eg, 200 nm.
  • the structure illustrated in FIG. 25 is formed through the above steps.
  • the structure illustrated in FIG. 25 is different from the fifth embodiment in that the thickness of the amorphous silicon film 71b not containing impurities and the thickness of the amorphous silicon film 72b containing boron are reduced. This is because the amorphous silicon film 71b and the amorphous silicon film 72b do not completely fill the trench 19.
  • the amorphous silicon film 71b not containing impurities and the amorphous silicon film 72b containing boron are crystallized by heat treatment.
  • the amorphous silicon film 71b and the amorphous silicon film 72b become a polycrystalline silicon film 73b containing boron having a crystal grain size of, for example, 200 nm.
  • boron in the amorphous silicon film 72b containing boron diffuses into the amorphous silicon film 71b not containing impurities, and a polycrystalline silicon film 73b having a uniform boron concentration in the film is formed. Is done.
  • FIG. 26 is a diagram illustrating a cross-sectional structure of the silicon carbide semiconductor device in which the polycrystalline silicon film 73b is formed.
  • the concentration of boron in the polycrystalline silicon film 73b is, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • the boron concentration is set lower than 2 ⁇ 10 20 cm ⁇ 3 , which is the boron concentration of the other embodiments.
  • the total thickness of the amorphous silicon film 71a containing no impurity and the amorphous silicon film 72a containing boron, that is, the thickness of the polycrystalline silicon film 73b is the same as that of the trench 19. Is set not to be embedded. Specifically, a value that is twice the thickness of the polycrystalline silicon film 73b is selected to be equal to or less than the width of the trench 19, that is, the length indicated by D in FIG.
  • a metal silicide film 74 is deposited on the polycrystalline silicon film 73b.
  • the metal silicide film 74 is made of, for example, tungsten silicide (WSi).
  • the metal silicide film 74 is formed so as to completely fill the trench 19.
  • the metal silicide film 74 is formed by, for example, a CVD method.
  • the metal silicide film 74 is deposited using tungsten hexafluoride (WF 6 ) and silane (SiH 4 ) gas.
  • the deposition temperature of the metal silicide film 74 is selected from, for example, 400 ° C. or more and 700 ° C. or less.
  • FIG. 29 is a diagram illustrating a structure of a trench gate structure vertical MOSFET after the manufacturing process is completed.
  • the silicon nitride film 81 which is an interlayer insulating film on the side in contact with the gate electrode, specifically, the side in contact with the metal silicide film 74 is used. Needs to be a nitride film or an oxide film formed by a plasma CVD method. This is because boron also diffuses into the metal silicide film 74.
  • the gate electrode in the trench 19 is constituted by the polycrystalline silicon film 73b containing boron and the metal silicide film 74. Since the metal silicide film 74 having a lower resistance than the polycrystalline silicon film 73b containing boron is present in the trench 19, the gate electrode has a lower resistance than in the fifth embodiment. Therefore, high-speed switching operation becomes possible.
  • the p-type impurity concentration in the channel portion facing the gate insulating film 6a, that is, the p-type well region 4 is, for example, 1 ⁇ 10 17 cm ⁇ 3 or more and 5 ⁇ 10 17 cm ⁇ 3 or less.
  • the concentration of boron in the polycrystalline silicon film 73b is as low as 1 ⁇ 10 18 cm ⁇ 3 , for example, and is close to the p-type impurity concentration in the p-type well region 4.
  • the Fermi level of the polycrystalline silicon film 73b is located closer to the center of the band gap than when the boron concentration is high. Since the p-type impurity concentration of the p-type well region 4 is also low, the Fermi level of the p-type well region 4 is also located on the center side of the band gap.
  • both the Fermi level of the polycrystalline silicon film 73b and the Fermi level of the p-type well region 4 are located on the center side of the band gap. Therefore, the bending of the conduction band of the p-type well region 4 and the valence band of the p-type well region 4 are reduced. For this reason, the Vth of the vertical MOSFET can be made higher than in the first to seventh embodiments.
  • the boron concentration of the polycrystalline silicon film 73b is lowered because the metal silicide film 74 having a low resistance value exists in the gate electrode, that is, the polycrystalline silicon film 73b and the metal silicide film 74.
  • the resistance of the gate electrode does not increase as much as the decrease in concentration. For example, even if the boron concentration becomes 1/10, the increase in resistance of the gate electrode is 5% or less.
  • the boron concentration is, for example, 1 ⁇ 10 17 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less. Selected from a range.
  • the boron concentration of the gate electrode is lower than 1 ⁇ 10 17 cm ⁇ 3 , polycrystalline silicon cannot be used because it has an extremely high resistance value. This occurs when the amount of holes generated from boron is equal to the amount of all traps at the grain boundaries present in the polycrystalline silicon. At this time, the barrier height (barrier height) of electrons (holes) at the crystal grain boundary is maximized.
  • This phenomenon depends on the density of the grain boundaries of polycrystalline silicon or the trap density of polycrystalline silicon, but in any case, this phenomenon occurs when the boron concentration is around 1 ⁇ 10 15 cm ⁇ 3. . For this reason, the boron concentration of polycrystalline silicon needs to be 1 ⁇ 10 17 cm ⁇ 3 or more.
  • the boron concentration of the gate electrode can be included up to 5 ⁇ 10 20 cm ⁇ 3 . As described above, the boron concentration of the gate electrode needs to be set to 1 ⁇ 10 19 cm ⁇ 3 or lower in order to raise the Vth of the vertical MOSFET over Vth in other embodiments.
  • the boron concentration when the polycrystalline silicon film 73b containing boron in the gate electrode and the metal silicide film 74 are used is in the range of 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less. It is desirable that
  • the metal silicide film 74 is formed by the CVD method. Therefore, the metal silicide film 74 can be formed in the trench 19 by adding only one process. Therefore, a low-cost and low-resistance gate electrode can be obtained.
  • FIG. 30 and FIG. 31 are cross-sectional views for each process showing the method for manufacturing the silicon carbide semiconductor device according to the present embodiment.
  • FIG. 32 is a cross-sectional view schematically showing the structure of the silicon carbide semiconductor device according to this embodiment.
  • the same components as those described in the above embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • a polycrystalline silicon film 7b containing boron is formed in a structure corresponding to the structure disclosed in FIG.
  • the concentration of boron in the polycrystalline silicon film 7b is, for example, 1 ⁇ 10 18 / cm 3 .
  • a metal film 75 is deposited on the entire surface by sputtering.
  • a metal that can easily form a silicide film such as titanium (Ti), cobalt (Co), tungsten (W), or nickel (Ni), can be used.
  • Ti titanium
  • Co cobalt
  • W tungsten
  • Ni nickel
  • titanium is used.
  • a metal silicide film 76 is formed in the trench 19 and on the upper surface of the peripheral region 21 by the same process as that for forming the nickel silicide film in the fourth embodiment.
  • a metal film 75 made of titanium (Ti) is formed on the entire surface by sputtering.
  • the film thickness of the metal film 75 made of Ti is, for example, 100 nm.
  • the metal film 75 is annealed.
  • a TiSi 2 film is formed on the polycrystalline silicon film 7b containing boron, which exists on the upper portion of the trench 19 and on the upper surface of the peripheral region 21.
  • the annealing treatment is performed at a temperature of 300 ° C. or higher and about 800 ° C. by, for example, RTA method. In this embodiment, the temperature is 600 ° C.
  • Ti in the metal film 75 reacts with silicon in the polycrystalline silicon film 7b containing boron in contact therewith, and a metal silicide film 76, which is a TiSi 2 film, is formed.
  • a metal silicide film 76 which is a TiSi 2 film.
  • FIG. 31 is a diagram illustrating the structure after removing the unreacted Ti film.
  • FIG. 32 is a diagram illustrating the structure of the trench gate structure vertical MOSFET after the manufacturing process is completed.
  • the gate electrode in the trench 19 includes the polycrystalline silicon film 7b containing boron and the metal silicide film 76. For this reason, the gate electrode has a lower resistance than in the fifth embodiment, and a high-speed switching operation is possible.
  • the Vth of the vertical MOSFET can be made higher than in the first to seventh embodiments.
  • the metal silicide film 76 is formed by sputtering, RTA, and cleaning. Therefore, the metal silicide film 76 can be formed in the trench 19 by adding only three steps. Therefore, a low-cost and low-resistance gate electrode can be obtained.
  • ⁇ Modification 2 of Ninth Embodiment> ⁇ Planar gate structure vertical MOSFET made of polycrystalline silicon and metal silicide>
  • a trench gate structure vertical MOSFET including a polycrystalline silicon film 7b and a metal silicide 76 is disclosed.
  • the gate electrode made of polycrystalline silicon and metal silicide can also be used for a planar gate structure vertical MOSFET.
  • a metal silicide is deposited on the gate electrode 7 which is a polycrystalline silicon film after the process illustrated in FIG. 7, a planar gate structure vertical MOSFET including the polycrystalline silicon and the metal silicide is obtained. Can be produced.
  • ⁇ Modification 3 of Ninth Embodiment> ⁇ Vertical MOSFET made of polycrystalline silicon and metal>
  • metal silicide is used for the gate electrode.
  • the material that can be used for the gate electrode is not limited to metal silicide.
  • a material other than metal silicide having a lower resistance than polycrystalline silicon can be used for the gate electrode.
  • refractory metal W molybdenum (Mo), Ti, tantalum (Ta), or the like can be used.
  • a refractory metal having a lower resistance than metal silicide is used for the gate electrode. Therefore, since the resistance of the gate electrode is reduced, a vertical MOSFET that can be switched at a higher speed than the ninth embodiment can be obtained.
  • the silicon carbide semiconductor device includes the first conductivity type drift layer 2, the second conductivity type well region 4, the first conductivity type source region 3, the gate insulating film 6, A gate electrode 7 of a second conductivity type, an interlayer insulating film 8, an external output source electrode 10 as a source electrode, and a drain electrode 9 are provided.
  • the drift layer 2 is formed on the upper surface of the silicon carbide semiconductor substrate 1.
  • the well region 4 is partially formed on the surface layer of the drift layer 2.
  • the source region 3 is partially formed on the surface layer of the well region 4.
  • the gate insulating film 6 is formed in contact with the well region 4 sandwiched between the source region 3 and the drift layer 2.
  • the gate electrode 7 is formed in contact with the gate insulating film 6.
  • the interlayer insulating film 8 is formed so as to cover the gate electrode 7.
  • External output source electrode 10 is electrically connected to source region 3.
  • Drain electrode 9 is formed on the lower surface of silicon carbide semiconductor substrate 1.
  • the interlayer insulating film 8 has an impurity concentration of the second conductivity type of 1 ⁇ at least in the vicinity of the surface in contact with the gate electrode 7, more specifically in a region of about 160 nm or less from the surface in contact with the gate electrode 7. Lower than 10 19 / cm 3 .
  • the gate insulating film 6 can be replaced with the gate insulating film 6a. Accordingly, the gate electrode 7 is replaced with the gate electrode 7a. In the following description, they can be similarly replaced within a consistent range.
  • the gate insulating film 6 is formed on the well region 4 sandwiched between the source region 3 and the drift layer 2, and the gate electrode 7 is formed on the gate insulating film 6. .
  • the silicon carbide semiconductor device includes the trench 19 formed deeper than the well region 4 from the surface of the drift layer 2.
  • the gate insulating film 6 a is formed in the trench 19 so as to cover the side wall of the well region 4 sandwiched between the source region 3 and the drift layer 2.
  • the gate electrode 7a is formed in the trench 19 so as to cover the gate insulating film 6a.
  • boron which is an impurity of the second conductivity type, is suppressed from diffusing into the interlayer insulating film 8, so that a decrease in the impurity concentration of the gate electrode 7a is suppressed. can do. Therefore, it is possible to suppress an increase in resistance in the gate electrode 7a.
  • Vth since the gate electrode 7a is of the second conductivity type, Vth can be kept high. Further, since the trench gate structure is adopted, the on-resistance can be reduced as compared with the planar gate structure.
  • the interlayer insulating film which is a silicon oxide film, is formed at a temperature of 400 ° C. or lower.
  • the film in contact with the gate electrode 7 is a silicon oxide film. Since the formation temperature of the silicon oxide film is 400 ° C. or lower, the second conductivity type impurities in the gate electrode 7 are Diffusion in the silicon oxide film is suppressed.
  • the interlayer insulating film is formed of a single film, the opening of the source contact hole 12 and the opening of the gate contact hole 13 can be made with the same etching gas. Therefore, unlike the case where the silicon nitride film 81 and the oxide film 82 are used, the etching can be performed in one process, so that the manufacturing cost can be suppressed.
  • the interlayer insulating film is the silicon nitride film 81.
  • the interlayer insulating film is the silicon nitride film 81, it is possible to suppress the diffusion of the second conductivity type impurity into the interlayer insulating film. Therefore, a decrease in the impurity concentration of the gate electrode 7 can be suppressed, and an increase in resistance in the gate electrode 7 can be suppressed.
  • the interlayer insulating film 8 has a laminated structure.
  • the interlayer insulating film 8 includes a silicon nitride film 81 formed in contact with the gate electrode 7 and an oxide film 82 formed so as to cover the silicon nitride film 81.
  • a sufficiently thick interlayer insulating film 8 can be formed by the oxide film 82 while suppressing diffusion of impurities of the second conductivity type into the interlayer insulating film 8 by the silicon nitride film 81. .
  • the gate insulating film 6 is a silicon oxide film and contains nitrogen inside.
  • the gate insulating film 6 is a silicon oxide film containing nitrogen, diffusion of impurities of the second conductivity type into the gate insulating film 6 is suppressed. For this reason, hysteresis can be suppressed.
  • a vertical MOSFET formed of a silicon carbide semiconductor has a problem that electrical characteristics are deteriorated only by boron, which is an impurity of the second conductivity type, mixed in the gate insulating film.
  • a gate insulating film is formed by oxidizing silicon carbide into silicon oxide.
  • This gate insulating film contains C, which is a constituent element of silicon carbide, as an impurity, and deteriorates the characteristics of the gate insulating film.
  • the drain current is measured with the gate voltage applied to the vertical MOSFET, the gate voltage is applied depending on the direction in which the gate voltage is applied, that is, when the gate voltage is swept from the negative voltage to the positive voltage.
  • a phenomenon in which the drain current is different (so-called hysteresis) occurs when the gate voltage is swept from the voltage to the negative voltage. This is because boron is captured by a defect caused by the impurity C in silicon oxide which is a gate insulating film, and a level is formed. Hysteresis occurs when holes are charged and discharged at this level.
  • the gate electrode 7 has a crystal grain size of 200 nm or more.
  • the gate electrode 7 since the size of the crystal grains constituting the gate electrode 7 is 200 nm or more, the gate electrode is made more than a case where the gate electrode 7 is formed of polycrystalline silicon made of crystal grains of about 50 nm, for example. 7 has fewer grain boundaries. For this reason, the diffusion of boron into the gate insulating film 6 due to the heat treatment in the manufacturing process after the formation of the gate electrode 7 is suppressed. As a result, hysteresis can be further suppressed.
  • the first conductivity type drift layer 2 is formed on the upper surface of the silicon carbide semiconductor substrate 1.
  • the second conductivity type well region 4 is partially formed in the surface layer of the drift layer 2.
  • the source region 3 of the first conductivity type is partially formed on the surface layer of the well region 4.
  • a gate insulating film 6 in contact with the well region 4 sandwiched between the source region 3 and the drift layer 2 is formed.
  • a second conductivity type gate electrode 7 in contact with the gate insulating film 6 is formed.
  • an interlayer insulating film 8 that covers the gate electrode 7 is formed.
  • an external output source electrode 10 as a source electrode electrically connected to the source region 3 is formed.
  • drain electrode 9 is formed on the lower surface of silicon carbide semiconductor substrate 1.
  • the interlayer insulating film 8 is formed by a CVD method using a gas not containing oxygen.
  • the gate insulating film 6 can be replaced with the gate insulating film 6a. Accordingly, the gate electrode 7 is replaced with the gate electrode 7a. In the following description, they can be similarly replaced within a consistent range.
  • the interlayer insulating film 8 is formed using a gas that does not contain oxygen, diffusion of boron, which is a second conductivity type impurity, into the interlayer insulating film 8 is suppressed. A decrease in the impurity concentration of the gate electrode 7 can be suppressed. Therefore, it is possible to suppress an increase in resistance in the gate electrode 7.
  • the gate electrode 7 is of the second conductivity type, Vth can be kept high.
  • a p-type gate electrode is used for a P-type MOSFET, and introduction of a p-type impurity into the p-type gate electrode is usually performed by ion implantation of boron difluoride (BF 2 ). Done.
  • This ion implantation of BF 2 also serves as introduction of p-type impurities into the source electrode and drain electrode of the P-type MOSFET.
  • p-type impurities are simultaneously introduced into the p-type gate electrode and the source and drain electrodes of the P-type MOSFET by one BF 2 ion implantation.
  • n-type impurities are usually introduced into the source electrode, so that one ion implantation is performed between the gate electrode and the source electrode. Impurities cannot be introduced. That is, when p-type impurities are introduced into the gate electrode of a power vertical MOSFET or IGBT by ion implantation, there is a problem that the number of processes increases.
  • the gate electrode 7 is formed by the CVD method. That is, boron which is a p-type impurity is introduced by a CVD method. Accordingly, the number of steps does not increase because the formation can be performed in one step.
  • the gate insulating film 6 is formed on the well region 4 sandwiched between the source region 3 and the drift layer 2. Then, the gate electrode 7 is formed on the gate insulating film 6.
  • the trench 19 is formed deeper than the well region 4 from the surface of the drift layer 2. Then, the gate insulating film 6 a is formed in the trench 19 so as to cover the side wall of the well region 4 sandwiched between the source region 3 and the drift layer 2. Then, the gate electrode 7 a is formed in the trench 19 so as to cover the gate insulating film 6 a.
  • boron which is an impurity of the second conductivity type, is suppressed from diffusing into the interlayer insulating film 8, so that a decrease in the impurity concentration of the gate electrode 7a is suppressed. can do. Therefore, it is possible to suppress an increase in resistance in the gate electrode 7a.
  • Vth since the gate electrode 7a is of the second conductivity type, Vth can be kept high. Further, since the trench gate structure is adopted, the on-resistance can be reduced as compared with the planar gate structure.
  • the trench gate structure MOSFET can be manufactured at a lower cost than when the trench type gate electrode is formed by the ion implantation method.
  • the interlayer insulating film which is a silicon oxide film, is formed at a temperature of 400 ° C. or lower.
  • the film in contact with the gate electrode 7 is a silicon oxide film. Since the formation temperature of the silicon oxide film is 400 ° C. or lower, the second conductivity type impurities in the gate electrode 7 are Diffusion in the silicon oxide film is suppressed.
  • the interlayer insulating film is formed of a single film, the opening of the source contact hole 12 and the opening of the gate contact hole 13 can be made with the same etching gas. Therefore, unlike the case where the silicon nitride film 81 and the oxide film 82 are used, the etching can be performed in one process, so that the manufacturing cost can be suppressed.
  • the amorphous silicon film 71 as the first amorphous silicon film containing no impurities is formed by the CVD method, and the second conductivity type impurity covering the amorphous silicon film 71 is formed.
  • a gate electrode that is a polycrystalline silicon film is formed by forming an amorphous silicon film 72 as a second amorphous silicon film that includes hydrogen, and further heat-treating the amorphous silicon film 71 and the amorphous silicon film 72 7 is formed.
  • the amorphous silicon film 71 can be replaced with an amorphous silicon film 71a. Accordingly, the amorphous silicon film 72 is replaced with the amorphous silicon film 72a, and the gate electrode 7 is replaced with the gate electrode 7a. In the following description, they can be similarly replaced within a consistent range.
  • boron which is a second conductivity type impurity, diffuses into the gate insulating film 6 by the heat treatment after the formation of the gate electrode 7. Can be reduced.
  • the gate electrode 7 can be manufactured at low cost.
  • the gate electrode includes the polycrystalline silicon film 73b corresponding to the polycrystalline semiconductor and the metal silicide film 74 corresponding to the conductive film. According to such a configuration, since the gate electrode is formed including the polycrystalline semiconductor film and the conductive film, the resistance of the gate electrode is smaller than that in the case where the gate electrode is composed only of the polycrystalline semiconductor. For this reason, high-speed switching of MOSFET becomes possible.
  • the gate electrode can be formed only by adding one process. For this reason, a MOSFET capable of high-speed switching operation can be manufactured at low cost.
  • each component is a conceptual unit, and one component consists of a plurality of structures, one component corresponds to a part of the structure, and a plurality of components. And the case where the component is provided in one structure.
  • Each component includes a structure having another structure or shape as long as the same function is exhibited.
  • the material when a material name or the like is described without being particularly specified, the material includes other additives, for example, an alloy or the like unless a contradiction arises. .
  • the above technique is suitable for application to a power converter such as an inverter.

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Abstract

オン抵抗を抑えつつ、Ｖｔｈを高く維持することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。炭化珪素半導体装置は、第１導電型のドリフト層２と、第２導電型のウェル領域４と、第１導電型のソース領域３と、ウェル領域に接触して形成されたゲート絶縁膜６と、ゲート絶縁膜に接触して形成された第２導電型のゲート電極７と、ゲート電極を覆って形成された層間絶縁膜８と、ソース領域と接続されたソース電極と、炭化珪素半導体基板の下面に形成されたドレイン電極９とを備え、層間絶縁膜は、少なくともゲート電極に接触する面の近傍において、第２導電型の不純物濃度が１×１０１９／ｃｍ３よりも低い。

Description

炭化珪素半導体装置およびその製造方法
　本技術は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関するものである。
　パワーエレクトロニクス機器では、電気モータなどの負荷を駆動するための電力供給の、その実行と停止とを切り替える手段として、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ、すなわちＩＧＢＴ）またはｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）などのスイッチング素子が使用される。
　半導体素子は、通電時に電子または正孔のみが伝導に作用するユニポーラ素子と、電子と正孔との両者が伝導に作用するバイポーラ素子とに大別される。
　ユニポーラ素子には、ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ　ｂａｒｒｉｅｒ　ｄｉｏｄｅ、すなわちＳＢＤ）またはＭＯＳＦＥＴなどが属する。
　バイポーラ素子には、ｐｎダイオード、バイポーラ接合トランジスタ（ｂｉｐｏｌａ　ｊｕｎｃｔｉｏｎ　ｔｒａｎｓｉｓｔｏｒ、すなわちＢＪＴ）、サイリスタ、ｇａｔｅ　ｔｕｒｎ　ｏｆｆ（ＧＴＯ）サイリスタまたはＩＧＢＴなどが属する。
　炭化珪素（ＳｉＣ）半導体で形成された半導体装置は、シリコン（Ｓｉ）半導体で形成された半導体装置と比較して、高電圧動作、大電流動作および高温動作に優れている。したがって、炭化珪素半導体で形成された半導体装置は、次世代の電力用半導体装置として期待される。
　電力用半導体装置として使用される炭化珪素ＭＯＳＦＥＴの中で、特に重要な応用として、縦型ＭＯＳＦＥＴがある。縦型ＭＯＳＦＥＴには、ゲート構造の違いによって、プレーナ型またはトレンチ型などの種類が存在する。
　ゲート構造がプレーナ型である電力用縦型ＭＯＳＦＥＴは、炭化珪素層の表面にゲート絶縁膜およびゲート電極が形成される。ゲート電極に電圧が印加されることにより、炭化珪素層の表面に形成されたｐ型の炭化珪素層（Ｐウェル層）を反転させ、炭化珪素層の表面に形成された高濃度のｎ型のソース電極と、Ｐウェル層の下層側に位置するｎ型の炭化珪素からなるＮドリフト層とが接続される。ｎ型のソース電極は、ソース配線に接続される。ゲート電極の下部におけるＰウェル層がチャネルとなる。また、Ｐウェル層もＰウェル層中に設けられた高濃度のｐ型のウェルコンタクトを介してソース配線と接続される。炭化珪素基板の裏面側には、高濃度のｎ型の炭化珪素層（ドレイン電極）が形成されている。
　ＩＧＢＴは、上記の縦型ＭＯＳＦＥＴの裏面側のｎ型ドレイン電極を、ｐ型のコレクタ電極に変えた構造の素子である。縦型ＭＯＳＦＥＴにバイポーラトランジスタが接続されて、ＭＯＳＦＥＴのＯＮ電流をバイポーラトランジスタで増幅する構造となっている。このため、縦型ＭＯＳＦＥＴよりも多くの電流を流すことができる。
　ゲート構造がトレンチ型である電力用縦型ＭＯＳＦＥＴでは、炭化珪素基板内にトレンチと呼ばれる溝が形成され、このトレンチ内にゲート絶縁膜とゲート電極とが埋め込まれている。この電力用縦型ＭＯＳＦＥＴでは、ゲート電極に電圧が印加されることにより、トレンチ内のゲート絶縁膜の側壁に接触して配置されたＰウェル層（チャネル）が反転し、炭化珪素層の表面に形成されたソース電極と、Ｐウェル層の下層側に位置するｎ型の炭化珪素からなるＮドリフト層とが接続される。
　大電力動作を実現するために、電力用縦型ＭＯＳＦＥＴは、多数のＭＯＳＦＥＴの単位セル（ユニットセル）を並列に接続した素子構造とすることが考えられる。大電力動作が可能である半導体装置を実現するためには、オン抵抗を十分に低減することが必要である。
　さらに、この電力用縦型ＭＯＳＦＥＴを、モータなどの負荷を駆動制御する電力変換器として使用する場合には、電力用縦型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を５Ｖ程度と比較的大きな値に設定する必要がある。
　電力変換器として使用すると、流れる電流により発熱し、電力用縦型ＭＯＳＦＥＴの温度が上昇する。一般的に、ＭＯＳＦＥＴは温度が上昇するとＶｔｈは低下する。電力変換器は、電力用縦型ＭＯＳＦＥＴと、電力用縦型ＭＯＳＦＥＴのゲート電極に制御信号を印加するゲート駆動回路とからなる。このゲート駆動回路に何らかの問題が生じてゲート駆動回路が制御信号を出さなくなった場合、すなわち、ゲート駆動回路の出力が０Ｖになった場合には問題が生じる。それは、温度上昇により電力用縦型ＭＯＳＦＥＴのＶｔｈが０Ｖ以下（負電圧）に低下している場合、電力用縦型ＭＯＳＦＥＴがノーマリーオンの状態になることである。この状態では電流が連続的に流れることにより、さらなる温度上昇を招き、最終的に素子が破壊される。したがって、電力用縦型ＭＯＳＦＥＴのＶｔｈは、高温であっても０Ｖより大きくなければならない。
　通常、チャネル部におけるＰウェル層のｐ型の不純物濃度を上げれば、Ｖｔｈは増大する。しかし、この方法では、ｐ型不純物の濃度が上昇するためチャネル抵抗が増大する。このため、電力用縦型ＭＯＳＦＥＴのオン抵抗が増大してしまうというトレードオフの関係がある。
　電力用縦型ＭＯＳＦＥＴのオン抵抗を増大させずにＶｔｈを高く設定する技術の１つとして、ｐ型ゲートがある。この技術は、通常はｎ型の不純物を含んだ多結晶シリコンの代わりに、ｐ型の不純物を含んだ多結晶シリコンをゲート電極とする技術である。
　電力用縦型ＭＯＳＦＥＴはＮ型のＭＯＳＦＥＴである。電力用縦型ＭＯＳＦＥＴのチャネルはｐ型であるため、ゲート電極がｐ型の場合、ゲート電極のフェルミレベルとチャネルのフェルミレベルとはほぼ同じ値となる。フェルミレベルが近いほどゲート絶縁膜とチャネルとの界面の伝導帯および価電子帯の曲がりが小さくなる。このため、チャネルを反転させるために大きなゲート電圧が必要になる。すなわち、Ｖｔｈが高くなる。
　ゲート電極のｐ型不純物には硼素（ボロン：Ｂ）が使用される。ところが、ボロンは拡散係数が大きいために、製造工程中の熱処理によってゲート電極からゲート絶縁膜中を拡散しチャネルに到達することが、半導体にシリコンを使用したＭＯＳＦＥＴで報告されている（たとえば、特許文献１、特許文献２および特許文献３を参照）。
　なお、シリコンを使用したＭＯＳＦＥＴでは、ｐ型ゲート電極は通常Ｐ型のＭＯＳＦＥＴに使用される。ｐ型のゲート電極はＰ型のＭＯＳＦＥＴのＶｔｈの絶対値を小さくするために用いられる（エンハンスメント型ＰＭＯＳＦＥＴのＶｔｈは負）。これは、上述したＮ型のＭＯＳＦＥＴの場合とは反対に、Ｐ型のＭＯＳＦＥＴのチャネルはｎ型であるため、ｐ型のゲート電極のフェルミレベルとチャネルのフェルミレベルとは大きく異なった値となるためである。フェルミレベルが異なっているほどゲート絶縁膜とチャネルとの界面の伝導帯および価電子帯の曲がりが大きくなる。このため、小さなゲート電圧でチャネルを反転させることができる、すなわち、Ｖｔｈの絶対値が小さくなる。
　特許文献１に開示される技術では、ボロンはイオン注入によってゲート電極中へ導入され、電気炉で行われる熱処理温度を８５０℃未満に制限して、ボロンのチャネルへの拡散を防止している。
　特許文献２に開示される技術でも、ボロンはイオン注入によってゲート電極中へ導入されている。ゲート電極上に設けられる絶縁膜（窒化シリコン膜）のシリコン－水素結合数（Ｓｉ－Ｈ濃度）を４．３×１０２０／ｃｍ３以下に制限することで、ボロンのチャネルへの拡散を防止している。絶縁膜中に含まれる水素はゲート絶縁膜中のボロンの拡散を増速するためである。
　特許文献３に開示される技術でも、ボロンはイオン注入によってゲート電極中へ導入されている。ゲート電極中に窒素（Ｎ）を導入することで、ボロンのチャネルへの拡散を防止している。窒素はボロンの拡散を抑制するために、ボロンのチャネルへの拡散が防止することができる。
　さらに、特許文献４では、炭化珪素半導体で形成されたＭＯＳＦＥＴを開示している。
特開２０００－０１２８５６号公報 特開２００２－１９８５２６号公報 特開２００３－０７８１３６号公報 特開２００９－２０６４１３号公報
　特許文献１、特許文献２および特許文献３に開示されるＭＯＳＦＥＴは、いずれもシリコンに形成されたものであり、また、その目的は、チャネル部にボロンが導入されないようにしてＶｔｈの変動を防止することであった。
　また、特許文献４では、炭化珪素半導体で形成されたＭＯＳＦＥＴを開示している。このＭＯＳＦＥＴは、ｎ型のゲート電極を備えているが、ゲート電極のパターニング後に酸化処理を行ってゲート電極の表面および側面を酸化している。特許文献４に開示される場合に限らず、ゲート電極の表面および側面に層間絶縁膜として酸化シリコン膜（ＳｉＯ２）を形成することが一般的である。
　ところが、ボロンが含まれた多結晶シリコン（ゲート電極）を酸化雰囲気中または酸素を含むガスに曝すと、ボロンは酸化雰囲気中または酸素を含むガスの酸素（Ｏ）と結合し、酸化シリコン膜（層間絶縁膜）中に拡散する。このため、多結晶シリコン（ゲート電極）中のボロン濃度が低下し、ゲート電極の抵抗が増大する。
　本技術は、上記のような問題を解決するためのものであり、オン抵抗を抑えつつ、Ｖｔｈを高く維持することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関するものである。
　本技術の一態様に関する炭化珪素半導体装置は、炭化珪素半導体基板の上面に形成された第１導電型のドリフト層と、前記ドリフト層の表層に部分的に形成された第２導電型のウェル領域と、前記ウェル領域の表層に部分的に形成された第１導電型のソース領域と、前記ソース領域と前記ドリフト層とに挟まれた前記ウェル領域に接触して形成されたゲート絶縁膜と、前記ゲート絶縁膜に接触して形成された第２導電型のゲート電極と、前記ゲート電極を覆って形成された層間絶縁膜と、前記ソース領域と電気的に接続されたソース電極と、前記炭化珪素半導体基板の下面に形成されたドレイン電極とを備え、前記層間絶縁膜は、少なくとも前記ゲート電極に接触する面の近傍において、第２導電型の不純物濃度が１×１０１９／ｃｍ３よりも低い。
　本技術の一態様に関する炭化珪素半導体装置の製造方法は、炭化珪素半導体基板の上面に第１導電型のドリフト層を形成し、前記ドリフト層の表層に第２導電型のウェル領域を部分的に形成し、前記ウェル領域の表層に第１導電型のソース領域を部分的に形成し、前記ソース領域と前記ドリフト層とに挟まれた前記ウェル領域に接触するゲート絶縁膜を形成し、前記ゲート絶縁膜に接触する第２導電型のゲート電極を形成し、前記ゲート電極を覆う層間絶縁膜を形成し、前記ソース領域と電気的に接続されるソース電極を形成し、前記炭化珪素半導体基板の下面にドレイン電極を形成し、前記層間絶縁膜を、酸素を含まないガスを用いたＣＶＤ法によって形成する。
　本技術の一態様に関する炭化珪素半導体装置は、炭化珪素半導体基板の上面に形成された第１導電型のドリフト層と、前記ドリフト層の表層に部分的に形成された第２導電型のウェル領域と、前記ウェル領域の表層に部分的に形成された第１導電型のソース領域と、前記ソース領域と前記ドリフト層とに挟まれた前記ウェル領域に接触して形成されたゲート絶縁膜と、前記ゲート絶縁膜に接触して形成された第２導電型のゲート電極と、前記ゲート電極を覆って形成された層間絶縁膜と、前記ソース領域と電気的に接続されたソース電極と、前記炭化珪素半導体基板の下面に形成されたドレイン電極とを備え、前記層間絶縁膜は、少なくとも前記ゲート電極に接触する面の近傍において、第２導電型の不純物濃度が１×１０１９／ｃｍ３よりも低い。
　このような構成によれば、層間絶縁膜に第２導電型の不純物が拡散することが抑制されるため、ゲート電極の不純物濃度の低下を抑制することができる。よって、ゲート電極における抵抗が高まることを抑制することができる。また、ゲート電極は第２導電型であるため、Ｖｔｈを高く維持することができる。
　本技術の一態様に関する炭化珪素半導体装置の製造方法は、炭化珪素半導体基板の上面に第１導電型のドリフト層を形成し、前記ドリフト層の表層に第２導電型のウェル領域を部分的に形成し、前記ウェル領域の表層に第１導電型のソース領域を部分的に形成し、前記ソース領域と前記ドリフト層とに挟まれた前記ウェル領域に接触するゲート絶縁膜を形成し、前記ゲート絶縁膜に接触する第２導電型のゲート電極を形成し、前記ゲート電極を覆う層間絶縁膜を形成し、前記ソース領域と電気的に接続されるソース電極を形成し、前記炭化珪素半導体基板の下面にドレイン電極を形成し、前記層間絶縁膜を、酸素を含まないガスを用いたＣＶＤ法によって形成する。
　このような構成によれば、酸素を含まないガスを用いて層間絶縁膜を形成することにより、層間絶縁膜に第２導電型の不純物が拡散することが抑制されるため、ゲート電極の不純物濃度の低下を抑制することができる。よって、ゲート電極における抵抗が高まることを抑制することができる。また、ゲート電極は第２導電型であるため、Ｖｔｈを高く維持することができる。
　本技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、より明白となる。
実施形態に関する炭化珪素半導体装置の上面構成を模式的に示す平面図である。 図１のＡ－Ａ’近傍の平面図である。 図２のＢ－Ｂ’線上の断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の構造を模式的に示す断面図である。 サンプルＡと、サンプルＢと、図１０に示される層間絶縁膜８との比較結果を示す図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態に関する炭化珪素半導体装置の構造を模式的に示す断面図である。 実施形態の変形例に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態の変形例に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施形態の変形例に関する炭化珪素半導体装置の構造を模式的に示す断面図である。
　＜はじめに＞
　「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に対して用いられていた用語であった。しかし、特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と記載する場合がある）においては、近年の集積化および製造プロセスの改善などの観点からゲート絶縁膜およびゲート電極の材料の改善がなされている。
　たとえば、ＭＯＳトランジスタにおいては、主としてソースおよびドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また、電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
　したがって「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて用いられる用語ではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有するものとする。
　以下、添付される図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
　また、以下に示される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施形態の内容を理解することを容易にするために便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
　以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
　以下、本実施形態に関する炭化珪素半導体装置および炭化珪素半導体装置の製造方法について説明する。
　＜第１実施形態＞
　＜プレーナゲート構造縦型ＭＯＳＦＥＴ＞
　図１は、本実施形態に関する炭化珪素半導体装置、具体的には、セル構造からなるＭＯＳ構造を備えたスイッチング素子を有する、炭化珪素ＭＯＳＦＥＴの上面構成を模式的に示す平面図である。
　炭化珪素半導体装置４０の４つの側面のうち、１つの側面の上端中央部には、外部の制御回路（ここでは図示せず）からゲート電圧が印加される外部出力ゲート電極１５が形成される。また、ＭＯＳＦＥＴの最小単位構造であるユニットセルが複数個並列配置されたセル配列領域２０に、ユニットセルのソース電極を並列接続した外部出力ソース電極１０が形成される。
　そして、外部出力ソース電極１０の周囲に、ゲート配線１５ａが形成される。ゲート配線１５ａは、外部出力ゲート電極１５と接続される。
　各ユニットセルのゲート電極（ここでは図示せず）には、外部出力ゲート電極１５に印加されるゲート電圧が、ゲート配線１５ａを通じて供給される。炭化珪素半導体装置４０の一辺の長さは、３ｍｍ程度以上１０ｍｍ程度以下に設定される。
　なお、通常の製品では、温度センサー用の電極および電流センサー用の電極が半導体素子に形成される場合が多いが、それらの電極の形成の有無は、後述する本実施形態に関する素子の効果に何らの影響を及ぼすものではない。加えて、外部出力ゲート電極１５の位置、個数、ゲート配線１５ａの形状、外部出力ソース電極１０の形状またはそれらの個数なども、ＭＯＳＦＥＴによって多種多様のケースが有り得るが、それらも、上記の電流センサー用電極などと同様に、後述する炭化珪素半導体装置の効果に何らの影響を及ぼすものではない。
　図２は、本実施形態に関する炭化珪素ＭＯＳＦＥＴの、炭化珪素内部の最表面近傍を模式的に示す平面図である。また、図２は、図１のＡ－Ａ’線近傍の平面図である。
　図２に示されるように、炭化珪素ＭＯＳＦＥＴは、ＭＯＳＦＥＴの最小単位構造であるユニットセルが複数個並列配置されたセル配列領域２０と、周辺領域２１、すなわち外部出力ゲート電極領域から構成されている。ここで、セル配列領域２０とは、複数のトランジスタセル（縦型ＭＯＳＦＥＴのユニットセル）がマトリクス状に配列されている領域である。これに対して、周辺領域２１とは、トランジスタセルが形成されない領域である。
　ここで、図２では、セル配列領域２０において、トランジスタセルが図面の上下左右に３×３だけ配列されている。しかしながら、当該配列に限定されるわけでなく、実際には、より多くのトランジスタセルが配列される。
　図３は、図２のＢ－Ｂ’線上の断面図である。図２および図３に例示されるように、本実施形態に関する炭化珪素半導体装置（ＭＯＳＦＥＴ）は、炭化珪素（ＳｉＣ）半導体基板１と、ドリフト層２と、ソース領域３と、ウェル領域４と、ウェルコンタクト領域５（ｐ＋コンタクト領域）と、ゲート絶縁膜６と、ゲート電極７と、ウェル領域４に囲まれたｊｕｎｃｔｉｏｎ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）領域１６と、層間絶縁膜８と、ドレイン電極９と、外部出力ソース電極１０と、裏面接続ドレイン電極１１と、ソースコンタクトホール１２と、ゲートコンタクトホール１３と、酸化シリコン膜１４と、外部出力ゲート電極１５と、ＮｉＳｉ２膜１８とを備える。
　炭化珪素半導体基板１は、たとえば、高濃度のｎ型（以下、単にｎ＋と記す場合がある）の半導体基板である。炭化珪素半導体基板１は、炭化珪素からなり、シリコンよりバンドギャップの広いバンドギャップを有する半導体基板である。なお、本実施形態では、ｎ型が第１導電型である。
　炭化珪素半導体基板１の上面には、低濃度のｎ型（以下、単にｎ－と記す場合もある）の半導体層であるドリフト層２が形成される。ドリフト層２は、炭化珪素半導体基板１上に、たとえばエピタキシャル成長して形成される。
　セル配列領域２０に着目すると、ドリフト層２の表面における一部の領域には、ｐ型のウェル領域４が形成されている。また、ウェル領域４の表面には、ｎ＋型のソース領域３（電流出力領域）と、高濃度のｐ型（以下、単にｐ＋と記す場合がある）のｐ＋ウェルコンタクト領域５とが各々形成されている。ここで、本実施形態では、ｐ型が第２導電型である。
　ｐ型のウェル領域４は、ドリフト層２の表面内に選択的に形成されており、平面視においてソース領域３を囲んでいる。ウェル領域４の、ドリフト層２の表面からの深さは、ソース領域３の、ドリフト層２の表面からの深さよりも深く形成される。
　ｎ＋型のソース領域３は、ウェル領域４の表面内に選択的に形成されており、平面視においてｐ＋ウェルコンタクト領域５を囲んでいる。具体的には、平面視において、ソース領域３の中央部分に、ｐ＋ウェルコンタクト領域５が形成される。ｐ＋ウェルコンタクト領域５は、外部出力ソース電極１０とｐ型のウェル領域４との間の電気的な接続を確保するために設けられている。
　セル配列領域２０において、少なくとも、ソース領域３とドリフト層２とに挟まれたウェル領域４の上には、ゲート絶縁膜６が選択的に形成されている。図３においては、ソース領域３、ウェル領域４およびドリフト層２に亘って、ゲート絶縁膜６が形成されている。また、周辺領域２１において、ドリフト層２の上には、ゲート絶縁膜６よりも厚い酸化シリコン膜（ＳｉＯ２）１４が形成されている。また、ゲート絶縁膜６の上および酸化シリコン膜１４の上には、ボロンを含んだ多結晶シリコン膜からなるゲート電極７が形成されている。つまり、ゲート電極７は、図２に例示されるように、セル配列領域２０から周辺領域２１に亘って形成されている。
　本実施形態では、ゲート絶縁膜６は窒素（Ｎ）を含んだ酸化膜で形成されている。また、ゲート電極７は、結晶粒径が２００ｎｍ以上の多結晶シリコン膜で構成されている。ゲート電極７中のボロン濃度は、０．５×１０２０／ｃｍ３程度以上５×１０２０／ｃｍ３程度以下の範囲から選ばれる。
　なお、以下では、簡単のため、ソース領域３、ウェル領域４およびｐ＋ウェルコンタクト領域５からなる領域を炭化珪素領域３～５と記すこともある。同様に、ドリフト層２、ソース領域３、ウェル領域４およびｐ＋ウェルコンタクト領域５からなる領域を炭化珪素領域２～５と記すこともある。
　上記のゲート電極７を覆うように、層間絶縁膜８が形成されている。層間絶縁膜８は、ゲート電極７に接触する側に配置された窒化シリコン膜（ＳｉＮ）８１とその上に設けられた酸化膜８２とから構成されている。窒化シリコン膜８１の膜厚は、たとえば１００ｎｍ程度、酸化膜８２の膜厚は、たとえば９００ｎｍ程度である。
　セル配列領域２０において、炭化珪素領域３～５と外部出力ソース電極１０とのコンタクトを取るため、ソースコンタクトホール１２が開口されている。
　これに対して、周辺領域２１において、ゲート電極７と外部出力ゲート電極１５とのコンタクトを取るため、ゲートコンタクトホール１３が開口されている。
　セル配列領域２０において、ソースコンタクトホール１２を充填するように、層間絶縁膜８上には、たとえばアルミニウム（Ａｌ）からなる外部出力ソース電極１０が形成されている。ソースコンタクトホール１２内で、外部出力ソース電極１０とｎ＋型のソース領域３との間、および、外部出力ソース電極１０とｐ＋ウェルコンタクト領域５との間には、ニッケルシリサイド（ＮｉＳｉ２）からなるＮｉＳｉ２膜１８が形成されている。外部出力ソース電極１０は、ソースコンタクトホール１２内で、ｎ＋型のソース領域３とｐ＋ウェルコンタクト領域５とに電気的に接続されている。
　これに対して、周辺領域２１において、ゲートコンタクトホール１３を充填するように、層間絶縁膜８上には、たとえばアルミニウムからなる外部出力ゲート電極１５が形成されている。外部出力ゲート電極１５は、ゲートコンタクトホール１３内で、ゲート電極７に電気的に接続されている。
　炭化珪素半導体基板１の裏面上には、金属膜およびシリサイド膜からなる積層構造のドレイン電極９が形成されている。なお、図３では、簡略化のため単層構造のように図示されている。本実施形態では、ドレイン電極９の金属膜は、Ｎｉ膜であり、ドレイン電極９のシリサイド膜は、ＮｉＳｉ２膜である。ドレイン電極９の上（図３においては下側）には、たとえばＮｉとＡｕとの積層構造である裏面接続ドレイン電極１１が形成されている。なお、図３では、簡略化のため単層構造のように図示されている。
　外部出力ソース電極１０と裏面接続ドレイン電極１１との間に高電圧が印加されても、ゲート電極７に電圧が印加されてない場合には、ゲート電極７直下のウェル領域４にはチャネルが形成されない。つまり、当該電圧印加状況の場合には、ＭＯＳＦＥＴは電子が流れないオフ状態となる。これに対して、外部出力ソース電極１０と裏面接続ドレイン電極１１との間に高電圧が印加され、さらにゲート電極７に正電圧が印加されると、ウェル領域４の表面にチャネルが形成され、ソース領域３からチャネル領域（ウェル領域４）、ＪＦＥＴ領域１６、ドリフト層２、炭化珪素半導体基板１、さらにドレイン電極９の経路で電子が流れる。つまり、ゲート電圧が印加された状況では、ＭＯＳＦＥＴは電子が流れるオン状態となる。このように、ゲート電極７に印加されるゲート電圧により、電流のオン状態および電流のオフ状態を制御することができる。
　以上のように、本実施形態に関する炭化珪素半導体装置では、ゲート電極７にｐ型不純物であるボロンを導入しているため、通常のｎ型不純物である燐をドープしたｎ型ゲート電極を有する縦型ＭＯＳＦＥＴよりもＶｔｈが高くなる。Ｖｔｈを上げるためにウェル領域４のｐ型不純物濃度を高くはしていないので、オン抵抗が増大することがない。
　さらに、ゲート絶縁膜６は窒素を含んでいる。このため、ゲート電極７形成後の製造工程の熱処理（詳細は後述）によるボロンのゲート絶縁膜６中への拡散が、窒素により抑制される。よって、ゲート絶縁膜６中のボロンに起因する準位が減少するため、ヒステリシスが抑制される。
　さらに、本実施形態では、ゲート電極７に結晶粒径の大きな多結晶シリコン膜を使用している。通常の多結晶シリコン膜は、結晶粒径が５０ｎｍ程度の微細な結晶から構成されている。したがって、通常の多結晶シリコン中には多数の結晶粒界が含まれる。ボロンなどの不純物は、結晶中よりも結晶粒界の方が拡散しやすい。多数の結晶粒界が含まれる多結晶シリコンでは、より多くのボロンがゲート絶縁膜６とゲート電極７との界面に達し、ゲート絶縁膜６中に拡散することになる。
　本実施形態では、結晶粒径が２００ｎｍ程度である大きな結晶からなる多結晶シリコン膜によってゲート電極７が構成されているので、通常の多結晶シリコンによって形成されている場合よりも、ゲート電極７中に含まれる結晶粒界は少なくなっている。このため、ゲート電極７形成後の製造工程の熱処理によるボロンのゲート絶縁膜６中への拡散が抑制される。その結果、ヒステリシスをさらに抑制することができる。
　また、本実施形態では、ゲート電極７に接触する側（図３では下側）の層間絶縁膜は窒化シリコン膜８１である。窒化シリコン膜８１は、膜中に酸素を含まないため、ボロンが酸素と結合し層間絶縁膜８中に拡散することがない。このため、多結晶シリコンであるゲート電極７中のボロン濃度が低下し、ゲート電極７の抵抗が増大することを防止することができる。さらに、ゲート電極７中のボロン濃度が低下して、ゲート絶縁膜６近傍のゲート電極７が空乏化することによるＭＯＳＦＥＴの特性劣化が回避することができる。
　特許文献１、特許文献２および特許文献３においては、ゲート電極中のボロンがゲート絶縁膜を通過して半導体（Ｓｉ）中に拡散することを課題としており、層間絶縁膜および側壁における絶縁膜中へのボロンの拡散は問題にしていない。
　理由としては、以下が考えられる。半導体にシリコンを使用したトランジスタ（Ｐ型のＭＯＳＦＥＴ）では、トランジスタのチャネル部分（ゲート電極と対向しているシリコンの領域）とゲート電極のコンタクトホール（図３におけるゲートコンタクトホール１３に相当）との距離が短い。通常は１０μｍ程度である。このため、ゲート電極中のボロン濃度が低下して、ゲート電極の抵抗が多少増加しても、素子の動作速度に影響を与えない。
　さらに、特許文献１および特許文献２では、ゲート電極として、多結晶シリコン上に金属膜または金属シリサイド膜が形成されている。金属膜の抵抗または金属シリサイド膜の抵抗は、多結晶シリコンの抵抗の１／１０以下程度であるので、ゲート電極中（多結晶シリコン膜中）のボロン濃度が低下しても、ゲート電極全体の抵抗は大きくは変化しないためである。
　先行技術に対し、本実施形態では、ゲートコンタクトホール１３は周辺領域２１だけではなくゲート配線１５ａ（図１）にも存在する。しかし、ゲートコンタクトホール１３とトランジスタのユニットセル部であるセル配列領域２０との間の距離は数ｍｍ程度にも及ぶ。このため、ゲート電極７の抵抗が増加すると、ＭＯＳＦＥＴの高速スイッチングが困難になる。
　さらに、ボロンを含んだ多結晶シリコン膜（ｐ型）の抵抗は、ボロンと同濃度のリン（Ｐ）を含んだ多結晶シリコン膜（ｎ型）よりも３倍程度高くなる。これは、価電子帯端の状態密度（正孔濃度に相当）が伝導帯端の状態密度（電子濃度に相当）の１／３程度しかないためである。
　したがって、ｐ型のゲート電極を使用した縦型ＭＯＳＦＥＴでは、ｐ型の不純物の濃度低下を防止する必要がある。本実施形態では、層間絶縁膜８のゲート電極７と接触する側に窒化シリコン膜８１が設けられているので、ボロンの層間絶縁膜８中への拡散が抑制でき、ゲート電極７に接触する側におけるボロンの濃度を１×１０１９／ｃｍ３程度以下に低減することができる。このため、ゲート電極７の抵抗の上昇を防止することができる。
　＜第２実施形態＞
　＜トレンチゲート構造縦型ＭＯＳＦＥＴ＞
　第１実施形態においては、ゲート構造がプレーナ型であるＭＯＳＦＥＴについて説明された。しかし、ゲート構造はプレーナ型に限定されるものではない。
　第１実施形態において示された、炭化珪素基板を用いたＭＯＳＦＥＴでは、ドレイン電流における電子は、ソース領域３からチャネル部分（図３におけるウェル領域４のゲート電極７直下の部分）、さらにＪＦＥＴ領域１６を通って流れる。ＪＦＥＴ領域１６の不純物濃度は低濃度のため、ＪＦＥＴ領域１６においては抵抗が高い。このオン抵抗を低減する、すなわちドレイン電流を増大させるために、ＪＦＥＴ領域１６をゲート電極構造にした、いわゆるトレンチ構造ＭＯＳＦＥＴがある。
　本実施形態では、トレンチ構造をゲート電極に適用した炭化珪素半導体装置について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
　図２３は、ゲート電極がトレンチ構造である縦型ＭＯＳＦＥＴの構造を模式的に示す断面図である。図２３に例示されるように、本実施形態に関する縦型ＭＯＳＦＥＴは、炭化珪素半導体基板１と、ドリフト層２と、ソース領域３と、ウェル領域４と、ｐ＋ウェルコンタクト領域５と、ゲート絶縁膜６ａと、ゲート電極７ａと、層間絶縁膜８と、ドレイン電極９と、外部出力ソース電極１０と、裏面接続ドレイン電極１１と、ソースコンタクトホール１２と、ゲートコンタクトホール１３と、酸化シリコン膜１４と、外部出力ゲート電極１５と、ＮｉＳｉ２膜１８とを備える。
　ドリフト層２の表面における一部の領域には、ｐ型のウェル領域４が形成されている。また、ウェル領域４の表面には、ｎ＋型のソース領域３と、高濃度のｐ型のｐ＋ウェルコンタクト領域５とが各々形成されている。
　ｐ型のウェル領域４は、ドリフト層２の表面内に選択的に形成されている。ウェル領域４の、ドリフト層２の表面からの深さは、ソース領域３の、ドリフト層２の表面からの深さよりも深く形成される。
　ｎ＋型のソース領域３は、ウェル領域４の表面内に選択的に形成されており、平面視においてｐ＋ウェルコンタクト領域５を囲んでいる。具体的には、平面視において、ソース領域３の中央部分に、ｐ＋ウェルコンタクト領域５が形成される。ｐ＋ウェルコンタクト領域５は、外部出力ソース電極１０とｐ型のウェル領域４との間の電気的な接続を確保するために設けられている。
　ドリフト層２の上には、ウェル領域４を貫通するトレンチが形成される。そして、当該トレンチ内に、ゲート絶縁膜６ａが形成される。ゲート絶縁膜６ａは、トレンチの側壁において、ソース領域３とドリフト層２とに挟まれたウェル領域４と接触する。ゲート絶縁膜６ａのトレンチ内側には、ゲート電極７ａが形成される。
　本実施形態では、ゲート絶縁膜６ａは窒素（Ｎ）を含んだ酸化膜で形成されている。また、ゲート電極７ａは、ｐ型の不純物がドープされた、結晶粒径が２００ｎｍ以上の多結晶シリコン膜で構成されている。ゲート電極７ａ中のボロン濃度は、０．５×１０２０／ｃｍ３程度以上５×１０２０／ｃｍ３程度以下の範囲から選ばれる。
　また、ゲート電極７ａは、ウェル領域４よりも深く形成されている。ウェル領域４の上方にはｎ型のソース領域３と、ｐ型のｐ＋ウェルコンタクト領域５とが設けられている。ゲート電極７の上方には層間絶縁膜８が設けられ、外部出力ソース電極１０とゲート電極７ａとを電気的に分離している。
　層間絶縁膜８は、ゲート電極７に接触する側の窒化シリコン膜８１と、窒化シリコン膜８１の上に設けられた酸化膜８２とから構成されている。窒化シリコン膜８１の膜厚は、たとえば１００ｎｍ程度、酸化膜８２の膜厚は、たとえば９００ｎｍ程度である。
　ＮｉＳｉ２膜１８は、層間絶縁膜８が形成されていない部分のソース領域３上およびｐ＋ウェルコンタクト領域５上に形成されている。外部出力ソース電極１０は、ソースコンタクトホール１２内で、ｎ＋型のソース領域３とｐ＋ウェルコンタクト領域５とに電気的に接続されている。ソース領域３は、外部出力ソース電極１０との接触抵抗を低減するために、ｎ型の不純物が高濃度で導入されている。また、ｐ＋ウェルコンタクト領域５は、外部出力ソース電極１０との接触抵抗を低減するために、ｐ型の不純物が高濃度で導入されている。ドレイン電極９は、炭化珪素半導体基板１の裏面上に形成されている。
　トレンチ構造のＭＯＳＦＥＴにおいて、ウェル領域４のうち、ゲート絶縁膜６ａを挟んでゲート電極７ａと対向し、オン動作時に反転層が形成される領域をチャネル部という。プレーナ構造と異なり、チャネル部は炭化珪素半導体基板１の表面に対し垂直な方向に形成される。
　また、トレンチ構造のＭＯＳＦＥＴでは、プレーナ構造のＭＯＳＦＥＴでは存在するＪＦＥＴ部が存在しない。ＪＦＥＴ部は、濃度の低いｎ型の炭化珪素で構成されており抵抗が高い部分である。トレンチ構造のＭＯＳＦＥＴでは、抵抗の高いＪＦＥＴ部が存在しないため、プレーナ構造のＭＯＳＦＥＴよりもオン抵抗を低くすることができる。
　また、上記構造によれば、ゲート電極７ａがｐ型不純物を含むため、ＭＯＳＦＥＴのＶｔｈを高く維持することができる。
　また、ゲート絶縁膜６ａは窒素を含んでいる。このため、ボロンのゲート絶縁膜６ａ中への拡散が窒素により抑制でき、ヒステリシスが抑制することができる。
　また、ゲート電極７ａは、結晶粒径が２００ｎｍ以上である大きな結晶の多結晶シリコン膜からなるので、通常の多結晶シリコンよりも、膜中に含まれる結晶粒界は少なくなっている。このため、ゲート電極７ａ形成後の製造工程の熱処理によるボロンのゲート絶縁膜６ａ中への拡散を抑制することができる。その結果、ヒステリシスを抑制することができる。
　また、ゲート電極７ａに接触する側（図２３では下側）の層間絶縁膜は窒化シリコン膜８１である。窒化シリコン膜８１は、膜中に酸素を含まないため、ボロンが酸素と結合し層間絶縁膜８中に拡散することがない。このため、窒化シリコン膜８１の、ゲート電極７に接触する側におけるボロン濃度を１×１０１９／ｃｍ３以下に抑制でき、ゲート電極７の抵抗が増大することを防止することができる。
　＜第３実施形態＞
　＜層間絶縁膜＞
　上記の実施形態では、ゲート電極７またはゲート電極７ａに接触する側の層間絶縁膜８に窒化シリコン膜８１が用いられ、その上に酸化膜８２が形成されていた。しかし、層間絶縁膜８の構造は、このような場合に限定されるものではない。
　たとえば、層間絶縁膜を上記のような多層構造とせずに、単一の窒化膜、具体的には窒化シリコン膜で形成してもよい。また、層間絶縁膜の、ゲート電極と接触する側のボロン濃度が１×１０１９／ｃｍ３以下であれば、ゲート電極の抵抗の増大を防止することができる。このため、層間絶縁膜の、ゲート電極と接触する側のボロン濃度が１×１０１９／ｃｍ３以下であるような絶縁膜であれば、本実施形態における層間絶縁膜として用いることができる。たとえば、窒化シリコン膜８１の代わりに、プラズマ化学気相成長（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、すなわちＣＶＤ）法によって形成された酸化膜、具体的には酸化シリコン膜を用いることができる。なお、詳細については、後述する。
　＜第４実施形態＞
　＜プレーナゲート構造縦型ＭＯＳＦＥＴの製造方法＞
　次に、図４から図１４を参照しつつ、本実施形態に関する炭化珪素半導体装置の製造方法について説明する。ここで、図４から図１４は、本実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
　まず、図４に例示される構成が形成されるまでの工程について説明する。たとえば、炭化珪素半導体基板１の厚み方向一方側の表面部に、ＣＶＤ法によって、ｎ型のドリフト層２をエピタキシャル成長させる。炭化珪素半導体基板１としては、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素半導体基板を用いる。炭化珪素半導体基板１は、主面が（０００１）シリコン面から＜１１－２０＞方向に４°のオフ角がついた基板である。ドリフト層２におけるｎ型不純物の濃度は、１×１０１５ｃｍ－３程度以上１×１０１７ｃｍ－３程度以下の範囲に選ばれる。ドリフト層２の厚み寸法は、５μｍ程度以上５０μｍ程度以下の範囲に選ばれる。ドリフト層２は、炭化珪素からなる半導体層である。
　セル配列領域２０において、ドリフト層２表面内に、ｐ型のウェル領域４を選択的に形成する。さらに、ウェル領域４の表面内において、ｎ＋型のソース領域３およびｐ型のウェルコンタクト領域であるｐ＋ウェルコンタクト領域５を選択的に形成する。
　ここで、ｎ型の領域は、たとえば窒素（Ｎ）イオンを注入して形成する。また、ｐ型の領域は、たとえばアルミニウムイオンを注入して形成する。
　窒素イオンの加速電圧は、５０ｋＶ程度以上２００ｋＶ程度以下の範囲内で選択される。ｎ型不純物のイオン注入の深さは、ウェル領域４の厚さの寸法よりも浅いものとする。また、イオン注入したｎ型不純物の濃度、すなわちソース領域３のｎ型不純物濃度は、１×１０１８ｃｍ－３程度以上１×１０２１ｃｍ－３程度以下の範囲内で選択される。
　アルミニウムイオンの加速電圧は、１００ｋＶ程度以上５００ｋＶ程度以下の範囲から選択される。また、イオン注入されたｐ型不純物の濃度、すなわちウェル領域４のｐ型不純物濃度は、１×１０１７ｃｍ－３程度以上５×１０１７ｃｍ－３程度以下の範囲で、ドリフト層２のｎ型不純物濃度よりも高いものとする。ウェル領域４は１回のイオン注入で形成してもよいし、加速電圧を変えて数回イオン注入を行って形成してもよい。ｐ＋ウェルコンタクト領域５のアルミニウムイオンの加速電圧は、１００ｋＶ程度以上２００ｋＶ程度以下の範囲内で選択される。また、ｐ型不純物のイオン注入の深さは、ウェル領域４の厚さの寸法よりも浅いものとする。また、イオン注入したｐ型不純物の濃度、すなわちｐ＋ウェルコンタクト領域５のｐ型不純物濃度は、１×１０１８ｃｍ－３程度以上１×１０２１ｃｍ－３程度以下の範囲内で選択される。
　また、当該ｎ型の領域およびｐ型の領域は、１５００℃以上の高温アニール処理を施すことにより活性化される。
　次に、たとえば、ＣＶＤ法により、ドリフト層２上に１μｍ程度の膜厚の酸化膜を形成する。その後、写真製版とエッチングとにより、セル配列領域２０側の当該酸化膜を除去する。これにより、周辺領域２１のドリフト層２上に、酸化シリコン膜１４が形成される。
　その後、図５に例示されるように、酸素または水蒸気を含む雰囲気の１０００℃程度の温度下で、セル配列領域２０の炭化珪素領域２～５の上部を酸化する。これにより、セル配列領域２０における炭化珪素領域２～５上に、酸化膜を形成する。その後、一酸化窒素（ＮＯ）雰囲気中で９００℃程度以上１３００℃程度以下の温度でアニールすることで酸化膜を窒化する。この工程により、表面が窒化された酸化膜からなるゲート絶縁膜６が形成される。ゲート絶縁膜６の膜厚は、２０ｎｍ程度以上１００ｎｍ程度以下の範囲内で選択される。ゲート絶縁膜６中には、３％程度以上５％程度以下の窒素が含まれる。
　なお、本実施形態では、ゲート絶縁膜６の酸化膜は、酸化により形成されているが、形成手法はこれに限られるものではない。ゲート絶縁膜６の酸化膜は、ＣＶＤ法により形成された酸化膜であってもよいし、熱酸化膜と、ＣＶＤ法で形成された酸化膜との積層膜であってもよい。
　次に、ＣＶＤ法により、ゲート絶縁膜６および酸化シリコン膜１４上に、不純物を含まない非晶質シリコン膜７１を形成する。ここでは、非晶質シリコン膜７１の堆積温度は５００℃とし、膜厚は１００ｎｍとする。以上までの工程により、図５に例示された構造が形成される。
　次に、不純物を含まない非晶質シリコン膜７１上に、ボロンを含む非晶質シリコン膜７２を堆積させる。ここでは、ボロンを含む非晶質シリコン膜７２の堆積温度は５００℃とし、膜厚は４００ｎｍとする。
　ボロンを含む非晶質シリコン膜７２は、シラン（ＳｉＨ４）および水素（Ｈ２）で希釈された三塩化硼素（ＢＣｌ３）ガスを原料として形成される。ＢＣｌ３の代わりにジボラン（Ｂ２Ｈ６）ガスを用いることもできる。以上までの工程により、図６に例示された構造が形成される。
　次に、不純物を含まない非晶質シリコン膜７１およびボロンを含む非晶質シリコン膜７２に熱処理を行い、結晶化させる。熱処理は酸素を含まない雰囲気中で、温度６００℃程度以上９００℃程度以下の範囲で実施される。本実施形態では、窒素雰囲気中で温度７００℃で行うものとする。
　この熱処理により、非晶質シリコン膜７１および非晶質シリコン膜７２は、結晶粒径が２００ｎｍのボロンを含んだ多結晶シリコン膜となる。このボロンを含んだ多結晶シリコン膜がゲート電極７を構成する。
　この熱処理中に、非晶質シリコン膜７２中のボロンが不純物を含まない非晶質シリコン膜７１中に拡散して、ボロンの濃度が膜中で均一な多結晶シリコン膜となる。多結晶シリコン膜のボロンの濃度は、１×１０１９／ｃｍ３程度以上１×１０２１／ｃｍ３程度以上の範囲であることが望ましい。本実施形態では、多結晶シリコン膜のボロンの濃度は２×１０２０／ｃｍ３程度とする。ボロン濃度は、ボロンを含む非晶質シリコン膜７２の堆積中にＢＣｌ３の流量を調整することで変えることができる。
　ゲート電極７（多結晶シリコン膜）の結晶粒径は、熱処理の温度とボロン濃度とによって変えることができる。温度が低いほど結晶粒径は大きくなる。また、ボロンの濃度が低いほど結晶粒径は大きくなるが、ボロン濃度が１×１０１９／ｃｍ３程度以上１×１０２１／ｃｍ３程度以下の範囲では、結晶粒径はボロン濃度を変えてもほとんど変化しない。以上までの工程により、図７に例示された構造が形成される。
　なお、本実施形態では、不純物を含まない非晶質シリコン膜７１を堆積している。これは、ゲート電極７形成後の熱処理によりボロンがゲート絶縁膜６中へ拡散するのを減少させるためである。ここでは、不純物を含まない非晶質シリコン膜７１の膜厚は、１００ｎｍ程度とするが、膜厚はこの厚さに限定されるものではない。ボロンのゲート絶縁膜６中へ拡散する量を減少させ、結晶化した多結晶シリコン膜（ゲート電極７）の熱処理後のボロン濃度が所望の濃度になるよう調整されればよい。
　次に、ゲート電極７に対して、写真製版処理とエッチング処理とを施す。これにより、図８に例示されるように、ソース領域３の上方およびｐ＋ウェルコンタクト領域５の上方に存在するゲート電極７を除去し、ウェル領域４、ＪＦＥＴ領域１６および周辺領域２１の上にゲート電極７を形成する。なお、図８においては、ソース領域３の上部にゲート電極７が存在しない構造となっているが、ソース領域３の端部の上部にゲート電極７が存在する構造であってもよい。
　次に、図９に例示されるように、基板全面にＣＶＤ法により窒化シリコン膜８１を形成する。窒化シリコン膜８１は、ＳｉＨ４およびアンモニア（ＮＨ３）ガスを原料として形成される。窒化シリコン膜８１の形成温度は７８０℃程度であり、窒化シリコン膜８１の膜厚は、たとえば１００ｎｍ程度になるよう形成される。なお、図９に示されるように、窒化シリコン膜８１は、１回の形成工程で基板全面に均一な厚さで形成される。よって、ゲート電極７の上面および側面においても、窒化シリコン膜８１は均一な厚さで形成される。
　この窒化シリコン膜８１の形成工程は７００℃前後の温度で行われる。このため、非晶質シリコン膜７１の結晶化および非晶質シリコン膜７２の結晶化のための熱処理を省略して、窒化シリコン膜８１の形成中に、非晶質シリコン膜７１の結晶化および非晶質シリコン膜７２の結晶化が同時に行われてもよい。
　続いて、図１０に例示されるように、窒化シリコン膜８１の上に酸化膜８２を形成する。酸化膜８２は、ｔｅｔｒａｅｔｈｙｌ　ｏｒｔｈｏｓｉｌｉｃａｔｅ（ＴＥＯＳ）および酸素（Ｏ２）ガスを原料として形成される。酸化膜８２は、たとえば形成温度７００℃程度で、膜厚が、たとえば９００ｎｍ程度になるように形成される。
　窒化シリコン膜８１と酸化膜８２とによって層間絶縁膜８が構成される。その後、層間絶縁膜８の安定化のために熱処理を行う。当該熱処理は、酸素を含まない雰囲気中で、温度８００℃程度以上１０００℃程度以上の範囲で実施される。本実施形態では、窒素雰囲気中で温度９００℃で行うこととする。なお、この熱処理は省略することが可能である。
　続いて、図１１に例示されるように、写真製版処理と反応性イオンエッチング（ｒｅａｃｔｉｖｅ　ｉｏｎ　ｅｔｃｈｉｎｇ、すなわちＲＩＥ）処理とにより、セル配列領域２０のソース領域３の一部とｐ＋ウェルコンタクト領域５の上部とに、ソースコンタクトホール１２を形成する。当該エッチング処理により、ソースコンタクトホール１２の底面からは、ソース領域３の一部およびｐ＋ウェルコンタクト領域５が露出する。
　次に、図１２に例示されるように、ソースコンタクトホール１２の開口部にニッケルシリサイド膜（ＮｉＳｉ２膜１８）を形成する。ＮｉＳｉ２膜１８は、以下の手順によって形成される。
　まず、基板全面に、ニッケル（Ｎｉ）膜を形成する。Ｎｉ膜は、たとえばスパッタ法により作成される。Ｎｉ膜の膜厚は、たとえば５０ｎｍ程度とする。そして、第１アニール処理を施す。これにより、ソースコンタクトホール１２の底面から露出した、ソース領域３の上部およびｐ＋ウェルコンタクト領域５の上部に、ＮｉＳｉ２膜１８が形成される。当該第１アニール処理は、たとえば、瞬間熱処理（ｒａｐｉｄ　ｔｈｅｒｍａｌ　ａｎｎｅａｌｉｎｇ、すなわちＲＴＡ）法により、温度３００℃程度以上８００℃程度以下で行う。本実施形態では、温度５５０℃で行うこととする。当該温度における加熱により、Ｎｉ膜のＮｉと、これに接触するｐ＋ウェルコンタクト領域５またはソース領域３を構成する炭化珪素とが反応して、ＮｉＳｉ２膜１８が形成される。ＮｉＳｉ２膜１８を形成した後、たとえば、硫酸または塩酸を含む酸系の薬液で、ＮｉＳｉ２膜１８を形成した構造を洗浄する。当該洗浄により、上記シリサイド化反応において未反応となったＮｉ膜が除去される。未反応のＮｉ膜を除去した後の構造が、図１２に示される構造である。
　次に、図１３に例示されるように、写真製版処理と反応性イオンエッチング（ｒｅａｃｔｉｖｅ　ｉｏｎ　ｅｔｃｈｉｎｇ、すなわちＲＩＥ）処理により、周辺領域２１におけるゲート電極７の上部にゲートコンタクトホール１３を形成する。当該エッチング処理により、ゲートコンタクトホール１３の底面からはゲート電極７が露出する。
　その後、図１３に例示されるように、炭化珪素半導体基板１の裏面にドレイン電極９を形成する。当該ドレイン電極９の形成は、次の手順によって行う。
　まず、炭化珪素半導体基板１の裏面に対してスパッタ法を施し、厚さが３００ｎｍ程度のＮｉ膜を成膜する。次に、たとえばＲＴＡ法により、温度１０００℃程度の第２アニール処理を実施する。このように、本実施形態では、第１アニール処理の温度（３００℃程度以上８００℃程度以上）よりも高温である第２アニール処理を行う。第２アニール処理の処理時間は短い方が好ましい。処理時間が短い方が、ボロンの拡散を抑制することができるためである。本実施形態では、３０秒で行うこととする。
　これにより、ソースコンタクトホール１２内のＮｉＳｉ２膜１８のコンタクト抵抗を低下させることができる。さらに、炭化珪素半導体基板１の裏面に形成されたＮｉ膜が、炭化珪素半導体基板１の裏面と反応してＮｉＳｉ２膜を形成することも同時になされ、炭化珪素半導体基板１の裏面とＮｉ膜との間にも低抵抗のオーミックコンタクトが実現される。こうして、図１３に例示されるように、炭化珪素半導体基板１の裏面に、Ｎｉ膜とＮｉＳｉ２膜とからなるドレイン電極９が形成される。
　次に、ソースコンタクトホール１２およびゲートコンタクトホール１３を充填するように、層間絶縁膜８上に、電極膜を形成する。当該電極膜は、たとえば、膜厚が３μｍ程度のアルミニウム膜を採用することができ、たとえばスパッタ法により形成される。その後、当該電極膜に対して、写真製版とエッチング処理とを施す。これにより、電極膜がパターニングされ、図１４に例示されるように、外部出力ソース電極１０と外部出力ゲート電極１５とが形成される。
　ここで、当該パターニングにより、外部出力ソース電極１０と外部出力ゲート電極１５とは、電気的に分離される。また、外部出力ソース電極１０は、セル配列領域２０に形成され、ＮｉＳｉ２膜１８を挟んで、ソース領域３の上部およびｐ＋ウェルコンタクト領域５の上部と電気的に接続される。これに対して、外部出力ゲート電極１５は、周辺領域２１に形成され、ゲート電極７と電気的に接続される。
　最後に、スパッタ法などにより、ドレイン電極９上（図１４では下側）に裏面接続ドレイン電極１１を形成する（図１４においては図示せず）。裏面接続ドレイン電極１１は、たとえば膜厚が１５０ｎｍ程度の金（Ａｕ）膜を用いることができる。このようにして、図３に例示される炭化珪素半導体装置が完成する。
　以上のように、本実施形態に関する炭化珪素半導体装置の製造方法では、ゲート電極７にｐ型不純物であるボロンが導入されているため、通常のｎ型不純物である燐をドープしたｎ型ゲート電極を有する縦型ＭＯＳＦＥＴよりもＶｔｈが高くなる。よって、Ｖｔｈを高めるためにウェル領域４のｐ型不純物濃度を高くする必要がなくなるため、オン抵抗が増大することがない。
　さらに、ゲート絶縁膜６は窒素を含んでいる。このため、ゲート電極７形成後の製造工程の熱処理によるボロンのゲート絶縁膜６中への拡散が、ゲート絶縁膜６中に含まれる窒素により抑制される。よって、ゲート絶縁膜６中のボロンに起因する準位が減少するため、ヒステリシスが抑制される。
　また、本実施形態では、ゲート電極７に結晶粒径の大きな多結晶シリコン膜を使用している。このため、ゲート電極７形成後の製造工程の熱処理によるボロンのゲート絶縁膜６中への拡散が抑制される。その結果、ヒステリシスを抑制することができる。
　また、本実施形態では、ゲート電極７に接触する側（図３では下側）の層間絶縁膜は窒化シリコン膜８１である。窒化シリコン膜８１は、酸素を含まないガスを用いて形成されるため、ボロンが酸素と結合し層間絶縁膜８中に拡散することがない。このため、多結晶シリコンであるゲート電極７中のボロン濃度が低下し、ゲート電極７の抵抗が増大することを防止することができる。
　窒化シリコン膜８１中に水素（Ｈ）が残留していると、ゲート電極７中のボロンが窒化シリコン膜８１に拡散することが知られている。しかし、本実施形態では、窒化シリコン膜８１が７８０℃程度で形成されているため、膜中に水素は残留していない。このように、４００℃以上の温度で窒化膜を形成することによって、膜中に水素が残留することを抑制することができる。
　さらに、本実施形態では、ｐ型のゲート電極７をＣＶＤ法で形成している。すなわち、ｐ型不純物であるボロンをＣＶＤ法により導入している。また、不純物を含まない非晶質シリコン膜７１とボロンを含む非晶質シリコン膜７２とは、同一のＣＶＤ装置により、大気に曝されずに連続で形成される。すなわち、ＣＶＤ炉内で不純物を含まない非晶質シリコン膜７１を形成した後、ＳｉＨ４ガスに加えてＢＣｌ３ガスを導入することで、ボロンを含む非晶質シリコン膜７２を形成することができる。
　したがって、不純物を含まない非晶質シリコン膜７１とボロンを含む非晶質シリコン膜７２とは１つの工程で堆積でき、工程数は増加しない。
　特許文献１、特許文献２および特許文献３のようにイオン注入法でボロンを導入するためには、不純物を含まない多結晶または非晶質シリコン膜を堆積した後、ボロンを１×１０１６／ｃｍ２程度の高濃度でイオン注入することが必要となる。すなわちイオン注入法では２つの工程が必要となる。さらに、膜厚５００ｎｍ程度の多結晶または非晶質シリコン膜のボロン濃度を２×１０２０／ｃｍ３にするためには、１×１０１６／ｃｍ２の高濃度のイオン注入を行う必要がある。このような高濃度のイオン注入は処理時間が長くなり、スループットが低下するため、製造コストが増大する。
　これに対し、本実施形態では、ｐ型のゲート電極７をＣＶＤ法で形成しているため、イオン注入法よりも製造工程が少なく、製造コストを抑えることができる。
　＜第５実施形態＞
　＜トレンチゲート構造縦型ＭＯＳＦＥＴ製造方法＞
　上記の実施形態では、ゲート構造がプレーナ型であるＭＯＳＦＥＴについて、その製造方法が説明された。しかし、製造されるＭＯＳＦＥＴのゲート構造は、プレーナ型に限定されるものではない。
　以下では、図１５から図２２を参照しつつ、トレンチ構造をゲート電極に用いた炭化珪素半導体装置の製造方法について説明する。ここで、図１５から図２２は、本実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
　まず、図４に示される場合と同様に、ドリフト層２、ソース領域３、ウェル領域４、ｐ＋ウェルコンタクト領域５および酸化シリコン膜１４を作製する。
　次に、図１５に例示されるように、写真製版およびエッチング処理により、ウェル領域４の間（図３におけるＪＦＥＴ領域１６に対応する部分）のドリフト層２を除去してトレンチ１９を形成する。トレンチ１９の深さは、ウェル領域４よりも深くなるように設定される。トレンチ１９の幅、すなわち、図１５においてＤで示される長さは、たとえば０．８μｍ程度とする。
　次に、図１６に例示されるように、酸素または水蒸気を含む雰囲気の１０００℃程度の温度下で、セル配列領域２０の表面を酸化させる。次に、一酸化窒素雰囲気中で９００℃程度以上１３００℃程度以下の温度でアニールすることで酸化膜を窒化する。これにより、セル配列領域２０におけるウェル領域４の側面と、ソース領域３の表面と、ソース領域３の側面と、ｐ＋ウェルコンタクト領域５の表面と、トレンチ１９の底面と、トレンチ１９の側壁とに、表層が窒化された酸化膜であるゲート絶縁膜６ａを形成する。ゲート絶縁膜６ａの膜厚は、２０ｎｍ程度以上１００ｎｍ程度以下の範囲内で選択される。
　次に、図１７に例示されるように、ゲート絶縁膜６ａ上と酸化シリコン膜１４上とに、不純物を含まない非晶質シリコン膜７１ａを形成する。非晶質シリコン膜７１ａは、ＣＶＤ法により形成する。非晶質シリコン膜７１ａの堆積温度は５００℃程度とし、非晶質シリコン膜７１ａの膜厚は１００ｎｍ程度とする。
　次に、不純物を含まない非晶質シリコン膜７１ａ上に、ボロンを含む非晶質シリコン膜７２ａを堆積する。ボロンを含む非晶質シリコン膜７２ａの堆積温度は５００℃程度とし、ボロンを含む非晶質シリコン膜７２ａの膜厚は４００ｎｍ程度とする。以上までの工程により、図１７に例示された構造が形成される。
　次に、不純物を含まない非晶質シリコン膜７１ａおよびボロンを含む非晶質シリコン膜７２ａに熱処理を行い、結晶化させる。本実施形態では、窒素雰囲気中で温度７００℃で行うものとする。この熱処理により、非晶質シリコン膜７１ａおよび非晶質シリコン膜７２ａは、結晶粒径が２００ｎｍ程度のボロンを含んだ多結晶シリコン膜となる。このボロンを含んだ多結晶シリコン膜がゲート電極７ａを構成する。この熱処理中に、ボロンを含む非晶質シリコン膜７２ａ中のボロンが不純物を含まない非晶質シリコン膜７１ａ中に拡散して、ボロンの濃度が膜中で均一な多結晶シリコン膜になる。本実施形態では、多結晶シリコン膜のボロンの濃度は２×１０２０／ｃｍ３程度とする。不純物を含まない非晶質シリコン膜７１ａおよびボロンを含む非晶質シリコン膜７２ａの合計の膜厚、すなわち多結晶シリコン膜の膜厚は、トレンチ１９を完全に埋め込むように設定される。具体的には、多結晶シリコン膜の膜厚の２倍の値が、トレンチ１９の幅（図１５においてＤで示される長さ）以上になるように選ばれる。
　トレンチ１９内は多結晶シリコン膜によって完全に充填され、トレンチ１９外の表面、すなわち、ソース領域３上と、ｐ＋ウェルコンタクト領域５上と、酸化シリコン膜１４上とには、０．５μｍ程度、すなわち、５００ｎｍ程度の厚さで堆積される。以上までの工程により、図１８に例示された構造が形成される。
　次に、図１９に例示されるように、写真製版およびエッチング処理により、セル配列領域２０において、トレンチ１９内以外のゲート電極７ａを除去する。
　次に、図２０に例示されるように、基板全面に窒化シリコン膜８１を形成する。窒化シリコン膜８１は、ＣＶＤ法により形成する。窒化シリコン膜８１の膜厚は、たとえば１００ｎｍ程度である。なお、図２０に示されるように、窒化シリコン膜８１は、１回の形成工程で基板全面に均一な厚さで形成される。
　非晶質シリコン膜７１ａおよび非晶質シリコン膜７２ａの結晶化のための熱処理を省略して、窒化シリコン膜８１の形成中に、非晶質シリコン膜７１ａおよび非晶質シリコン膜７２ａの結晶化も同時に行うことも可能である。
　続いて、窒化シリコン膜８１の上に酸化膜８２を形成する。酸化膜８２は、たとえば形成温度７００℃程度で形成される。また、酸化膜８２の膜厚が、たとえば９００ｎｍ程度となるように形成される。
　窒化シリコン膜８１と酸化膜８２とによって層間絶縁膜８が構成される。その後、層間絶縁膜８の安定化のために熱処理を行う。熱処理は、酸素を含まない雰囲気中で、温度８００℃程度以上１０００℃程度以下の範囲で実施される。本実施形態では、窒素雰囲気中で温度９００℃で行うこととする。なお、この熱処理は省略することが可能である。
　次に、図２１に例示されるように、写真製版処理とＲＩＥ処理とにより、セル配列領域２０における、ソース領域３の一部とｐ＋ウェルコンタクト領域５の上部とにソースコンタクトホール１２を形成する。次に、ソースコンタクトホール１２の底面から露出した、ソース領域３の上部およびｐ＋ウェルコンタクト領域５の上部に、ＮｉＳｉ２膜１８を形成する。ＮｉＳｉ２膜１８の形成時には、ＲＴＡ法で第１アニール処理を行う。
　その後、図２２に例示されるように、周辺領域２１のゲート電極７ａ上部にゲートコンタクトホール１３を形成する。続いて、炭化珪素半導体基板１の裏面にドレイン電極９を形成する。この際には、ＲＴＡ法で第２アニール処理を実施する。第２アニール処理により、ソースコンタクトホール１２内のＮｉＳｉ２膜１８のコンタクト抵抗を低下させることができる。さらに、炭化珪素半導体基板１の裏面に形成した上述のＮｉ膜が、炭化珪素半導体基板１の裏面と反応してＮｉＳｉ２膜も同時に形成され、炭化珪素半導体基板１の裏面とＮｉ膜との間にも低抵抗のオーミックコンタクトが実現される。
　最後に、図２３に例示されるように、ソースコンタクトホール１２およびゲートコンタクトホール１３を充填するように、層間絶縁膜８上に、膜厚が３μｍ程度であるアルミニウム膜を形成する。その後、当該アルミニウム膜に対して、写真製版とエッチング処理とを施す。これにより、電極膜がパターニングされ、外部出力ソース電極１０と外部出力ゲート電極１５とが形成される。また、スパッタ法により、ドレイン電極９上に膜厚が１５０ｎｍ程度のＡｕ膜を形成し、裏面接続ドレイン電極１１とする。
　ここで、上記のパターニングにより、外部出力ソース電極１０と外部出力ゲート電極１５とは、電気的に分離される。また、外部出力ソース電極１０は、セル配列領域２０に形成され、ＮｉＳｉ２膜１８を挟んで、ソース領域３の上部およびｐ＋ウェルコンタクト領域５の上部と電気的に接続される。これに対して、外部出力ゲート電極１５は、周辺領域２１に形成され、ゲート電極７ａと電気的に接続される。これらの工程により、トレンチゲート構造の縦型ＭＯＳＦＥＴが製造される。
　本実施形態では、ゲート電極７ａがｐ型不純物を含むためＭＯＳＦＥＴのＶｔｈを高く維持することができる。よって、Ｖｔｈを上げるためにウェル領域４のｐ型不純物濃度を高くする必要がなくなるため、オン抵抗が増大することがない。
　さらに、本実施形態では、プレーナゲート構造のＭＯＳＦＥＴには存在するＪＦＥＴ部が存在しない。このため、プレーナ構造のＭＯＳＦＥＴよりもオン抵抗を低くすることができる。
　さらに、ゲート絶縁膜６ａは窒素を含んでいる。このため、ボロンのゲート絶縁膜６ａ中への拡散が、ゲート絶縁膜６ａ中に含まれる窒素により抑制される。よって、ヒステリシスが抑制される。
　また、ゲート電極７ａは、結晶粒径が２００ｎｍ程度と比較的大きな結晶の多結晶シリコン膜からなる。そのため、通常の多結晶シリコンよりも、膜中に含まれる結晶粒界は少なくなっている。よって、ゲート電極７ａ形成後の製造工程の熱処理によるボロンのゲート絶縁膜６ａ中への拡散が抑制される。その結果、ヒステリシスを抑制することができる。
　また、ゲート電極７ａに接触する側（図２３では下側）の層間絶縁膜は窒化シリコン膜８１である。窒化シリコン膜８１は、膜中に酸素を含まないため、ボロンが酸素と結合し層間絶縁膜８中に拡散することがない。このため、多結晶シリコンであるゲート電極７ａ中のボロン濃度が低下し、ゲート電極７ａの抵抗が増大することを防止することができる。
　さらに、本実施形態では、ｐ型のゲート電極７ａをＣＶＤ法で形成している。また、不純物を含まない非晶質シリコン膜７１ａとボロンを含む非晶質シリコン膜７２ａとは、同一のＣＶＤ装置により、大気に曝されずに連続で形成される。したがって、不純物を含まない非晶質シリコン膜７１ａとボロンを含む非晶質シリコン膜７２ａとは１つの工程で堆積でき、工程数は増加しない。
　また、本実施形態では、特許文献１、特許文献２および特許文献３のようにイオン注入法でボロンを導入していない。トレンチ構造のゲート電極７ａにイオン注入でボロンをドープする場合、図１８に示される状態でイオン注入を行うこととなる。すなわち、不純物を含まない多結晶シリコンまたは非晶質シリコン（図１８のゲート電極７ａに相当）を形成し、ボロンをイオン注入する。
　ボロンは、トレンチ内の多結晶シリコンまたはトレンチ内の非晶質シリコンには注入されない。イオン注入後の熱処理によってボロンをトレンチ内に拡散させ、トレンチ内の多結晶シリコン膜のボロン濃度または非晶質シリコン膜のボロン濃度を２×１０２０／ｃｍ３にするためには、ボロンをプレーナゲート構造における場合よりも高濃度で注入する必要がある。すなわち、トレンチゲート構造ＭＯＳＦＥＴでは、プレーナゲート構造ＭＯＳＦＥＴよりもイオン注入の製造コストが増大する。本実施形態では、ｐ型のゲート電極７ａをＣＶＤ法で形成しているため、イオン注入法よりも製造工程が少なく、製造コストを抑えることができる。
　＜第６実施形態＞
　＜層間絶縁膜＞
　上記の実施形態では、ゲート電極７またはゲート電極７ａに接触する側の層間絶縁膜８に窒化シリコン膜８１が用いられ、その上に酸化膜８２が形成されていた。しかし、層間絶縁膜８の構造は、このような場合に限定されるものではない。
　たとえば、層間絶縁膜を上記のような多層構造とせずに、単一の窒化膜で形成してもよい。また、層間絶縁膜の、ゲート電極と接触する側のボロン濃度が１×１０１９／ｃｍ３以下であれば、ゲート電極の抵抗の増大を防止することができる。このため、層間絶縁膜の、ゲート電極と接触する側のボロン濃度が１×１０２０／ｃｍ３以下であるような絶縁膜であれば、本実施形態における層間絶縁膜として用いることができる。たとえば、窒化シリコン膜８１の代わりに、プラズマＣＶＤ法によって形成された酸化膜を用いることができる。
　プラズマＣＶＤ法による酸化膜の形成は、以下のように行う。
　炉内にＴＥＯＳガスと酸素ガスとを導入し、圧力を１０Ｐａ程度以上１００Ｐａ程度以下に保つ。さらに、１３．５６ＭＨｚの高周波を印加し、ガスをプラズマ化する。そして、基板温度を、２５０℃程度以上４００℃程度以下の範囲に設定する。
　この工程により、ゲート電極に接触する側の酸化膜を低温で形成することができる。当該酸化膜の膜厚は、５０ｎｍ程度以上５００ｎｍ程度以下の範囲で選ばれる。
　プラズマＣＶＤ法によって形成される上記の層間絶縁膜としての酸化膜は、形成時の雰囲気に酸素を含まれている。しかし、形成温度が４００℃程度以下と低いために、ゲート電極中のボロンは、酸素原子と結合して酸化膜中を拡散することが抑制される。
　また、ゲート電極に接触する側の層間絶縁膜８にマイクロ波プラズマＣＶＤ法、いわゆる電子サイクロン共鳴（ｅｌｅｃｔｒｏｎ　ｃｙｃｌｏｔｒｏｎ　ｒｅｓｏｎａｎｃｅ、すなわちＥＣＲ）プラズマＣＶＤ法によって上記の酸化膜を形成してもよい。ＥＣＲプラズマＣＶＤ法では、原料ガスとしてＴＥＯＳガスと酸素ガスとが用いられ、圧力が０．０５Ｐａ程度以上０．５Ｐａ程度以下、基板温度が２５０℃程度以上４００℃程度以下に設定され、２．４５ＧＨｚの高周波が印加されて層間絶縁膜としての酸化膜が形成される。原料ガスとして、ＴＥＯＳガスおよび酸素ガスの代わりに、ＳｉＨ４ガスと酸素ガスとを用いることもできる。
　以上のように、本実施形態に関する炭化珪素半導体装置の製造方法では、ゲート電極にボロンを導入しているため、Ｖｔｈが高くなる。よって、Ｖｔｈを高めるためにウェル領域４のｐ型不純物濃度を高くする必要がなくなるため、オン抵抗が増大することがない。
　さらに、ゲート絶縁膜は窒素を含んでいる。このため、ヒステリシスが抑制される。
　また、本実施形態では、ゲート電極に結晶粒径の大きな多結晶シリコン膜を使用している。このため、ヒステリシスを抑制することができる。
　また、本実施形態では、ｐ型のゲート電極をＣＶＤ法で形成している。したがって、不純物を含まない非晶質シリコン膜とボロンを含む非晶質シリコン膜とは１つの工程で堆積でき、工程数は増加しない。
　さらに、特許文献１、特許文献２および特許文献３のようにイオン注入法でボロンを導入していないので、イオン注入法よりも製造工程が少なく、製造コストを抑えることができる。
　さらに、本実施形態では、層間絶縁膜がすべて窒化膜で形成される場合が想定される。このように、層間絶縁膜が同一の材質の絶縁膜（窒化膜）で構成されている場合には、ソースコンタクトホール１２の開口およびゲートコンタクトホール１３の開口が同一のエッチングガスで可能となる。よって、窒化シリコン膜８１と酸化膜８２とを用いた場合とは異なり、１つの工程でエッチングが可能となるので、製造コストを抑えることができる。
　また、本実施形態では、層間絶縁膜がすべて、プラズマＣＶＤ法によって形成された酸化膜である場合が想定される。このように、層間絶縁膜が同一の材質の絶縁膜（酸化膜）で構成されている場合には、ソースコンタクトホール１２の開口およびゲートコンタクトホール１３の開口を、同一のエッチングガスを用いて行うことができる。よって、窒化シリコン膜８１と酸化膜８２とを用いた場合とは異なり、１つの工程でエッチングが可能となるので、製造コストを抑えることができる。
　＜第７実施形態＞
　図８に示されるゲート電極７が形成された後に、ゲート電極７を構成するボロンを含んだ多結晶シリコンの表面を酸化したサンプルＡおよびサンプルＢを準備する。すなわち、サンプルＡおよびサンプルＢは、層間絶縁膜がすべて酸化膜で構成されている場合である。
　当該酸化処理は、酸素雰囲気中８００℃程度の温度下で行うものとする。また、酸化膜の膜厚は３０ｎｍ程度である。また、酸化前の多結晶シリコン膜中のボロン濃度は、サンプルＡが４×１０２０／ｃｍ３であり、サンプルＢが２×１０２０／ｃｍ３である。
　二次イオン質量分析法（ｓｅｃｏｎｄａｒｙ　ｉｏｎ　ｍａｓｓ　ｓｐｅｃｔｒｏｍｅｔｒｙ、すなわちＳＩＭＳ）により、層間絶縁膜中のボロン濃度およびゲート電極７中のボロン濃度を測定した。また、製造プロセス終了後に、ゲート電極７の抵抗を測定した。
　図２４は、サンプルＡと、サンプルＢと、図１０に示される層間絶縁膜８との比較結果を示す図である。図２４においては、各事例におけるゲート電極７に接触する側の膜中のボロン濃度（最大値）、酸化前のゲート電極７中のボロン濃度に対する形成される層間絶縁膜中の全ボロン濃度（積分値）の割合、および、ゲート電極７の抵抗比がそれぞれ示されている。なお、ゲート電極７の抵抗比は、層間絶縁膜８が形成される場合のゲート電極７の抵抗を１とする。また、ゲート電極７に接触する側の膜中のボロン濃度（最大値）とは、より具体的には、ゲート電極７に接触する面から１６０ｎｍ程度以下の領域における膜中のボロン濃度（最大値）である。
　図２４に示されるように、サンプルＡおよびサンプルＢを参照すれば、多結晶シリコン膜（ゲート電極７）の酸化処理を行うことによって、約３０％のボロンが多結晶シリコン膜から層間絶縁膜へ拡散していることが分かる。それに伴って、ゲート電極の抵抗はサンプルＡでは約１．６倍に、サンプルＢでは約１．４倍にそれぞれ増大する。一方で、図１０に示される層間絶縁膜８が形成される場合では、ゲート電極７に接触する側の層間絶縁膜８のボロン濃度が１×１０１９／ｃｍ３に抑制され、それに伴ってゲート電極７の抵抗の増大が抑制されている。
　サンプルＡの層間絶縁膜中のボロン濃度は、サンプルＢの層間絶縁膜中のボロン濃度と大きく変わらない。それにもかかわらず、サンプルＡのゲート電極の抵抗比１．６４と、サンプルＡの層間絶縁膜中の全ボロン濃度３０．１％とを比較すると、ゲート電極の抵抗の増大の割合の方が大きくなっている。同様に、サンプルＢのゲート電極の抵抗比１．３７と、サンプルＢの層間絶縁膜中の全ボロン濃度２７．９％とを比較すると、ゲート電極の抵抗の増大の割合の方が大きくなっている。これは、ボロンがゲート電極７の側壁に形成された酸化膜（層間絶縁膜８）にも拡散するためである。ＳＩＭＳでは、上部の層間絶縁膜への拡散のみを測定している。
　また、酸化処理によってゲート電極７に接触する側の層間絶縁膜を形成する代わりに、ＣＶＤ法によって酸化膜を形成した場合でも、ボロンは当該層間絶縁膜中に拡散する。これは、ＣＶＤ法に使用されるガスに酸素が含まれているからである。したがって、ゲート電極７に接触する側の層間絶縁膜にＣＶＤ法によって形成された酸化膜を用いる場合は、プラズマＣＶＤ法またはＥＣＲ－ＣＶＤ法によらなければならない。
　以上のように、本実施形態において、ゲート電極７に接触する側の層間絶縁膜８のボロン濃度が１×１０１９／ｃｍ３に抑制され、それに伴ってゲート電極７の抵抗の増大が抑制されていることが実証された。
　＜第８実施形態＞
　上記の実施形態では、ゲート電極はｐ型の多結晶シリコンで形成される。しかし、電力用縦型ＭＯＳＦＥＴを高速でスイッチングするためには、ゲート電極の抵抗を下げる必要が生ずる場合もある。
　その場合は、ｐ型の多結晶シリコン膜の上に多結晶シリコン膜より抵抗の低い金属シリサイド、具体的にはニッケルシリサイド（ＮｉＳｉ２）またはチタンシリサイド（ＴｉＳｉ２）を形成してもよい。多結晶シリコン膜上に金属シリサイドが設けられる場合であっても、ゲート電極と接触する側、具体的には、金属シリサイドに接触する側の層間絶縁膜は、窒化膜またはプラズマＣＶＤ法によって形成された酸化膜を設ける必要がある。ボロンは金属シリサイド中にも拡散するためである。
　また、上記の実施形態においては、半導体素子が縦型のＭＯＳＦＥＴである場合が開示されているが、電子と正孔との両方が伝導に寄与するバイポーラ素子、たとえば図３または図２３に示される炭化珪素半導体基板１の導電型を第２導電型（ｐ型）にした、ＩＧＢＴの、セル領域を有する半導体素子を構成した場合であっても、既述した効果が同様に奏されることは言うまでもない。したがって、上記の実施形態が適用可能である範囲は、ＭＯＳＦＥＴまたはＩＧＢＴなどのバイポーラ素子としての半導体素子を含む。
　＜第９実施形態＞
　＜多結晶シリコンと金属シリサイドからなるトレンチゲート構造縦型ＭＯＳＦＥＴ製造方法＞
　第１実施形態において例示されたように、不純物濃度が同じ場合であっても、ｐ型不純物を含む多結晶シリコン膜の抵抗は、ｎ型不純物を含む多結晶シリコン膜の抵抗の３倍になる。
　したがって、ｐ型不純物を含む多結晶シリコンをゲート電極に使用する場合、ｎ型不純物を含む多結晶シリコンをゲート電極に使用する場合よりも、縦型ＭＯＳＦＥＴのスイッチング速度が小さくなるという問題がある。
　第８実施形態では、ｐ型の多結晶シリコン膜の上に多結晶シリコン膜よりも抵抗の低い金属シリサイドが設けられることによって、ゲート電極が低抵抗化する形態が開示された。
　以下では、製造コストを増大させずに、多結晶シリコン膜の上に金属シリサイドを設ける方法について、図２５から図２９を参照しつつ説明する。
　ここで、図２５から図２８は、本実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。また、図２９は、本実施形態に関する炭化珪素半導体装置の構造を模式的に示す断面図である。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
　まず、第５実施形態に開示された工程と同一の工程で、図１６に開示された構造と同じ構造、すなわちトレンチ１９に、ゲート絶縁膜６ａが形成された構造を製造する。
　次に、図２５に例示されるように、ゲート絶縁膜６ａ上と酸化シリコン膜１４上とに、不純物を含まない非晶質シリコン膜７１ｂを形成する。
　非晶質シリコン膜７１ｂは、たとえば、ＣＶＤ法によって形成する。非晶質シリコン膜７１ｂの堆積温度は、たとえば、５００℃とし、非晶質シリコン膜７１ｂの膜厚は、たとえば、５０ｎｍとする。
　次に、不純物を含まない非晶質シリコン膜７１ｂ上に、ボロンを含む非晶質シリコン膜７２ｂを堆積する。ボロンを含む非晶質シリコン膜７２ｂの堆積温度は、たとえば、５００℃とし、ボロンを含む非晶質シリコン膜７２ｂの膜厚は、たとえば、２００ｎｍとする。
　以上までの工程により、図２５に例示された構造が形成される。図２５に例示された構造の、第５実施形態と異なる点は、不純物を含まない非晶質シリコン膜７１ｂの膜厚とボロンを含む非晶質シリコン膜７２ｂの膜厚とを薄くすることによって、非晶質シリコン膜７１ｂと非晶質シリコン膜７２ｂとによってトレンチ１９内を完全には埋め込まないようにする点である。
　次に、不純物を含まない非晶質シリコン膜７１ｂおよびボロンを含む非晶質シリコン膜７２ｂを熱処理することによって、結晶化させる。この熱処理によって、非晶質シリコン膜７１ｂおよび非晶質シリコン膜７２ｂは、結晶粒径が、たとえば、２００ｎｍのボロンを含んだ多結晶シリコン膜７３ｂとなる。
　この熱処理中に、ボロンを含む非晶質シリコン膜７２ｂ中のボロンが不純物を含まない非晶質シリコン膜７１ｂ中に拡散して、ボロンの濃度が膜中で均一な多結晶シリコン膜７３ｂが形成される。
　図２６は、多結晶シリコン膜７３ｂが形成された炭化珪素半導体装置の断面構造を例示する図である。本実施形態では、多結晶シリコン膜７３ｂのボロンの濃度は、たとえば、１×１０１８ｃｍ－３とする。本実施形態では、ボロン濃度は他の実施形態のボロン濃度である２×１０２０ｃｍ－３よりも低く設定される。
　不純物を含まない非晶質シリコン膜７１ａの膜厚と、ボロンを含む非晶質シリコン膜７２ａの膜厚とを合わせた厚さ、すなわち、多結晶シリコン膜７３ｂの膜厚は、トレンチ１９を完全には埋め込まないように設定される。具体的には、多結晶シリコン膜７３ｂの膜厚の２倍の値が、トレンチ１９の幅、すなわち、図１５においてＤで示される長さ以下になるように選択される。
　次に、図２７に例示されるように、多結晶シリコン膜７３ｂ上に、金属シリサイド膜７４を堆積する。金属シリサイド膜７４は、たとえば、タングステンシリサイド（ＷＳｉ）からなる。
　金属シリサイド膜７４は、トレンチ１９を完全に埋め込むように形成される。トレンチ１９を完全に埋め込むために、金属シリサイド膜７４は、たとえば、ＣＶＤ法によって形成される。
　本実施形態では、６フッ化タングステン（ＷＦ６）とシラン（ＳｉＨ４）ガスとを用いて金属シリサイド膜７４を堆積する。金属シリサイド膜７４の堆積温度は、たとえば、４００℃以上、かつ、７００℃以下から選択される。以上までの工程により、図２７に例示される炭化珪素半導体装置の構造が形成される。
　次に、図２８に例示されるように、写真製版およびエッチング処理によって、セル配列領域２０において、トレンチ１９内に形成されたものを除く、ボロンを含んだ多結晶シリコン膜７３ｂと金属シリサイド膜７４とを除去する。
　この工程以降では、第５実施形態に例示された工程と同一の工程、具体的には、図２０、図２１、図２２、図２３に例示された工程を経ることによって、トレンチゲート構造縦型ＭＯＳＦＥＴが形成される。図２９は、製造工程終了後のトレンチゲート構造縦型ＭＯＳＦＥＴの構造を例示する図である。
　多結晶シリコン膜７３ｂ上に金属シリサイド膜７４が設けられる場合であっても、ゲート電極と接触する側、具体的には、金属シリサイド膜７４に接触する側の層間絶縁膜である窒化シリコン膜８１は、窒化膜、または、プラズマＣＶＤ法によって形成された酸化膜である必要がある。ボロンは金属シリサイド膜７４中にも拡散するためである。
　以上によれば、本実施形態に例示された構造によって第５実施形態と同様の効果が実現できる。さらに、本実施形態に例示された構造によれば、トレンチ１９内のゲート電極がボロンを含んだ多結晶シリコン膜７３ｂと金属シリサイド膜７４とにより構成される。トレンチ１９内にボロンを含んだ多結晶シリコン膜７３ｂよりも低抵抗な金属シリサイド膜７４が存在するために、ゲート電極が第５実施形態よりも低抵抗となる。そのため、高速スイッチング動作が可能になる。
　次に、多結晶シリコン膜７３ｂのボロン濃度が低い場合に生じる効果について説明する。ゲート絶縁膜６ａに対向するチャネル部分、すなわち、ｐ型のウェル領域４におけるｐ型の不純物濃度は、たとえば、１×１０１７ｃｍ－３以上、かつ、５×１０１７ｃｍ－３以下である。多結晶シリコン膜７３ｂのボロンの濃度は、たとえば、１×１０１８ｃｍ－３と低く、ｐ型のウェル領域４のｐ型の不純物濃度に近い値になっている。
　このため、多結晶シリコン膜７３ｂのフェルミレベルは、ボロンの濃度が高い場合に比べてバンドギャップの中央側に位置する。ｐ型のウェル領域４のｐ型の不純物濃度も低いために、ｐ型のウェル領域４のフェルミレベルもバンドギャップの中央側に位置している。
　このように多結晶シリコン膜７３ｂのフェルミレベルとｐ型のウェル領域４のフェルミレベルとの双方がバンドギャップの中央側に位置している。したがって、ｐ型のウェル領域４の伝導帯、および、ｐ型のウェル領域４の価電子帯の曲がりが小さくなる。このため、第１実施形態から第７実施形態における場合よりも、縦型ＭＯＳＦＥＴのＶｔｈを高くすることができる。
　また、ゲート電極、すなわち、多結晶シリコン膜７３ｂおよび金属シリサイド膜７４には、抵抗値の低い金属シリサイド膜７４が存在するために、多結晶シリコン膜７３ｂのボロン濃度を低くした場合であってもゲート電極の抵抗は濃度の減少分ほど大きくはならない。たとえば、ボロン濃度が１／１０になっても、ゲート電極の抵抗の増加分は５％以下である。
　ゲート電極にボロンを含んだ多結晶シリコン膜７３ｂと金属シリサイド膜７４とが使用される場合のボロン濃度は、たとえば、１×１０１７ｃｍ－３以上、かつ、５×１０２０ｃｍ－３以下の範囲から選択される。
　ゲート電極のボロン濃度が１×１０１７ｃｍ－３より低い場合、多結晶シリコンは抵抗値が非常に高い絶縁膜となるため使用できない。これは、ボロンから発生した正孔の量が多結晶シリコン中に存在する結晶粒界の全てのトラップの量と等しくなるときに発生する。このときの結晶粒界の電子（正孔）の障壁高さ（バリアハイト）が最大となる。
　この現象は、多結晶シリコンの結晶粒界の密度、または、多結晶シリコンのトラップ密度に依存するが、いずれにしても、ボロン濃度が１×１０１５ｃｍ－３前後の濃度のときに発生する。このため、多結晶シリコンのボロン濃度は１×１０１７ｃｍ－３以上である必要がある。
　また、ゲート電極のボロン濃度は５×１０２０ｃｍ－３まで含ませることができる。上記のように、縦型ＭＯＳＦＥＴのＶｔｈを他の実施形態におけるＶｔｈよりも上げるためには、ゲート電極のボロン濃度は１×１０１９ｃｍ－３以下に設定される必要がある。
　したがって、ゲート電極にボロンを含んだ多結晶シリコン膜７３ｂと金属シリサイド膜７４とを使用する場合のボロン濃度は、１×１０１７ｃｍ－３以上、かつ、１×１０１９ｃｍ－３以下の範囲であることが望ましい。
　また、本実施形態ではＣＶＤ法により金属シリサイド膜７４が形成される。このため、一つの工程のみの追加でトレンチ１９内に金属シリサイド膜７４を形成することができる。したがって、低コストで低抵抗なゲート電極が得られる。
　＜第９実施形態の変形例１＞
　＜金属シリサイド化＞
　第９実施形態では、ＣＶＤ法による金属シリサイドの製造方法が開示された。本実施形態の変形例では、スパッタ法によって、金属シリサイドを有するトレンチゲート構造縦型ＭＯＳＦＥＴを製造する方法について、図３０から図３２を参照しつつ説明する。
　ここで、図３０および図３１は、本実施形態に関する炭化珪素半導体装置の製造方法を示す工程別断面図である。また、図３２は、本実施形態に関する炭化珪素半導体装置の構造を模式的に示す断面図である。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
　まず、第５実施形態に開示された工程と同一の工程で、図１９に開示された構造に対応する構造、すなわちトレンチ１９内に、ボロンを含んだ多結晶シリコン膜７ｂを形成する。ただし、多結晶シリコン膜７ｂのボロンの濃度は、たとえば、１×１０１８／ｃｍ３とする。
　次に、図３０に例示されるように、スパッタ法によって金属膜７５を全面に堆積する。金属膜７５には、チタン（Ｔｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、または、ニッケル（Ｎｉ）などの、シリサイド膜を形成しやすい金属を使用することができる。本実施形態では、たとえば、チタンを使用する。
　次に、第４実施形態においてニッケルシリサイド膜を形成する場合と同様の工程によって、トレンチ１９内、および、周辺領域２１の上面に金属シリサイド膜７６を形成する。
　具体的には、まず、スパッタ法によって、チタン（Ｔｉ）からなる金属膜７５を全面に形成する。Ｔｉからなる金属膜７５の膜厚は、たとえば、１００ｎｍとする。
　そして、金属膜７５にアニール処理を施す。これにより、トレンチ１９の上部、および、周辺領域２１の上面に存在する、ボロンを含む多結晶シリコン膜７ｂ上に、ＴｉＳｉ２膜が形成される。当該アニール処理は、たとえばＲＴＡ法により、温度３００℃以上、かつ、８００℃程度で行う。本実施形態では、温度６００℃で行うこととする。
　当該温度における加熱によって、金属膜７５のＴｉと、これに接触するボロンを含んだ多結晶シリコン膜７ｂ中のシリコンとが反応して、ＴｉＳｉ２膜である金属シリサイド膜７６が形成される。ＴｉＳｉ２膜を形成した後、たとえば、硫酸または塩酸を含む酸系の薬液で、ＴｉＳｉ２膜が形成された構造を洗浄する。
　当該洗浄により、上記シリサイド化反応において未反応となったＴｉ膜が除去される。図３１は、未反応のＴｉ膜を除去した後の構造を例示する図である。
　この工程以降では、第５実施形態に例示された工程と同一の工程を経ることによって、トレンチゲート構造縦型ＭＯＳＦＥＴが作成される。図３２は、製造工程終了後のトレンチゲート構造縦型ＭＯＳＦＥＴの構造を例示する図である。
　本実施形態の変形例においても、トレンチ１９内のゲート電極が、ボロンを含んだ多結晶シリコン膜７ｂと金属シリサイド膜７６とを備える。このため、ゲート電極が第５実施形態における場合よりも低抵抗となり、高速スイッチング動作が可能となる。
　また、本実施形態の変形例においても、多結晶シリコン膜７ｂのボロンの濃度が低いため、第１実施形態から第７実施形態における場合よりも、縦型ＭＯＳＦＥＴのＶｔｈを高くすることができる。
　さらに、本実施形態の変形例ではスパッタ法、ＲＴＡ法、および、洗浄により金属シリサイド膜７６を形成する。このため、３工程のみの追加でトレンチ１９内に金属シリサイド膜７６を形成することができる。したがって、低コストで、低抵抗なゲート電極が得られる。
　＜第９実施形態の変形例２＞
　＜多結晶シリコンと金属シリサイドからなるプレーナゲート構造縦型ＭＯＳＦＥＴ＞
　第９実施形態、および、第９実施形態の変形例１では、多結晶シリコン膜７ｂと金属シリサイド７６とを備えるトレンチゲート構造縦型ＭＯＳＦＥＴが開示された。ここで、多結晶シリコンと金属シリサイドとからなるゲート電極は、プレーナゲート構造縦型ＭＯＳＦＥＴにも使用できる。
　第４実施形態において、図７に例示される工程の後に、多結晶シリコン膜であるゲート電極７上に金属シリサイドを堆積すれば、多結晶シリコンと金属シリサイドとを備えるプレーナゲート構造縦型ＭＯＳＦＥＴを作製することができる。
　＜第９実施形態の変形例３＞
　＜多結晶シリコンと金属からなる縦型ＭＯＳＦＥＴ＞
　第９実施形態、第９実施形態の変形例１、および、第９実施形態の変形例２では、ゲート電極に金属シリサイドが使用された。しかしながら、ゲート電極に使用できる材料は金属シリサイドに限られない。
　ボロンを含む多結晶シリコンがゲート絶縁膜に接触していれば、ゲート電極に、多結晶シリコンよりも低抵抗である金属シリサイド以外の材料を使用できることは言うまでもない。たとえば、高融点金属であるＷ、モリブデン（Ｍｏ）、Ｔｉ、または、タンタル（Ｔａ）などを使用することができる。
　本実施形態では、ゲート電極に、金属シリサイドよりも低抵抗である高融点金属が使用された。したがって、ゲート電極の抵抗が減少するため、第９実施形態よりも高速スイッチングが可能な縦型ＭＯＳＦＥＴが得られる。
　＜効果＞
　以下に、上記の実施形態による効果を例示する。
　上記の実施形態によれば、炭化珪素半導体装置が、第１導電型のドリフト層２と、第２導電型のウェル領域４と、第１導電型のソース領域３と、ゲート絶縁膜６と、第２導電型のゲート電極７と、層間絶縁膜８と、ソース電極としての外部出力ソース電極１０と、ドレイン電極９とを備える。
　ドリフト層２は、炭化珪素半導体基板１の上面に形成される。ウェル領域４は、ドリフト層２の表層に部分的に形成される。
　ソース領域３は、ウェル領域４の表層に部分的に形成される。ゲート絶縁膜６は、ソース領域３とドリフト層２とに挟まれたウェル領域４に接触して形成される。
　ゲート電極７は、ゲート絶縁膜６に接触して形成される。層間絶縁膜８は、ゲート電極７を覆って形成される。
　外部出力ソース電極１０は、ソース領域３と電気的に接続される。ドレイン電極９は、炭化珪素半導体基板１の下面に形成される。
　そして、層間絶縁膜８は、少なくともゲート電極７に接触する面の近傍、より具体的には、ゲート電極７に接触する面から１６０ｎｍ程度以下の領域において、第２導電型の不純物濃度が１×１０１９／ｃｍ３よりも低い。
　なお、ゲート絶縁膜６は、ゲート絶縁膜６ａと入れ替えることもできる。それに伴い、ゲート電極７は、ゲート電極７ａと入れ替えられる。以下の記載においても、矛盾のない範囲で、同様に入れ替え可能である。
　このような構成によれば、層間絶縁膜８に第２導電型の不純物であるボロンが拡散することが抑制されるため、ゲート電極７の不純物濃度の低下を抑制することができる。よって、ゲート電極７における抵抗が高まることを抑制することができる。一方で、ゲート電極７は第２導電型であるため、Ｖｔｈを高く維持することができる。
　なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示される他の構成のうちの少なくとも１つを適宜追加した場合でも、上記の効果を生じさせることができる。
　また、上記の実施形態によれば、ゲート絶縁膜６は、ソース領域３とドリフト層２とに挟まれたウェル領域４上に形成され、ゲート電極７は、ゲート絶縁膜６上に形成される。
　このような構成によれば、プレーナゲート構造であるＭＯＳＦＥＴにおいて、層間絶縁膜８に第２導電型の不純物であるボロンが拡散することが抑制されるため、ゲート電極７の不純物濃度の低下を抑制することができる。よって、ゲート電極７における抵抗が高まることを抑制することができる。一方で、ゲート電極７は第２導電型であるため、Ｖｔｈを高く維持することができる。
　また、上記の実施形態によれば、炭化珪素半導体装置が、ドリフト層２の表面からウェル領域４よりも深く形成されたトレンチ１９を備える。
　ゲート絶縁膜６ａは、トレンチ１９内において、ソース領域３とドリフト層２とに挟まれたウェル領域４の側壁を覆って形成される。また、ゲート電極７ａは、トレンチ１９内において、ゲート絶縁膜６ａを覆って形成される。
　このような構成によれば、トレンチゲート構造であるＭＯＳＦＥＴにおいて、層間絶縁膜８に第２導電型の不純物であるボロンが拡散することが抑制されるため、ゲート電極７ａの不純物濃度の低下を抑制することができる。よって、ゲート電極７ａにおける抵抗が高まることを抑制することができる。一方で、ゲート電極７ａは第２導電型であるため、Ｖｔｈを高く維持することができる。また、トレンチゲート構造を採用しているため、プレーナゲート構造よりもオン抵抗を低減することができる。
　また、上記の実施形態によれば、酸化シリコン膜である層間絶縁膜が、４００℃以下の温度下で形成される。
　このような構成によれば、ゲート電極７に接触する膜が酸化シリコン膜となるが、酸化シリコン膜の形成温度が４００℃以下であるため、ゲート電極７中の第２導電型の不純物が、酸化シリコン膜中を拡散することを抑制される。
　また、層間絶縁膜が単一の膜で形成されているため、ソースコンタクトホール１２の開口およびゲートコンタクトホール１３の開口が同一のエッチングガスで可能となる。よって、窒化シリコン膜８１と酸化膜８２とを用いた場合とは異なり、１つの工程でエッチングが可能となるので、製造コストを抑えることができる。
　また、上記の実施形態によれば、層間絶縁膜が、窒化シリコン膜８１である。
　このような構成によれば、層間絶縁膜が窒化シリコン膜８１であるため、第２導電型の不純物が層間絶縁膜中に拡散することを抑制することができる。よって、ゲート電極７の不純物濃度の低下を抑制することができ、ゲート電極７における抵抗が高まることを抑制することができる。
　また、上記の実施形態によれば、層間絶縁膜８は、積層構造である。そして、層間絶縁膜８は、ゲート電極７と接触して形成された窒化シリコン膜８１と、窒化シリコン膜８１を覆って形成された酸化膜８２とを備える。
　このような構成によれば、窒化シリコン膜８１によって層間絶縁膜８への第２導電型の不純物の拡散を抑制しつつ、酸化膜８２によって十分厚さの層間絶縁膜８を形成することができる。
　また、上記の実施形態によれば、ゲート絶縁膜６は、酸化シリコン膜であり、かつ、内部に窒素を含む。
　このような構成によれば、ゲート絶縁膜６が窒素を含む酸化シリコン膜であるので、第２導電型の不純物がゲート絶縁膜６中に拡散することが抑制される。このため、ヒステリシスを抑制することができる。
　炭化珪素半導体で形成された縦型ＭＯＳＦＥＴにおいては、第２導電型の不純物であるボロンがゲート絶縁膜中に混入しただけで電気特性が劣化するという問題がある。
　炭化珪素半導体で形成された縦型ＭＯＳＦＥＴでは、炭化珪素を酸化させて酸化シリコンとすることでゲート絶縁膜が形成される。このゲート絶縁膜中には、炭化珪素の構成元素であるＣが不純物として含まれ、ゲート絶縁膜の特性を劣化させている。具体的には、縦型ＭＯＳＦＥＴにゲート電圧が印加された状態でドレイン電流が測定された場合、ゲート電圧を印加する方向によって、すなわち、負電圧から正電圧にゲート電圧を掃引する場合と、正電圧から負電圧にゲート電圧を掃引する場合とで、ドレイン電流が異なる（いわゆるヒステリシス）現象が発生する。これは、ゲート絶縁膜である酸化シリコン中の不純物Ｃに起因する欠陥にボロンが捕捉され、準位を形成するためである。この準位に正孔が充放電することによりヒステリシスが発生する。
　また、上記の実施形態によれば、ゲート電極７は、結晶粒の大きさが２００ｎｍ以上である。
　このような構成によれば、ゲート電極７を構成する結晶粒の大きさが２００ｎｍ以上であるため、通常のたとえば５０ｎｍ程度の結晶粒からなる多結晶シリコンによって形成されている場合よりも、ゲート電極７中に含まれる結晶粒界は少なくなる。このため、ゲート電極７形成後の製造工程の熱処理によるボロンのゲート絶縁膜６中への拡散が抑制される。その結果、ヒステリシスをさらに抑制することができる。
　また、上記の実施形態によれば、炭化珪素半導体装置の製造方法において、炭化珪素半導体基板１の上面に第１導電型のドリフト層２を形成する。そして、ドリフト層２の表層に第２導電型のウェル領域４を部分的に形成する。そして、ウェル領域４の表層に第１導電型のソース領域３を部分的に形成する。そして、ソース領域３とドリフト層２とに挟まれたウェル領域４に接触するゲート絶縁膜６を形成する。そして、ゲート絶縁膜６に接触する第２導電型のゲート電極７を形成する。そして、ゲート電極７を覆う層間絶縁膜８を形成する。そして、ソース領域３と電気的に接続されるソース電極としての外部出力ソース電極１０を形成する。そして、炭化珪素半導体基板１の下面にドレイン電極９を形成する。
　なお、上記の層間絶縁膜８は、酸素を含まないガスを用いたＣＶＤ法によって形成する。
　なお、ゲート絶縁膜６は、ゲート絶縁膜６ａと入れ替えることもできる。それに伴い、ゲート電極７は、ゲート電極７ａと入れ替えられる。以下の記載においても、矛盾のない範囲で、同様に入れ替え可能である。
　このような構成によれば、酸素を含まないガスを用いて層間絶縁膜８を形成することにより、層間絶縁膜８に第２導電型の不純物であるボロンが拡散することが抑制されるため、ゲート電極７の不純物濃度の低下を抑制することができる。よって、ゲート電極７における抵抗が高まることを抑制することができる。一方で、ゲート電極７は第２導電型であるため、Ｖｔｈを高く維持することができる。
　なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示される他の構成のうちの少なくとも１つを適宜追加した場合でも、上記の効果を生じさせることができる。
　ここで、シリコン半導体で形成されたＭＯＳＦＥＴでは、ｐ型ゲート電極はＰ型のＭＯＳＦＥＴに使用され、ｐ型ゲート電極へのｐ型不純物の導入は通常二フッ化硼素（ＢＦ２）のイオン注入で行われる。このＢＦ２のイオン注入は、Ｐ型のＭＯＳＦＥＴのソース電極およびドレイン電極へのｐ型不純物導入を兼ねている。すなわち、ｐ型ゲート電極と、Ｐ型のＭＯＳＦＥＴのソース電極およびドレイン電極へのｐ型不純物が、１回のＢＦ２のイオン注入で同時に導入される。したがって、シリコン半導体で形成されたＰ型のＭＯＳＦＥＴの製造工程においては、ｐ型ゲート電極へのｐ型不純物の導入にイオン注入を使用しても工程数が増えることがないため、製造コストが増大することはない。
　しかし、ゲート電極にｐ型の不純物を導入する電力用縦型ＭＯＳＦＥＴまたはＩＧＢＴにおいては、ソース電極に通常ｎ型の不純物が導入されるため、ゲート電極とソース電極とに、１回のイオン注入で不純物を導入することができない。すなわち、電力用縦型ＭＯＳＦＥＴまたはＩＧＢＴのゲート電極にイオン注入でｐ型の不純物を導入すると、工程数が増えるという問題がある。
　これに対し、上記の実施形態によれば、ゲート電極７をＣＶＤ法で形成する。すなわち、ｐ型不純物であるボロンをＣＶＤ法により導入する。したがって、１つの工程で形成することができるため、工程数は増加しない。
　また、上記の実施形態によれば、ゲート絶縁膜６を、ソース領域３とドリフト層２とに挟まれたウェル領域４上に形成する。そして、ゲート電極７を、ゲート絶縁膜６上に形成する。
　このような構成によれば、プレーナゲート構造であるＭＯＳＦＥＴにおいて、層間絶縁膜８に第２導電型の不純物であるボロンが拡散することが抑制されるため、ゲート電極７の不純物濃度の低下を抑制することができる。よって、ゲート電極７における抵抗が高まることを抑制することができる。一方で、ゲート電極７は第２導電型であるため、Ｖｔｈを高く維持することができる。
　また、上記の実施形態によれば、ドリフト層２の表面からウェル領域４よりも深く、トレンチ１９を形成する。そして、ゲート絶縁膜６ａを、トレンチ１９内において、ソース領域３とドリフト層２とに挟まれたウェル領域４の側壁を覆って形成する。そして、ゲート電極７ａを、トレンチ１９内において、ゲート絶縁膜６ａを覆って形成する。
　このような構成によれば、トレンチゲート構造であるＭＯＳＦＥＴにおいて、層間絶縁膜８に第２導電型の不純物であるボロンが拡散することが抑制されるため、ゲート電極７ａの不純物濃度の低下を抑制することができる。よって、ゲート電極７ａにおける抵抗が高まることを抑制することができる。一方で、ゲート電極７ａは第２導電型であるため、Ｖｔｈを高く維持することができる。また、トレンチゲート構造を採用しているため、プレーナゲート構造よりもオン抵抗を低減することができる。
　また、トレンチ型のゲート電極７ａをＣＶＤ法で形成しているため、トレンチ型のゲート電極をイオン注入法で形成した場合よりも、低コストでトレンチゲート構造ＭＯＳＦＥＴを製造することができる。
　また、上記の実施形態によれば、酸化シリコン膜である層間絶縁膜を、４００℃以下の温度下で形成する。
　このような構成によれば、ゲート電極７に接触する膜が酸化シリコン膜となるが、酸化シリコン膜の形成温度が４００℃以下であるため、ゲート電極７中の第２導電型の不純物が、酸化シリコン膜中を拡散することを抑制される。
　また、層間絶縁膜が単一の膜で形成されているため、ソースコンタクトホール１２の開口およびゲートコンタクトホール１３の開口が同一のエッチングガスで可能となる。よって、窒化シリコン膜８１と酸化膜８２とを用いた場合とは異なり、１つの工程でエッチングが可能となるので、製造コストを抑えることができる。
　また、上記の実施形態によれば、不純物を含まない第１非晶質シリコン膜としての非晶質シリコン膜７１をＣＶＤ法によって形成し、非晶質シリコン膜７１を覆う第２導電型の不純物を含む第２非晶質シリコン膜としての非晶質シリコン膜７２を形成し、さらに、非晶質シリコン膜７１および非晶質シリコン膜７２を熱処理することによって、多結晶シリコン膜であるゲート電極７を形成する。
　なお、非晶質シリコン膜７１は、非晶質シリコン膜７１ａと入れ替えることもできる。それに伴い、非晶質シリコン膜７２は、非晶質シリコン膜７２ａと入れ替えられ、ゲート電極７は、ゲート電極７ａと入れ替えられる。以下の記載においても、矛盾のない範囲で、同様に入れ替え可能である。
　このような構成によれば、不純物を含まない非晶質シリコン膜７１を形成することにより、ゲート電極７形成後の熱処理により第２導電型の不純物であるボロンがゲート絶縁膜６中へ拡散するのを減少させることができる。
　また、ＣＶＤ法により第２導電型の不純物を含む非晶質シリコン膜７２を形成しているので、ゲート電極７を低コストで製造することができる。
　また、上記の実施形態によれば、ゲート電極は、多結晶半導体に対応する多結晶シリコン膜７３ｂと、導電膜に対応する金属シリサイド膜７４とを含む。このような構成によれば、ゲート電極が多結晶半導体膜と導電膜とを含んで形成されるため、ゲート電極の抵抗が多結晶半導体のみから構成される場合よりも小さくなる。このため、ＭＯＳＦＥＴの高速スイッチングが可能となる。
　また、導電膜をＣＶＤ法によって形成する場合には、ゲート電極が一つの工程の追加のみで形成することができる。このため、高速スイッチング動作可能なＭＯＳＦＥＴを、低コストで製造することができる。
　＜変形例＞
　上記実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載している場合があるが、これらはすべての局面において例示であって、本明細書に記載されたものに限られることはない。よって、例示されていない無数の変形例が、本技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
　また、矛盾が生じない限り、上記実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、各構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含む。また、各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。
　また、本明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　また、上記実施形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　上記の技術は、たとえばインバータのような電力変換器に適用して好適である。
　１　炭化珪素半導体基板、２　ドリフト層、３　ソース領域、４　ウェル領域、５　ｐ＋ウェルコンタクト領域、６，６ａ　ゲート絶縁膜、７，７ａ　ゲート電極、７ｂ，７３ｂ　多結晶シリコン膜、８　層間絶縁膜、９　ドレイン電極、１０　外部出力ソース電極、１１　裏面接続ドレイン電極、１２　ソースコンタクトホール、１３　ゲートコンタクトホール、１４　酸化シリコン膜、１５　外部出力ゲート電極、１５ａ　ゲート配線、１６　ＪＦＥＴ領域、１８　ＮｉＳｉ２膜、１９　トレンチ、２０　セル配列領域、２１　周辺領域、４０　炭化珪素半導体装置、７１，７１ａ，７１ｂ，７２，７２ａ，７２ｂ　非晶質シリコン膜、７４，７６　金属シリサイド膜、７５　金属膜、８１　窒化シリコン膜、８２　酸化膜、Ａ，Ｂ　サンプル。

Claims (14)

  1. 　炭化珪素半導体基板（１）の上面に形成された第１導電型のドリフト層（２）と、
    　前記ドリフト層（２）の表層に部分的に形成された第２導電型のウェル領域（４）と、
    　前記ウェル領域（４）の表層に部分的に形成された第１導電型のソース領域（３）と、
    　前記ソース領域（３）と前記ドリフト層（２）とに挟まれた前記ウェル領域（４）に接触して形成されたゲート絶縁膜（６、６ａ）と、
    　前記ゲート絶縁膜（６、６ａ）に接触して形成された第２導電型のゲート電極（７、７ａ）と、
    　前記ゲート電極（７、７ａ）を覆って形成された層間絶縁膜（８）と、
    　前記ソース領域（３）と電気的に接続されたソース電極（１０）と、
    　前記炭化珪素半導体基板（１）の下面に形成されたドレイン電極（９）とを備え、
    　前記層間絶縁膜（８）は、少なくとも前記ゲート電極（７、７ａ）に接触する面の近傍において、第２導電型の不純物濃度が１×１０１９／ｃｍ３よりも低い、
    　炭化珪素半導体装置。
  2. 　前記ゲート絶縁膜（６）は、前記ソース領域（３）と前記ドリフト層（２）とに挟まれた前記ウェル領域（４）上に形成され、
    　前記ゲート電極（７）は、前記ゲート絶縁膜（６）上に形成される、
    　請求項１に記載の炭化珪素半導体装置。
  3. 　前記ドリフト層（２）の表面から前記ウェル領域（４）よりも深く形成されたトレンチ（１９）をさらに備え、
    　前記ゲート絶縁膜（６ａ）は、前記トレンチ（１９）内において、前記ソース領域（３）と前記ドリフト層（２）とに挟まれた前記ウェル領域（４）の側壁を覆って形成され、
    　前記ゲート電極（７ａ）は、前記トレンチ（１９）内において、前記ゲート絶縁膜（６ａ）を覆って形成される、
    　請求項１に記載の炭化珪素半導体装置。
  4. 　前記層間絶縁膜が、酸化シリコン膜である、
    　請求項１から請求項３のうちのいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記層間絶縁膜が、窒化シリコン膜（８１）である、
    　請求項１から請求項３のうちのいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記層間絶縁膜（８）は、積層構造であり、
    　前記層間絶縁膜（８）は、
    　前記ゲート電極（７、７ａ）と接触して形成された窒化シリコン膜（８１）と、
    　前記窒化シリコン膜（８１）を覆って形成された酸化膜（８２）とを備える、
    　請求項１から請求項３のうちのいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記ゲート絶縁膜（６、６ａ）は、酸化シリコン膜であり、かつ、内部に窒素を含む、
    　請求項１から請求項３のうちのいずれか１項に記載の炭化珪素半導体装置。
  8. 　前記ゲート電極（７、７ａ）は、結晶粒の大きさが２００ｎｍ以上である、
    　請求項１から請求項３のうちのいずれか１項に記載の炭化珪素半導体装置。
  9. 　前記ゲート電極は、多結晶半導体（７３ｂ、７ｂ）と、導電膜（７４、７６）とを含む、
    　請求項１から請求項３のうちのいずれか１項に記載の炭化珪素半導体装置。
  10. 　炭化珪素半導体基板（１）の上面に第１導電型のドリフト層（２）を形成し、
    　前記ドリフト層（２）の表層に第２導電型のウェル領域（４）を部分的に形成し、
    　前記ウェル領域（４）の表層に第１導電型のソース領域（３）を部分的に形成し、
    　前記ソース領域（３）と前記ドリフト層（２）とに挟まれた前記ウェル領域（４）に接触するゲート絶縁膜（６、６ａ）を形成し、
    　前記ゲート絶縁膜（６、６ａ）に接触する第２導電型のゲート電極（７、７ａ）を形成し、
    　前記ゲート電極（７、７ａ）を覆う層間絶縁膜（８）を形成し、
    　前記ソース領域（３）と電気的に接続されるソース電極（１０）を形成し、
    　前記炭化珪素半導体基板（１）の下面にドレイン電極（９）を形成し、
    　前記層間絶縁膜（８）を、酸素を含まないガスを用いたＣＶＤ法によって形成する、
    　炭化珪素半導体装置の製造方法。
  11. 　前記ゲート絶縁膜（６）を、前記ソース領域（３）と前記ドリフト層（２）とに挟まれた前記ウェル領域（４）上に形成し、
    　前記ゲート電極（７）を、前記ゲート絶縁膜（６）上に形成する、
    　請求項１０に記載の炭化珪素半導体装置の製造方法。
  12. 　前記ドリフト層（２）の表面から前記ウェル領域（４）よりも深く、トレンチ（１９）を形成し、
    　前記ゲート絶縁膜（６ａ）を、前記トレンチ（１９）内において、前記ソース領域（３）と前記ドリフト層（２）とに挟まれた前記ウェル領域（４）の側壁を覆って形成し、
    　前記ゲート電極（７ａ）を、前記トレンチ（１９）内において、前記ゲート絶縁膜（６ａ）を覆って形成する、
    　請求項１０に記載の炭化珪素半導体装置の製造方法。
  13. 　酸化シリコン膜である前記層間絶縁膜を、４００℃以下の温度下で形成する、
    　請求項１０から請求項１２のうちのいずれか１項に記載の炭化珪素半導体装置の製造方法。
  14. 　不純物を含まない第１非晶質シリコン膜（７１、７１ａ）をＣＶＤ法によって形成し、前記第１非晶質シリコン膜（７１、７１ａ）を覆う第２導電型の不純物を含む第２非晶質シリコン膜（７２、７２ａ）を形成し、さらに、前記第１非晶質シリコン膜（７１、７１ａ）および前記第２非晶質シリコン膜（７２、７２ａ）を熱処理することによって、多結晶シリコン膜である前記ゲート電極（７、７ａ）を形成する、
    　請求項１０から請求項１２のうちのいずれか１項に記載の炭化珪素半導体装置の製造方法。
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