JP2003086790A

JP2003086790A - 半導体装置及びその製造方法、並びにその応用装置

Info

Publication number: JP2003086790A
Application number: JP2001217658A
Authority: JP
Inventors: Takaaki Negoro; 宝昭根来; Takaharu Fujimoto; 敬治藤本
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-06-27
Filing date: 2001-07-18
Publication date: 2003-03-20

Abstract

(57)【要約】【課題】ＬＤＭＯＳトランジスタの低オン抵抗化及び
ドレイン耐圧の向上を図る。【解決手段】Ｐ型基板１に形成されたドレイン用ウエ
ル領域２１内に、チャネル用ウエル領域２３と、ウエル
領域２１よりも濃い不純物濃度をもつ中濃度ドレイン領
域２４が間隔をもって形成されている。ウエル領域２３
とドレイン領域２４は高温熱処理にて同時に形成された
ものであり、深く拡散されている。ウエル領域２３内に
ソース１１ｓが形成されている。ドレイン領域２４内に
ドレイン領域２４よりも濃い不純物濃度をもつドレイン
１１ｄが形成されている。ウエル領域２１上、ウエル領
域２３上及びドレイン領域２４上の一部分にまたがっ
て、かつドレイン１１ｄとは間隔をもって、ゲート電極
１１ｇが形成されている。ソース１１ｓ、ウエル領域２
３及びドレイン領域２４はゲート電極１１ｇに対して自
己整合的に形成されたものであり、安定したトランジス
タが作り込める。その結果、ＬＤＭＯＳトランジスタの
低オン抵抗化及びドレイン耐圧の向上を同時に実現でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、並びにその応用装置に関し、特にＬＤＭＯ
Ｓトランジスタを備えた半導体装置及びその製造方法、
並びにその応用装置に関するものである。本明細書にお
いて、ＬＤＭＯＳトランジスタとは、ソースを囲むよう
にソース及びドレインとは逆導電型の低濃度不純物層を
備え、その低濃度不純物層のゲート電極直下の領域表面
をチャネル領域とする電界効果トランジスタ（横方向二
重拡散絶縁ゲート型電界効果トランジスタ）をいう。ま
た、コンベンショナル型ＭＯＳトランジスタとは、ドレ
インがチャネル領域よりも濃い不純物濃度で形成された
構造のＭＯＳトランジスタをいう。

【０００２】

【従来の技術】レギュレータやＤＣ／ＤＣコンバータな
どの回路を備えた半導体装置において、最近、さまざま
な用途で使用されるために、半導体装置の高出力電流の
要求が大きくなっている。そこで、出力電流能力を上げ
るために低オン抵抗のＬＤＭＯＳトランジスタが注目さ
れている。このＬＤＭＯＳトランジスタに関してはその
構造上、高耐圧でありながら微細化が可能となりチップ
面積を縮小することができる。

【０００３】ＬＤＭＯＳトランジスタは、ソースを囲む
ようにソース・ドレインとは逆導電型の低濃度不純物層
（チャネル用ウエル領域）を形成し、ゲート電極直下の
その低濃度不純層表面にチャネルを形成する電界効果ト
ランジスタである。図１２（Ａ）はＮチャネル型ＬＤＭ
ＯＳトランジスタの一例を示したものである。高抵抗の
Ｎ型シリコン基板１０２上にゲート酸化膜１０４を介し
てポリシリコンゲート電極１０６が形成されており、ゲ
ート電極１０６のソース側端部をマスクにしてＰ型不純
物が注入され熱拡散されて一部分がチャネル領域となる
チャネル用ウエル領域１０８が形成されている。低抵抗
のＮ型ソース１１０とＮ型ドレイン１１２が、ゲート電
極１０６をマスクとしたＮ型不純物のイオン注入と熱拡
散により形成されている。１１４は層間絶縁膜、１１
６，１１８はそれぞれＮ型ソース１１０，Ｎ型ドレイン
１１２と接続された電極配線である（特開平７−３０２
９０３号公報参照）。

【０００４】高耐圧ＭＯＳトランジスタとしてＬＤＭＯ
Ｓトランジスタを用いたときには、一般的にはドレイン
−ゲート電極間の電界緩和のために、図１２（Ｂ）のよ
うにドレイン端部のゲート酸化膜１０４ａを厚くした
り、図１２（Ｃ）のようにドレイン端部にゲート酸化膜
よりも厚いフィールド酸化膜１０４ｂを存在させたりし
ている。なお、１２０は厚い酸化膜１０４ａ，１０４ｂ
下に形成された、Ｎ型シリコン基板１０２よりも濃く、
かつＮ型ドレイン１１２よりも薄いＮ型不純物濃度をも
つ中濃度ドレイン領域であり、１０８ａはチャネル用ウ
エル領域１０８のコンタクト領域である。しかし、これ
らの構造では、厚い酸化膜１０４ａ，１０４ｂを形成す
る部分の距離分だけトランジスタサイズが大きくなると
いう問題があった。また、ドレイン抵抗も増大し、オン
抵抗が上がるという問題があった。

【０００５】また、図１２（Ｂ）の方法では、ドレイン
端部のゲート酸化膜１０４ａを厚くする過程で写真製版
と酸化膜エッチングが行なわれるため、写真製版のアラ
イメントずれとエッチング精度によりトランジスタ特性
が大きく変化するという問題があった。図１２（Ｃ）の
ようにドレイン端部にフィールド酸化膜１０４ｂを存在
させるにはＬＯＣＯＳ（local oxidation of silicon）
法が用いられるので、パターン精度を上げることはでき
るが、ゲート電極直下にＬＯＣＯＳ酸化膜端が存在する
ことにより、その部分で結晶の乱れが生じ、トランジス
タ特性の劣化が生じやすいという問題があった。このよ
うに、図１２（Ｂ）や（Ｃ）の構造では素子の微細化が
できない。

【０００６】また、図１２（Ａ）のようにドレイン端部
のゲート酸化膜の膜厚を厚くしない構造では、Ｎ型ドレ
イン１１２がゲート電極直下に存在するため、電界集中
により耐圧劣化が生じる。

【０００７】そこで、ＬＤＭＯＳトランジスタの耐圧を
向上させる方法として、高濃度ドレインをゲート電極と
は間隔をもって配置する方法がある。図１３は、従来の
Ｎチャネル型ＬＤＭＯＳトランジスタ（従来技術１）を
示す断面図である。Ｐ型半導体基板（Ｐ型基板）１にＮ
型ドレイン用ウエル領域２１が形成されている。Ｎ型ド
レイン用ウエル領域２１内にＰ型チャネル用ウエル領域
２３が形成されており、Ｐ型チャネル用ウエル領域２３
内にＮ型ソース１１ｓが形成されている。Ｎ型ドレイン
用ウエル領域２１内には、Ｐ型チャネル用ウエル領域２
３とは間隔をもって、Ｎ型ドレイン用ウエル領域２１よ
りも濃い濃度でＮ型不純物が導入されたＮ型ドレイン１
１ｄも形成されている。Ｎ型ソース１１ｓ、Ｎ型ドレイ
ン１１ｄ間のＮ型ドレイン用ウエル領域２１上及びＰ型
チャネル用ウエル領域２３上にまたがって、かつＮ型ド
レイン１１ｄとは間隔をもって、ゲート酸化膜１１oxを
介してポリシリコンからなるＮ型ゲート電極１１ｇが形
成されている。Ｎ型ゲート電極１１ｇ下のＰ型チャネル
用ウエル領域２３表面がチャネル領域となる。

【０００８】従来技術１のＮchＬＤＭＯＳにおいて、そ
のオン抵抗は、チャネル抵抗、ドレイン抵抗、及びソー
ス抵抗の和により決定される。従来技術１のＮchＬＤＭ
ＯＳでは、Ｎ型ソース１１ｓをＮ型ゲート電極１１ｇに
対して自己整合的に形成することにより、ソース抵抗を
なくしている。

【０００９】しかし、Ｎ型ドレイン用ウエル領域２１の
抵抗成分に起因してドレイン２１ａのドレイン抵抗が高
いため、ゲート電圧の高電界側ではトランジスタのチャ
ネル抵抗が小さくなり、ドレイン抵抗がトランジスタの
抵抗の大部分を占めるようになり、ドレイン電流が増加
しないという欠点があった。図１５に示すように、従来
技術１ではゲート電圧Ｖｇが３Ｖ（ボルト）程度までは
ドレイン電流Ｉｄが増加するが、ゲート電圧Ｖｇが３Ｖ
以上になるとドレイン電流Ｉｄはほとんど増加しなくな
る。さらに、図１６（Ａ）に示すように、ＭＯＳトラン
ジスタのドレイン電圧の高電界側で寄生バイポーラ動作
後、簡単にドレインが破壊されるため、正常動作波形が
得られなくなるという問題があった。

【００１０】この改善方法として、特開平７−３０２９
０３号公報に開示されたＬＤＭＯＳトランジスタのよう
に、ドレイン及びソースを二重拡散として改善する方法
がある。しかし、ゲート電極端には高濃度ドレインが存
在し、少し二重拡散させてドレイン電界を緩和させては
いるが、本発明者らがそのＬＤＭＯＳトランジスタを製
造してみた結果、ドレイン耐圧はゲート電極からの二重
拡散では低濃度拡散部分が狭くゲートモジュレート効果
により１０Ｖ前後しか達成できなかった。

【００１１】そこで、本発明者らは高濃度ドレインをゲ
ート電極から明確に１.０μｍ以上離す方法が的確であ
ると判断した。ドレイン耐圧を向上させる方法として、
特開平１０−３３５６６３号公報に開示されたＬＤＭＯ
Ｓトランジスタがある。そこではゲート電極と高濃度ド
レインの間のウエル表面に自己整合的に低抵抗化拡散注
入を行なっている。しかし、特開平１０−３３５６６３
号公報に開示されたＬＤＭＯＳトランジスタではソース
側が自己整合的に形成されておらず、ソース抵抗が存在
する結果となり、低オン抵抗化には不利である。そこ
で、本発明者らはソース側及びドレイン側の両方を自己
整合的に形成する方法を採用してみた。図１４にそのＬ
ＤＭＯＳトランジスタを示す。

【００１２】図１４は、従来のＮチャネル型ＬＤＭＯＳ
トランジスタ（従来技術２）を示す断面図である。図１
３と同じ機能を果たす部分には同じ符号を付し、その説
明は省略する。Ｐ型基板１、Ｎ型ソース１１ｓ、Ｎ型ド
レイン１１ｄ、Ｎ型ゲート酸化膜１１ox、Ｎ型ゲート電
極１１ｇ、Ｎ型ドレイン用ウエル領域２１及びＰ型チャ
ネル用ウエル領域２３が形成されている。Ｎ型ソース１
１ｓはＮ型ゲート電極１１ｇに対して自己整合的に形成
されたものである。Ｎ型ゲート電極１１ｇに対してＮ型
ドレイン１１ｄ側のＮ型ドレイン用ウエル領域２１表面
にＮ型中濃度ドレイン領域２４が形成されている。中濃
度ドレイン領域２４はＮ型ゲート電極１１ｇに対して自
己整合的に形成されたものである。中濃度ドレイン領域
２４はＮ型ドレイン１１ｄよりも浅く形成されている。

【００１３】従来技術２では、中濃度ドレイン領域２４
を設けたことにより、図１５に示すように、ＭＯＳ動作
時におけるゲート電圧Ｖｇが高い部分でのドレイン電流
Ｉｄの増加に関して従来構造１よりも改善された。しか
し、より高いドレイン電圧での寄生バイポーラ動作時に
おいて、図１６（Ｂ）に示すように、ドレイン電流Ｉｄ
が１２ｍＡ程度でドレインの熱破壊が発生する結果とな
り、やはりドレイン耐圧が低いという問題があった。

【００１４】

【発明が解決しようとする課題】そこで本発明は、ＬＤ
ＭＯＳトランジスタの低オン抵抗化及びドレイン耐圧の
向上を実現できる半導体装置及びその製造方法、並びの
その応用装置を提供することを目的とするものである。

【００１５】

【課題を解決するための手段】本発明にかかる半導体装
置は、半導体基板上に形成された膜厚が均一なゲート酸
化膜と、上記ゲート酸化膜上に形成されたゲート電極
と、上記ゲート電極を含む領域に形成された第１導電型
のドレイン用ウエル領域と、上記ドレイン用ウエル領域
内に上記ゲート電極と一部重複して配置され、上記ドレ
イン用ウエル領域よりも濃い不純物濃度をもつ、第１導
電型とは逆導電型である第２導電型のチャネル用ウエル
領域と、上記チャネル用ウエル領域内に上記ゲート電極
の一側面に隣接して配置された第１導電型のソースと、
上記ドレイン用ウエル領域内に上記ソースとは反対側の
上記ゲート電極の側面と一部重複して配置され、上記ド
レイン用ウエル領域よりも濃い不純物濃度をもつ第１導
電型の中濃度ドレイン領域と、上記中濃度ドレイン領域
内に上記ゲート電極とは間隔をもって配置され、上記中
濃度ドレイン領域よりも濃い不純物濃度をもつ第１導電
型のドレインと、を備えたＬＤＭＯＳトランジスタを備
えているものである。

【００１６】本発明の半導体装置を構成するＬＤＭＯＳ
トランジスタにおいては、ドレインを、ゲート電極と一
部重複して配置された中濃度ドレイン領域内にゲート電
極とは間隔をもって配置することによりドレイン耐圧を
確保している。これにより、ＬＤＭＯＳトランジスタの
低オン抵抗化及びドレイン耐圧の向上が実現できる。

【００１７】本発明にかかる半導体装置の製造方法の第
１の局面では、以下の工程（Ａ）から（Ｄ）を含んでＬ
ＤＭＯＳトランジスタを形成する。（Ａ）半導体基板に第１導電型のドレイン用ウエル領域
を形成し、上記ドレイン用ウエル領域表面に均一な膜厚
でゲート酸化膜を形成し、上記ゲート酸化膜上にゲート
電極を形成する工程、（Ｂ）上記ゲート電極の一側面側
の上記ドレイン用ウエル領域に第２導電型の不純物注入
を行ない、その後熱拡散処理を行なって、上記ゲート電
極に対して自己整合的に第２導電型のチャネル用ウエル
領域を形成する工程、（Ｃ）上記ゲート電極に対して上
記チャネル用ウエル領域とは反対側の上記ドレイン用ウ
エル領域に第１導電型の不純物注入を行なって、上記ゲ
ート電極に対して自己整合的に第１導電型の中濃度ドレ
イン領域を形成する工程、（Ｄ）上記中濃度ドレイン領
域及び上記チャネル用ウエル領域に第１導電型の不純物
注入を行なって、上記中濃度ドレイン領域及び上記チャ
ネル用ウエル領域よりも浅く、上記中濃度ドレイン領域
に上記ゲート電極とは間隔をもって第１導電型のドレイ
ンを形成し、上記チャネル用ウエル領域に上記ゲート電
極に対して自己整合的に第１導電型のソースを形成する
工程。

【００１８】これにより、本発明の半導体装置を構成す
る上記ＬＤＭＯＳトランジスタを製造することができ、
ＬＤＭＯＳトランジスタの低オン抵抗化及びドレイン耐
圧の向上が実現できる。さらに、上記ソースを上記ゲー
ト電極に対して自己整合的に形成しているので、ソース
抵抗を低減することができ、さらに、ＬＤＭＯＳトラン
ジスタのトランジスタ特性の安定化を図ることができ
る。さらに、上記中濃度ドレイン領域を上記ゲート電極
に対して自己整合的に形成しているので、ドレイン抵抗
を低減することができ、さらに、ＬＤＭＯＳトランジス
タのトランジスタ特性の安定化を図ることができる。さ
らに、上記チャネル用ウエル領域を上記ゲート電極に対
して自己整合的に形成しているので、ＬＤＭＯＳトラン
ジスタのトランジスタ特性の安定化を図ることができ
る。

【００１９】

【発明の実施の形態】本発明の半導体装置において、上
記中濃度ドレイン領域は上記チャネル用ウエル領域より
も薄い不純物濃度で形成されていることが好ましい。そ
の結果、中濃度ドレイン領域及びチャネル用ウエル領域
を形成するために熱拡散処理を施しても、チャネル実効
長がなくなることを防止することができる。

【００２０】本発明の半導体装置において、上記半導体
基板はＰ型であり、上記ＬＤＭＯＳトランジスタはＰチ
ャネル型であり、上記半導体基板上にＰチャネル型コン
ベンショナル型ＭＯＳトランジスタ及びＮチャネル型コ
ンベンショナル型ＭＯＳトランジスタをさらに備えてい
る場合、上記Ｐチャネル型ＬＤＭＯＳトランジスタ及び
上記Ｐチャネル型コンベンショナル型ＭＯＳトランジス
タは上記半導体基板に同時に形成されたＮ型分離用ウエ
ル領域内にそれぞれ形成されており、上記Ｎ型分離用ウ
エル領域内に形成され、上記Ｐチャネル型ＬＤＭＯＳト
ランジスタを構成するＰ型ドレイン用ウエル領域は、上
記Ｎチャネル型コンベンショナル型ＭＯＳトランジスタ
を構成するＰ型ウエル領域と同時に形成されたものであ
ることが好ましい。その結果、製造工程の簡略化を図る
ことができる。

【００２１】本発明の半導体装置において、上記半導体
基板はＰ型であり、上記ＬＤＭＯＳトランジスタはＮチ
ャネル型であり、上記半導体基板上にＰチャネル型コン
ベンショナル型ＭＯＳトランジスタをさらに備えている
場合、上記Ｎチャネル型ＬＤＭＯＳトランジスタを構成
するＮ型ドレイン用ウエル領域は、上記Ｐチャネル型コ
ンベンショナル型ＭＯＳトランジスタを構成するＮ型ウ
エル領域と同時に形成されたものであることが好まし
い。その結果、製造工程の簡略化を図ることができる。

【００２２】上記の態様では、Ｐ型半導体基板を用いて
いるが、Ｎ型半導体基板を用いて逆導電型により構成す
ることもできる。

【００２３】本発明の半導体装置において、ＬＤＭＯＳ
トランジスタとコンベンショナル型ＭＯＳトランジスタ
を混載する場合、上記ＬＤＭＯＳトランジスタは上記コ
ンベンショナル型ＭＯＳトランジスタに比べて薄いゲー
ト酸化膜をもつことが好ましい。その結果、ＬＤＭＯＳ
トランジスタのオン抵抗を小さくすることができる。

【００２４】本発明の半導体装置を種々の応用装置に適
用することができる。その一例として、出力電圧を基準
電圧と比較しその出力電圧が一定なるようにフィードバ
ックをかける回路を備えた電源装置を挙げることができ
る。そこで使用されるＬＤＭＯＳトランジスタとして本
発明の半導体装置を構成するＬＤＭＯＳトランジスタを
使用することにより、オン抵抗が小さいので、ＬＤＭＯ
Ｓトランジスタにより構成される出力ドライバの面積を
小さくすることができる。

【００２５】本発明の半導体装置を適用する他の例とし
て、内臓スイッチの切替え動作によりコンデンサに電荷
を充放電させることで電流を流すチャージポンプ方式の
ＤＣ／ＤＣコンバータを挙げることができる。そこで使
用される少なくとも１つの内蔵スイッチとして本発明の
半導体装置を構成するＬＤＭＯＳトランジスタを使用す
ると、オン抵抗が小さいので電流を多く流すことができ
るので所望する製品の抵抗に関してチップ面積を小さく
することができる。

【００２６】製造方法の第１の局面において、上記工程
（Ｃ）で上記中濃度ドレイン領域を形成するための不純
物注入後に熱拡散処理を行なうことが好ましい。その結
果、中濃度ドレイン領域が拡大するため、熱拡散処理を
行なわない場合と比較して、中濃度ドレイン領域形成用
に導入する不純物量を増加させることができるので、高
耐圧を維持しつつ、中濃度ドレイン領域の抵抗、ひいて
はドレイン抵抗をさらに低減することができる。

【００２７】製造方法の第１の局面において、上記工程
（Ｂ）で上記チャネル用ウエル領域を形成するための不
純物注入後に行なう熱拡散処理と、上記工程（Ｃ）で上
記中濃度ドレイン領域を形成するための不純物注入後に
行なう熱拡散処理とを同時に行なうことが好ましい。そ
の結果、熱拡散処理を追加することなく、中濃度ドレイ
ン領域を拡大させることができる。

【００２８】製造方法の第１の局面において、上記工程
（Ｂ）で上記チャネル用ウエル領域を形成するための不
純物注入量は、上記工程（Ｃ）で上記中濃度ドレイン領
域を形成するための不純物注入量よりも大きいことが好
ましい。その結果、中濃度ドレイン領域及びチャネル用
ウエル領域を形成するために熱拡散処理を施した場合で
あっても、チャネル実効長がなくなることを防止するこ
とができる。

【００２９】ところで、ＬＤＭＯＳトランジスタとコン
ベンショナル型ＭＯＳトランジスタを混載した半導体装
置を製造する場合、製造工程を短縮するためにＬＤＭＯ
Ｓトランジスタとコンベンショナル型ＭＯＳトランジス
タのポリシリコンゲート電極を同時に形成する。さら
に、ＬＤＭＯＳトランジスタの能力を引き出すために、
チャネル用ウエル領域をゲート電極に対して自己整合的
に形成する必要がある。そのため、コンベンショナル型
ＭＯＳトランジスタのしきい値を決定するためのチャネ
ルドープを行なった後、チャネル用ウエル領域を拡散さ
せるために高温条件で熱拡散処理をすることになる。こ
のため、埋込みチャネル型トランジスタでは、埋込み層
である基板とは逆導電型の不純物層が熱処理により深く
なり、ゲート電界が及ばなくなるため、しきい値を上げ
ることで埋込み層を浅くし、リークを抑制する必要があ
る。この時のしきい値は通常１.２Ｖ以上となるが、製
品化において動作電圧が高くなり、大きな障害が発生す
る。このようなことから、構成されるトランジスタはす
べて表面チャネル型トランジスタとしないと、しきい値
を下げて作ることができない。

【００３０】このような製造工程において、Ｐチャネル
型コンベンショナル型ＭＯＳトランジスタ（以下、Ｐch
ＭＯＳと略記する）のＰ型ポリシリコンゲート電極に
は、チャネル用ウエル領域を拡散させるために熱拡散処
理を施す前にＰ型不純物を導入しておく必要がある。し
かし、例えば処理温度が１１００℃、処理時間が１２０
分〜２４０分の条件でチャネル用ウエル領域を拡散させ
るための熱拡散処理を行なったときに、Ｐ型ポリシリコ
ンゲート電極内部のボロンがゲート酸化膜を突き抜け、
しきい値が低下するという問題があった。この不具合
は、図１７に示すように、ゲート長が長いほど、しきい
値が低下し、その傾向はゲート電極内部のボロン濃度が
濃くなればなるほど顕著になる。これはゲート電極から
のボロンのチャネル領域への突き抜けが発生しているこ
とがわかる。

【００３１】また、Ｐ型ポリシリコンゲート電極を備え
たＰchＭＯＳやＰチャネル型ＬＤＭＯＳトランジスタで
は、そのしきい値を下げた場合、ボロンの突き抜けによ
り、チャネル領域となるＮ型基板の表面層にＮ型不純物
濃度が薄い層が形成され、表面チャネル型トランジスタ
であるにもかかわらず、チャネル表面リークが発生しや
すくなるので、やはり、しきい値を下げられないという
問題があった。

【００３２】そこで、ＬＤＭＯＳトランジスタとＰchＭ
ＯＳを混載する場合、ＰchＭＯＳのＰ型ポリシリコンゲ
ート電極のＰ型不純物の最適濃度を見つけることが不可
欠となった。本発明にかかる半導体装置の製造方法の第
２の局面は、半導体基板上に、Ｐ型不純物が導入された
Ｐ型ポリシリコンゲート電極をゲート酸化膜上に備えた
ＰchＭＯＳと、熱拡散によりゲート電極の一側面側と一
部重複して形成されたチャネル用ウエル領域のゲート電
極下の部分をチャネル領域とするＬＤＭＯＳトランジス
タを備えた半導体装置の製造方法であって、上記Ｐ型ポ
リシリコンゲート電極を、Ｐ型不純物を２.０×１０¹⁸
〜１.０×１０¹⁹ｃｍ^-3の濃度で含む膜厚が５００ｎｍ
以上のポリシリコン膜により形成し、かつ、上記チャネ
ル用ウエル領域を形成するための不純物注入を行なった
後に行なう上記チャネル用ウエル領域形成するための熱
拡散処理を処理温度が１０５０℃〜１１００℃、処理時
間が１００分〜５００分の条件で行なう。

【００３３】Ｐ型ポリシリコンゲート電極のＰ型不純物
濃度を上記の濃度範囲にしておき、熱拡散処理を上記の
条件で行なうことにより、熱拡散処理時にＰ型ポリシリ
コンゲート電極に含まれているＰ型不純物がゲート酸化
膜を突き抜けたとしても基板濃度に影響がない濃度にな
っているので、ＰchＭＯＳのしきい値の低下とチャネル
表面リークを抑制することができる。

【００３４】製造方法の第２の局面において、Ｐ型ポリ
シリコンゲート電極に導入する上記Ｐ型不純物の一例と
してボロンを挙げることができる。

【００３５】製造方法の第２の局面において、上記Ｐ型
ポリシリコンゲート電極を、上記ゲート酸化膜上に不純
物を含んでいないポリシリコン膜を形成し、そのポリシ
リコン膜表面にシリコン酸化膜を２５〜５０ｎｍの膜厚
で形成した後、イオン注入法により、上記不純物を含ん
でいないポリシリコン膜が上記濃度範囲になるように上
記シリコン酸化膜を介してＰ型不純物の導入を行なうこ
とが好ましい。その結果、Ｐ型ポリシリコンゲート電極
を形成するためのポリシリコン膜にＰ型不純物を注入す
る際に、Ｐ型不純物が、ポリシリコンの粒界などをチャ
ンネリングしてゲート酸化膜をも突き抜けるのを防止す
ることができる。

【００３６】本明細書において、コンベンショナル型Ｍ
ＯＳトランジスタは、例えば二重拡散をもつＬＤＤ（li
ghtly doped drain）構造や、ＤＤＤ（double doped dr
ain）構造、ゲート端に厚い酸化膜をもつＬＯＣＯＳ構
造など、どのようなコンベンショナル型ＭＯＳトランジ
スタであってもよい。

【００３７】

【実施例】図１は半導体装置の一実施例を示す断面図で
ある。この実施例は本発明の半導体装置を構成するＬＤ
ＭＯＳトランジスタをＮchＬＤＭＯＳに適用したもので
ある。Ｐ型基板１にＮ型ドレイン用ウエル領域２１が形
成されている。Ｎ型ドレイン用ウエル領域２１内に、一
部分がチャネル領域を構成するＰ型チャネル用ウエル領
域２３が形成されている。Ｐ型チャネル用ウエル領域２
３内にＮ型ソース１１ｓが形成されている。Ｎ型ドレイ
ン用ウエル領域２１内には、Ｐ型チャネル用ウエル領域
２３とは間隔をもって、Ｎ型ドレイン用ウエル領域２１
よりも濃い濃度でＮ型不純物、例えばリンが導入された
Ｎ型中濃度ドレイン領域２４が形成されている。Ｎ型中
濃度ドレイン領域２４内に、Ｎ型中濃度ドレイン領域２
４よりも濃い濃度でＮ型不純物、例えばリンが導入され
たＮ型ドレイン１１ｄが形成されている。

【００３８】Ｎ型ソース１１ｓ、Ｎ型ドレイン１１ｄ間
のＮ型ドレイン用ウエル領域２１上、Ｐ型チャネル用ウ
エル領域２３上及びＮ型中濃度ドレイン領域２４上の一
部分にまたがって、かつＮ型ドレイン１１ｄとは間隔を
もって、ゲート酸化膜１１oxを介してポリシリコンから
なるＮ型ゲート電極１１ｇが形成されている。Ｎ型ゲー
ト電極１１ｇとＮ型ドレイン１１ｄの間隔は例えば１.
５μｍである。ゲート酸化膜１１oxの膜厚は例えば約３
０ｎｍである。Ｎ型ゲート電極１１ｇ下のＰ型チャネル
用ウエル領域２３表面がチャネル領域となる。Ｎ型ゲー
ト電極１１ｇにはＮ型不純物、例えばイオン注入法又は
固相拡散法により、１.０×１０²¹ｃｍ^- ³の濃度でリン
が導入されている。Ｎ型ソース１１ｓ、Ｐ型チャネル用
ウエル領域２３及びＮ型中濃度ドレイン領域２４はＮ型
ゲート電極１１ｇに対して自己整合的に形成されたもの
である。

【００３９】Ｐ型チャネル用ウエル領域２３にはＰ型不
純物として例えばボロンが導入されており、チャネル領
域のボロン濃度は６.０×１０¹⁶ｃｍ^-3である。Ｎ型ド
レイン用ウエル領域２１にはＮ型不純物として例えばリ
ンが導入されており、Ｎ型ドレイン用ウエル領域２１の
Ｎ型ドレイン１１ｄ、Ｐ型チャネル用ウエル領域２３間
の領域（ドレイン２１ａ）のリン濃度は６.０×１０¹⁵
ｃｍ^-3である。ＮchＬＤＭＯＳ１１ではドレイン２１ａ
の方がチャネル領域よりも不純物濃度が薄い構造となっ
ている。

【００４０】この実施例の構造によれば、Ｎ型中濃度ド
レイン領域２４に例えば従来技術２の２〜３倍程度の注
入量でＮ型不純物を注入しても、従来技術２と比べてＮ
型ゲート電極１１ｇの端部のドレイン表面濃度（Ｎ型中
濃度ドレイン領域２４の濃度）は同程度であり、ゲート
モジュレート耐圧が低下することはない。さらに、Ｎ型
中濃度ドレイン領域２４をより深い拡散領域とすること
ができるので、この部分の抵抗値を半減させることがで
きる。さらに、この実施例では、Ｎ型ソース１１ｓ及び
中濃度ドレイン領域２４はＮ型ゲート電極１１ｇに対し
て自己整合的に形成されているので、従来技術２よりも
トランジスタ特性の安定化も図ることができる。

【００４１】これらにより、図１５に示すように、ゲー
ト電圧Ｖｇが高い領域でのドレイン電流Ｉｄを従来技術
１及び２に比べて増加させることができ、高ゲート電圧
化での低オン抵抗化を実現することができた。さらに、
寄生バイポーラ動作時のドレインの熱破壊に対しても、
図１６（Ｃ）に示すように、ドレイン電流Ｉｄが１５ｍ
Ａ程度であってもドレイン耐圧（ドレイン電圧Ｖｄ）は
３５Ｖ程度になり、ドレイン耐圧を向上させることがで
きた。

【００４２】また、Ｎ型ソース１１ｓ、Ｐ型チャネル用
ウエル領域２３及びＮ型中濃度ドレイン領域２４をＮ型
ゲート電極１１ｇに対して自己整合的に形成するため
に、Ｎ型ソース１１ｓ、Ｐ型チャネル用ウエル領域２３
及びＮ型中濃度ドレイン領域２４を形成する工程でリン
及びボロンがＮ型ゲート電極１１ｇに導入される。しか
し、Ｎ型ゲート電極１１ｇの極性を決定するリン濃度
は、Ｎ型ソース１１ｓ、Ｐ型チャネル用ウエル領域２３
及びＮ型中濃度ドレイン領域２４を形成するための不純
物注入量に対して１０倍以上の濃度であるので、トラン
ジスタ特性への影響（しきい値、オン抵抗、リーク、耐
圧など）はなかった。

【００４３】図２は半導体装置の他の実施例を示す断面
図である。この実施例は、Ｐチャネル型コンベンショナ
ル型ＭＯＳトランジスタ（ＰchＭＯＳ）及びＮチャネル
型コンベンショナル型ＭＯＳトランジスタ（ＮchＭＯ
Ｓ）からなる低電圧用ＣＭＯＳ領域と、Ｐチャネル型Ｌ
ＤＭＯＳトランジスタ（ＰchＬＤＭＯＳ）及びＮチャネ
ル型ＬＤＭＯＳトランジスタ（ＮchＬＤＭＯＳ）からな
る高電圧用ＣＭＯＳ領域を混載したものであり、ＬＤＭ
ＯＳトランジスタとして本発明の半導体装置を構成する
ＬＤＭＯＳトランジスタを備えたものである。

【００４４】基板抵抗が２０Ωｃｍ程度のＰ型半導体基
板（Ｐ型基板）１上に、低電圧用ＣＭＯＳ領域３と高電
圧用ＣＭＯＳ領域５が形成されている。低電圧用ＣＭＯ
Ｓ領域３には、ＰchＭＯＳ７と、ＮchＭＯＳ９が形成さ
れている。ＰchＭＯＳ７及びＮchＭＯＳ９への印加電圧
は例えば５Ｖである。

【００４５】高電圧用ＣＭＯＳ領域５には、ＮchＬＤＭ
ＯＳ１１と、ＰchＬＤＭＯＳ１３が形成されている。Ｎ
chＬＤＭＯＳ１１及びＰchＬＤＭＯＳ１３への印加電圧
は例えば３０Ｖである。ＰchＭＯＳ７、ＮchＭＯＳ９、
ＮchＬＤＭＯＳ１１及びＰchＬＤＭＯＳ１３はＰ型基板
１表面に形成された膜厚が８００ｎｍ程度のフィールド
酸化膜１５によって分離されている。

【００４６】低電圧用ＣＭＯＳ領域３のＰchＭＯＳ７の
領域には、Ｐ型基板１にＮ型ウエル領域１７が形成され
ている。Ｎ型ウエル領域１７内にＰ型ソース７ｓとＰ型
ドレイン７ｄが間隔をもって形成されている。Ｐ型ソー
ス７ｓ、Ｐ型ドレイン７ｄ間のＮ型ウエル領域１７上に
ゲート酸化膜７oxを介してポリシリコンからなるＰ型ゲ
ート電極７ｇが形成されており、Ｐ型ゲート電極７ｇ下
のＮ型ウエル領域１７表面がチャネル領域となる。ゲー
ト酸化膜７oxの膜厚は例えば約６５ｎｍである。Ｐ型ゲ
ート電極７ｇにはＰ型不純物、例えばボロンが２.０×
１０¹⁸〜１.０×１０¹⁹ｃｍ^-3、ここでは５.０×１０¹⁴
ｃｍ^-2のドーズ量で注入されている。Ｐ型ソース７ｓ及
びＰ型ドレイン７ｄはＰ型ゲート電極７ｇに対して自己
整合的に形成されたものである。

【００４７】Ｎ型ウエル領域１７にはＮ型不純物として
例えばリンが導入されており、チャネル領域のリン濃度
は１.０×１０¹⁶ｃｍ^-3である。Ｐ型ソース７ｓ及びＰ
型ドレイン７ｄにはＰ型不純物として例えばボロンが導
入されており、ボロン濃度は５.０×１０¹⁹ｃｍ^-3であ
る。ＰchＭＯＳ７ではＰ型ソース７ｓ及びＰ型ドレイン
７ｄの方がチャネル領域よりも不純物濃度が濃い構造と
なっている。

【００４８】ＮchＭＯＳ９の領域には、Ｐ型基板１にＰ
型ウエル領域１９が形成されている。Ｐ型ウエル領域１
９内にＮ型ソース９ｓとＮ型ドレイン９ｄが間隔をもっ
て形成されている。Ｎ型ソース９ｓ、Ｎ型ドレイン９ｄ
間のＰ型ウエル領域１９上にゲート酸化膜９oxを介して
ポリシリコンからなるＮ型ゲート電極９ｇが形成されて
おり、Ｎ型ゲート電極９ｇ下のＰ型ウエル領域１９表面
がチャネル領域となる。ゲート酸化膜９oxの膜厚は例え
ば約６５ｎｍである。Ｎ型ゲート電極９ｇにはＮ型不純
物、例えばイオン注入法又は固相拡散法により、１.０
×１０²⁰ｃｍ^-3の濃度でリンが導入されている。Ｎ型ソ
ース９ｓ及びＮ型ドレイン９ｄはＮ型ゲート電極９ｇに
対して自己整合的に形成されたものである。

【００４９】Ｐ型ウエル領域１９にはＰ型不純物として
例えばボロンが導入されており、チャネル領域のボロン
濃度は１.０×１０¹⁶ｃｍ^-3である。Ｎ型ソース９ｓ及
びＮ型ドレイン９ｄにはＮ型不純物として例えばリンが
注入されており、リン濃度は１.０×１０²⁰ｃｍ^-3であ
る。ＮchＭＯＳ９ではＮ型ソース９ｓ及びＮ型ドレイン
９ｄの方がチャネル領域よりも不純物濃度が濃い構造と
なっている。

【００５０】高電圧用ＣＭＯＳ領域５のＮchＬＤＭＯＳ
１１の領域には、図１と同じ構造のＮchＬＤＭＯＳが形
成されている。ＮchＬＤＭＯＳ１１の構造については図
１と同じなのでその説明は省略する。

【００５１】ＰchＬＤＭＯＳ１３の領域には、Ｐ型基板
１に、ＰchＬＤＭＯＳ１３をＰ型基板１から分離するた
めのＮ型分離用ウエル領域２５が形成されている。Ｎ型
分離用ウエル領域２５内に、Ｐ型ドレイン用ウエル領域
２７が形成されている。Ｐ型ドレイン用ウエル領域２７
内に、一部分がチャネル領域を構成するＮ型チャネル用
ウエル領域２９が形成されている。Ｎ型チャネル用ウエ
ル領域２９内にＰ型ソース１３ｓが形成されている。Ｐ
型ドレイン用ウエル領域２７内には、Ｎ型チャネル用ウ
エル領域２９とは間隔をもって、Ｐ型ドレイン用ウエル
領域２７よりも濃い濃度でＰ型不純物、例えばボロンが
導入されたＰ型中濃度ドレイン領域３０も形成されてい
る。Ｐ型中濃度ドレイン領域３０内に、Ｐ型中濃度ドレ
イン領域３０よりも濃い濃度でＰ型不純物、例えばボロ
ンが導入されたＰ型ドレイン１３ｄも形成されている。

【００５２】Ｐ型ソース１３ｓ、Ｐ型ドレイン１３ｄ間
のＰ型ドレイン用ウエル領域２７上、Ｎ型チャネル用ウ
エル領域２９上及びＰ型中濃度ドレイン領域３０上の一
部分にまたがって、かつＰ型ドレイン１３ｄとは間隔を
もって、ゲート酸化膜１３oxを介してポリシリコンから
なるＰ型ゲート電極１３ｇが形成されている。Ｐ型ゲー
ト電極１３ｇとＰ型ドレイン１３ｄの間隔は例えば１.
０μｍである。ゲート酸化膜１３oxの膜厚は例えば約３
０ｎｍである。Ｐ型ゲート電極１３ｇ下のＮ型チャネル
用ウエル領域２９表面がチャネル領域となる。Ｐ型ゲー
ト電極１３ｇにはＰ型不純物、例えばボロンが２.０×
１０¹⁸〜１.０×１０¹⁹ｃｍ^-3、ここでは５.０×１０¹⁴
ｃｍ^-2のドーズ量で注入されている。Ｐ型ソース１３
ｓ、Ｎ型チャネル用ウエル領域２９及びＰ型中濃度ドレ
イン領域３０はＰ型ゲート電極１３ｇに対して自己整合
的に形成されたものである。

【００５３】Ｎ型チャネル用ウエル領域２９にはＮ型不
純物として例えばリンが導入されており、チャネル領域
のリン濃度は５.０×１０¹⁶ｃｍ^-3である。Ｐ型ドレイ
ン用ウエル領域２７にはＰ型不純物として例えばボロン
が導入されており、Ｐ型ドレイン１３ｄ、Ｎ型チャネル
用ウエル領域２９間の領域（ドレイン２７ａ）のボロン
濃度は１.０ ×１０¹⁶ｃｍ^-3である。ＰchＬＤＭＯＳ１
３ではドレイン２７ａの方がチャネル領域よりも不純物
濃度が薄い構造となっている。

【００５４】Ｐ型基板１上全面にＣＶＤ（化学的気相成
長）法により形成された層間ＣＶＤ膜２８が形成されて
いる。層間ＣＶＤ膜２８上には例えばアルミニウムから
なるメタル配線２６が形成されている。メタル配線２６
は、層間ＣＶＤ膜２８に形成されたコンタクトホールを
介して、Ｐ型ソース７ｓ，１３ｓ、Ｎ型ソース９ｓ，１
１ｓ、Ｐ型ドレイン７ｄ，１３ｄ及びＮ型ドレイン９
ｄ，１１ｄに電気的に接続されている。

【００５５】この実施例において、ＰchＭＯＳ７及びＮ
chＭＯＳ９のゲート酸化膜７ox，９oxの膜厚は約６５ｎ
ｍであり、膜厚が約３０ｎｍのＮchＬＤＭＯＳ１１及び
ＰchＬＤＭＯＳ１３のゲート酸化膜１１ox，１３oxに比
べて厚く形成されている。さらに、ＰchＭＯＳ７のＮ型
ウエル領域１７、ＮchＬＤＭＯＳ１１のＮ型ドレイン用
ウエル領域２１及びＰchＬＤＭＯＳ１３のＮ型分離用ウ
エル領域２５は同時に形成されたものである。さらに、
ＮchＭＯＳ９のＰ型ウエル領域１９及びＰchＬＤＭＯＳ
１３のＰ型ドレイン用ウエル領域２７は同時に形成され
たものである。ＰchＭＯＳ７及びＮchＭＯＳ９におい
て、ゲート酸化膜７ox，９oxはゲート酸化膜１１ox，１
３oxに比べて厚く形成されているので、Ｎ型ドレイン用
ウエル領域２１及びＮ型分離用ウエル領域２５と同時に
形成されたＮ型ウエル領域１７、並びにＰ型ドレイン用
ウエル領域２７と同時に形成されたＰ型ウエル領域１９
を使用することができる。

【００５６】ＮchＬＤＭＯＳ１１及びＰchＬＤＭＯＳ１
３について、中濃度ドレイン領域２４，３０はＮ型ゲー
ト電極１１ｇ及びＰ型ゲート電極１３ｇに隣接して、自
己整合的に形成されているので、ドレイン抵抗を低減す
ることができ、さらにトランジスタ特性の安定化を図る
ことができる。さらに、Ｎ型ソース１１ｓ及びＰ型ソー
ス１３ｓはＮ型ゲート電極１１ｇ及びＰ型ゲート電極１
３ｇに対して自己整合的に形成されているので、ソース
抵抗を低減することができ、さらに、トランジスタ特性
の安定化を図ることができる。

【００５７】この実施例では、Ｐ型基板１上にＰchＭＯ
Ｓ７、ＮchＭＯＳ９、ＮchＬＤＭＯＳ１１及びＰchＬＤ
ＭＯＳ１３を備えているが本発明はこれに限定されるも
のではなく、ＬＤＭＯＳを備えた半導体装置であれば、
本発明を適用することができる。

【００５８】図３から図５は、図２の実施例の製造方法
の一例を示す工程断面図である。図２も参照してこの実
施例を説明する。（１）Ｐ型基板１上に、低電圧用ＣＭＯＳ領域３形成領
域のＰchＭＯＳ７形成領域、並びに高電圧用ＣＭＯＳ領
域５のＮchＬＤＭＯＳ１１形成領域及びＰchＬＤＭＯＳ
１３形成領域に開口部をもつレジストパターンを形成
し、そのレジストパターンをマスクにして、１５０Ｋｅ
Ｖの加速エネルギー、４.０×１０¹²ｃｍ^-2程度のドー
ズ量の条件でＰ型基板１にリン注入を行なう。レジスト
パターンを除去した後、１１８０℃、２４時間の条件で
リンの熱拡散を行ない、Ｎ型ウエル領域１７、Ｎ型分離
用ウエル領域２５及びＮ型ドレイン用ウエル領域２１を
同時に形成する（図３（ａ）参照）。

【００５９】（２）Ｐ型基板１上に、ＮchＭＯＳ９形成
領域、及びＮ型分離用ウエル領域２５内のＰchＬＤＭＯ
Ｓ１３形成領域に開口部をもつレジストパターンを形成
し、５０ＫｅＶの加速エネルギー、４.０×１０¹²ｃｍ
^-2程度のドーズ量の条件でボロン注入を行なう。レジス
トパターンを除去した後、１１５０℃、８時間の条件で
ボロンの熱拡散を行ない、ＮchＭＯＳ９形成領域にＰ型
ウエル領域１９、及びＮ型分離用ウエル領域２５内にＰ
型ドレイン用ウエル領域２７を同時に形成する（図３
（ｂ）参照）。

【００６０】（３）ＬＯＣＯＳ酸化法により、Ｐ型基板
１表面にフィールド酸化膜１５を８００ｎｍ程度の膜厚
で形成し、各ＭＯＳトランジスタ７，９，１１，１３の
領域を分離形成する（図３（ｃ）参照）。このとき、フ
ィールド酸化膜１５下にチャネルストップ用の不純物領
域を形成しておいてもよい。

【００６１】（４）Ｎ型ウエル領域１７表面、Ｐ型ウエ
ル領域１９表面、Ｎ型ドレイン用ウエル領域２１表面及
びＰ型ドレイン用ウエル領域２７表面にプリゲート酸化
膜２を４０ｎｍの膜厚で形成する。ＰchＭＯＳ７形成領
域に開口部をもつレジストパターン４を形成し、レジス
トパターン４をマスクとしてＮ型ウエル領域１７にしき
い値制御用のチャネルドープ注入を行なう（図３（ｄ）
参照）。

【００６２】（５）レジストパターン４を除去した後、
ＮchＭＯＳ９形成領域に開口部をもつレジストパターン
６を形成し、レジストパターン６をマスクとしてＰ型ウ
エル領域１９にしきい値制御用のチャネルドープ注入を
行なう（図４（ｅ）参照）。

【００６３】（６）レジストパターン６を除去した後、
ＮchＬＤＭＯＳ１１形成領域及びＰchＬＤＭＯＳ１３形
成領域に開口部をもつレジストパターン８を形成し、Ｎ
型ドレイン用ウエル領域２１表面及びＰ型ドレイン用ウ
エル領域２７表面のプリゲート酸化膜２を、ふっ酸溶液
を用いて除去する（図４（ｆ）参照）。

【００６４】（７）レジストパターン８を除去した後、
熱酸化処理を行なってＮ型ドレイン用ウエル領域２１表
面及びＰ型ドレイン用ウエル領域２７表面にゲート酸化
膜１１ox，１３oxを約３０ｎｍの膜厚で形成する。この
熱処理により、Ｎ型ウエル領域１７表面及びＰ型ウエル
領域１９表面も酸化され、膜厚が６５ｎｍのゲート酸化
膜７ox，９oxが形成される（図４（ｇ）参照）。

【００６５】（８）Ｐ型基板１上全面にＣＶＤ法により
ポリシリコン膜１０を５００ｎｍの膜厚で形成する。処
理温度が８５０℃の熱酸化法により、ポリシリコン膜１
０の表面にシリコン酸化膜（図示は省略）を２５ｎｍの
膜厚で形成する（図４（ｈ）参照）。

【００６６】（９）ＰchＭＯＳ７形成領域及びＰchＬＤ
ＭＯＳ１３形成領域に開口部をもつレジストパターン１
２をポリシリコン膜１０上に形成し、レジストパターン
１２をマスクにして２０ＫｅＶの加速エネルギー、１×
１０¹⁴〜５×１０¹⁴ｃｍ^-2程度のドーズ量の条件でポリ
シリコン膜にボロンを注入してＰ型ポリシリコン膜１０
ｐを形成する（図５（ｉ）参照）。

【００６７】（１０）レジストパターン１２を除去した
後、半導体基板１上全面にＣＶＤ法によりシリコン酸化
膜１４を２００ｎｍの膜厚で形成する。写真製版及びエ
ッチング処理により、シリコン酸化膜１４のＮchＭＯＳ
９形成領域及びＮchＬＤＭＯＳ１１形成領域に開口部を
形成する。Ｐ型基板１上全面にリン（図示は省略）を堆
積し、９００℃、３０分間程度の条件で熱処理を施して
Ｎ型ポリシリコン膜１０ｎを形成する（図５（ｊ）参
照）。Ｎ型ポリシリコン膜１０ｎの形成はイオン注入法
によって行なってもよい。

【００６８】（１１）シリコン酸化膜１４を除去した
後、Ｐ型とＮ型に作り分けたポリシリコン膜１０ｎ，１
０ｐをパターニングして、ＰchＭＯＳ７形成領域のゲー
ト酸化膜７ox上にＰ型ポリシリコンからなるＰ型ゲート
電極７ｇ、ＮchＭＯＳ９形成領域のゲート酸化膜９ox上
にＮ型ポリシリコンからなるＮ型ゲート電極９ｇ、Ｎch
ＬＤＭＯＳ１１形成領域のゲート酸化膜１１ox上にＮ型
ポリシリコンからなるＮ型ゲート電極１１ｇ、及びＰch
ＬＤＭＯＳ１３形成領域のゲート酸化膜１３ox上にＰ型
ポリシリコンからなるＰ型ゲート電極１３ｇを同時に形
成する。

【００６９】ＰchＬＤＭＯＳ１３のＮ型チャネル用ウエ
ル領域２９形成領域及びＰ型ゲート電極１３ｇ上に開口
部をもつレジストパターンを形成し、そのレジストパタ
ーン及びＰ型ゲート電極１３ｇをマスクにして、１００
ＫｅＶの加速エネルギー、２.７×１０¹³ｃｍ^-2程度の
ドーズ量の条件でＰ型ドレイン用ウエル領域２７にリン
を注入して、Ｐ型ゲート電極１３ｇに隣接してＮ型チャ
ネル用ウエル領域２９を形成する。

【００７０】ＮchＬＤＭＯＳ１１のＰ型チャネル用ウエ
ル領域２３形成領域及びＮ型ゲート電極１１ｇ上に開口
部をもつレジストパターンを形成し、そのレジストパタ
ーン及びＮ型ゲート電極１１ｇをマスクにして、３０Ｋ
ｅＶの加速エネルギー、３.０×１０¹³ｃｍ^-2程度のド
ーズ量の条件でＮ型ドレイン用ウエル領域２１にボロン
を注入して、Ｎ型ゲート電極１１ｇに隣接してＰ型チャ
ネル用ウエル領域２３を形成する。

【００７１】ＰchＬＤＭＯＳ１３のＰ型中濃度ドレイン
領域３０形成領域及びＰ型ゲート電極１３ｇ上に開口部
をもつレジストパターンを形成し、そのレジストパター
ン及びＰ型ゲート電極１３ｇをマスクにして、３０Ｋｅ
Ｖの加速エネルギー、５.０×１０¹²ｃｍ^-2程度のドー
ズ量の条件でＰ型ドレイン用ウエル領域２７にボロンを
注入して、Ｐ型ゲート電極１３ｇに隣接してＰ型中濃度
ドレイン領域３０を形成する。

【００７２】ＮchＬＤＭＯＳ１１のＮ型中濃度ドレイン
領域２４形成領域及びＮ型ゲート電極１１ｇ上に開口部
をもつレジストパターンを形成し、そのレジストパター
ン及びＮ型ゲート電極１１ｇをマスクにして、１００Ｋ
ｅＶの加速エネルギー、５.０×１０¹²ｃｍ^-2程度のド
ーズ量の条件でＮ型ドレイン用ウエル領域２１にリンを
注入して、Ｎ型ゲート電極１１ｇに隣接してＮ型中濃度
ドレイン領域２４を形成する。

【００７３】その後、処理温度が１１００℃、処理時間
が２００分の条件で熱拡散処理を行ない、Ｐ型チャネル
用ウエル領域２３、Ｎ型中濃度ドレイン領域２４、Ｎ型
チャネル用ウエル領域２９及びＰ型中濃度ドレイン領域
３０を拡散させる（図５（ｋ）参照）。

【００７４】Ｐ型基板１上に、ＰchＭＯＳ７形成領域の
Ｎ型ウエル領域１７上、並びにＰchＬＤＭＯＳ１３形成
領域のＮ型チャネル用ウエル領域２９上のＰ型ゲート電
極１３ｇに隣接した領域及びＰ型中濃度ドレイン領域３
０上に開口部をもつレジストパターンを形成する。この
とき、Ｐ型中濃度ドレイン領域３０上にはＰ型ゲート電
極１３ｇに隣接して幅寸法が１.０μｍのレジストパタ
ーンが存在するようにレジストパターンを形成する。そ
のレジストパターンをマスクにして、３０ＫｅＶの加速
エネルギー、２.０×１０¹⁵ｃｍ^-2程度のドーズ量の条
件で、Ｎ型ウエル領域１７に、並びにＮ型チャネル用ウ
エル領域２９及びＰ型中濃度ドレイン領域３０に、ボロ
ン注入を同時に行なう。

【００７５】レジストパターンを除去した後、Ｐ型基板
１上に、ＮchＭＯＳ９形成領域のＰ型ウエル領域１９
上、並びにＮchＬＤＭＯＳ１１形成領域のＰ型チャネル
用ウエル領域２３上のＮ型ゲート電極１１ｇに隣接した
領域及びＮ型中濃度ドレイン領域２４上に開口部をもつ
レジストパターンを形成する。このとき、Ｎ型中濃度ド
レイン領域２４上にはＮ型ゲート電極１１ｇに隣接して
幅寸法が１.５μｍのレジストパターンが存在するよう
にレジストパターンを形成する。そのレジストパターン
をマスクにして、５０ＫｅＶの加速エネルギー、６.０
×１０¹⁵ｃｍ^-2程度のドーズ量の条件で、Ｐ型ウエル領
域１９に、並びにＰ型チャネル用ウエル領域２３及びＮ
型中濃度ドレイン２４に、リン又はヒ素注入を同時に行
なう。

【００７６】レジストパターンを除去した後、熱拡散処
理を施して不純物を熱拡散させ、ＰchＭＯＳ７形成領域
のＮ型ウエル領域１７にＰ型ソース７ｓ及びＰ型ドレイ
ン７ｄ、ＮchＭＯＳ９形成領域のＰ型ウエル領域１９に
Ｎ型ソース９ｓ及びＮ型ドレイン９ｄ、ＮchＬＤＭＯＳ
１１形成領域のＰ型チャネル用ウエル領域２３にＮ型ソ
ース１１ｓ及びＮ型中濃度ドレイン領域２４にＮ型ドレ
イン１１ｄ、並びにＰchＬＤＭＯＳ１３形成領域のＮ型
チャネル用ウエル領域２９にＰ型ソース１３ｓ及びＰ型
中濃度ドレイン領域３０にＰ型ドレイン１３ｄを形成す
る。ゲート電界緩和の目的で、ＮchＬＤＭＯＳ１１のＮ
型ドレイン１１ｄはＮ型ゲート電極１１ｇと１.５μｍ
の間隔をもって形成され、ＰchＬＤＭＯＳ１３のＰ型ド
レイン１３ｄはＰ型ゲート電極１３ｇと１.０μｍの間
隔をもって形成される（図５（ｌ）参照）。

【００７７】Ｐ型基板１上全面に層間ＣＶＤ膜２８を形
成する。層間ＣＶＤ膜２８のＰ型ソース７ｓ，１３ｓ
上、Ｎ型ソース９ｓ，１１ｓ上、Ｐ型ドレイン７ｄ，１
３ｄ上及びＮ型ドレイン９ｄ，１１ｄ上の領域にコンタ
クトホールを形成した後、コンタクトホール内及び層間
ＣＶＤ膜２８上にメタル配線２６を形成する（図２参
照）。

【００７８】図２に示す実施例では、低電圧用ＣＭＯＳ
領域３及び高電圧用ＣＭＯＳ領域５をＰ型基板１に形成
しているが、共通のＰ型ウエル領域内に形成する場合も
同様に形成することができる。また、図１の実施例に適
用した本発明の態様は、Ｎ型半導体基板又は共通のＮ型
ウエル領域内に低電圧用ＣＭＯＳ領域及び高電圧用ＣＭ
ＯＳ領域を形成する場合にも適用することができる。

【００７９】図６は半導体装置のさらに他の実施例を示
す断面図である。この実施例は、ＰchＭＯＳ及びＮchＭ
ＯＳからなる低電圧用ＣＭＯＳ領域と、ＰchＬＤＭＯＳ
及びＮchＬＤＭＯＳからなる高電圧用ＣＭＯＳ領域を混
載したものであり、ＬＤＭＯＳトランジスタとして本発
明の半導体装置を構成するＬＤＭＯＳトランジスタを備
えたものである。

【００８０】基板抵抗が２０Ωｃｍ程度のＮ型半導体基
板（Ｎ型基板）３１上に、低電圧用ＣＭＯＳ領域３３と
高電圧用ＣＭＯＳ領域３５が形成されている。低電圧用
ＣＭＯＳ領域３３には、ＰchＭＯＳ３７、ＮchＭＯＳ３
９とが形成されている。ＮchＭＯＳ３９及びＰchＭＯＳ
３７への印加電圧は例えば５Ｖである。

【００８１】高電圧用ＣＭＯＳ領域３５には、ＰchＬＤ
ＭＯＳ４１と、ＮchＬＤＭＯＳ４３が形成されている。
ＰchＬＤＭＯＳ４１及びＮchＬＤＭＯＳ４３への印加電
圧は例えば３０Ｖである。ＰchＭＯＳ３７、ＮchＭＯＳ
３９、ＰchＬＤＭＯＳ４１及びＮchＬＤＭＯＳ４３はＮ
型基板３１表面に形成された膜厚が８００ｎｍ程度のフ
ィールド酸化膜４５によって分離されている。

【００８２】低電圧用ＣＭＯＳ領域３３のＰchＭＯＳ３
７の領域には、Ｎ型基板３１にＮ型ウエル領域４７が形
成されている。Ｎ型ウエル領域４７内にＰ型ソース３７
ｓとＰ型ドレイン３７ｄが間隔をもって形成されてい
る。Ｐ型ソース３７ｓ、Ｐ型ドレイン３７ｄ間のＮ型ウ
エル領域４７上にゲート酸化膜３７oxを介してポリシリ
コンからなるＰ型ゲート電極３７ｇが形成されており、
Ｐ型ゲート電極３７ｇ下のＮ型ウエル領域４７表面がチ
ャネル領域となる。ゲート酸化膜３７oxの膜厚は例えば
約６５ｎｍである。Ｐ型ゲート電極３７ｇにはＰ型不純
物、例えばボロンが２.０×１０¹⁸〜１.０×１０¹⁹ｃｍ
^-3、ここでは５.０×１０¹⁴ｃｍ^-2のドーズ量で注入さ
れている。Ｐ型ソース３７ｓ及びＰ型ドレイン３７ｄは
Ｐ型ゲート電極３７ｇに対して自己整合的に形成された
ものである。

【００８３】Ｎ型ウエル領域４７にはＮ型不純物として
例えばリンが導入されており、チャネル領域のリン濃度
は１.０×１０¹⁶ｃｍ^-3である。Ｐ型ソース３７ｓ及び
Ｐ型ドレイン３７ｄにはＰ型不純物として例えばボロン
が注入されており、ボロン濃度は１.０×１０¹⁹ｃｍ^-3
である。ＰchＭＯＳ３７ではＰ型ソース３７ｓ及びＰ型
ドレイン３７ｄの方がチャネル領域よりも不純物濃度が
濃い構造となっている。

【００８４】ＮchＭＯＳ３９の領域には、Ｎ型基板３１
にＰ型ウエル領域４９が形成されている。Ｐ型ウエル領
域４９内にＮ型ソース３９ｓとＮ型ドレイン３９ｄが間
隔をもって形成されている。Ｎ型ソース３９ｓ、Ｎ型ド
レイン３９ｄ間のＰ型ウエル領域４９上に、ゲート酸化
膜３９oxを介してポリシリコンからなるＮ型ゲート電極
３９ｇが形成されており、Ｎ型ゲート電極３９ｇ下のＰ
型ウエル領域４９表面がチャネル領域となる。ゲート酸
化膜３９oxの膜厚は例えば約６５ｎｍである。Ｎ型ゲー
ト電極３９ｇにはＮ型不純物、例えばイオン注入法又は
固相拡散法により、１.０×１０²⁰ｃｍ^-3の濃度でリン
が導入されている。Ｎ型ソース３９ｓ及びＮ型ドレイン
３９ｄはＮ型ゲート電極３９ｇに対して自己整合的に形
成されたものである。

【００８５】Ｐ型ウエル領域４９にはＰ型不純物として
例えばボロンが導入されており、チャネル領域のボロン
濃度は１.０×１０¹⁶ｃｍ^-3である。Ｎ型ソース３９ｓ
及びＮ型ドレイン３９ｄにはＮ型不純物として例えばリ
ンが導入されており、リン濃度は１.０×１０²⁰ｃｍ^-3
である。ＮchＭＯＳ３９ではＮ型ソース３９ｓ及びＮ型
ドレイン３９ｄの方がチャネル領域よりも不純物濃度が
濃い構造となっている。

【００８６】高電圧用ＣＭＯＳ領域３５のＰchＬＤＭＯ
Ｓ４１の領域には、Ｎ型基板３１にＰ型ドレイン用ウエ
ル領域５１が形成されている。Ｐ型ドレイン用ウエル領
域５１内に、一部分がチャネル領域を構成するＮ型チャ
ネル用ウエル領域５３が形成されている。Ｎ型チャネル
用ウエル領域５３内にＰ型ソース４１ｓが形成されてい
る。Ｐ型ドレイン用ウエル領域５１内には、Ｎ型チャネ
ル用ウエル領域５３とは間隔をもって、Ｐ型ドレイン用
ウエル領域５１よりも濃い濃度でＰ型不純物、例えばボ
ロンが導入されたＰ型中濃度ドレイン領域５４が形成さ
れている。Ｐ型中濃度ドレイン領域５４内に、Ｐ型中濃
度ドレイン領域５４よりも濃い濃度でＰ型不純物、例え
ばボロンが導入されたＰ型ドレイン４１ｄが形成されて
いる。

【００８７】Ｐ型ソース４１ｓ、Ｐ型ドレイン４１ｄ間
のＰ型ドレイン用ウエル領域５１上、Ｎ型チャネル用ウ
エル領域５３上及びＰ型中濃度ドレイン領域５４上の一
部分にまたがって、かつＰ型ドレイン４１ｄとは間隔を
もって、ゲート酸化膜４１oxを介してポリシリコンから
なるＰ型ゲート電極４１ｇが形成されている。Ｐ型ゲー
ト電極４１ｇとＰ型ドレイン４１ｄの間隔は例えば１.
０μｍである。ゲート酸化膜４１oxの膜厚は例えば約３
０ｎｍである。Ｐ型ゲート電極４１ｇ下のＮ型チャネル
用ウエル領域５３表面がチャネル領域となる。Ｐ型ゲー
ト電極４１ｇにはＰ型不純物、例えばボロンが２.０×
１０¹⁸〜１.０×１０¹⁹ｃｍ^-3、ここでは５.０×１０¹⁴
ｃｍ^-2のドーズ量で注入されている。Ｐ型ソース４１
ｓ、Ｎ型チャネル用ウエル領域５３及びＰ型中濃度ドレ
イン領域５４はＰ型ゲート電極４１ｇに対して自己整合
的に形成されたものである。

【００８８】Ｎ型チャネル用ウエル領域５３にはＮ型不
純物として例えばリンが導入されており、チャネル領域
のリン濃度は５.０×１０¹⁶ｃｍ^-3である。Ｐ型ドレイ
ン用ウエル領域５１にはＰ型不純物として例えばボロン
が導入されており、Ｐ型ドレイン用ウエル領域５１のＰ
型ドレイン４１ｄ、Ｎ型チャネル用ウエル領域５３間の
領域（ドレイン５１ａ）のボロン濃度は６.０×１０¹⁵
ｃｍ^-3である。ＰchＬＤＭＯＳ４１ではドレイン５１ａ
の方がチャネル領域よりも不純物濃度が薄い構造となっ
ている。

【００８９】ＮchＬＤＭＯＳ４３の領域には、Ｎ型基板
３１に、ＮchＬＤＭＯＳ４３をＮ型基板３１から分離す
るためのＰ型分離用ウエル領域５５が形成されている。
Ｐ型分離用ウエル領域５５内に、Ｎ型ドレイン用ウエル
領域５７が形成されている。Ｎ型ドレイン用ウエル領域
５７内に、一部分がチャネル領域を構成するＰ型チャネ
ル用ウエル領域５９が形成されている。Ｐ型チャネル用
ウエル領域５９内にＮ型ソース４３ｓが形成されてい
る。Ｎ型ドレイン用ウエル領域５７内には、Ｐ型チャネ
ル用ウエル領域５９とは間隔をもって、Ｎ型ドレイン用
ウエル領域５７よりも濃い濃度でＮ型不純物、例えばリ
ンが導入されたＮ型中濃度ドレイン領域６０も形成され
ている。Ｎ型中濃度ドレイン領域６０内に、Ｎ型中濃度
ドレイン領域６０よりも濃い濃度でＮ型不純物、例えば
リンが導入されたＮ型ドレイン４３ｄも形成されてい
る。

【００９０】Ｎ型ソース４３ｓ、Ｎ型ドレイン４３ｄ間
のＮ型ドレイン用ウエル領域５７上、Ｐ型チャネル用ウ
エル領域５９上及びＮ型中濃度ドレイン領域６０上の一
部分にまたがって、かつＮ型ドレイン４３ｄとは間隔を
もって、ゲート酸化膜４３oxを介してポリシリコンから
なるＮ型ゲート電極４３ｇが形成されている。Ｎ型ゲー
ト電極４３ｇとＮ型ドレイン４３ｄの間隔は例えば１.
５μｍである。ゲート酸化膜４３oxの膜厚は例えば約３
０ｎｍである。Ｎ型ゲート電極４３ｇ下のＰ型チャネル
用ウエル領域５９表面がチャネル領域となる。Ｎ型ゲー
ト電極４３ｇにはＮ型不純物、例えばイオン注入法又は
固相拡散法により、１.０×１０²⁰ｃｍ^- ³の濃度でリン
が導入されている。Ｎ型ソース４３ｓ、Ｐ型チャネル用
ウエル領域５９及びＮ型中濃度ドレイン領域６０はＮ型
ゲート電極４３ｇに対して自己整合的に形成されたもの
である。

【００９１】Ｐ型チャネル用ウエル領域５９にはＰ型不
純物として例えばボロンが導入されており、チャネル領
域のボロン濃度は５.０×１０¹⁶ｃｍ^-3である。Ｎ型ド
レイン用ウエル領域６０にはＮ型不純物として例えばリ
ンが導入されており、Ｎ型ドレイン４３ｄ、Ｐ型チャネ
ル用ウエル領域５９間の領域（ドレイン５７ａ）のリン
濃度は１.０×１０¹⁶ｃｍ^-3である。ＮchＬＤＭＯＳ４
３ではドレイン５７ａの方がチャネル領域よりも不純物
濃度が薄い構造となっている。

【００９２】Ｎ型基板３１上全面にＣＶＤ法により形成
された層間ＣＶＤ膜５８が形成されている。層間ＣＶＤ
膜５８上には例えばアルミニウムからなるメタル配線５
６が形成されている。メタル配線５６は、層間ＣＶＤ膜
５８に形成されたコンタクトホールを介して、Ｐ型ソー
ス３７ｓ，４１ｓ、Ｎ型ソース３９ｓ，４３ｓ、Ｐ型ド
レイン３７ｄ，４１ｄ及びＮ型ドレイン３９ｄ，４３ｄ
に電気的に接続されている。

【００９３】この実施例において、ＰchＭＯＳ３７及び
ＮchＭＯＳ３９のゲート酸化膜３７ox，３９oxの膜厚は
約６５ｎｍであり、膜厚が約３０ｎｍのＰchＬＤＭＯＳ
４１及びＮchＬＤＭＯＳ４３のゲート酸化膜４１ox，４
３oxに比べて厚く形成されている。さらに、ＮchＭＯＳ
３９のＰ型ウエル領域４９、ＰchＬＤＭＯＳ４１のＰ型
ドレイン用ウエル領域５１及びＮchＬＤＭＯＳ４３のＰ
型分離用ウエル領域５５は同時に形成されたものであ
る。さらに、ＰchＭＯＳ３７のＮ型ウエル領域４７及び
ＮchＬＤＭＯＳ４３のＮ型ドレイン用ウエル領域５７は
同時に形成されたものである。

【００９４】ＰchＬＤＭＯＳ４１及びＮchＬＤＭＯＳ４
３について、中濃度ドレイン領域５４，６０はＰ型ゲー
ト電極４１ｇ及びＮ型ゲート電極４３ｇに隣接して、自
己整合的に形成されているので、ドレイン抵抗を低減す
ることができ、さらにトランジスタ特性の安定化を図る
ことができる。さらに、Ｐ型ソース４１ｓ及びＮ型ソー
ス４３ｓはＰ型ゲート電極４１ｇ及びＮ型ゲート電極４
３ｇに対して自己整合的に形成されているので、ソース
抵抗を低減することができ、さらに、トランジスタ特性
の安定化を図ることができる。

【００９５】この実施例では、Ｎ型基板３１上にＰchＭ
ＯＳ３７、ＮchＭＯＳ３９、ＰchＬＤＭＯＳ４１及びＮ
chＬＤＭＯＳ４３を備えているが本発明はこれに限定さ
れるものではなく、ＬＤＭＯＳを備えた半導体装置であ
れば、本発明を適用することができる。

【００９６】図６に示す装置の実施例は、図２から図５
に示す製造方法の実施例の導電型を逆にすれば、同様に
して製造することができる。図７から図９は、図６の実
施例の製造方法の一例を示す工程断面図である。図６も
参照してこの実施例を説明する。

【００９７】（１）Ｎ型基板３１上に、低電圧用ＣＭＯ
Ｓ領域３３形成領域のＮchＭＯＳ３９形成領域、並びに
高電圧用ＣＭＯＳ領域３５のＰchＬＤＭＯＳ４１形成領
域及びＮchＬＤＭＯＳ４３形成領域に開口部をもつレジ
ストパターンを形成し、そのレジストパターンをマスク
にして、５０ＫｅＶの加速エネルギー、４.０×１０¹²
ｃｍ^-2程度のドーズ量の条件でボロン注入を行なう。レ
ジストパターンを除去した後、１１８０℃、２４時間の
条件でボロンの熱拡散を行ない、Ｐ型ウエル領域４９、
Ｐ型分離用ウエル領域５５及びＰ型ドレイン用ウエル領
域５１を同時に形成する（図７（ａ）参照）。

【００９８】（２）Ｎ型基板３１上に、ＰchＭＯＳ３７
形成領域、及びＰ型分離用ウエル領域５５内のＮchＬＤ
ＭＯＳ４３形成領域に開口部をもつレジストパターンを
形成し、１５０ＫｅＶの加速エネルギー、４.０×１０
¹²ｃｍ^-2程度のドーズ量の条件でＮ型基板３１にリン注
入を行なう。レジストパターンを除去した後、１１５０
℃、８時間の条件でリンの熱拡散を行ない、ＰchＭＯＳ
３７形成領域にＮ型ウエル領域４７、及びＰ型分離用ウ
エル領域５５内にＮ型ドレイン用ウエル領域５７を同時
に形成する（図７（ｂ）参照）。

【００９９】（３）ＬＯＣＯＳ酸化法により、Ｎ型基板
３１表面にフィールド酸化膜４５を８００ｎｍ程度の膜
厚で形成し、各ＭＯＳトランジスタ３７，３９，４１，
４３の領域を分離形成する（図７（ｃ）参照）。このと
き、フィールド酸化膜４５下にチャネルストップ用の不
純物領域を形成しておいてもよい。

【０１００】（４）Ｎ型ウエル領域４７表面、Ｐ型ウエ
ル領域４９表面、Ｐ型ドレイン用ウエル領域５１表面及
びＮ型ドレイン用ウエル領域５７表面にプリゲート酸化
膜３２を４０ｎｍの膜厚で形成する。ＰchＭＯＳ３７形
成領域に開口部をもつレジストパターン３４を形成し、
レジストパターン３４をマスクとしてＮ型ウエル領域４
７にしきい値制御用のチャネルドープ注入を行なう（図
７（ｄ）参照）。

【０１０１】（５）レジストパターン３４を除去した
後、ＮchＭＯＳ３９形成領域に開口部をもつレジストパ
ターン３６を形成し、レジストパターン３６をマスクと
してＰ型ウエル領域４９にしきい値制御用のチャネルド
ープ注入を行なう（図８（ｅ）参照）。

【０１０２】（６）レジストパターン３６を除去した
後、ＰchＬＤＭＯＳ４１形成領域及びＮchＬＤＭＯＳ４
３形成領域に開口部をもつレジストパターン３８を形成
し、Ｐ型ドレイン用ウエル領域５１表面及びＮ型ドレイ
ン用ウエル領域５７表面のプリゲート酸化膜３２を、ふ
っ酸溶液を用いて除去する（図８（ｆ）参照）。

【０１０３】（７）レジストパターン３８を除去した
後、熱酸化処理を行なってＰ型ドレイン用ウエル領域５
１表面及びＮ型ドレイン用ウエル領域５７表面にゲート
酸化膜４１ox，４３oxを約３０ｎｍの膜厚で形成する。
この熱処理により、Ｎ型ウエル領域４７表面及びＰ型ウ
エル領域４９表面も酸化され、膜厚が６５ｎｍのゲート
酸化膜３７ox，３９oxが形成される（図８（ｇ）参
照）。

【０１０４】（８）Ｎ型基板３１上全面にＣＶＤ法によ
りポリシリコン膜４０を５００ｎｍの膜厚で形成する。
処理温度が８５０℃の熱酸化法により、ポリシリコン膜
４０の表面にシリコン酸化膜（図示は省略）を２５ｎｍ
の膜厚で形成する（図８（ｈ）参照）。

【０１０５】（９）ＰchＭＯＳ３７形成領域及びＰchＬ
ＤＭＯＳ４１形成領域に開口部をもつレジストパターン
４２をポリシリコン膜４０上に形成し、レジストパター
ン４２をマスクにして２０ＫｅＶの加速エネルギー、
１.０×１０¹⁴〜５.０×１０¹⁴ｃｍ^-2程度のドーズ量の
条件でポリシリコン膜にボロンを注入してＰ型ポリシリ
コン膜４０ｐを形成する（図９（ｉ）参照）。

【０１０６】（１０）レジストパターン４２を除去した
後、半導体基板１上全面にＣＶＤ法によりシリコン酸化
膜４４を２００ｎｍの膜厚で形成する。写真製版及びエ
ッチング処理により、シリコン酸化膜４４のＮchＭＯＳ
３９形成領域及びＮchＬＤＭＯＳ４３形成領域に開口部
を形成する。Ｎ型基板３１上全面にリン（図示は省略）
を堆積し、９００℃、３０分間程度の条件で熱処理を施
してＮ型ポリシリコン膜４０ｎを形成する（図９（ｊ）
参照）。Ｎ型ポリシリコン膜４０ｎの形成はイオン注入
法によって行なってもよい。

【０１０７】（１１）シリコン酸化膜１４を除去した
後、Ｐ型とＮ型に作り分けたポリシリコン膜４０ｎ，４
０ｐをパターニングして、ＰchＭＯＳ３７形成領域のゲ
ート酸化膜３７ox上にＰ型ポリシリコンからなるＰ型ゲ
ート電極３７ｇ、ＮchＭＯＳ３９形成領域のゲート酸化
膜３９ox上にＮ型ポリシリコンからなるＮ型ゲート電極
３９ｇ、ＰchＬＤＭＯＳ４１形成領域のゲート酸化膜４
１ox上にＰ型ポリシリコンからなるＰ型ゲート電極４１
ｇ、及びＮchＬＤＭＯＳ４３形成領域のゲート酸化膜４
３ox上にＮ型ポリシリコンからなるＮ型ゲート電極４３
ｇを同時に形成する。

【０１０８】ＮchＬＤＭＯＳ４３のＰ型チャネル用ウエ
ル領域５９形成領域及びＮ型ゲート電極４３ｇ上に開口
部をもつレジストパターンを形成し、そのレジストパタ
ーン及びＮ型ゲート電極４３ｇをマスクにして、３０Ｋ
ｅＶの加速エネルギー、３.０×１０¹³ｃｍ^-2程度のド
ーズ量の条件でＮ型ドレイン用ウエル領域５７にボロン
を注入して、Ｎ型ゲート電極４３ｇに隣接してＰ型チャ
ネル用ウエル領域５９を形成する。

【０１０９】ＰchＬＤＭＯＳ４１のＮ型チャネル用ウエ
ル領域５３形成領域及びＰ型ゲート電極４１ｇ上に開口
部をもつレジストパターンを形成し、そのレジストパタ
ーン及びＰ型ゲート電極４１ｇをマスクにして、１００
ＫｅＶの加速エネルギー、２.７×１０¹³ｃｍ^-2程度の
ドーズ量の条件でＰ型ドレイン用ウエル領域５１にリン
を注入して、Ｐ型ゲート電極４１ｇに隣接してＮ型チャ
ネル用ウエル領域５３を形成する。

【０１１０】ＮchＬＤＭＯＳ４３のＮ型中濃度ドレイン
領域６０形成領域及びＮ型ゲート電極４３ｇ上に開口部
をもつレジストパターンを形成し、そのレジストパター
ン及びＮ型ゲート電極４３ｇをマスクにして、１００Ｋ
ｅＶの加速エネルギー、５.０×１０¹²ｃｍ^-2程度のド
ーズ量の条件でＮ型ドレイン用ウエル領域５７にリンを
注入して、Ｎ型ゲート電極４３ｇに隣接してＮ型中濃度
ドレイン領域６０を形成する。

【０１１１】ＰchＭＯＳ４１のＰ型中濃度ドレイン領域
５４形成領域及びＰ型ゲート電極４１ｇ上に開口部をも
つレジストパターンを形成し、そのレジストパターン及
びＰ型ゲート電極４１ｇをマスクにして、３０ＫｅＶの
加速エネルギー、５.０×１０¹²ｃｍ^-2程度のドーズ量
の条件でＰ型ドレイン用ウエル領域５１にボロンを注入
して、Ｐ型ゲート電極４１ｇに隣接してＰ型中濃度ドレ
イン領域５４を形成する。その後、処理温度が１１００
℃、処理時間が２００分の条件で熱拡散処理を行ない、
Ｎ型チャネル用ウエル領域５３、Ｐ型中濃度ドレイン領
域５４、Ｐ型チャネル用ウエル領域５９及びＮ型中濃度
ドレイン領域６０を拡散させる（図９（ｋ）参照）。

【０１１２】（１２）Ｎ型基板３１上に、ＮchＭＯＳ３
９形成領域のＰ型ウエル領域４９上、並びにＮchＬＤＭ
ＯＳ４３形成領域のＰ型チャネル用ウエル領域５９上の
Ｎ型ゲート電極４３ｇに隣接した領域及びＮ型中濃度ド
レイン領域６０上に開口部をもつレジストパターンを形
成する。このとき、Ｎ型中濃度ドレイン領域６０上には
Ｎ型ゲート電極４３ｇに隣接して幅寸法が１.５μｍの
レジストパターンが存在するようにレジストパターンを
形成する。そのレジストパターンをマスクにして、５０
ＫｅＶの加速エネルギー、６.０×１０¹⁵ｃｍ^-2程度の
ドーズ量の条件で、Ｐ型ウエル領域４９に、並びにＰ型
チャネル用ウエル領域５９及びＮ型中濃度ドレイン領域
６０に、リン又はヒ素注入を同時に行なう。

【０１１３】レジストパターンを除去した後、Ｎ型基板
３１上に、ＰchＭＯＳ３７形成領域のＮ型ウエル領域４
７上、並びにＰchＬＤＭＯＳ４１形成領域のＮ型チャネ
ル用ウエル領域５３上のＰ型ゲート電極４１ｇに隣接し
た領域及びＰ型中濃度ドレイン領域５４上に開口部をも
つレジストパターンを形成する。このとき、Ｐ型中濃度
ドレイン領域５４上にはＰ型ゲート電極４１ｇに隣接し
て幅寸法が１.０μｍのレジストパターンが存在するよ
うにレジストパターンを形成する。そのレジストパター
ンをマスクにして、３０ＫｅＶの加速エネルギー、２.
０×１０¹⁵ｃｍ^- ²程度のドーズ量の条件で、Ｐ型ウエル
領域４９に、並びにＮ型チャネル用ウエル領域５３及び
Ｐ型中濃度ドレイン領域５４に、ボロン注入を同時に行
なう。

【０１１４】レジストパターンを除去した後、熱拡散処
理を施して不純物を熱拡散させ、ＰchＭＯＳ３７形成領
域のＮ型ウエル領域４７にＰ型ソース３７ｓ及びＰ型ド
レイン３７ｄ、ＮchＭＯＳ３９形成領域のＰ型ウエル領
域４９にＮ型ソース３９ｓ及びＮ型ドレイン３９ｄ、Ｐ
chＬＤＭＯＳ４１形成領域のＮ型チャネル用ウエル領域
５３にＰ型ソース４１ｓ及びＰ型中濃度ドレイン領域５
４にＰ型ドレイン４１ｄ、並びにＮchＬＤＭＯＳ４３形
成領域のＰ型チャネル用ウエル領域５９にＮ型ソース４
３ｓ及びＮ型中濃度ドレイン領域６０にＮ型ドレイン４
３ｄを形成する。ゲート電界緩和の目的で、ＰchＬＤＭ
ＯＳ４１のＰ型ドレイン４１ｄはＰ型ゲート電極４１ｇ
と１.０μｍの間隔をもって形成され、ＮchＬＤＭＯＳ
４３のＮ型ドレイン４３ｄはＮ型ゲート電極４３ｇと
１.５μｍの間隔をもって形成される（図９（ｌ）参
照）。

【０１１５】Ｎ型基板３１上全面に層間ＣＶＤ膜５８を
形成する。層間ＣＶＤ膜５８のＰ型ソース３７ｓ，４１
ｓ上及びＮ型ソース３９ｓ，４３ｓ上、Ｐ型ドレイン３
７ｄ，４１ｄ上及びＮ型ドレイン３９ｄ，４３ｄ上の領
域にコンタクトホールを形成した後、コンタクトホール
内及び層間ＣＶＤ膜５８上にメタル配線５６を形成する
（図６参照）。

【０１１６】図６に示す実施例は、低電圧用ＣＭＯＳ領
域３３及び高電圧用ＣＭＯＳ領域３５をＮ型基板３１に
形成しているが、共通のＮ型ウエル領域内に形成する場
合も同様に形成することができる。

【０１１７】図１０は、本発明の半導体装置の半導体装
置を適用した定電圧回路の一実施例を示す回路図であ
る。電源に接続される入力端子（Ｖin）６１と、負荷に
接続される出力端子（Ｖout）６３との間に、出力トラ
ンジスタを構成するＰchＬＤＭＯＳ６５が設けられてい
る。差動増幅回路６７が設けられており、差動増幅回路
６７の出力端子はＰchＬＤＭＯＳ６５のゲート電極に接
続されている。差動増幅回路６７の反転入力端子は基準
電圧発生回路（Ｖref）６９に接続されている。反転入
力端子には基準電圧発生回路６９から基準電圧が印加さ
れる。非反転入力端子には、ＰchＬＤＭＯＳ６５の出力
電圧を分圧抵抗Ｒ１とＲ２で分圧した電圧が印加され
る。差動増幅回路６７及び基準電圧発生回路６９の電源
は入力端子６１から供給される。差動増幅回路６７、基
準電圧発生回路６９及び抵抗Ｒ２は接地されている。こ
の実施例では、ＰchＬＤＭＯＳ６５として本発明の半導
体装置を構成するＬＤＭＯＳを用いている。ＰchＬＤＭ
ＯＳ６５のゲート酸化膜破壊耐圧は例えば３０Ｖであ
る。

【０１１８】入力端子６１からの入力電圧を降圧させる
場合、入力電圧を抵抗比分割で出力させるが、出力端子
６３に接続される外部負荷に流す電流量によりＰchＬＤ
ＭＯＳ６５のオン抵抗を可変させなければ出力電圧が一
定にならない。このため、差動増幅回路６７内で基準電
圧発生回路６９からの基準電圧と抵抗Ｒ１，Ｒからの帰
還抵抗電圧を比較させることにより出力電圧を一定にす
る。

【０１１９】図１１は、本発明の半導体装置を適用した
反転型チャージポンプＤＣ／ＤＣコンバータの一実施例
を示す回路図である。回路には、入力端子（Ｖin）７
１、出力端子（Ｖout、反転出力）７３、グラウンド端
子（ＧＮＤ）７５、ポンプ容量正側端子（ＣＰ＋）７７
とポンプ容量負側端子（ＣＰ−）７９が設けられてい
る。ポンプ容量正側端子７７とポンプ容量負側端子７９
の間には、外付け部品のコンデンサ（図示は省略）が接
続されている。

【０１２０】内部には、入力端子７１とグラウンド端子
７５の間に、順にＰchＬＤＭＯＳ８１とＮchＭＯＳ８３
が設けられている。ＰchＬＤＭＯＳ８１とＮchＭＯＳ８
３の間にポンプ容量正側端子７７が接続されている。Ｎ
chＭＯＳ８３とグラウンド端子７５の間は接地電位８５
に接続されている。接地電位８５と出力端子７３の間
に、順にＮchＭＯＳ８７，８９が接続されている。Ｎch
ＭＯＳ８７，８９の間にポンプ容量負側端子７９が接続
されている。

【０１２１】基準電圧端子（Ｖref）９１からの基準電
圧に基づいて、入力端子７１と同じ大きさの電圧（Ｖin
電圧）及びグラウンド端子７５と同じ大きさの電圧（Ｇ
ＮＤ電圧）を交互に発振する発振回路（ＯＳＣ）９３が
設けられている。発振回路９３の出力端子は、ＮchＭＯ
Ｓ８３，８９のゲート電極に直接接続されており、Ｎch
ＭＯＳ８７のゲート電極にインバータ９５を介して接続
されており、ＰchＬＤＭＯＳ８１のゲート電極にインバ
ータ９５及び９７を介して接続されている。

【０１２２】この反転型チャージポンプＤＣ／ＤＣコン
バータは、発振回路９３を通して４つのトランジスタ８
１，８３，８７，８９のゲート電極に電圧を与えてスイ
ッチングさせ、ポンプ容量正側端子７７とポンプ容量負
側端子７９の間に接続されたコンデンサを充放電させる
ことにより電流を流し、出力端子７３に入力電圧７１の
反転電圧が出力される仕組みになっている。

【０１２３】発振回路９３からＧＮＤ電圧を発したと
き、ＰchＬＤＭＯＳ８１とＮchＭＯＳ８７がオンし、他
の２つのＮchＭＯＳ８３，８９はオフになる。このと
き、ポンプ容量正側端子７７とポンプ容量負側端子７９
の間に接続されたコンデンサに電荷がたまる。発振回路
９３からＶin電圧が発せられると、ＰchＬＤＭＯＳ８１
とＮchＭＯＳ８７はオフになり、他の２つのＮchＭＯＳ
８３，８９はオンする。このとき、電荷をためたコンデ
ンサは放電するが、出力端子７３がグラウンド端子７５
よりも低い電位にされているので、入力電圧でたまった
電荷とは反転電圧が出力端子７３から出力される。上記
の動作が繰り返されることにより、入力電圧の反転電圧
で電流が流れ続ける。

【０１２４】

【発明の効果】請求項１に記載の半導体装置では、ＬＤ
ＭＯＳトランジスタについて、ドレインをゲート電極と
一部重複して配置された中濃度ドレイン領域内にゲート
電極とは間隔をもって配置するようにしたので、ドレイ
ン抵抗の低減を実現し、ＬＤＭＯＳトランジスタの低オ
ン抵抗化及びドレイン耐圧の向上が実現できる。

【０１２５】請求項２に記載の半導体装置では、中濃度
ドレイン領域はチャネル用ウエル領域よりも薄い不純物
濃度で形成されているようにしたので、中濃度ドレイン
領域及びチャネル用ウエル領域を形成するために熱拡散
処理を施しても、チャネル実効長がなくなることを防止
することができる。

【０１２６】請求項３に記載の半導体装置では、半導体
基板はＰ型であり、ＬＤＭＯＳトランジスタはＰチャネ
ル型であり、半導体基板上にＰチャネル型コンベンショ
ナル型ＭＯＳトランジスタ及びＮチャネル型コンベンシ
ョナル型ＭＯＳトランジスタをさらに備えている場合、
Ｐチャネル型ＬＤＭＯＳトランジスタ及びＰチャネル型
コンベンショナル型ＭＯＳトランジスタは半導体基板に
同時に形成されたＮ型分離用ウエル領域内にそれぞれ形
成されており、Ｎ型分離用ウエル領域内に形成され、Ｐ
チャネル型ＬＤＭＯＳトランジスタを構成するＰ型ドレ
イン用ウエル領域は、Ｎチャネル型コンベンショナル型
ＭＯＳトランジスタを構成するＰ型ウエル領域と同時に
形成されたものであるようにしたので、製造工程の簡略
化を図ることができる。

【０１２７】請求項４に記載の半導体装置では、半導体
基板はＰ型であり、ＬＤＭＯＳトランジスタはＮチャネ
ル型であり、半導体基板上にＰチャネル型コンベンショ
ナル型ＭＯＳトランジスタをさらに備えている場合、Ｎ
チャネル型ＬＤＭＯＳトランジスタを構成するＮ型ドレ
イン用ウエル領域は、Ｐチャネル型コンベンショナル型
ＭＯＳトランジスタを構成するＮ型ウエル領域と同時に
形成されたものであるようにしたので、製造工程の簡略
化を図ることができる。

【０１２８】請求項５に記載の半導体装置では、請求項
３及び４の態様を、Ｎ型半導体基板を用いて逆導電型に
より構成するようにしたので、製造工程の簡略化を図る
ことができる。

【０１２９】請求項６に記載の半導体装置では、ＬＤＭ
ＯＳトランジスタとコンベンショナル型ＭＯＳトランジ
スタを混載する場合、ＬＤＭＯＳトランジスタはコンベ
ンショナル型ＭＯＳトランジスタに比べて薄いゲート酸
化膜をもつようにしたので、ＬＤＭＯＳトランジスタの
オン抵抗を下げることができチップ面積の縮小化を図る
ことができる。

【０１３０】請求項７に記載の電源装置では、そこで使
用されるＬＤＭＯＳトランジスタとして本発明の半導体
装置を構成するＬＤＭＯＳトランジスタを使用するよう
にしたので、オン抵抗が小さいため、出力ドライバとし
て使用するＭＯＳトランジスタの大きさを小さくするこ
とができ、チップ面積の縮小化を図ることができる。

【０１３１】請求項８に記載のＤＣ／ＤＣコンバータで
は、そこで使用される少なくとも１つの内蔵スイッチと
して本発明の半導体装置を構成するＬＤＭＯＳトランジ
スタを使用するようにしたので、オン抵抗が小さいた
め、内臓スイッチとして使用するＭＯＳトランジスタの
大きさを小さくすることができ、チップ面積の縮小化を
図ることができる。

【０１３２】請求項９に記載の製造方法では、ドレイン
を中濃度ドレイン領域よりも浅く、中濃度ドレイン領域
内にゲート電極とは間隔をもって形成して、本発明の半
導体装置を構成するＬＤＭＯＳトランジスタを製造する
ようにしたので、ＬＤＭＯＳトランジスタの低オン抵抗
化及びドレイン耐圧の向上が実現できる。さらに、ソー
スをゲート電極に対して自己整合的に形成するようにし
たので、ソース抵抗を低減することができ、さらに、Ｌ
ＤＭＯＳトランジスタのトランジスタ特性の安定化を図
ることができる。さらに、中濃度ドレイン領域をゲート
電極に対して自己整合的に形成するようにしたので、ド
レイン抵抗を低減することができ、さらに、ＬＤＭＯＳ
トランジスタのトランジスタ特性の安定化を図ることが
できる。さらに、チャネル用ウエル領域をゲート電極に
対して自己整合的に形成するようにしたので、ＬＤＭＯ
Ｓトランジスタのトランジスタ特性の安定化を図ること
ができる。

【０１３３】請求項１０に記載の製造方法では、請求項
９に記載の製造方法において、工程（Ｃ）で上記中濃度
ドレイン領域を形成するための不純物注入後に熱拡散処
理を行なうようにしたので、中濃度ドレイン領域が拡大
するため、熱拡散処理を行なわない場合と比較して、中
濃度ドレイン領域形成用に導入する不純物量を増加させ
ることができ、高耐圧を維持しつつ、中濃度ドレイン領
域の抵抗、ひいてはドレイン抵抗をさらに低減すること
ができる。

【０１３４】請求項１１に記載の製造方法では、請求項
１０に記載の製造方法において、上記工程（Ｂ）で上記
チャネル用ウエル領域を形成するための不純物注入後に
行なう熱拡散処理と、上記工程（Ｃ）で上記中濃度ドレ
イン領域を形成するための不純物注入後に行なう熱拡散
処理とを同時に行なうようにしたので、熱拡散処理を追
加することなく、中濃度ドレイン領域を拡大させること
ができる。

【０１３５】請求項１２に記載の製造方法では、請求項
１０及び１１に記載の製造方法において、上記工程
（Ｂ）で上記チャネル用ウエル領域を形成するための不
純物注入量は、上記工程（Ｃ）で上記中濃度ドレイン領
域を形成するための不純物注入量よりも大きいようにし
たので、中濃度ドレイン領域及びチャネル用ウエル領域
を形成するために熱拡散処理を施した場合であっても、
チャネル実効長がなくなることを防止することができ
る。

【０１３６】請求項１３及び１４に記載の製造方法で
は、ＬＤＭＯＳトランジスタとＰchＭＯＳを混載する場
合、Ｐ型ポリシリコンゲート電極を、Ｐ型不純物を２.
０×１０¹⁸〜１.０×１０¹⁹ｃｍ^-3の濃度で含む膜厚が
５００ｎｍ以上のポリシリコン膜により形成し、かつ、
チャネル用ウエル領域を形成するための不純物注入を行
なった後に行なうチャネル用ウエル領域形成するための
熱拡散処理を処理温度が１０５０℃〜１１００℃、処理
時間が１００分〜５００分の条件で行なうようにしたの
で、熱拡散処理時にＰ型ポリシリコンゲート電極のＰ型
不純物がゲート酸化膜を突き抜けるのを抑制することが
でき、ＰchＭＯＳのしきい値の低下を抑制することがで
きる。

【０１３７】請求項１５に記載の製造方法では、請求項
１３又は１４に記載の製造方法において、Ｐ型ポリシリ
コンゲート電極を、ゲート酸化膜上に不純物を含んでい
ないポリシリコン膜を形成し、そのポリシリコン膜表面
にシリコン酸化膜を２５〜５０ｎｍの膜厚で形成した
後、イオン注入法により、不純物を含んでいないポリシ
リコン膜が請求項１３に記載の不純物濃度範囲になるよ
うにシリコン酸化膜を介してＰ型不純物の導入を行なう
ようにしたので、Ｐ型不純物がポリシリコンゲート電極
を介してゲート酸化膜を突き抜けるのを防止でき、精度
よく濃度を決定することができる。

【図面の簡単な説明】

【図１】半導体装置の一実施例を示す断面図である。

【図２】半導体装置の他の実施例を示す断面図である。

【図３】図２の半導体装置の製造方法の一実施例の最初
を示す工程断面図である。

【図４】同実施例の続きを示す工程断面図である。

【図５】同実施例の続きを示す工程断面図である。

【図６】半導体装置のさらに他の実施例を示す断面図で
ある。

【図７】図６の半導体装置の製造方法の一実施例を示す
工程断面図である。

【図８】同実施例の続きを示す工程断面図である。

【図９】同実施例の続きを示す工程断面図である。

【図１０】本発明の半導体装置を適用した電源装置の一
実施例を示す回路図である。

【図１１】本発明の半導体装置を適用したＤＣ／ＤＣコ
ンバータの一実施例を示す回路図である。

【図１２】従来の半導体装置を示す断面図である。

【図１３】従来技術１としてのＬＤＭＯＳトランジスタ
を示す断面図である。

【図１４】従来技術２としてのＬＤＭＯＳトランジスタ
を示す断面図である。

【図１５】本発明、従来技術１及び従来技術２のＬＤＭ
ＯＳトランジスタのゲート電圧対ドレイン電流特性を示
す図である。

【図１６】ＬＤＭＯＳトランジスタのドレイン電圧対ド
レイン電流特性を示す図であり、（Ａ）は従来技術１、
（Ｂ）は従来技術２、（Ｃ）は本発明を示す。

【図１７】Ｐ型ポリシリコンゲート電極の種々のＰ型不
純物濃度でのゲート長としきい値低下との関係を示す図
である。

【符号の説明】

１Ｐ型半導体基板３低電圧用ＣＭＯＳ領域５高電圧用ＣＭＯＳ領域７Ｐチャネル型コンベンショナル型ＭＯＳトランジ
スタ（ＰchＭＯＳ）７ｄＰ型ドレイン７ｓＰ型ソース７ｇＰ型ゲート電極７ox ゲート酸化膜９Ｎチャネル型コンベンショナル型ＭＯＳトランジ
スタ（ＮchＭＯＳ）９ｄＮ型ドレイン９ｓＮ型ソース９ｇＮ型ゲート電極９ox ゲート酸化膜１１Ｎチャネル型ＬＤＭＯＳトランジスタ（ＮchＬ
ＤＭＯＳ）１１ｄＮ型ドレイン１１ｓＮ型ソース１１ｇＮ型ゲート電極１１ox ゲート酸化膜１３Ｐチャネル型ＬＤＭＯＳトランジスタ（ＰchＬ
ＤＭＯＳ）１３ｄＰ型ドレイン１３ｓＰ型ソース１３ｇＰ型ゲート電極１３ox ゲート酸化膜１５フィールド酸化膜１７Ｎ型ウエル領域１９Ｐ型ウエル領域２１Ｎ型ドレイン用ウエル領域２１ａ，２７ａドレイン領域２３Ｐ型チャネル用ウエル領域２４Ｎ型中濃度ドレイン領域２５Ｎ型分離用ウエル領域２６メタル配線２７Ｐ型ドレイン用ウエル領域２８層間ＣＶＤ膜２９Ｎ型チャネル用ウエル領域３０Ｐ型中濃度ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 １０２ＢＦターム(参考） 5F048 AA05 AA08 AB08 AB10 AC01 AC03 BA01 BB06 BB07 BB16 BB18 BC03 BC07 BC19 BC20 BD01 BE02 BE03 BE04 BF02 BG12 DA01 DA05 DB01 5F140 AA25 AA30 AB03 AC21 BA01 BC06 BC10 BF01 BF04 BG28 BG31 BG32 BH15 BH17 BH30 BH49 BK13 BK20 CB01 CF00

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された膜厚が均一な
ゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記ゲート電極を含む領域に形成された第１導電型のド
レイン用ウエル領域と、前記ドレイン用ウエル領域内に前記ゲート電極と一部重
複して配置され、前記ドレイン用ウエル領域よりも濃い
不純物濃度をもつ、第１導電型とは逆導電型である第２
導電型のチャネル用ウエル領域と、前記チャネル用ウエル領域内に前記ゲート電極の一側面
に隣接して配置された第１導電型のソースと、前記ドレイン用ウエル領域内に前記ソースとは反対側の
前記ゲート電極の側面と一部重複して配置され、前記ド
レイン用ウエル領域よりも濃い不純物濃度をもつ第１導
電型の中濃度ドレイン領域と、前記中濃度ドレイン領域内に前記ゲート電極とは間隔を
もって配置され、前記中濃度ドレイン領域よりも濃い不
純物濃度をもつ第１導電型のドレインとを備えたＬＤＭ
ＯＳトランジスタを備えていることを特徴とする半導体
装置。
【請求項２】前記中濃度ドレイン領域は前記チャネル
用ウエル領域よりも薄い不純物濃度で形成されている請
求項１に記載の半導体装置。
【請求項３】前記半導体基板はＰ型であり、前記ＬＤ
ＭＯＳトランジスタはＰチャネル型であり、前記半導体
基板上にＰチャネル型コンベンショナル型ＭＯＳトラン
ジスタ及びＮチャネル型コンベンショナル型ＭＯＳトラ
ンジスタをさらに備え、前記Ｐチャネル型ＬＤＭＯＳトランジスタ及び前記Ｐチ
ャネル型コンベンショナル型ＭＯＳトランジスタは前記
半導体基板に同時に形成されたＮ型分離用ウエル領域内
にそれぞれ形成されており、前記Ｎ型分離用ウエル領域内に形成され、前記Ｐチャネ
ル型ＬＤＭＯＳトランジスタを構成するＰ型ドレイン用
ウエル領域は、前記Ｎチャネル型コンベンショナル型Ｍ
ＯＳトランジスタを構成するＰ型ウエル領域と同時に形
成されたものである請求項１又は２に記載の半導体装
置。
【請求項４】前記半導体基板はＰ型であり、前記ＬＤ
ＭＯＳトランジスタはＮチャネル型であり、前記半導体
基板上にＰチャネル型コンベンショナル型ＭＯＳトラン
ジスタをさらに備え、前記Ｎチャネル型ＬＤＭＯＳトランジスタを構成するＮ
型ドレイン用ウエル領域は、前記Ｐチャネル型コンベン
ショナル型ＭＯＳトランジスタを構成するＮ型ウエル領
域と同時に形成されたものである請求項１又は２に記載
の半導体装置。
【請求項５】請求項３又は４とは逆導電型により構成
されている半導体装置。
【請求項６】前記ＬＤＭＯＳトランジスタは前記コン
ベンショナル型ＭＯＳトランジスタに比べて薄いゲート
酸化膜をもつ請求項３から５のいずれかに記載の半導体
装置。
【請求項７】出力電圧を基準電圧と比較しその出力電
圧が一定なるようにフィードバックをかける回路を備え
た電源装置において、そこで使用されるＬＤＭＯＳトランジスタが請求項１か
ら６のいずれかに記載のＬＤＭＯＳトランジスタである
ことを特徴とする電源装置。
【請求項８】内臓スイッチの切替え動作によりコンデ
ンサに電荷を充放電させることで電流を流すチャージポ
ンプ方式のＤＣ／ＤＣコンバータにおいて、そこで使用される少なくとも１つの前記内蔵スイッチが
請求項１から６のいずれかに記載のＬＤＭＯＳトランジ
スタであることを特徴とするＤＣ／ＤＣコンバータ。
【請求項９】以下の工程（Ａ）から（Ｄ）を含んでＬ
ＤＭＯＳトランジスタを形成することを特徴とする半導
体装置の製造方法。（Ａ）半導体基板に第１導電型のドレイン用ウエル領域
を形成し、前記ドレイン用ウエル領域表面に均一な膜厚
でゲート酸化膜を形成し、前記ゲート酸化膜上にゲート
電極を形成する工程、（Ｂ）前記ゲート電極の一側面側
の前記ドレイン用ウエル領域に第２導電型の不純物注入
を行ない、その後熱拡散処理を行なって、前記ゲート電
極に対して自己整合的に第２導電型のチャネル用ウエル
領域を形成する工程、（Ｃ）前記ゲート電極に対して前
記チャネル用ウエル領域とは反対側の前記ドレイン用ウ
エル領域に第１導電型の不純物注入を行なって、前記ゲ
ート電極に対して自己整合的に第１導電型の中濃度ドレ
イン領域を形成する工程、（Ｄ）前記中濃度ドレイン領
域及び前記チャネル用ウエル領域に第１導電型の不純物
注入を行なって、前記中濃度ドレイン領域及び前記チャ
ネル用ウエル領域よりも浅く、前記中濃度ドレイン領域
に前記ゲート電極とは間隔をもって第１導電型のドレイ
ンを形成し、前記チャネル用ウエル領域に前記ゲート電
極に対して自己整合的に第１導電型のソースを形成する
工程。
【請求項１０】前記工程（Ｃ）で、前記中濃度ドレイ
ン領域を形成するための不純物注入後に熱拡散処理を行
なう請求項９に記載の製造方法。
【請求項１１】前記工程（Ｂ）で前記チャネル用ウエ
ル領域を形成するための不純物注入後に行なう熱拡散処
理と、前記工程（Ｃ）で前記中濃度ドレイン領域を形成
するための不純物注入後に行なう熱拡散処理とを同時に
行なう請求項１０に記載の製造方法。
【請求項１２】前記工程（Ｂ）で前記チャネル用ウエ
ル領域を形成するための不純物注入量は、前記工程
（Ｃ）で前記中濃度ドレイン領域を形成するための不純
物注入量よりも大きい請求項１０又は１１に記載の半導
体装置。
【請求項１３】半導体基板上に、Ｐ型不純物が導入さ
れたＰ型ポリシリコンゲート電極をゲート酸化膜上に備
えたＰチャネル型コンベンショナル型ＭＯＳトランジス
タと、熱拡散によりゲート電極の一側面側と一部重複し
て形成されたチャネル用ウエル領域のゲート電極下の部
分をチャネル領域とするＬＤＭＯＳトランジスタを備え
た半導体装置の製造方法において、前記Ｐ型ポリシリコンゲート電極を、Ｐ型不純物を２.
０×１０¹⁸〜１.０×１０¹⁹ｃｍ^-3の濃度で含む膜厚が
５００ｎｍ以上のポリシリコン膜により形成し、かつ、
前記チャネル用ウエル領域を形成するための不純物注入
を行なった後に行なう前記チャネル用ウエル領域形成す
るための熱拡散処理を処理温度が１０５０℃〜１１００
℃、処理時間が１００分〜５００分の条件で行なうこと
を特徴とする半導体装置の製造方法。
【請求項１４】前記Ｐ型不純物はボロンである請求項
１３に記載の製造方法。
【請求項１５】前記Ｐ型ポリシリコンゲート電極を、
前記ゲート酸化膜上に不純物を含んでいないポリシリコ
ン膜を形成し、そのポリシリコン膜表面にシリコン酸化
膜を２５〜５０ｎｍの膜厚で形成した後、イオン注入法
により、前記不純物を含んでいないポリシリコン膜が前
記濃度範囲になるように前記シリコン酸化膜を介してＰ
型不純物の導入を行なう請求項１３又は１４に記載の製
造方法。