JP2008277719A - 昇圧型ｄｃ−ｄｃコンバータ用の半導体装置及び昇圧型ｄｃ−ｄｃコンバータ - Google Patents

昇圧型ｄｃ−ｄｃコンバータ用の半導体装置及び昇圧型ｄｃ−ｄｃコンバータ Download PDF

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Abstract

【課題】昇圧型ＤＣ−ＤＣコンバータにおいて良好な変換効率を得る。
【解決手段】スイッチング素子とダイオード素子を同一半導体基板に備えた昇圧型ＤＣ−ＤＣコンバータ用の半導体装置である。スイッチング素子は、ソース拡散層９、チャネル拡散層７及びドレイン拡散層５を備え、ゲート電極１９直下のチャネル拡散層７表面をチャネル領域とするＬＤＭＯＳトランジスタである。ダイオード素子は、コレクタ拡散層２７、ベース拡散層２９及びエミッタ拡散層３１を備えた縦型バイポーラトランジスタ構造からなり、ベースとコレクタが接続され、エミッタとベースとの間で形成されたダイオード素子である。スイッチング素子のドレインとダイオード素子のアノードはスイッチング端子４３に接続され、ダイオード素子のカソードは出力端子４５に接続されている。
【選択図】図１

Description

本発明は、昇圧型ＤＣ−ＤＣコンバータに用いられる、スイッチング素子及びダイオード素子を備えた半導体装置ならびにその半導体装置を用いた昇圧型ＤＣ−ＤＣコンバータに関するものである。
近年、携帯電話に代表される電子携帯機器は、爆発的な勢いでさまざまなアプリケーションに応用され、普及している。携帯機器は、その駆動源となる電池(バッテリー)により駆動されるが、電池の供給電圧よりも高い電圧を用いる場合、昇圧回路を用いる必要がある。この昇圧回路として、一般的には昇圧型ＤＣ−ＤＣコンバータが用いられる。昇圧型ＤＣ−ＤＣコンバータは例えば特許文献１，２に記載されている。
図３２に昇圧型ＤＣ−ＤＣコンバータの回路図を示す。
昇圧型ＤＣ−ＤＣコンバータはコイル（インダクタ）２０１、ダイオード素子２０３、スイッチング素子２０５及び容量素子２０７を備えている。直流電源２０９にコイル２０１の一端が接続され、コイル２０１の他端にダイオード素子２０３のアノードが接続されている。コイル２０１、ダイオード素子２０３間の接続点Ａにスイッチング素子２０５が接続され、スイッチング素子２０５の他端は接地電位（ＧＮＤ）に接続されている。ダイオード素子２０３のカソードに容量素子２０７の一端が接続され、容量素子２０７の他端は接地電位に接続されている。ダイオード素子２０３のカソードが出力端子Ｂになる。
スイッチング素子２０５をオンすると、直流電源２０９からコイル２０１、スイッチング素子２０５、接地電位の順に電流が流れる。スイッチング素子２０５の抵抗が例えば０Ω（オーム）であれば接続点Ａでの電圧は０Ｖ（ボルト）であり、ダイオード素子２０３には逆バイアスがかかるため、容量素子２０７の容量電位が出力端子Ｂに出力される。
スイッチング素子２０５をオフすると、コイル２０１の両端に逆起電力が発生し、入力電圧よりも高い電圧が接続点Ａに発生する。このとき、ダイオード素子２０３は順バイアス状態になり、直流電源２０９からコイル２０１、ダイオード素子２０３、出力端子Ｂの順に電流が流れる。
ＤＣ−ＤＣコンバータはスイッチング素子２０５のオンとオフを繰り返すことにより入力電圧よりも高い電圧を取り出すことができる。
一般に、特許文献２に記載されているように、スイッチング素子としてＭＯＳトランジスタが用いられ、ダイオード素子として外付けのものが用いられる。また、ダイオード素子として半導体装置にショットキーダイオードを内蔵したものもある。
特開平９−８４３３３号公報 特開２００１−１５４６２７号公報 特開２００１−６８５６１号公報 特開２００３−８６７９０号公報
図３２に示したＤＣ−ＤＣコンバータにおいて、スイッチング素子２０５がオンの状態では、接続点Ａは基本的には０Ｖであり、出力端子Ｂでは高電圧になっているため、ダイオード素子２０３の逆バイアスリークが問題となる。特に、ダイオード素子としてメタルが半導体層に接続されてなるショットキーダイオードを用いた場合、逆耐圧リーク電流が多いという問題があった。
また、コイル２０１の逆起電力は単位時間当りの電流の変化率に比例するため、スイッチング素子２０５として高速スイッチができるものが要求される。
さらに、スイッチング素子２０５がオフの状態では、接続点Ａ及び出力端子Ｂが高電圧になるので、ＭＯＳトランジスタからなるスイッチング素子２０５のドレインに高電圧の逆バイアスが印加されるため、ジャンクションリーク及びオフリーク（Ｉｏｆｆ）が発生すると、Ａ点での電位が徐々に減衰するという問題があった。
このような問題はＤＣ−ＤＣコンバータの変換効率の低下を招く。
そこで本発明は、同一半導体基板にスイッチング素子とダイオード素子を備え、かつ良好な変換効率を得ることができる昇圧型ＤＣ−ＤＣコンバータ用の半導体装置、及びその半導体装置を用いたＤＣ−ＤＣコンバータを提供することを目的とするものである。
本発明にかかる半導体装置は、同一半導体基板にスイッチング素子とダイオード素子を備え、上記スイッチング素子は、ソース拡散層と、上記ソースとは反対導電型で上記ソース拡散層の側面及び底面を包んで形成されたチャネル拡散層と、上記ソース拡散層と同じ導電型で上記チャネル拡散層の外側に上記チャネル拡散層に隣接して形成されたドレイン拡散層とを備え、ゲート電極直下の上記チャネル拡散層表面をチャネル領域とするＬＤＭＯＳトランジスタであり、上記ダイオード素子は、コレクタを構成するコレクタ拡散層と、上記コレクタ拡散層とは反対導電型で上記コレクタ拡散層の表面側に形成されたベースを構成するベース拡散層と、上記コレクタ拡散層と同じ導電型で上記ベース拡散層の表面側に形成されたエミッタを構成するエミッタ拡散層とを備えた縦型バイポーラトランジスタ構造からなり、上記ベースと上記コレクタが接続され、上記エミッタと上記ベースとの間で形成されたダイオード素子であり、上記スイッチング素子のドレインと上記ダイオード素子のアノードが接続されたスイッチング端子と、上記ダイオード素子のカソードが接続された出力端子を備え、上記スイッチング端子にはコイルが接続され、上記出力端子には容量素子の一端が接続される昇圧型ＤＣ−ＤＣコンバータ用の半導体装置である。
ＬＤＭＯＳは例えば特許文献３，４に記載されている。
本発明の半導体装置において、上記ダイオード素子は、上記ベース拡散層と同じ導電型で上記ベース拡散層の表面側に形成されたベースコンタクト拡散層を備え、上記ベースコンタクト拡散層は上記エミッタ拡散層とは間隔をもって上記エミッタ拡散層の周囲を囲って形成されているようにしてもよい。
さらに、上記コレクタ拡散層と同じ導電型で上記コレクタ拡散層の表面側に形成されたコレクタコンタクト拡散層を備え、上記エミッタ拡散層と上記コレクタコンタクト拡散層の間に配置されている上記ベースコンタクト拡散層の部分は上記コレクタコンタクト拡散層に隣接して形成されているようにしてもよい。
また、上記ダイオード素子は、上記コレクタ拡散層と同じ導電型で上記コレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、上記エミッタ拡散層、上記コレクタコンタクト拡散層の間に配置されている上記ベース拡散層の部分の表面に形成されたＬＯＣＯＳ酸化膜からなるフィールド酸化膜と、上記フィールド酸化膜直下の上記ベース拡散層に配置された第２ベース拡散層を備え、上記第２ベース拡散層は上記ベース拡散層よりも濃い不純物濃度をもっているようにしてもよい。
また、上記ダイオード素子は、上記コレクタ拡散層と同じ導電型で上記コレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、上記エミッタ拡散層、上記コレクタコンタクト拡散層の間に配置されている上記ベース拡散層の部分の表面の一部分に形成されたＬＯＣＯＳ酸化膜からなるフィールド酸化膜を備え、上記エミッタ拡散層、上記コレクタコンタクト拡散層の間に配置されている上記ベース拡散層の部分の表面で上記フィールド酸化膜が形成されていない部分が存在しているようにしてもよい。
また、上記ドレイン拡散層と上記コレクタ拡散層は同じ不純物濃度分布をもつようにしてもよい。
本発明にかかる昇圧型ＤＣ−ＤＣコンバータは、本発明の半導体装置と、その半導体装置のスイッチング端子に一端が接続されたコイルと、その半導体装置の出力端子に一端が接続された容量素子を備えたものである。
本発明の半導体装置では、昇圧型ＤＣ−ＤＣコンバータに用いられ、スイッチング素子としてＬＤＭＯＳを備え、ダイオード素子としてＰＮ接合ダイオード素子を備えているようにした。本発明の昇圧型ＤＣ−ＤＣコンバータでは、本発明の半導体装置と、その半導体装置のスイッチング端子に一端が接続されたコイルと、その半導体装置の出力端子に一端が接続された容量素子を備えているようにした。
スイッチング素子としてＬＤＭＯＳを用いることにより、スイッチング素子のドレインに高電圧の逆バイアスが印加されたときのリーク電流を低減することができる。
さらに、ダイオード素子としてＰＮ接合ダイオード素子を用いることにより、ショットキーダイオードを用いる場合に比べて逆耐圧リーク電流を低減することができる。
これらにより、昇圧型ＤＣ−ＤＣコンバータの変換効率を向上させることができる。
本発明の半導体装置において、上記ダイオード素子は、上記ベース拡散層と同じ導電型で上記ベース拡散層の表面側に形成されたベースコンタクト拡散層を備え、上記ベースコンタクト拡散層は上記エミッタ拡散層とは間隔をもって上記エミッタ拡散層の周囲を囲って形成されているようにすれば、枠状のベースコンタクト拡散層がない場合に比べて逆バイアスリーク電流を小さくすることができるので昇圧型ＤＣ−ＤＣコンバータの変換効率をさらに向上させることができる。
さらに、上記コレクタ拡散層と同じ導電型で上記コレクタ拡散層の表面側に形成されたコレクタコンタクト拡散層を備え、上記エミッタ拡散層と上記コレクタコンタクト拡散層の間に配置されている上記ベースコンタクト拡散層の部分は上記コレクタコンタクト拡散層に隣接して形成されているようにしてもよい。
ベースコンタクト拡散層の当該部分をコレクタコンタクト拡散層とは間隔をもって形成する場合、その間隔を形成するためのイオン注入マスク部分、例えばフォトレジストや、後述する図２２（Ｂ）のＰ型ウエル拡散層（ベース拡散層）２９周縁部表面に形成されたフィールド酸化膜３ａが必要になり、そのイオン注入マスク部分の分だけベース拡散層の形成領域を大きくしなければならない。これに対し、ベースコンタクト拡散層の当該部分がコレクタコンタクト拡散層に隣接して形成されている場合、上記イオン注入マスク部分は必要ない。
したがって、ベースコンタクト拡散層の当該部分がコレクタコンタクト拡散層に隣接して形成されているようにすれば、ベースコンタクト拡散層の当該部分がコレクタコンタクト拡散層とは間隔をもって形成されている場合に比べてベース拡散層の形成領域を小さくしてダイオード素子の形成面積を小さくすることができ、レイアウト的に有利である。
また、ダイオード素子は、コレクタ拡散層と同じ導電型でコレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、エミッタ拡散層、コレクタコンタクト拡散層の間に配置されているベース拡散層の部分の表面に形成されたＬＯＣＯＳ酸化膜からなるフィールド酸化膜と、フィールド酸化膜直下のベース拡散層に配置された第２ベース拡散層を備え、第２ベース拡散層はベース拡散層よりも濃い不純物濃度をもっているようにすれば、第２ベース拡散層がない場合に比べて逆バイアスリーク電流を小さくすることができるので昇圧型ＤＣ−ＤＣコンバータの変換効率をさらに向上させることができる。この態様は、ベース拡散層がＰ型拡散層で形成され、フィールド酸化膜直下のＰ型不純物がフィールド酸化膜に吸い出される構成において特に有効である。
また、ダイオード素子は、コレクタ拡散層と同じ導電型でコレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、エミッタ拡散層、コレクタコンタクト拡散層の間に配置されているベース拡散層の部分の表面の一部分に形成されたＬＯＣＯＳ酸化膜からなるフィールド酸化膜を備え、エミッタ拡散層、コレクタコンタクト拡散層の間に配置されているベース拡散層の部分の表面でフィールド酸化膜が形成されていない部分が存在しているようにすれば、エミッタ拡散層、コレクタコンタクト拡散層の間に配置されているベース拡散層の部分の表面の全部にフィールド酸化膜が形成されている場合に比べて逆バイアスリーク電流を小さくすることができるので昇圧型ＤＣ−ＤＣコンバータの変換効率をさらに向上させることができる。この態様は、ベース拡散層がＰ型拡散層で形成され、フィールド酸化膜直下のＰ型不純物がフィールド酸化膜に吸い出される構成において特に有効である。
また、ＬＤＭＯＳのドレイン拡散層とダイオード素子のコレクタ拡散層は同じ不純物濃度分布をもっているようにすれば、ドレイン拡散層とコレクタ拡散層を同じ不純物注入工程で形成することができ、両拡散層を別々の工程で形成する場合に比べて製造工程を少なくすることができる。
図１は半導体装置の一実施例のスイッチング素子及びダイオード素子を示す断面図である。図２は図１のスイッチング素子を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。図３は図１のダイオード素子を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。図２（Ｂ）と図３（Ｂ）が図１に対応している。図４はその実施例の制御回路を構成するＭＯＳトランジスタ及び抵抗素子をＬＤＭＯＳ及びダイオード素子とともに示す断面図である。
まず、図２を参照してスイッチング素子について説明する。この実施例ではスイッチング素子はＮチャネル型ＬＤＭＯＳによって形成されている。平面図（Ａ）ではフィールド酸化膜及び電解緩和用酸化膜の図示を省略している。
基板抵抗が例えば２０Ωｃｍ程度のＰ型半導体基板（Ｐｓｕｂ）１表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成された素子分離用のフィールド酸化膜３が形成されている。
ＬＤＭＯＳ領域の半導体基板１にＮ型ウエル拡散層（ドレイン拡散層、ＮＷ１）５が形成されている。Ｎ型ウエル拡散層５の表面側にＰ型ボディ拡散層（チャネル拡散層、ＰＢ）７が形成されている。Ｐ型ボディ拡散層７の表面側にＮ型ソース拡散層（Ｎ＋）９とＰ型高濃度拡散層（Ｐ＋）１１が形成されている。Ｐ型高濃度拡散層１１はＰ型ボディ７の電位をとるためのものである。Ｎ型ソース拡散層９はＰ型ボディ拡散層７の周縁部とは間隔をもち、かつ、Ｐ型高濃度拡散層１１を囲って枠状に形成されている。
Ｎ型ウエル拡散層５の表面側にＮ型ウエル拡散層５よりも濃いＮ型不純物濃度をもつライトリーＮ型ウエル拡散層（ＬＮＷ）１３が形成されている。ライトリーＮ型ウエル拡散層（ＬＮＷ）１３はＰ型ボディ拡散層７を囲って枠状に形成されている。
ライトリーＮ型ウエル拡散層１３の表面側にＰボディ拡散層７とは間隔をもってＮ型高濃度拡散層（Ｎ＋）１５が形成されている。
Ｎ型ウエル拡散層５、ライトリーＮ型ウエル拡散層１３及びＮ型高濃度拡散層１５はＬＤＭＯＳのドレインを構成する。
図２（Ｂ）に示すように、Ｎ型ソース拡散層９、Ｐ型高濃度拡散層１１間のＮ型ウエル拡散層５上及びＰ型ボディ拡散層７上にまたがってゲート酸化膜１７が形成されており、さらにその上にポリシリコンからなるゲート電極１９が形成されている。ゲート電極１９下のＰ型ボディ拡散層７表面がチャネル領域となる。ライトリーＮ型ウエル拡散層１３上に電界緩和用酸化膜２１が形成されている。ゲート電極１９はゲート酸化膜１７上から電界緩和用酸化膜２１に延伸して形成されている。
ゲート電極１９の電界緩和用酸化膜２１側の側面は、電界緩和用酸化膜２１のＮ型高濃度拡散層１５側の端部とは間隔をもって電界緩和用酸化膜２１上に配置されている。電界緩和用酸化膜２１はフィールド酸化膜３とは別途形成されたものであり、ゲート酸化膜１７よりも厚い膜厚をもち、電界緩和用酸化膜２１の厚み方向の断面形状は略台形に形成されている。なお、電界緩和用酸化膜２１は略台形の断面形状をもつものに限定されるものではなく、例えばフィールド酸化膜３を電界緩和用酸化膜として用いることもできる。
Ｎ型ウエル拡散層５の周囲の半導体基板１表面側にＰ型ウエル拡散層２３が形成されている。Ｐ型ウエル拡散層２３の表面側にＮ型ウエル拡散層５の形成領域を囲ってＰ型ボディ拡散層２５が形成されている。Ｐ型ウエル拡散層２３及びＰ型ボディ拡散層２５はＬＤＭＯＳを他の素子と電気的に分離するためのものである。Ｐ型ウエル拡散層２３及びＰ型ボディ拡散層２５の表面はフィールド酸化膜３で覆われている。
次に、図３を参照してダイオード素子について説明する。この実施例ではダイオード素子は縦型バイポーラトランジスタ構造からなり、ベースとコレクタが接続され、ベースとエミッタとの間で形成されたダイオード素子によって形成されている。平面図（Ａ）ではフィールド酸化膜の図示を省略している。
フィールド酸化膜３で囲まれたダイオード素子領域の半導体基板１にＮ型ウエル拡散層（コレクタ拡散層、ＮＷ１）２７が形成されている。Ｎ型ウエル拡散層２７の表面側にＰ型ウエル拡散層（ベース拡散層、ＰＷ−ＤＩ）２９が形成されている。Ｐ型ウエル拡散層２９の表面側にＮ型ボディ拡散層（エミッタ拡散層、ＮＢ）３１が形成されている。Ｎ型ボディ拡散層３１の表面側にＮ型ボディ拡散層３１よりも濃いＮ型不純物濃度をもつＮ型高濃度拡散層（Ｎ＋）３３が形成されている。
この実施例では、Ｎ型ボディ拡散層３１及びＮ型高濃度拡散層３３は平面形状が長方形に形成されており、Ｐ型ウエル拡散層２９内に２つのＮ型ボディ拡散層３１及びＮ型高濃度拡散層３３の組がその長手方向に沿った同一直線上に互いに間隔をもって配置されている。Ｐ型ウエル拡散層２９も平面形状が長方形であり、Ｐ型ウエル拡散層２９はＮ型ボディ拡散層３１及びＮ型高濃度拡散層３３の長手方向と同じ方向に長手方向をもっている。
Ｎ型ウエル拡散層２７内に、Ｐ型ウエル拡散層２９の長手方向に沿ってＰ型ウエル拡散層２９とは間隔をもってＮ型ウエル拡散層（ＮＷ２）３５が形成されている。Ｎ型ウエル拡散層３５はＮ型ウエル拡散層２７よりも濃いＮ型不純物濃度をもっている。Ｎ型ウエル拡散層２７の表面側でＮ型ウエル拡散層３５上にＮ型ウエル拡散層３５に接してＮ型高濃度拡散層（コレクタコンタクト拡散層、Ｎ＋）３７が形成されている。Ｎ型高濃度拡散層３７はＮ型ウエル拡散層３５よりも濃いＮ型不純物濃度をもっている。
Ｐ型ウエル拡散層２９の表面側に、Ｐ型ウエル拡散層２９の長手方向とは直交する方向にＰ型高濃度拡散層（ベースコンタクト拡散層、Ｐ＋）３９が形成されている。Ｐ型高濃度拡散層３９はＰ型ウエル拡散層２９よりも濃いＰ型不純物濃度をもつ。Ｐ型高濃度拡散層３９はＮ型ボディ拡散層３１の長手方向の両端に対応してその両端とは間隔をもって配置されている。
Ｎ型高濃度拡散層３３、Ｎ型高濃度拡散層３７間のＮ型ボディ拡散層３１及びＰ型ウエル拡散層２９の表面は、フィールド酸化膜３ａで覆われている（図３（Ｂ）参照。）。また、Ｎ型高濃度拡散層３３、Ｐ型高濃度拡散層３９間のＮ型ボディ拡散層３１及びＰ型ウエル拡散層２９の表面はフィールド酸化膜３ｂで覆われている（図３（Ｃ）参照。）。フィールド酸化膜３ａ，３ｂ下にＮ型ボディ拡散層３１とは重複しないようにＰ型フィールドドープ層４１が形成されている。
Ｎ型ウエル拡散層２７の周囲の半導体基板１表面側に、ＬＤＭＯＳ形成領域と同様にＰ型ウエル拡散層２３及びＰ型ボディ拡散層２５が形成され、それらの表面はフィールド酸化膜３で覆われている。ダイオード素子の周囲のＰ型ウエル拡散層２３及びＰ型ボディ拡散層２５の表面側でフィールド酸化膜３の直下にＰ型フィールドドープ層４１が形成されている。
図１に示すように、ＬＤＭＯＳのＮ型高濃度拡散層１５（ドレイン）はスイッチング端子４３に接続されている。ダイオード素子のＰ型ウエル拡散層２９（ベース）とＮ型高濃度拡散層３７（コレクタ）もスイッチング端子４３に接続されている。
ダイオード素子のＮ型高濃度拡散層３３（エミッタ）は出力端子４５に接続されている。
ＬＤＭＯＳのＮ型ソース拡散層９及びＰ型高濃度拡散層１１（チャネル拡散層）は接地電位（ＧＮＤ）に接続されている。
ＬＤＭＯＳのゲート電極１９には制御信号が入力される。
図４を参照して制御回路を構成するＭＯＳトランジスタ及び抵抗素子について説明する。
ＬＤＭＯＳ領域及びダイオード素子領域とは異なる領域にＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳという。）領域が設けられている。ＮＭＯＳ領域の半導体基板１の表面側にＰ型ウエル拡散層（ＰＷ）４７が形成されている。ＮＭＯＳ領域はフィールド酸化膜３及びフィールドドープ層４１によって他の素子領域と分離されている。この実施例ではＮＭＯＳはＬＤＤ（lightly doped drain）構造をもち、二重拡散構造のＮ型ソース及びドレイン拡散層４９、ゲート酸化膜５１、ゲート電極５３及びサイドウォール５５を備えている。ただし、ＮＭＯＳはＬＤＤ構造のものに限定されるものではない。
ＬＤＭＯＳ領域、ダイオード素子領域及びＮＭＯＳ領域とは異なる領域にＰチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳという。）領域が設けられている。ＰＭＯＳ領域の半導体基板１の表面側にＮ型ウエル拡散層（ＮＷ２）５７が形成されている。ＰＭＯＳの形成領域はフィールド酸化膜３によって他の素子領域と分離されている。ＰＭＯＳはＬＤＤ構造をもち、二重拡散構造のＰ型ソース及びドレイン拡散層５９、ゲート酸化膜６１、ゲート電極６３及びサイドウォール６５を備えている。ただし、ＰＭＯＳはＬＤＤ構造のものに限定されるものではない。
ここで、ＭＯＳトランジスタとしてＮＭＯＳとＰＭＯＳを１種類ずつ備えているが、これに限定されるものではなく、互いにトランジスタ特性が異なるＮＭＯＳとＰＭＯＳを複数種類ずつ備えているようにしてもよい。制御回路を構成するＭＯＳトランジスタとしては、半導体装置に一般に用いられるＭＯＳトランジスタであればどのようなＭＯＳトランジスタであってもよい。
フィールド酸化膜３上にポリシリコンからなる抵抗素子６７が形成されている。抵抗素子６７の側面にはサイドウォール６９が形成されている。
図５は本発明の半導体装置を備えた昇圧型ＤＣ−ＤＣコンバータの一実施例を示す回路図である。この実施例は４つのＬＥＤ（light emitting diode）を点灯させるＤＣ−ＤＣコンバータに本発明を適用したものである。
ＩＣチップ（昇圧型ＤＣ−ＤＣコンバータ用の半導体装置）７１は、スイッチング端子（ＳＷ）４３、出力端子（Ｖｏｕｔ）４５、電源端子（Ｖｉｎ）７３、ＧＮＤ端子（ＧＮＤ）７５及びフィードバック端子（ＦＤ）７７を備えている。
電源端子７３と接地電位（ＧＮＤ）の間に直流電源７９が接続されている。直流電源７９とスイッチング端子４３の間にコイル８１が接続されている。出力端子４５と接地電位（ＧＮＤ）の間に容量素子８３と直列ＬＥＤ回路８５が並列に接続されている。直列ＬＥＤ回路８５は４つのＬＥＤが直列に接続されて構成されている。直列ＬＥＤ回路８５と接地電位（ＧＮＤ）の間にフィードバック端子７７が接続されている。
ＩＣチップ７１の内部に、スイッチング素子８７、ダイオード素子８９及び制御回路９１が形成されている。制御回路９１はフィードバック回路９３、ＰＷＭ（Pulse Width Modulation）回路９５及びドライブ回路９７を備えている。スイッチング素子８７は、図１及び図２を参照して説明したＮチャネル型ＬＤＭＯＳによって形成されている。ダイオード素子８９は図１及び図３を参照して説明した縦型バイポーラ構造のダイオード素子によって形成されている。制御回路９１は図４を参照して説明したＭＯＳトランジスタ及び抵抗素子によって形成されている。ただし、本発明の半導体装置はこれに限定されるものではなく、少なくともスイッチング素子、ダイオード素子、スイッチング端子及び出力端子を備えていればよい。
スイッチング素子８７のドレイン及びダイオード素子８９のアノードはスイッチング端子４３に接続されている。スイッチング素子８７のソースはＧＮＤ端子７５に接続されている。スイッチング素子８７のゲートは制御回路９１のドライブ回路９７に接続されている。ダイオード素子８９のカソードは出力端子４５に接続されている。制御回路９１のフィードバック回路９３にフィードバック端子７７が接続されている。
図６はこの昇圧型ＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャートである。
制御回路９１によってスイッチング素子８７のオンとオフが繰り返される。制御回路９１はフィードバック端子７７からの帰還信号に基づいてスイッチング素子８７のオンとオフを制御する。
スイッチング素子８７がオンされると、直流電源７９からコイル８１、スイッチング端子４３、スイッチング素子８７、ＧＮＤ端子７５、接地電位の順に電流が流れる。このとき、ダイオード素子８９には逆バイアスがかかるため、容量素子８３の容量電位が直列ＬＥＤ回路８５に出力される。
スイッチング素子８７がオフされると、コイル８１の両端に逆起電力が発生し、入力電圧よりも高い電圧がスイッチング端子４３に発生する。このとき、ダイオード素子８９は順バイアス状態になり、直流電源７９からコイル８１、スイッチング端子４３、ダイオード素子８９、出力端子４５、直列ＬＥＤ回路８５の順に電流が流れる。
スイッチング素子８７のオンとオフを繰り返すことにより入力電圧よりも高い電圧を取り出すことができる。
このように、本発明の半導体装置及びＤＣ−ＤＣコンバータによれば、スイッチング素子としてＬＤＭＯＳを用い、ダイオード素子としてＰＮ接合ダイオード素子を用いるので、リーク電流を低減することができ、昇圧型ＤＣ−ＤＣコンバータの変換効率を向上させることができる。
図７から図１８は図４の半導体装置の製造工程を説明するための断面図である。図７から図１８の工程を表すかっこ付き数字は後述する工程（１）から（３６）に対応している。また、後述する工程（３７）は図４を参照して説明する。以下の工程では半導体基板表面に、熱酸化膜の形成と除去による凹凸が形成されるが、図面ではその凹凸は図示していない。図４及び図７から図１８を参照して製造方法の例を説明する。下記の工程ではＲＣＡ洗浄など、工程の説明を一部省略している。
（１）半導体基板１の表面にバッファ酸化膜（図示は省略）を２５０Å（オングストローム）の膜厚に形成し、さらにその上にシリコン窒化膜１０１を１０００Åの膜厚に形成する。
（２）ＬＤＭＯＳ形成領域及びダイオード素子形成領域に対応する開口部をもつフォトレジスト１０３を形成する。フォトレジスト１０３をマスクにしてシリコン窒化膜１０１をエッチング除去する。フォトレジスト１０３をマスクにして、Ｎ型不純物であるリンイオン（△印）を注入エネルギーは１６０ｋｅＶ、ドーズ量は３.４×１０12ｃｍ-2の条件で注入する。
（３）フォトレジスト１０３を除去する。１１８０℃、１４.５時間の条件で熱拡散処理を行なってＬＤＭＯＳ形成領域にＮ型ウエル拡散層５を形成し、ダイオード素子形成領域にＮ型ウエル拡散層２７を形成する。このとき、ＬＤＭＯＳ形成領域及びダイオード素子形成領域の表面にシリコン酸化膜が形成される。このように、Ｎ型ウエル拡散層５（ドレイン拡散層）とＮ型ウエル拡散層２７（コレクタ拡散層）は同時に形成されるので同じ不純物濃度分布をもつ。
（４）ダイオード素子形成領域に対応する開口部をもつフォトレジスト１０５を形成する。フォトレジスト１０５をマスクにして、ダイオード素子形成領域のＮ型ウエル拡散層２７表面に形成されたシリコン酸化膜を除去する。
（５）フォトレジスト１０５を除去する。熱酸化処理を施してＮ型ウエル拡散層２７の表面にバッファ酸化膜（図示は省略）を形成する。ダイオード素子形成領域のＰ型ウエル拡散層２９（図３参照。）に対応する開口部をもつフォトレジスト１０７を形成する。フォトレジスト１０７をマスクにして、Ｐ型不純物であるボロンイオン（×印）を注入エネルギーは３０ｋｅＶ、ドーズ量は１.５×１０13ｃｍ-2の条件で注入する。
（６）フォトレジスト１０７を除去する。１１５０℃、３.５時間の条件で熱拡散処理を施してＮ型ウエル拡散層２７の表面側にＰ型ウエル拡散層２９を形成する。
（７）ダイオード素子形成領域のＮ型ウエル拡散層３５（図３参照。）とＰＭＯＳ形成領域に対応する開口部をもつフォトレジスト１０９を形成する。フォトレジスト１０９をマスクにして、ＰＭＯＳ形成領域のシリコン窒化膜１０１をエッチング除去する。このとき、ダイオード素子形成領域でフォトレジスト１０９の開口部内に露出したシリコン酸化膜の表面側の一部分も除去される。フォトレジスト１０９をマスクにして、リンイオン（△印）を注入エネルギーは１６０ｋｅＶ、ドーズ量は７.７×１０12ｃｍ-2の条件で注入する。
（８）熱酸化処理を施してＰＭＯＳ形成領域にＮ型ウエル拡散層５７を形成し、ダイオード素子形成領域のＮ型ウエル拡散層２７にＮ型ウエル拡散層３５を形成する。このとき、Ｎ型ウエル拡散層２７表面に膜厚が３０００Åのシリコン酸化膜が形成され、他の領域のシリコン酸化膜は厚膜化される。半導体基板１表面の全面に対してシリコン酸化膜エッチング処理を３００Åだけ施す。
（９）ＬＤＭＯＳ形成領域、ダイオード素子形成領域及びＰＭＯＳ形成領域の表面に形成されているシリコン酸化膜をマスクにして、ＮＭＯＳ形成領域を含むＰ型ウエル形成領域の半導体基板１表面に残存しているシリコン窒化膜１０１をすべて除去した後、熱酸化処理を施してバッファ酸化膜（図示は省略）を形成する。ＬＤＭＯＳ形成領域、ダイオード素子形成領域及びＰＭＯＳ形成領域の表面に形成されているシリコン酸化膜をマスクにして、ボロンイオン（×印）を注入エネルギーは２５ｋｅＶ、ドーズ量は２.１×１０13ｃｍ-2の条件で注入する。
（１０）１１５０℃、４４分の条件で熱拡散処理を施してＮＭＯＳ形成領域にＰ型ウエル拡散層４７を形成する。このとき、素子分離用の領域にもＰ型ウエル拡散層２３が形成される。
（１１）半導体基板１表面に形成されたシリコン酸化膜をすべて除去する。半導体基板１表面の全面にバッファ酸化膜（図示は省略）を形成する。ＬＤＭＯＳ形成領域のライトリーＮ型ウエル拡散層１３（図２参照。）に対応する開口部をもつフォトレジスト１１を形成する。フォトレジスト１１１をマスクにして、リンイオン（△印）を注入エネルギーは１００ｋｅＶ、ドーズ量は２.０×１０12ｃｍ-2の条件で注入する。
（１２）フォトレジスト１１１を除去する。熱酸化処理を施してＬＤＭＯＳ形成領域のＮ型ウエル拡散層５にライトリーＮ型ウエル拡散層１３を形成する。このときバッファ酸化膜が厚膜化されてシリコン酸化膜１１３が３０００Åの膜厚に形成される。
（１３）ＬＤＭＯＳ形成領域の電界緩和用酸化膜２１（図２参照）に対応するフォトレジスト１１５を形成する。
（１４）フォトレジスト１１５をマスクにしてシリコン酸化膜１１３に対してウェット酸化処理を施してＬＤＭＯＳ形成領域に電界緩和用酸化膜２１を形成する。フォトレジスト１１５を除去する。
（１５）熱酸化処理を施してゲート酸化膜１７を２５０Åの膜厚に形成する。ゲート酸化膜１７上にポリシリコン膜１１７を形成する。ゲート酸化膜１７の形成時に電界緩和用酸化膜２１は厚膜化されるが、図１、図２、図４及び図１１（１５）では便宜上ゲート酸化膜１７と電界緩和用酸化膜２１を別々に図示している。
（１６）ポリシリコン膜１１７上にＬＤＭＯＳのゲート電極１９の形成領域を画定するためのフォトレジスト１１９を形成する。フォトレジストをマスクにしてポリシリコン膜１１７をパターニングしてＬＤＭＯＳ形成領域のゲート酸化膜１７上及び電解緩和用酸化膜２１上にゲート電極１９を形成する。
（１７）フォトレジスト１１９を除去する。ゲート電極１９をマスクにしてゲート酸化膜１７を除去し、ゲート電極１９下のみにゲート酸化膜１７を残す。その後、バッファ酸化膜（図示は省略）を形成する。ＬＤＭＯＳ形成領域のＰ型ボディ拡散層７（図２参照。）とＬＤＭＯＳ形成領域の周囲及びダイオード素子形成領域の周囲のＰ型ボディ拡散層２５（図２及び図３参照。）に対応する開口部をもつフォトレジスト１２１を形成する。フォトレジスト１２１及びゲート電極１９をマスクにして、ボロンイオン（×印）を注入エネルギーは２５ｋｅＶ、ドーズ量は２.１×１０13ｃｍ-2の条件で注入する。
（１８）フォトレジスト１２１を除去する。ダイオード素子形成領域のＮ型ボディ拡散層３１（図３参照。）に対応する開口部をもつフォトレジスト１２３を形成する。ここでは、フォトレジスト１２３はＮ型ウエル拡散層３５の外側の辺（Ｎ型ウエル拡散層２７の周縁部近傍の辺（図３参照。）に対応する開口部も備えている。フォトレジスト１２３をマスクにして、リンイオン（△印）を注入エネルギーは１００ｋｅＶ、ドーズ量は８.０×１０12〜２０.０×１０12ｃｍ-2の条件で注入する。
（１９）フォトレジスト１２３を除去する。１１００℃、１４０分の条件で熱拡散処理を施してＬＤＭＯＳ形成領域のＮ型ウエル拡散層５の表面側にＰ型ボディ拡散層７を形成し、ＬＤＭＯＳ形成領域の周囲及びダイオード素子形成領域の周囲のＰ型ウエル拡散層２３にＰ型ボディ拡散層２５を形成し、ダイオード素子形成領域のＰ型ウエル拡散層２９にＮ型ボディ拡散層３１を形成する。ダイオード素子形成領域においてＮ型ウエル拡散層３５にリンイオンが注入された部分はリンイオンが濃くなるが、Ｎ型ウエル拡散層３５として一体的に図示している。また、この熱拡散処理により熱酸化膜が形成されるが図示は省略している。
（２０）上記工程（１９）で形成された熱酸化膜上全面にシリコン窒化膜１２５を形成する。フィールド酸化膜の形成領域を画定するためのフォトレジストを用いてシリコン窒化膜１２５をパターニングした後、そのフォトレジストを除去する。
（２１）フィールドドープ層４１（図３及び図４参照。）の形成領域に対応する開口部をもつフォトレジスト１２７を形成する。フォトレジスト１２７はダイオード素子形成領域においてＮ型ボディ拡散層３１にフィールドドープ用の不純物が注入されないようにＮ型ボディ拡散層３１及びその周囲部を覆っている。フォトレジスト１２７及びシリコン窒化膜１２５をマスクにして、ボロンイオン（×印）を注入エネルギーは１５ｋｅＶ、ドーズ量は３.０×１０13ｃｍ-2の条件で注入する。
（２２）フォトレジスト１２７を除去する。１０００度、２００分の条件で熱酸化処理を施してフィールド酸化膜３，３ａ，３ｂ（図３も参照。）を形成する。このとき、上記工程（２１）で注入したボロンイオンが熱拡散されてフィールドドープ層４１が形成される。
（２３）半導体基板１全面に酸化膜除去処理を施してフィールド酸化膜３，３ａ，３ｂの厚みを３００Åだけエッチングする。シリコン窒化膜１２５を除去する。
（２４）熱酸化処理を施してプリゲート酸化膜（図示は省略）を１１０Åの膜厚に形成する。ＮＭＯＳ形成領域に対応する開口部をもつフォトレジスト１２９を形成する。フォトレジスト１２９をマスクにしてＮＭＯＳ形成領域にチャネルドープを行なう。
（２５）フォトレジスト１２９を除去する。ＰＭＯＳ形成領域に対応する開口部をもつフォトレジスト１３１を形成する。フォトレジスト１３１をマスクにしてＰＭＯＳ形成領域にチャネルドープを行なう。
（２６）フォトレジスト１３１を除去する。ＲＣＡ洗浄を施した後、９２０度の温度条件で熱酸化処理を施してゲート酸化膜用のシリコン酸化膜１３３を１３５Åの膜厚に形成する。シリコン酸化膜１３３上にポリシリコン膜１３５を３５００Åの膜厚に形成する。ポリシリコン膜１３５にリンイオンを注入エネルギーは３０ｋｅＶ、ドーズ量は抵抗素子の目的の抵抗値に合わせた条件で注入する。シリコン酸化膜１３３の形成時にフィールド酸化膜３，３ａ，３ｂ及び電界緩和用酸化膜２１は厚膜化されるが、図１６（２９）では便宜上シリコン酸化膜１３３とフィールド酸化膜３，３ａ，３ｂ及び電界緩和用酸化膜２１を別々に図示している。
（２７）ポリシリコン膜１３５上に高温酸化膜１３７を２５００Åの膜厚に形成する。写真製版技術及びエッチング技術を用いて高温酸化膜１３７をパターニングし、抵抗素子の抵抗値を決定する領域のポリシリコン膜１３５の形成領域に対応させて高温酸化膜１３７を残す。高温酸化膜１３７をマスクにして、ポリシリコン膜１３５上及び高温酸化膜１３７上にリンガラスを堆積し、熱処理を施してポリシリコン膜１３５にリンイオンを拡散させてポリシリコン膜１３５よりも高濃度のリンイオンを含んだポリシリコン膜１３９を形成する。高温酸化膜１３７下には抵抗素子の抵抗値を決定するポリシリコン膜１３５が残存している。その後、リンガラスを除去する。
（２８）高温酸化膜１３７を除去する。ポリシリコン膜１３５，１３９の上にＬＤＭＯＳを除くＭＯＳトランジスタのゲート電極及び抵抗素子の形成領域を画定するためのフォトレジスト１４１を形成する。フォトレジスト１４１はＬＤＭＯＳ形成領域を覆っている。
（２９）フォトレジスト１４１をマスクにしてポリシリコン膜１３５，１３９をパターニングしてゲート電極５３，６３及び抵抗素子６７を形成する。ゲート電極５３下のシリコン酸化膜１３３はゲート酸化膜５１を構成し、ゲート電極６３下のシリコン酸化膜１３３はゲート酸化膜６１を構成する。ＬＤＭＯＳ形成領域にポリシリコン膜１３９が残存している。フォトレジスト１４１を除去する。熱酸化処理を施してゲート電極５３，６３、抵抗素子６７及びポリシリコン膜１３９の表面にシリコン酸化膜（図示は省略）を１３５Åの膜厚に形成する。
（３０）ＬＤＭＯＳ形成領域のＰ型高濃度拡散層１１（図２参照。）、ＰＭＯＳ形成領域、及びダイオード素子形成領域のＰ型高濃度拡散層３９（図３参照。）に対応する開口部をもつフォトレジスト１４３を形成する。フォトレジスト１４３を形成するためのレチクル（フォトマスク）は後述する工程（３９）でも用いられる。フォトレジスト１４３をマスクにして、ボロンイオン（×印）を注入エネルギーは１５ｋｅＶ、ドーズ量は２.０×１０13ｃｍ-2の条件で注入する。ＬＤＭＯＳ形成領域のボロンイオンはポリシリコン膜１３９に遮られて半導体基板１に到達しない。
（３１）フォトレジスト１４３を除去する。ＬＤＭＯＳ形成領域、ダイオード素子形成領域及びＮＭＯＳ形成領域に対応する開口部をもつフォトレジスト１４５を形成する。フォトレジスト１４５はＬＤＭＯＳ形成領域ではＰ型高濃度拡散層１１（図２参照。）を覆っている。フォトレジスト１４５を形成するためのレチクルは後述する工程（３７）でも用いられる。フォトレジスト１４５をマスクにして、リンイオン（△印）を注入エネルギーは７０ｋｅＶ、ドーズ量は２.５×１０13ｃｍ-2の条件で注入する。ＬＤＭＯＳ形成領域ではリンイオンはポリシリコン膜１３９に遮られて半導体基板１に到達しない。
（３２）フォトレジスト１４５を除去する。半導体基板１上全面にサイドウォール用の高温酸化膜を１５００Åの膜厚に形成し、その高温酸化膜にエッチバック処理を施して、ゲート電極５３の側面にサイドウォール５５を形成し、ゲート電極６３の側面にサイドウォール６５を形成し、抵抗素子６７の側面にサイドウォール６９を形成する。ポリシリコン膜１３９の側面にもサイドウォール１４７が形成される。
（３３）ＬＤＭＯＳ形成領域に対応する開口部をもつフォトレジスト１４９を形成する。フォトレジスト１４９をマスクにして、サイドウォール１４７、ポリシリコン膜１３９及びシリコン酸化膜１３３を除去する。
（３４）フォトレジスト１４９を除去する。上記工程（３４）で用いたレチクルを用いてフォトレジスト１４５を形成する。フォトレジスト１４５をマスクにして、ＬＤＭＯＳ形成領域、ダイオード素子形成領域及びＮＭＯＳ形成領域にヒ素イオン（△印）を注入エネルギーは５０ｋｅＶ、ドーズ量は６.０×１０15ｃｍ-2の条件で注入する。
（３５）フォトレジスト１４５を除去する。９００度、１時間、窒素雰囲気の条件で熱拡散処理を施してヒ素イオンを熱拡散させ、ＬＤＭＯＳトランジスタ形成領域にＮ型ソース拡散層９及びＮ型高濃度拡散層１５を形成し、ダイオード素子領域にＮ型高濃度拡散層３３，３７を形成し、ＮＭＯＳ形成領域にＮ型ソース及びドレイン拡散層４９を形成する。
（３６）上記工程（３３）で用いたレチクルを用いてフォトレジスト１４３を形成する。フォトレジスト１４３をマスクにして、ＬＤＭＯＳ形成領域、ＰＭＯＳ形成領域及びダイオード素子形成領域にボロンイオン（×印）を注入エネルギーは５０ｋｅＶ、ドーズ量は３.０×１０15ｃｍ-2の条件で注入する。
（３７）フォトレジスト１４３を除去する。８５０度、２７分の条件で熱拡散処理を施してボロンイオンを熱拡散させ、ＬＤＭＯＳトランジスタ形成領域にＰ型高濃度拡散層１１を形成し、ダイオード素子領域にＰ型高濃度拡散層３９（図３参照。）を形成し、ＰＭＯＳ形成領域にＰ型ソース及びドレイン拡散層５９を形成する（図４参照。）。
以上、本発明の半導体装置を製造するための製造方法の例を説明したが、本発明の半導体装置を製造するための製造方法はこれに限定されるものではない。
図１９は半導体装置の他の実施例のダイオード素子を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。図３と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
このダイオード素子が図３に示したダイオード素子と異なる点は、ベースコンタクト拡散層を構成するＰ型高濃度拡散層３９ａはＮ型高濃度拡散層３７に隣接してＮ型ボディ拡散層３１及びＮ型高濃度拡散層３３の長手方向にもスリット状（帯状）に形成されて枠状に形成されている点である。
図２０に、図３のダイオード素子（スリット無し）と図１９のダイオード素子（スリット有り）について、（Ａ）順方向電流の温度特性と、（Ｂ）逆バイアスリーク電流の温度特性を調べた結果を示す。（Ａ）において縦軸は順方向電流（ｍＡ）、横軸は温度（℃）を示し、（Ｂ）において縦軸は逆バイアスリーク電流（ｐＡ（ピコアンペア））、横軸は温度（℃）を示す。逆バイアスリーク電流はベースとコレクタを短絡させた状態でエミッタとの間で２０Ｖの電圧を印加した際のリーク電流を測定した。
（Ａ）に示すように、順方向電流の温度特性については「スリット有り」も「スリット無し」も大きな差はない。
（Ｂ）に示すように、逆バイアスリーク電流については、図１９に示したようにＮ型ボディ拡散層３１（エミッタ拡散層）を囲ってＰ型高濃度拡散層３９ａ（ベースコンタクト拡散層）を形成する（スリット有り）ことにより、「スリット無し」に比べて逆バイアスリーク電流を小さくすることができる。
図２１は、図５のＤＣ−ＤＣコンバータのダイオード素子に図１９のダイオード素子を適用したものについて変換効率を調べた結果を示す図である。（Ａ）は本発明のデータを示し、（Ｂ）はダイオード素子として内蔵ショットキーダイオードを備えた比較例のデータを示す。（Ａ），（Ｂ）において縦軸は変換効率（％）を示し、横軸はＬＥＤ電流（ｍＡ（ミリアンペア））を示す。直流電源として３.６Ｖのものを用い、コイルとして２２μＨ（マイクロヘンリー）のものを用い、環境温度は２５度の条件で測定した。変換効率は（出力部での消費電力（電流×電圧））／（直流電源での消費電力（電流×電圧））により求めた。
ＬＥＤ電流が５ｍＡのとき、比較例（Ｂ）では変換効率が７０％弱であるのに対し、本発明（Ａ）では８０％程度の変換効率を得ることができるのがわかる。このように、本発明の半導体装置及びＤＣ−ＤＣコンバータによれば、スイッチング素子としてＬＤＭＯＳを用い、ダイオード素子としてＰＮ接合ダイオード素子を用いるので、リーク電流を低減することができ、昇圧型ＤＣ−ＤＣコンバータの変換効率を向上させることができる。
図２２は半導体装置のさらに他の実施例のダイオード素子を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。図３及び図１９と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
このダイオード素子が図１９に示したダイオード素子と異なる点は、Ｎ型ボディ拡散層３１（エミッタ拡散層）とＮ型高濃度拡散層３７（コレクタコンタクト拡散層）の間に配置されたＰ型高濃度拡散層３９ａ（ベースコンタクト拡散層）の部分は、Ｎ型高濃度拡散層３７とは間隔をもって形成されている点である。
このダイオード素子でも、図１９に示したダイオード素子と同様に、「スリット無し」（図３に示したダイオード素子）に比べて逆バイアスリーク電流を小さくすることができる。
図２３は、図５のＤＣ−ＤＣコンバータのダイオード素子に図２２のダイオード素子を適用したものについて変換効率を調べた結果を示す図である。縦軸は変換効率（％）を示し、横軸はＬＥＤ電流（ｍＡ）を示す。直流電源として３.６Ｖのものを用い、コイルとして２２μＨ（マイクロヘンリー）のものを用い、環境温度は２５度の条件で測定した。変換効率は（出力部での消費電力（電流×電圧））／（直流電源での消費電力（電流×電圧））により求めた。
この実施例でも、ＬＥＤ電流が５ｍＡで８０％程度の変換効率を得ることができ、ダイオード素子としてショットキーダイオードを用いる場合（図２１の（Ｂ）比較例を参照。）に比べてリーク電流を低減して昇圧型ＤＣ−ＤＣコンバータの変換効率を向上させることができることがわかる。
図２４は半導体装置のさらに他の実施例のダイオード素子を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。図３と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
このダイオード素子が図３に示したダイオード素子と異なる点は、Ｎ型ボディ拡散層（エミッタ拡散層）３１、Ｎ型高濃度拡散層（コレクタコンタクト拡散層）３７の間に配置されているＰ型ウエル拡散層（ベース拡散層）２９の部分の表面に形成されたフィールド酸化膜３ａの直下のＰ型ウエル拡散層２９にＮ型ボディ拡散層３１及びＮ型高濃度拡散層３７とは間隔をもって配置されたＰ型高濃度拡散層（第２ベース拡散層、Ｐ）９３を備えている点である。Ｐ型高濃度拡散層９３はＰ型ウエル拡散層２９よりも濃いＰ型不純物濃度をもっている。
この実施例によれば、Ｐ型高濃度拡散層９３がない場合に比べて逆バイアスリーク電流（コレクタ−エミッタ間のリーク電流）を小さくすることができる。この実施例は、特に、フィールド酸化膜３ａ直下のＰ型ウエル拡散層２９のＰ型不純物がフィールド酸化膜３ａに吸い出される場合に有効である。
この実施例では、Ｐ型高濃度拡散層（第２ベース拡散層）９３はＮ型ボディ拡散層（エミッタ拡散層）３１及びＮ型高濃度拡散層（コレクタコンタクト拡散層）３７とは間隔をもって配置されているが、第２ベース拡散層はＮ型ボディ拡散層もしくはコレクタコンタクト拡散層又はその両方に隣接していてもよい。
この実施例の構造は、図４及び図７から図１８を参照して説明した上記製造方法例の工程（２３）と工程（２４）の間に下記工程（２３−１）を追加することにより形成することができる。
図２５は図２４に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。図２５を参照して工程（２３−１）を説明する。
（２３−１）図１４を参照して説明した上記工程（２２）でフィールド酸化膜３，３ａ，３ｂを形成し、上記工程（２３）でシリコン窒化膜１２５を除去した後、フィールド酸化膜３ａ下のＰ型ウエル拡散層２９の位置に開口部をもつフォトレジスト１５１を形成する。フォトレジスト１５１をマスクにして、Ｐ型ウエル拡散層２９にフィールド酸化膜３ａを介してボロンイオン（×印）を例えば注入エネルギーは１６０ｋｅＶ、ドーズ量は１.０×１０12ｃｍ-2〜１.０×１０13ｃｍ-2の条件で注入する。その後、フォトレジスト１５１を除去する（図２５では便宜上フォトレジスト１５１を図示している。）
その後、図１４〜図１８及び図４を参照して説明した上記工程（２４）〜（３７）と同じ工程を行なう。これにより、フィールド酸化膜３ａの直下のＰ型ウエル拡散層２９にＰ型高濃度拡散層９３を形成することができる。なお、Ｐ型高濃度拡散層９３を形成するためのボロンイオンの活性化は、そのボロンイオン専用の活性化処理により行なってもよいし、他のイオンの活性化処理と同時に行なってもよい。
図２６は半導体装置のさらに他の実施例のダイオード素子を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。図３と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
このダイオード素子が図３に示したダイオード素子と異なる点は、フィールド酸化膜３ａは、Ｎ型ボディ拡散層（エミッタ拡散層）３１、Ｎ型高濃度拡散層（コレクタコンタクト拡散層）３７の間に配置されているＰ型ウエル拡散層（ベース拡散層）２９の部分の表面でＮ型高濃度拡散層３７とは間隔をもって形成されており、Ｎ型ボディ拡散層３１、Ｎ型高濃度拡散層３７の間に配置されているＰ型ウエル拡散層２９の部分の表面でフィールド酸化膜３ａが形成されていない部分が存在している点である。そして、フィールド酸化膜３ａ下のＰ型フィールドドープ層４１もＮ型高濃度拡散層３７とは間隔をもって形成されている。
この実施例によれば、Ｎ型ボディ拡散層３１、Ｎ型高濃度拡散層３７の間に配置されているＰ型ウエル拡散層２９の部分の表面の全部にフィールド酸化膜３ａが形成されている図３に示したダイオード素子に比べて逆バイアスリーク電流（コレクタ−エミッタ間のリーク電流）を小さくすることができる。
この実施例は、特に、フィールド酸化膜３ａ直下のＰ型ウエル拡散層２９のＰ型不純物がフィールド酸化膜３ａに吸い出される場合に有効である。
この実施例の構造は、図４及び図７から図１８を参照して説明した上記製造方法例の工程（２０），（３１），（３４）で用いるフォトマスクの設計を変更することにより形成することができる。
図２７〜図２９は図２６に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。この製造方法例は、図４及び図７から図１８を参照して説明した上記製造方法例とは工程（２０），（３１），（３４）のみが異なる。上記工程（２０），（３１），（３４）に対応する工程を工程（２０ａ），（３１ａ），（３４ａ）として説明する。
（２０ａ）上記工程（１９）の後、上記工程（２０）と同様の工程により、フィールド酸化膜の形成領域を画定するためのシリコン窒化膜１２５を形成する。ここで、図２７の破線円部分に示すように、シリコン窒化膜１２５をＰ型ウエル拡散層２９の一部分の上にも形成する。工程（２０ａ）はシリコン窒化膜１２５の形成領域画定用のフォトレジストを形成するためのフォトマスクのパターンが異なっていること以外は上記工程（２０）と同じである。
続いて上記工程（２１），（２２）と同じ工程を行なうことにより、図２６も参照して説明すると、Ｎ型ボディ拡散層３１、Ｎ型高濃度拡散層３７の間に配置されているＰ型ウエル拡散層２９の部分の表面でフィールド酸化膜３ａが形成されていない部分を形成することができる。
（３１ａ）上記工程（３０）の後、上記工程（３１）と同様の工程により、フォトレジスト１４５の形成及びリンイオン（△印）の注入を行なう。ここで、図２８の破線円部分に示すように、Ｐ型ウエル拡散層２９にリンイオンが注入されないようにフォトレジスト１４５を形成する。工程（３１ａ）はフォトレジスト１４５を形成するためのフォトマスクのパターンが異なっていること以外は上記工程（３１）と同じである。
これにより、図２６も参照して説明すると、Ｎ型ボディ拡散層３１、Ｎ型高濃度拡散層３７の間に配置されているＰ型ウエル拡散層２９の部分でフィールド酸化膜３ａが形成されていない部分にリンイオンが注入されないようにすることができる。
（３４ａ）上記工程（３３）の後、上記工程（３４）と同様の工程により、フォトレジスト１４５の形成及びリンイオン（△印）の注入を行なう。ここで、図２９の破線円部分に示すように、Ｐ型ウエル拡散層２９にリンイオンが注入されないようにフォトレジスト１４５を形成する。工程（３４ａ）はフォトレジスト１４５を形成するためのフォトマスクのパターンが異なっていること以外は上記工程（３４）と同じである。
これにより、図２６も参照して説明すると、Ｎ型ボディ拡散層３１、Ｎ型高濃度拡散層３７の間に配置されているＰ型ウエル拡散層２９の部分でフィールド酸化膜３ａが形成されていない部分にＮ型高濃度拡散層３７が形成されないようにすることができる。
その後、図１８及び図４を参照して説明した上記工程（３５）〜（３７）と同じ工程を行なう。これにより、Ｎ型ボディ拡散層３１、Ｎ型高濃度拡散層３７の間に配置されているＰ型ウエル拡散層２９の部分の表面でフィールド酸化膜３ａが形成されていない部分を形成することができる。
この製造方法例では、図４及び図７から図１８を参照して説明した上記製造方法例と比べて、フォトマスクの設計変更だけで図２６に示した実施例を形成することができるので、製造工程が増加することはない。
図２６に示した実施例では、Ｎ型ボディ拡散層３１、Ｎ型高濃度拡散層３７の間に配置されているＰ型ウエル拡散層２９の部分の表面で、フィールド酸化膜３ａが形成されていない部分はＮ型高濃度拡散層３７と隣接しＮ型ボディ拡散層３１とは間隔をもっている部分であるが、フィールド酸化膜３ａが形成されていない部分は、図３０に示すようにＮ型ボディ拡散層３１及びＮ型高濃度拡散層３７とは間隔をもって配置された部分であってもよいし、Ｎ型ボディ拡散層３１と隣接しＮ型高濃度拡散層３７とは間隔をもっている部分であってもよい。
また、Ｎ型ボディ拡散層３１、Ｎ型高濃度拡散層３７の間に配置されているＰ型ウエル拡散層２９の部分で、Ｐ型高濃度拡散層３９ａ又は３９ｂを備えている構造と、フィールド酸化膜３ａ下にＰ型高濃度拡散層９３を備えている構造と、フィールド酸化膜３ａが形成されていない部分を備えている構造のうち２つ又は全部を組み合わせてもよい。これらの構造を組み合わせることにより、逆バイアスリーク電流（コレクタ−エミッタ間のリーク電流）をさらに小さくすることができる。
図３１は、図３、図１９、図２４、図２６に示したダイオード素子について、逆バイアスリーク電流の温度特性を調べた結果を示す。図３１において縦軸は逆バイアスリーク電流（ｐＡ（ピコアンペア））、横軸は温度（℃）を示す。逆バイアスリーク電流はベースとコレクタを短絡させた状態でエミッタとの間で２０Ｖの電圧を印加した際のリーク電流を測定した。また、図２４の構造については、Ｐ型高濃度拡散層（第２ベース拡散層）９３を形成するためのボロンイオンのドーズ量が１.０×１０12ｃｍ-2のもの（図３１中では、図２４（１.０×１０12ｃｍ-2）と示す）と１.０×１０13ｃｍ-2のもの（図３１中では、図２４（１.０×１０13ｃｍ-2）と示す）について評価した。
この評価結果から、図１９の構造、図２４（１.０×１０13ｃｍ-2）の構造はほとんどリーク電流が発生しないことがわかった。
また、図２４（１.０×１０12ｃｍ-2）の構造と図２４（１.０×１０13ｃｍ-2）の構造の比較から、第２ベース拡散層を形成するためのボロンイオンの注入量に応じてリーク電流量及び温度特性に違いが出ることもわかった。
また、図２６の構造（Ｐ型ウエル拡散層２９表面の一部分でフィールド酸化膜３ａが形成されていない構造）は図３の構造（Ｐ型ウエル拡散層２９表面の全部にフィールド酸化膜３ａが形成されている構造）に比べてリーク電流が小さくなることがわかった。
これらの評価から、これらの構造のダイオードは表面のリークが支配的であることがわかる。
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置、製造工程条件などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、スイッチング素子としてのＬＤＭＯＳは、上記実施例に限定されるものではなく、スイッチング素子は、ソース拡散層と、ソースとは反対導電型でソース拡散層の側面及び底面を包んで形成されたチャネル拡散層と、ソース拡散層と同じ導電型でチャネル拡散層の外側にチャネル拡散層に隣接して形成されたドレイン拡散層とを備え、ゲート電極直下のチャネル拡散層表面をチャネル領域とするＬＤＭＯＳトランジスタであればよい。
また、ダイオード素子は、実施例に限定されるものではなく、コレクタ拡散層と、コレクタ拡散層とは反対導電型でコレクタ拡散層の表面側に形成されたベース拡散層と、コレクタ拡散層と同じ導電型でベース拡散層の表面側に形成されたエミッタ拡散層とを備えた縦型バイポーラトランジスタ構造からなるものであればどのような構造のものであってもよい。
また、実施例ではＰ型半導体基板を用いているが、Ｎ型半導体基板を用いてもよい。
また、実施例ではスイッチング素子はＮチャネル型ＬＤＭＯＳであるがＰチャネル型ＬＤＭＯＳであってもよい。
また、実施例ではダイオード素子はｎｐｎバイポーラトランジスタ構造であるが、ｐｎｐバイポーラトランジスタ構造であってもよい。
本発明の半導体装置において、スイッチング素子としてのＰチャネル型ＬＤＭＯＳ及びＮチャネル型ＬＤＭＯＳとダイオード素子としてのｎｐｎバイポーラトランジスタ構造及びｐｎｐバイポーラトランジスタ構造の組合せは自由である。なお、例えばＬＥＤを点灯させるためのＤＣ−ＤＣコンバータなど、ＤＣ−ＤＣコンバータの使用方法によっては、ダイオード素子がｎｐｎバイポーラトランジスタ構造のものに限定されることもある。
また、本発明のＤＣ−ＤＣコンバータは、図５に示したものに限定されるものではなく、ＬＤＭＯＳトランジスタからなるスイッチング素子、縦型バイポーラトランジスタ構造からなるダイオード素子、スイッチング端子及び出力端子を備えた本発明の半導体装置と、スイッチング端子に一端が接続されたコイルと、出力端子に一端が接続された容量素子を備えた昇圧型ＤＣ−ＤＣコンバータであれば、どのような構成であってもよい。
半導体装置の一実施例のスイッチング素子及びダイオード素子を示す断面図である。 同実施例のスイッチング素子を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。 同実施例のダイオード素子を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。 同実施例の制御回路を構成するＭＯＳトランジスタ及び抵抗素子を上記ＬＤＭＯＳ及び上記ダイオード素子とともに示す断面図である。 本発明の半導体装置を備えた昇圧型ＤＣ−ＤＣコンバータの一実施例を示す回路図である。 同実施例の動作を説明するためのタイミングチャートである。 図４の半導体装置の製造工程の最初を説明するための工程断面図である。 同製造工程の続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 半導体装置の他の実施例のダイオード素子を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。 図３のダイオード素子（スリット無し）と図１９のダイオード素子（スリット有り）について、（Ａ）順方向電流の温度特性と、（Ｂ）逆バイアスリーク電流の温度特性を調べた結果を示す図である。 図５のＤＣ−ＤＣコンバータのダイオード素子に図１９のダイオード素子を適用したものについて変換効率を調べた結果を示す図であり、（Ａ）は本発明のデータを示し、（Ｂ）は比較例のデータを示す。 半導体装置のさらに他の実施例のダイオード素子を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。 図５のＤＣ−ＤＣコンバータのダイオード素子に図２２のダイオード素子を適用したものについて変換効率を調べた結果を示す図である。 半導体装置のさらに他の実施例のダイオード素子を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。 図２４に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。 半導体装置のさらに他の実施例のダイオード素子を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。 図２６に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。 図２６に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。 図２６に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。 半導体装置のさらに他の実施例のダイオード素子を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。 図３、図１９、図２４、図２６に示したダイオード素子について、逆バイアスリーク電流の温度特性を調べた結果を示す図である。 昇圧型ＤＣ−ＤＣコンバータを示す回路図である。
符号の説明
５ Ｎ型ウエル拡散層（ドレイン拡散層）
７ Ｐ型ボディ拡散層（チャネル拡散層）
９ ソース拡散層
１９ ゲート電極
２７ Ｎ型ウエル拡散層（コレクタ拡散層）
２９ Ｐ型ウエル拡散層（ベース拡散層）
３１ Ｎ型ボディ拡散層（エミッタ拡散層）
３７ Ｎ型高濃度拡散層（コレクタコンタクト拡散層）
３９，３９ａ Ｐ型高濃度拡散層（ベースコンタクト拡散層）
４３ スイッチング端子
４５ 出力端子
９３ Ｐ型高濃度拡散層（第２ベース拡散層）

Claims (7)

  1. 同一半導体基板にスイッチング素子とダイオード素子を備え、
    前記スイッチング素子は、ソース拡散層と、前記ソースとは反対導電型で前記ソース拡散層の側面及び底面を包んで形成されたチャネル拡散層と、前記ソース拡散層と同じ導電型で前記チャネル拡散層の外側に前記チャネル拡散層に隣接して形成されたドレイン拡散層とを備え、ゲート電極直下の前記チャネル拡散層表面をチャネル領域とするＬＤＭＯＳトランジスタであり、
    前記ダイオード素子は、コレクタを構成するコレクタ拡散層と、前記コレクタ拡散層とは反対導電型で前記コレクタ拡散層の表面側に形成されたベースを構成するベース拡散層と、前記コレクタ拡散層と同じ導電型で前記ベース拡散層の表面側に形成されたエミッタを構成するエミッタ拡散層とを備えた縦型バイポーラトランジスタ構造からなり、前記ベースと前記コレクタが接続され、前記ベースと前記エミッタとの間で形成されたダイオード素子であり、
    前記スイッチング素子のドレインと前記ダイオード素子のアノードが接続されたスイッチング端子と、
    前記ダイオード素子のカソードが接続された出力端子を備え、
    前記スイッチング端子にはコイルが接続され、前記出力端子には容量素子の一端が接続される昇圧型ＤＣ−ＤＣコンバータ用の半導体装置。
  2. 前記ダイオード素子は、前記ベース拡散層と同じ導電型で前記ベース拡散層の表面側に形成されたベースコンタクト拡散層を備え、
    前記ベースコンタクト拡散層は前記エミッタ拡散層とは間隔をもって前記エミッタ拡散層の周囲を囲って形成されている請求項１に記載の半導体装置。
  3. 前記コレクタ拡散層と同じ導電型で前記コレクタ拡散層の表面側に形成されたコレクタコンタクト拡散層を備え、
    前記エミッタ拡散層と前記コレクタコンタクト拡散層の間に配置されている前記ベースコンタクト拡散層の部分は前記コレクタコンタクト拡散層に隣接して形成されている請求項２に記載の半導体装置。
  4. 前記ダイオード素子は、
    前記コレクタ拡散層と同じ導電型で前記コレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、
    前記エミッタ拡散層、前記コレクタコンタクト拡散層の間に配置されている前記ベース拡散層の部分の表面に形成されたＬＯＣＯＳ酸化膜からなるフィールド酸化膜と、
    前記フィールド酸化膜直下の前記ベース拡散層に配置された第２ベース拡散層を備え、
    前記第２ベース拡散層は前記ベース拡散層よりも濃い不純物濃度をもっている請求項１に記載の半導体装置。
  5. 前記ダイオード素子は、
    前記コレクタ拡散層と同じ導電型で前記コレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、
    前記エミッタ拡散層、前記コレクタコンタクト拡散層の間に配置されている前記ベース拡散層の部分の表面の一部分に形成されたＬＯＣＯＳ酸化膜からなるフィールド酸化膜を備え、
    前記エミッタ拡散層、前記コレクタコンタクト拡散層の間に配置されている前記ベース拡散層の部分の表面で前記フィールド酸化膜が形成されていない部分が存在している請求項１に記載の半導体装置。
  6. 前記ドレイン拡散層と前記コレクタ拡散層は同じ不純物濃度分布をもつ請求項１から５のいずれか一項に記載の半導体装置。
  7. 請求項１から６のいずれか一項に記載の半導体装置と、
    前記スイッチング端子に一端が接続されたコイルと、
    前記出力端子に一端が接続された容量素子を備えた昇圧型ＤＣ−ＤＣコンバータ。
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