JP3073382B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、より詳細には、静電破壊防止素子とし
て、縦型バイポーラトランジスタを有するＭＯＳ、Ｂｉ
ＣＭＯＳ又はバイポーラ等の半導体装置及びその製造方
法に関する。
製造方法に関し、より詳細には、静電破壊防止素子とし
て、縦型バイポーラトランジスタを有するＭＯＳ、Ｂｉ
ＣＭＯＳ又はバイポーラ等の半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】従来から、半導体装置の保護回路が組み
込まれた種々の半導体装置が提案されている。 （ｉ）例えば、特開昭６２−６９６７８号公報には、Ｍ
ＯＳプロセスにおいて、エピタキシャル層を用いない静
電破壊防止素子として、横型バイポーラトランジスタを
用いる発明が提案されている。このような横型バイポー
ラトランジスタにおいては、アバランシェブレイクダウ
ン電流をトリガーとし、スナップバックして電流が流れ
るものである。以下に、横型バイポーラトランジスタの
製造方法を説明する。
込まれた種々の半導体装置が提案されている。 （ｉ）例えば、特開昭６２−６９６７８号公報には、Ｍ
ＯＳプロセスにおいて、エピタキシャル層を用いない静
電破壊防止素子として、横型バイポーラトランジスタを
用いる発明が提案されている。このような横型バイポー
ラトランジスタにおいては、アバランシェブレイクダウ
ン電流をトリガーとし、スナップバックして電流が流れ
るものである。以下に、横型バイポーラトランジスタの
製造方法を説明する。
【０００３】図３４（ａ）に示したように、２×１０15
ｃｍ-3程度のｐ-基板３０１上全面に、熱酸化膜とナイ
トライド膜を形成し、活性領域となる部分にナイトライ
ド膜３０２を残すようにエッチングする。次いで、図３
４（ｂ）に示したように、ロコス酸化後、ベース取り出
し拡散層を形成するため、レジストをマスク３０３とし
て用いて、所望の領域にイオン注入（49ＢＦ2 +）を行
う。
ｃｍ-3程度のｐ-基板３０１上全面に、熱酸化膜とナイ
トライド膜を形成し、活性領域となる部分にナイトライ
ド膜３０２を残すようにエッチングする。次いで、図３
４（ｂ）に示したように、ロコス酸化後、ベース取り出
し拡散層を形成するため、レジストをマスク３０３とし
て用いて、所望の領域にイオン注入（49ＢＦ2 +）を行
う。
【０００４】その後、図３４（ｃ）に示したように、エ
ミッタ、コレクタ形成のため、レジストをマスク３０４
として用いて、所望の領域にイオン注入（75Ａｓ+）を
行う。そして、図３４（ｄ）に示したように、メタル配
線（図３５中、３０５）によって、エミッタとベースと
をショートさせて、横型バイポーラトランジスタを作製
する。
ミッタ、コレクタ形成のため、レジストをマスク３０４
として用いて、所望の領域にイオン注入（75Ａｓ+）を
行う。そして、図３４（ｄ）に示したように、メタル配
線（図３５中、３０５）によって、エミッタとベースと
をショートさせて、横型バイポーラトランジスタを作製
する。
【０００５】この半導体装置の平面図を図３５に示す。
この静電破壊防止素子の横型バイポーラトランジスタ
は、コレクタに逆バイアスをかけると、コレクタ−ベー
ス間でアバランシェブレイクダウンを起こす。このアバ
ランシェブレイクダウン電流がトリガーとなり、トラン
ジスタ動作が起こり、スナップバックして電流が流れ
る。この素子を回路入力部分に採用することにより、静
電気による過電流、過電圧を逃がし、内部回路の保護に
使用することができる。
この静電破壊防止素子の横型バイポーラトランジスタ
は、コレクタに逆バイアスをかけると、コレクタ−ベー
ス間でアバランシェブレイクダウンを起こす。このアバ
ランシェブレイクダウン電流がトリガーとなり、トラン
ジスタ動作が起こり、スナップバックして電流が流れ
る。この素子を回路入力部分に採用することにより、静
電気による過電流、過電圧を逃がし、内部回路の保護に
使用することができる。
【０００６】（ｉｉ）また、上記のようなＭＯＳプロセ
スの他に、パンチスルーブレイクダウンをトリガーとし
て、スナップバックする横型バイポーラトランジスタ
を、静電破壊防止素子として用いるものも提案されてい
る。図３６（ａ）に示したように、ｐ−基板３１１に熱
酸化膜とナイトライド膜を形成し、素子分離領域となる
部分のナイトライド膜を除去し、活性領域となる領域上
にナイトライド膜３１２を形成する。この時、エミッタ
とコレクタとが形成される領域間のスペースＸは上記の
例で示したものよりも狭くする。これはコレクターベー
ス間のアバランシェブレイクダウンを起こす電圧よりも
低い電圧で、コレクターエミッタ間のパンチスルーブレ
イクダウンを起こさせるためである。
スの他に、パンチスルーブレイクダウンをトリガーとし
て、スナップバックする横型バイポーラトランジスタ
を、静電破壊防止素子として用いるものも提案されてい
る。図３６（ａ）に示したように、ｐ−基板３１１に熱
酸化膜とナイトライド膜を形成し、素子分離領域となる
部分のナイトライド膜を除去し、活性領域となる領域上
にナイトライド膜３１２を形成する。この時、エミッタ
とコレクタとが形成される領域間のスペースＸは上記の
例で示したものよりも狭くする。これはコレクターベー
ス間のアバランシェブレイクダウンを起こす電圧よりも
低い電圧で、コレクターエミッタ間のパンチスルーブレ
イクダウンを起こさせるためである。
【０００７】次いで、図３６（ｂ）に示したように、ロ
コス酸化を行い、ナイトライド膜３１２を除去する。そ
して、ベース取り出し拡散を形成するため、レジストを
マスク３１３として用いて、所望の領域にイオン注入（
49ＢＦ2 +）を行う。その後、図３６（ｃ）に示したよう
に、エミッタ、コレクタ形成のため、レジストをマスク
３１４として用いて、所望の領域にイオン注入（75Ａｓ
+）を行う。
コス酸化を行い、ナイトライド膜３１２を除去する。そ
して、ベース取り出し拡散を形成するため、レジストを
マスク３１３として用いて、所望の領域にイオン注入（
49ＢＦ2 +）を行う。その後、図３６（ｃ）に示したよう
に、エミッタ、コレクタ形成のため、レジストをマスク
３１４として用いて、所望の領域にイオン注入（75Ａｓ
+）を行う。
【０００８】そして、図３６（ｄ）に示したように、メ
タル配線（図３７中、３１５）によって、エミッタとベ
ースとをショートさせて、横型バイポーラトランジスタ
を作製する。この半導体装置の平面図を図３７に示す。
この静電破壊防止素子の横型バイポーラトランジスタ
は、コレクタに逆バイアスをかけると、コレクタ−エミ
ッタ間でパンチスルーブレイクダウンを起こす。このパ
ンチスルーブレイクダウン電流がトリガーとなりトラン
ジスタ動作が起こり、スナップバックして電流が流れ
る。この素子を回路入力部分に採用し、静電気による過
電流、過電圧をこの素子により逃がし、内部回路の保護
に使用している。
タル配線（図３７中、３１５）によって、エミッタとベ
ースとをショートさせて、横型バイポーラトランジスタ
を作製する。この半導体装置の平面図を図３７に示す。
この静電破壊防止素子の横型バイポーラトランジスタ
は、コレクタに逆バイアスをかけると、コレクタ−エミ
ッタ間でパンチスルーブレイクダウンを起こす。このパ
ンチスルーブレイクダウン電流がトリガーとなりトラン
ジスタ動作が起こり、スナップバックして電流が流れ
る。この素子を回路入力部分に採用し、静電気による過
電流、過電圧をこの素子により逃がし、内部回路の保護
に使用している。
【０００９】(iii) さらに、特公昭６１−３６７１１号
公報には、バイポーラプロセスにおいて、アバランシェ
ブレイクダウン電流をトリガーとして、スナップバック
する縦型バイポーラトランジスタを静電破壊防止素子と
して用いる発明が提案されている。図３８（ａ）に示し
たように、ｐ型基板３２１上に、アンチモン（Ｓｂ）を
含むスピンオンガラス（ＳＯＧ）（図示せず）を塗布
し、ドライブインでｎ+埋め込みコレクタ３２３を形成
する。そして、基板３２１上に形成されたＳＯＧを除去
する。
公報には、バイポーラプロセスにおいて、アバランシェ
ブレイクダウン電流をトリガーとして、スナップバック
する縦型バイポーラトランジスタを静電破壊防止素子と
して用いる発明が提案されている。図３８（ａ）に示し
たように、ｐ型基板３２１上に、アンチモン（Ｓｂ）を
含むスピンオンガラス（ＳＯＧ）（図示せず）を塗布
し、ドライブインでｎ+埋め込みコレクタ３２３を形成
する。そして、基板３２１上に形成されたＳＯＧを除去
する。
【００１０】次いで、図３８（ｂ）に示したように、基
板３２１上に、ｎエピタキシャル層３２４を成長させ、
さらに、基板３２１表面を熱酸化してＳｉＯ2 膜３２５
を形成する。そして、素子分離領域となるｐウエル形成
のためレジストをマスク３２６として用いて、ＳｉＯ2
膜３２５をエッチングした後、11Ｂ+イオン注入を行
う。
板３２１上に、ｎエピタキシャル層３２４を成長させ、
さらに、基板３２１表面を熱酸化してＳｉＯ2 膜３２５
を形成する。そして、素子分離領域となるｐウエル形成
のためレジストをマスク３２６として用いて、ＳｉＯ2
膜３２５をエッチングした後、11Ｂ+イオン注入を行
う。
【００１１】図３８（ｃ）に示したように、素子分離領
域形成のためのｐウエル熱拡散を行い、ｐウエル３２７
を形成した後、レジスト３２８を塗布し、フォトリソグ
ラフィ工程によりレジストのパターニングを行い、バイ
ポーラトランジスタのベース形成領域に酸化膜３２５エ
ッチング、11Ｂ+イオン注入を行う。図３８（ｄ）に示
したように、ベース３３１が形成された基板３２１上に
レジスト３２９を塗布した後、バイポーラトランジスタ
のエミッタとコレクタ取り出し拡散層の形成領域の酸化
膜３３０をエッチングし、75Ａｓ+イオン注入を行い、
この時、同時にベースとｎエピタキシャル層３２４のコ
レクタ領域にまたがった拡散領域も形成する。
域形成のためのｐウエル熱拡散を行い、ｐウエル３２７
を形成した後、レジスト３２８を塗布し、フォトリソグ
ラフィ工程によりレジストのパターニングを行い、バイ
ポーラトランジスタのベース形成領域に酸化膜３２５エ
ッチング、11Ｂ+イオン注入を行う。図３８（ｄ）に示
したように、ベース３３１が形成された基板３２１上に
レジスト３２９を塗布した後、バイポーラトランジスタ
のエミッタとコレクタ取り出し拡散層の形成領域の酸化
膜３３０をエッチングし、75Ａｓ+イオン注入を行い、
この時、同時にベースとｎエピタキシャル層３２４のコ
レクタ領域にまたがった拡散領域も形成する。
【００１２】図３８（ｅ）に示したように、エミッタ３
３２、コレクタ取り出し拡散層３３３及び拡散層３３４
を形成したのち、電極形成のためのコンタクトを形成す
る。さらに、図３９に示したように、Ａｌ−Ｓｉ電極３
３５を形成する。この時、図４０に示したように、エミ
ッタ−ベース間をショートする様に配線する。図４１
に、エミッタ直下の不純物の濃度プロファイルを示す。
３２、コレクタ取り出し拡散層３３３及び拡散層３３４
を形成したのち、電極形成のためのコンタクトを形成す
る。さらに、図３９に示したように、Ａｌ−Ｓｉ電極３
３５を形成する。この時、図４０に示したように、エミ
ッタ−ベース間をショートする様に配線する。図４１
に、エミッタ直下の不純物の濃度プロファイルを示す。
【００１３】この静電破壊防止素子のバイポーラトラン
ジスタは、エミッタ濃度が２×１０ 20ｃｍ-3程度、ベー
ス濃度が５×１０17ｃｍ-3程度、コレクタｎ-エピ濃度
が５×15ｃｍ-3程度となる。この状態でコレクタに逆バ
イアスをかけると、コレクタ−ベース間のｐｎ接合表面
付近Ｙ（図３９）で、アバランシェブレイクダウンを６
Ｖ程度で起こす。このアバランシェブレイクダウン電流
がトリガーとなり、トランジスタ動作が起こり、図４２
に示したように、スナップバックして電流が流れる。こ
の時ベース濃度が５×１０17ｃｍ-3であるので、コレク
タ−エミッタ間のパンチスルーブレイクダウンは起こら
ない。従って、この素子を回路入力部分に採用すること
により、静電気による過電流、過電圧を逃がし、内部回
路の保護に使用することができる。
ジスタは、エミッタ濃度が２×１０ 20ｃｍ-3程度、ベー
ス濃度が５×１０17ｃｍ-3程度、コレクタｎ-エピ濃度
が５×15ｃｍ-3程度となる。この状態でコレクタに逆バ
イアスをかけると、コレクタ−ベース間のｐｎ接合表面
付近Ｙ（図３９）で、アバランシェブレイクダウンを６
Ｖ程度で起こす。このアバランシェブレイクダウン電流
がトリガーとなり、トランジスタ動作が起こり、図４２
に示したように、スナップバックして電流が流れる。こ
の時ベース濃度が５×１０17ｃｍ-3であるので、コレク
タ−エミッタ間のパンチスルーブレイクダウンは起こら
ない。従って、この素子を回路入力部分に採用すること
により、静電気による過電流、過電圧を逃がし、内部回
路の保護に使用することができる。
【００１４】(iv)ＢｉＣＭＯＳプロセスにおいては、Ｍ
ＯＳ部分及びバイポーラ部分には、それぞれ横型バイポ
ーラトランジスタ及び縦型バイポーラトランジスタをそ
れぞれ併用して、所望のＢｉＣＭＯＳを作製することが
できる。
ＯＳ部分及びバイポーラ部分には、それぞれ横型バイポ
ーラトランジスタ及び縦型バイポーラトランジスタをそ
れぞれ併用して、所望のＢｉＣＭＯＳを作製することが
できる。
【００１５】
【発明が解決しようとする課題】しかし、上記のＭＯＳ
プロセス(i) 及び(ii)の静電破壊防止素子として用いる
横型バイポーラトランジスタにおいては、この静電破壊
防止素子に、瞬時に過大な電流が流れた場合、十分エネ
ルギーを吸収することができず、内部回路のｐｎ接合あ
るいは、ＭＯＳトランジスタのゲート酸化膜の破壊を引
き起こす場合が生ずる。これは横型バイポーラトランジ
スタが横方向に構成されており、かつ素子内の接合が浅
いため、電流通過面積に制限が生じるからである。従っ
て、十分な能力を得るためには素子面積を大きくする必
要がある。
プロセス(i) 及び(ii)の静電破壊防止素子として用いる
横型バイポーラトランジスタにおいては、この静電破壊
防止素子に、瞬時に過大な電流が流れた場合、十分エネ
ルギーを吸収することができず、内部回路のｐｎ接合あ
るいは、ＭＯＳトランジスタのゲート酸化膜の破壊を引
き起こす場合が生ずる。これは横型バイポーラトランジ
スタが横方向に構成されており、かつ素子内の接合が浅
いため、電流通過面積に制限が生じるからである。従っ
て、十分な能力を得るためには素子面積を大きくする必
要がある。
【００１６】また、バイポーラプロセス(iii) におい
て、縦型バイポーラトランジスタを静電破壊防止素子と
して用いる場合には、縦型バイポーラトランジスタがト
ランジスタ動作し、スナップバックするまでは、アバラ
ンシェブレイクダウンが起こっている。この時、アバラ
ンシェブレイクダウンを起こしている領域は電界が集中
する拡散エッジのみであり、電流密度が非常に高い。こ
のため拡散エッジ部で発熱を起こし、素子破壊につなが
ることがしばしばある。
て、縦型バイポーラトランジスタを静電破壊防止素子と
して用いる場合には、縦型バイポーラトランジスタがト
ランジスタ動作し、スナップバックするまでは、アバラ
ンシェブレイクダウンが起こっている。この時、アバラ
ンシェブレイクダウンを起こしている領域は電界が集中
する拡散エッジのみであり、電流密度が非常に高い。こ
のため拡散エッジ部で発熱を起こし、素子破壊につなが
ることがしばしばある。
【００１７】本発明は上記課題に鑑みなされたものであ
り、ＭＯＳ、ＢｉＣＭＯＳ又はバイポーラ等のプロセス
において、製造工程を増加させることなく、機能が向上
した静電破壊保護素子を有する半導体装置とその製造方
法を提供することを目的としている。
り、ＭＯＳ、ＢｉＣＭＯＳ又はバイポーラ等のプロセス
において、製造工程を増加させることなく、機能が向上
した静電破壊保護素子を有する半導体装置とその製造方
法を提供することを目的としている。
【００１８】
【課題を解決するための手段及び作用】本発明の半導体
装置によれば、半導体装置における内部回路の端子近傍
に、半導体基板を用いて形成された又は半導体基板の表
面層から該半導体基板上に積層されたエピタキシャル層
にかけて形成された高濃度第１導電型埋め込みコレク
タ、前記エピタキシャル層に形成され、前記高濃度第１
導電型埋め込みコレクタに接する低濃度不純物ウェルで
ある第２導電型ベース及び前記第２導電型ベースの表面
層に形成された第1導電型エミッタを具備し、前記第２
導電型ベースにおける不純物濃度が約１〜３×１０16ｃ
ｍ-3、第２導電型ベースの拡散深さが０．８〜２．３μ
ｍであり、さらに第２導電型ベースと第１導電型エミッ
タとが短絡され、前記内部回路を構成する半導体素子よ
り耐圧が小さい縦型バイポーラトランジスタからなる静
電破壊防止素子を有する半導体装置が提供される。
装置によれば、半導体装置における内部回路の端子近傍
に、半導体基板を用いて形成された又は半導体基板の表
面層から該半導体基板上に積層されたエピタキシャル層
にかけて形成された高濃度第１導電型埋め込みコレク
タ、前記エピタキシャル層に形成され、前記高濃度第１
導電型埋め込みコレクタに接する低濃度不純物ウェルで
ある第２導電型ベース及び前記第２導電型ベースの表面
層に形成された第1導電型エミッタを具備し、前記第２
導電型ベースにおける不純物濃度が約１〜３×１０16ｃ
ｍ-3、第２導電型ベースの拡散深さが０．８〜２．３μ
ｍであり、さらに第２導電型ベースと第１導電型エミッ
タとが短絡され、前記内部回路を構成する半導体素子よ
り耐圧が小さい縦型バイポーラトランジスタからなる静
電破壊防止素子を有する半導体装置が提供される。
【００１９】また、半導体基板を用いて形成された又は
半導体基板の表面層から該半導体基板上に積層されたエ
ピタキシャル層にかけて形成された第１導電型埋め込み
コレクタ、前記エピタキシャル層に形成された低濃度不
純物ウェルである第２導電型ベース、前記第２導電型ベ
ースの表面層に形成された第１導電型エミッタ、及び前
記第２導電型ベースに隣接して形成され、表面層に高濃
度取り出し拡散層を有する第１導電型埋め込みコレクタ
取り出し拡散層を具備した縦型バイポーラトランジスタ
の前記第２導電型ベースが、表面層であって、かつ少な
くとも第１導電型埋め込みコレクタ取り出し拡散層内の
高濃度取り出し拡散層に接触する第２導電型の高濃度拡
散層を有しており、前記第２導電型ベースの不純物濃度
が約１〜３×１０16ｃｍ-3、第２導電型ベースの拡散深
さが０．８〜２．３μｍであり、さらに、第２導電型ベ
ースと第１導電型エミッタとが短絡されている静電破壊
防止素子を有する別の半導体装置が提供される。
半導体基板の表面層から該半導体基板上に積層されたエ
ピタキシャル層にかけて形成された第１導電型埋め込み
コレクタ、前記エピタキシャル層に形成された低濃度不
純物ウェルである第２導電型ベース、前記第２導電型ベ
ースの表面層に形成された第１導電型エミッタ、及び前
記第２導電型ベースに隣接して形成され、表面層に高濃
度取り出し拡散層を有する第１導電型埋め込みコレクタ
取り出し拡散層を具備した縦型バイポーラトランジスタ
の前記第２導電型ベースが、表面層であって、かつ少な
くとも第１導電型埋め込みコレクタ取り出し拡散層内の
高濃度取り出し拡散層に接触する第２導電型の高濃度拡
散層を有しており、前記第２導電型ベースの不純物濃度
が約１〜３×１０16ｃｍ-3、第２導電型ベースの拡散深
さが０．８〜２．３μｍであり、さらに、第２導電型ベ
ースと第１導電型エミッタとが短絡されている静電破壊
防止素子を有する別の半導体装置が提供される。
【００２０】さらに、本発明の半導体装置の製造方法に
よれば、Ｎ又はＰチャネルＭＯＳもしくはＣＭＯＳトラ
ンジスタと静電破壊防止素子とを具備する上記半導体装
置の製造方法において、(i) 半導体基板に、ＭＯＳトラ
ンジスタ形成領域として第２導電型低濃度不純物ウェル
を形成すると同時に、静電破壊防止素子の第２導電型ベ
ースを約１〜３×１０16ｃｍ-3の不純物濃度で形成する
工程、(ii)ＭＯＳトランジスタの前記第２導電型低濃度
不純物ウェルに第１導電型ソース／ドレイン領域を形成
すると同時に、静電破壊防止素子の前記第２導電型ベー
ス内に第１導電型エミッタを形成する工程を含む半導体
装置の製造方法が提供される。
よれば、Ｎ又はＰチャネルＭＯＳもしくはＣＭＯＳトラ
ンジスタと静電破壊防止素子とを具備する上記半導体装
置の製造方法において、(i) 半導体基板に、ＭＯＳトラ
ンジスタ形成領域として第２導電型低濃度不純物ウェル
を形成すると同時に、静電破壊防止素子の第２導電型ベ
ースを約１〜３×１０16ｃｍ-3の不純物濃度で形成する
工程、(ii)ＭＯＳトランジスタの前記第２導電型低濃度
不純物ウェルに第１導電型ソース／ドレイン領域を形成
すると同時に、静電破壊防止素子の前記第２導電型ベー
ス内に第１導電型エミッタを形成する工程を含む半導体
装置の製造方法が提供される。
【００２１】また、バイポーラトランジスタと静電破壊
防止素子とを具備する上記半導体装置の製造方法におい
て、(i) バイポーラトランジスタの素子分離のための第
２導電型低濃度不純物ウェルを形成すると同時に、静電
破壊防止素子の第２導電型ベースを約１〜３×１０16ｃ
ｍ-3の不純物濃度で形成する工程、(ii)バイポーラトラ
ンジスタの第２導電型ベースを形成したのち、バイポー
ラトランジスタの第２導電型ベース内に第１導電型エミ
ッタを形成すると同時に、静電破壊防止素子の第２導電
型ベース内に第１導電型エミッタを形成する工程を含む
半導体装置の製造方法が提供される。
防止素子とを具備する上記半導体装置の製造方法におい
て、(i) バイポーラトランジスタの素子分離のための第
２導電型低濃度不純物ウェルを形成すると同時に、静電
破壊防止素子の第２導電型ベースを約１〜３×１０16ｃ
ｍ-3の不純物濃度で形成する工程、(ii)バイポーラトラ
ンジスタの第２導電型ベースを形成したのち、バイポー
ラトランジスタの第２導電型ベース内に第１導電型エミ
ッタを形成すると同時に、静電破壊防止素子の第２導電
型ベース内に第１導電型エミッタを形成する工程を含む
半導体装置の製造方法が提供される。
【００２２】さらに、ＢｉＣＭＯＳと静電破壊防止素子
とを具備する上記半導体装置の製造方法において、(i)
ＭＯＳトランジスタ形成領域として第２導電型低濃度不
純物ウェルと、バイポーラトランジスタの素子分離のた
めの第２導電型低濃度不純物ウェルとを形成すると同時
に、静電破壊防止素子の第２導電型ベースを約１〜３×
１０16ｃｍ-3の不純物濃度で形成する工程、(ii)バイポ
ーラトランジスタの第２導電型ベースを形成したのち、
ＭＯＳトランジスタのソース／ドレイン領域と、バイポ
ーラトランジスタの第２導電型ベース内に第１導電型エ
ミッタとを形成すると同時に、静電破壊防止素子の第２
導電型ベース内に第１導電型エミッタを形成する工程を
含む半導体装置の製造方法が提供される。
とを具備する上記半導体装置の製造方法において、(i)
ＭＯＳトランジスタ形成領域として第２導電型低濃度不
純物ウェルと、バイポーラトランジスタの素子分離のた
めの第２導電型低濃度不純物ウェルとを形成すると同時
に、静電破壊防止素子の第２導電型ベースを約１〜３×
１０16ｃｍ-3の不純物濃度で形成する工程、(ii)バイポ
ーラトランジスタの第２導電型ベースを形成したのち、
ＭＯＳトランジスタのソース／ドレイン領域と、バイポ
ーラトランジスタの第２導電型ベース内に第１導電型エ
ミッタとを形成すると同時に、静電破壊防止素子の第２
導電型ベース内に第１導電型エミッタを形成する工程を
含む半導体装置の製造方法が提供される。
【００２３】また、Ｎ又はＰチャネルＭＯＳもしくはＣ
ＭＯＳトランジスタと静電破壊防止素子とを具備する上
記別の半導体装置の製造方法において、(i) 半導体基板
に、ＭＯＳトランジスタ形成領域として第２導電型低濃
度不純物ウェルを形成すると同時に、静電破壊防止素子
の第２導電型ベースを約１〜３×１０16ｃｍ-3の不純物
濃度で形成する工程、(ii)ＭＯＳトランジスタの第２導
電型低濃度不純物ウェル内の素子分離領域となる領域
に、表面反転電圧確保のための第２導電型の高濃度拡散
層を形成すると同時に、静電破壊防止素子の第２導電型
ベース内に第２導電型の高濃度拡散層を形成する工程、
(iii) ＭＯＳトランジスタの前記第２導電型低濃度不純
物ウェルに第１導電型ソース／ドレイン領域を形成する
と同時に、静電破壊防止素子の前記第２導電型ベース内
に第１導電型エミッタを形成するとともに、前記静電破
壊防止素子の第２導電型ベース内の第２導電型の高濃度
拡散層と接触するように第１導電型埋め込みコレクタ取
り出し拡散層の表面層に高濃度取り出し拡散層を形成す
る工程を含む半導体装置の製造方法が提供される。
ＭＯＳトランジスタと静電破壊防止素子とを具備する上
記別の半導体装置の製造方法において、(i) 半導体基板
に、ＭＯＳトランジスタ形成領域として第２導電型低濃
度不純物ウェルを形成すると同時に、静電破壊防止素子
の第２導電型ベースを約１〜３×１０16ｃｍ-3の不純物
濃度で形成する工程、(ii)ＭＯＳトランジスタの第２導
電型低濃度不純物ウェル内の素子分離領域となる領域
に、表面反転電圧確保のための第２導電型の高濃度拡散
層を形成すると同時に、静電破壊防止素子の第２導電型
ベース内に第２導電型の高濃度拡散層を形成する工程、
(iii) ＭＯＳトランジスタの前記第２導電型低濃度不純
物ウェルに第１導電型ソース／ドレイン領域を形成する
と同時に、静電破壊防止素子の前記第２導電型ベース内
に第１導電型エミッタを形成するとともに、前記静電破
壊防止素子の第２導電型ベース内の第２導電型の高濃度
拡散層と接触するように第１導電型埋め込みコレクタ取
り出し拡散層の表面層に高濃度取り出し拡散層を形成す
る工程を含む半導体装置の製造方法が提供される。
【００２４】さらに、バイポーラトランジスタと静電破
壊防止素子とを具備する上記別の半導体装置の製造方法
において、(i) バイポーラトランジスタの素子分離のた
めの第２導電型低濃度不純物ウェルを形成すると同時
に、静電破壊防止素子の第２導電型ベースを約１〜３×
１０16ｃｍ-3の不純物濃度で形成する工程、(ii)バイポ
ーラトランジスタの第２導電型低濃度不純物ウェル内の
素子分離領域となる領域に、表面反転電圧確保のための
第２導電型の高濃度拡散層を形成すると同時に、静電破
壊防止素子の第２導電型ベース内に第２導電型の高濃度
拡散層を形成する工程、(iii) バイポーラトランジスタ
の第２導電型ベースを形成した後、バイポーラトランジ
スタの第２導電型ベース内に第１導電型エミッタを形成
すると同時に、静電破壊防止素子の第２導電型ベース内
に第１導電型エミッタを形成するとともに、前記静電破
壊防止素子の第２導電型ベース内の第２導電型の高濃度
拡散層と接触するように第１導電型埋め込みコレクタ取
り出し拡散層の表面層に高濃度取り出し拡散層を形成す
る工程を含む半導体装置の製造方法が提供される。
壊防止素子とを具備する上記別の半導体装置の製造方法
において、(i) バイポーラトランジスタの素子分離のた
めの第２導電型低濃度不純物ウェルを形成すると同時
に、静電破壊防止素子の第２導電型ベースを約１〜３×
１０16ｃｍ-3の不純物濃度で形成する工程、(ii)バイポ
ーラトランジスタの第２導電型低濃度不純物ウェル内の
素子分離領域となる領域に、表面反転電圧確保のための
第２導電型の高濃度拡散層を形成すると同時に、静電破
壊防止素子の第２導電型ベース内に第２導電型の高濃度
拡散層を形成する工程、(iii) バイポーラトランジスタ
の第２導電型ベースを形成した後、バイポーラトランジ
スタの第２導電型ベース内に第１導電型エミッタを形成
すると同時に、静電破壊防止素子の第２導電型ベース内
に第１導電型エミッタを形成するとともに、前記静電破
壊防止素子の第２導電型ベース内の第２導電型の高濃度
拡散層と接触するように第１導電型埋め込みコレクタ取
り出し拡散層の表面層に高濃度取り出し拡散層を形成す
る工程を含む半導体装置の製造方法が提供される。
【００２５】また、ＢｉＣＭＯＳと静電破壊防止素子と
を具備する上記別の半導体装置の製造方法において、
(i) ＭＯＳトランジスタ形成領域として第２導電型低濃
度不純物ウェルと、バイポーラトランジスタの素子分離
のための第２導電型低濃度不純物ウェルとを形成すると
同時に、静電破壊防止素子の第２導電型ベースを約１〜
３×１０16ｃｍ-3の不純物濃度で形成する工程、(ii)Ｍ
ＯＳトランジスタの第２導電型低濃度不純物ウェル内の
素子分離領域となる領域と、バイポーラトランジスタの
第２導電型低濃度不純物ウェル内の素子分離領域となる
領域とに、表面反転電圧確保のための第２導電型の高濃
度拡散層を形成すると同時に、静電破壊防止素子の第２
導電型ベース内に第２導電型の高濃度拡散層を形成する
工程、(iii) バイポーラトランジスタの第２導電型ベー
スを形成した後、ＭＯＳトランジスタのソース／ドレイ
ン領域と、バイポーラトランジスタの第２導電型ベース
内に第１導電型エミッタとを形成すると同時に、静電破
壊防止素子の第２導電型ベース内に第１導電型エミッタ
を形成するとともに、前記静電破壊防止素子の第２導電
型ベース内の第２導電型の高濃度拡散層と接触するよう
に第１導電型埋め込みコレクタ取り出し拡散層の表面層
に高濃度取り出し拡散層を形成する工程を含む半導体装
置の製造方法が提供される。
を具備する上記別の半導体装置の製造方法において、
(i) ＭＯＳトランジスタ形成領域として第２導電型低濃
度不純物ウェルと、バイポーラトランジスタの素子分離
のための第２導電型低濃度不純物ウェルとを形成すると
同時に、静電破壊防止素子の第２導電型ベースを約１〜
３×１０16ｃｍ-3の不純物濃度で形成する工程、(ii)Ｍ
ＯＳトランジスタの第２導電型低濃度不純物ウェル内の
素子分離領域となる領域と、バイポーラトランジスタの
第２導電型低濃度不純物ウェル内の素子分離領域となる
領域とに、表面反転電圧確保のための第２導電型の高濃
度拡散層を形成すると同時に、静電破壊防止素子の第２
導電型ベース内に第２導電型の高濃度拡散層を形成する
工程、(iii) バイポーラトランジスタの第２導電型ベー
スを形成した後、ＭＯＳトランジスタのソース／ドレイ
ン領域と、バイポーラトランジスタの第２導電型ベース
内に第１導電型エミッタとを形成すると同時に、静電破
壊防止素子の第２導電型ベース内に第１導電型エミッタ
を形成するとともに、前記静電破壊防止素子の第２導電
型ベース内の第２導電型の高濃度拡散層と接触するよう
に第１導電型埋め込みコレクタ取り出し拡散層の表面層
に高濃度取り出し拡散層を形成する工程を含む半導体装
置の製造方法が提供される。
【００２６】本発明における半導体装置は、少なくとも
第１導電型埋め込みコレクタ、第２導電型ベース、第１
導電型エミッタからなる縦型バイポーラトランジスタを
静電破壊防止素子として具備したＮチャネル、Ｐチャネ
ル又はＣＭＯＳ、バイポーラトランジスタあるいはＢｉ
ＣＭＯＳ等の半導体装置を具備した半導体装置であり、
静電破壊防止素子には、適宜、第１導電型埋め込みコレ
クタ取り出し拡散層、高濃度の埋め込みコレクタ取り出
し拡散層、第２導電型の高濃度拡散層及び第１導電型コ
レクタ補償拡散層等が形成されていてもよい。
第１導電型埋め込みコレクタ、第２導電型ベース、第１
導電型エミッタからなる縦型バイポーラトランジスタを
静電破壊防止素子として具備したＮチャネル、Ｐチャネ
ル又はＣＭＯＳ、バイポーラトランジスタあるいはＢｉ
ＣＭＯＳ等の半導体装置を具備した半導体装置であり、
静電破壊防止素子には、適宜、第１導電型埋め込みコレ
クタ取り出し拡散層、高濃度の埋め込みコレクタ取り出
し拡散層、第２導電型の高濃度拡散層及び第１導電型コ
レクタ補償拡散層等が形成されていてもよい。
【００２７】静電破壊防止素子において、第１導電型埋
め込みコレクタは、半導体基板自体を用いたもの、又は
半導体基板上に高濃度の拡散層を形成した後、エピタキ
シャル層を成長させて埋め込み拡散層とすることによっ
て形成することができる。その際の第１導電型埋め込み
コレクタの不純物濃度は１×１０18〜４×１０19ｃｍ -3
程度が好ましい。
め込みコレクタは、半導体基板自体を用いたもの、又は
半導体基板上に高濃度の拡散層を形成した後、エピタキ
シャル層を成長させて埋め込み拡散層とすることによっ
て形成することができる。その際の第１導電型埋め込み
コレクタの不純物濃度は１×１０18〜４×１０19ｃｍ -3
程度が好ましい。
【００２８】また、第２導電型ベースにおける不純物濃
度は、約１〜３×１０16ｃｍ-3が好ましく、その拡散深
さは０．８〜２．３μｍ程度が好ましい。また、この第
２導電型ベース内には取り出し拡散層が形成されていて
もよい。この際の取り出し拡散層の不純物濃度はベース
における不純物濃度よりも高いものが好ましく、例え
ば、約３×１０19〜８×１０19ｃｍ-3である。また、第
２導電型ベース内には、第１導電型エミッタが形成され
ている。この第１導電型エミッタの不純物濃度は約１×
１０20〜４×１０20ｃｍ-3が好ましい。第１導電型埋め
込みコレクタ取り出し拡散層が形成される場合には、第
２導電型ベースに隣接して形成されていることが好まし
い。この際の第１導電型埋め込みコレクタ取り出し拡散
層の不純物の濃度は約１×１０16〜３×１０16ｃｍ-3が
好ましく、その拡散深さは第２導電型ベースの拡散深さ
とほぼ同様である。また、このコレクタ取り出し拡散層
内、又はコレクタ取り出し拡散層から第２導電型ベース
層にわたって、不純物濃度が約２×１０19〜５×１０19
ｃｍ-3の第１導電型コレクタ補償拡散層を形成してもよ
い。さらに、コレクタ取り出し拡散層内又は第１導電型
コレクタ補償拡散層内に、コレクタ電極とオーミック接
続を得るための第１導電型高濃度取り出し拡散層を形成
してもよい。つまり、第１導電型埋め込みコレクタ取り
出し拡散層とコレクタ電極とのコレクタ抵抗を下げるた
めには、第１導電型埋め込みコレクタ取り出し拡散層を
高濃度の不純物拡散層として形成して接続するのが好ま
しい。しかし、コレクタ取り出し拡散層を高濃度で埋め
込みコレクタに接触させるためには、高濃度拡散層を深
く形成する必要がある。不純物を熱処理等により深く拡
散させるためには、横方向にも拡散してしまうこととな
り、これは、素子の微細化のうえで問題となる。従っ
て、コレクタ電極の下方の拡散層の濃度を低く保って、
横方向の拡散を最小限に抑えながら、コレクタ電極との
接続抵抗を抑えるために、第１導電型埋め込みコレクタ
取り出し拡散層内に、コレクタ補償拡散層及び比較的高
濃度の取り出し拡散層を形成することが好ましい。
度は、約１〜３×１０16ｃｍ-3が好ましく、その拡散深
さは０．８〜２．３μｍ程度が好ましい。また、この第
２導電型ベース内には取り出し拡散層が形成されていて
もよい。この際の取り出し拡散層の不純物濃度はベース
における不純物濃度よりも高いものが好ましく、例え
ば、約３×１０19〜８×１０19ｃｍ-3である。また、第
２導電型ベース内には、第１導電型エミッタが形成され
ている。この第１導電型エミッタの不純物濃度は約１×
１０20〜４×１０20ｃｍ-3が好ましい。第１導電型埋め
込みコレクタ取り出し拡散層が形成される場合には、第
２導電型ベースに隣接して形成されていることが好まし
い。この際の第１導電型埋め込みコレクタ取り出し拡散
層の不純物の濃度は約１×１０16〜３×１０16ｃｍ-3が
好ましく、その拡散深さは第２導電型ベースの拡散深さ
とほぼ同様である。また、このコレクタ取り出し拡散層
内、又はコレクタ取り出し拡散層から第２導電型ベース
層にわたって、不純物濃度が約２×１０19〜５×１０19
ｃｍ-3の第１導電型コレクタ補償拡散層を形成してもよ
い。さらに、コレクタ取り出し拡散層内又は第１導電型
コレクタ補償拡散層内に、コレクタ電極とオーミック接
続を得るための第１導電型高濃度取り出し拡散層を形成
してもよい。つまり、第１導電型埋め込みコレクタ取り
出し拡散層とコレクタ電極とのコレクタ抵抗を下げるた
めには、第１導電型埋め込みコレクタ取り出し拡散層を
高濃度の不純物拡散層として形成して接続するのが好ま
しい。しかし、コレクタ取り出し拡散層を高濃度で埋め
込みコレクタに接触させるためには、高濃度拡散層を深
く形成する必要がある。不純物を熱処理等により深く拡
散させるためには、横方向にも拡散してしまうこととな
り、これは、素子の微細化のうえで問題となる。従っ
て、コレクタ電極の下方の拡散層の濃度を低く保って、
横方向の拡散を最小限に抑えながら、コレクタ電極との
接続抵抗を抑えるために、第１導電型埋め込みコレクタ
取り出し拡散層内に、コレクタ補償拡散層及び比較的高
濃度の取り出し拡散層を形成することが好ましい。
【００２９】静電破壊防止素子を上記のような構成にす
ることにより、コレクタ−エミッタ間でパンチスルーブ
レイクダウンを起こさせ、それをトリガーとしてスナッ
プバックを起こさせることができる。従って、エミッタ
領域全域に空乏層が大きく広がり、電界が集中しにくく
なるとともに、電流が集中しなくなり、アバランシェブ
レイクダウントリガーのような発熱による素子の破壊が
起こりにくくなる。
ることにより、コレクタ−エミッタ間でパンチスルーブ
レイクダウンを起こさせ、それをトリガーとしてスナッ
プバックを起こさせることができる。従って、エミッタ
領域全域に空乏層が大きく広がり、電界が集中しにくく
なるとともに、電流が集中しなくなり、アバランシェブ
レイクダウントリガーのような発熱による素子の破壊が
起こりにくくなる。
【００３０】しかし、第２導電型ベースを形成するため
のエピタキシャル層の膜厚のプロセスバラツキは±５％
程度はあるため、その膜厚が高めになると、図３３に示
したように、パンチスルーブレイクダウン電圧は高めに
シフトすることとなる。このパンチスルーブレイクダウ
ンの電圧がシフトすると、過量の電圧が半導体装置の内
部回路に印加されることとなる。従って、その電圧によ
る内部回路の破壊を防ぐため、ブレイクダウン電圧値の
くずれにくいアバランシェブレイクダウンを、その補償
として複合したものも本発明の半導体装置に含まれる。
のエピタキシャル層の膜厚のプロセスバラツキは±５％
程度はあるため、その膜厚が高めになると、図３３に示
したように、パンチスルーブレイクダウン電圧は高めに
シフトすることとなる。このパンチスルーブレイクダウ
ンの電圧がシフトすると、過量の電圧が半導体装置の内
部回路に印加されることとなる。従って、その電圧によ
る内部回路の破壊を防ぐため、ブレイクダウン電圧値の
くずれにくいアバランシェブレイクダウンを、その補償
として複合したものも本発明の半導体装置に含まれる。
【００３１】また、本発明の半導体装置の静電破壊防止
素子においては、第２導電型ベースの表面層であって、
素子分離領域の下方に、第２導電型の高濃度拡散層が形
成されている場合には、この高濃度拡散層が、第１導電
型埋め込みコレクタの取り出し拡散層内の高濃度取り出
し拡散層又は第１導電型コレクタ補償拡散層に接触して
いることが好ましい。この際の第２導電型の高濃度拡散
層の不純物濃度は約６×１０16〜２×１０17ｃｍ-3が好
ましい。その拡散深さは特に限定されるものではなく、
通常素子分離領域等における表面層の反転防止のために
形成される反転防止層の拡散深さ程度が好ましい。そし
て、その一方の端部は、第１導電型埋め込みコレクタの
取り出し拡散層内の高濃度取り出し拡散層又は第１導電
型コレクタ補償拡散層に接続していることが必要であ
る。また、他方の端部は、素子分離領域であるロコス酸
化膜の端部まで形成されており、平面的に見て、活性領
域を囲んでいることが好ましい。
素子においては、第２導電型ベースの表面層であって、
素子分離領域の下方に、第２導電型の高濃度拡散層が形
成されている場合には、この高濃度拡散層が、第１導電
型埋め込みコレクタの取り出し拡散層内の高濃度取り出
し拡散層又は第１導電型コレクタ補償拡散層に接触して
いることが好ましい。この際の第２導電型の高濃度拡散
層の不純物濃度は約６×１０16〜２×１０17ｃｍ-3が好
ましい。その拡散深さは特に限定されるものではなく、
通常素子分離領域等における表面層の反転防止のために
形成される反転防止層の拡散深さ程度が好ましい。そし
て、その一方の端部は、第１導電型埋め込みコレクタの
取り出し拡散層内の高濃度取り出し拡散層又は第１導電
型コレクタ補償拡散層に接続していることが必要であ
る。また、他方の端部は、素子分離領域であるロコス酸
化膜の端部まで形成されており、平面的に見て、活性領
域を囲んでいることが好ましい。
【００３２】本発明の半導体装置は、上記のような縦型
バイポーラトランジスタを静電破壊防止素子として具備
する半導体装置であれば特に限定されるものではなく、
例えば、ＰチャネルＭＯＳ、ＮチャネルＭＯＳ、ＣＭＯ
Ｓ、バイポーラトランジスタ、ＢｉＣＭＯＳ又はこれら
が併設された半導体装置をあげることができる。また、
本発明の半導体装置の製造方法においては、併設されて
いるＰチャネルＭＯＳ、ＮチャネルＭＯＳ、ＣＭＯＳ、
バイポーラトランジスタ、ＢｉＣＭＯＳ等の半導体装置
を形成する際に、それら半導体装置の製造工程を利用す
ることにより、特別な工程を付加することなく同時に形
成することができるものである。
バイポーラトランジスタを静電破壊防止素子として具備
する半導体装置であれば特に限定されるものではなく、
例えば、ＰチャネルＭＯＳ、ＮチャネルＭＯＳ、ＣＭＯ
Ｓ、バイポーラトランジスタ、ＢｉＣＭＯＳ又はこれら
が併設された半導体装置をあげることができる。また、
本発明の半導体装置の製造方法においては、併設されて
いるＰチャネルＭＯＳ、ＮチャネルＭＯＳ、ＣＭＯＳ、
バイポーラトランジスタ、ＢｉＣＭＯＳ等の半導体装置
を形成する際に、それら半導体装置の製造工程を利用す
ることにより、特別な工程を付加することなく同時に形
成することができるものである。
【００３３】
【実施例】以下に本発明の半導体装置及びその製造方法
の実施例を説明する。 実施例１ パンチスルーをトリガーとしてスナップバックを起こす
縦型バイポーラトランジスタを有するＭＯＳ型半導体装
置について説明する。
の実施例を説明する。 実施例１ パンチスルーをトリガーとしてスナップバックを起こす
縦型バイポーラトランジスタを有するＭＯＳ型半導体装
置について説明する。
【００３４】図１（ａ）に示したように、Ｐ+ 型シリコ
ン基板１（２×１０18ｃｍ-3程度）上の、静電破壊防止
素子形成領域に、アンチモン（Ｓｂ）を含むスピンオン
ガラス（ＳＯＧ）（図示せず）を塗布した後、１１５０
℃、６００分間程度熱処理を行い、アンチモンをこれら
の領域にドライブインしてｎ+ 拡散層２を形成する。次
いで、図１（ｂ）に示したように、ｐ-エピタキシャル
層３を、約３．１μｍ成長させるとともに、埋め込みコ
レクタ２ａを形成する。そして、静電破壊防止素子のベ
ース領域とｎチャネルＭＯＳ形成領域となる比較的抵抗
の高いｐ-ウエルを形成するため、フォトリソグラフィ
工程により所望の形状のマスク４を形成し、イオン注入
（11Ｂ+：１５０ＫｅＶ、７×１０12ｃｍ-2）を行う。
ン基板１（２×１０18ｃｍ-3程度）上の、静電破壊防止
素子形成領域に、アンチモン（Ｓｂ）を含むスピンオン
ガラス（ＳＯＧ）（図示せず）を塗布した後、１１５０
℃、６００分間程度熱処理を行い、アンチモンをこれら
の領域にドライブインしてｎ+ 拡散層２を形成する。次
いで、図１（ｂ）に示したように、ｐ-エピタキシャル
層３を、約３．１μｍ成長させるとともに、埋め込みコ
レクタ２ａを形成する。そして、静電破壊防止素子のベ
ース領域とｎチャネルＭＯＳ形成領域となる比較的抵抗
の高いｐ-ウエルを形成するため、フォトリソグラフィ
工程により所望の形状のマスク４を形成し、イオン注入
（11Ｂ+：１５０ＫｅＶ、７×１０12ｃｍ-2）を行う。
【００３５】その後、図１（ｃ）に示したように、静電
破壊防止素子の埋め込みコレクタ取り出し拡散層となる
ｎ-ウエルを形成するため、フォトリソグラフィ工程に
より所望の形状のマスク５を形成し、イオン注入（31ｐ
+：１５０ＫｅＶ、２×１０1 2ｃｍ-2）を行う。そし
て、図１（ｄ）に示したように、１１５０℃、１００分
間熱処理を行い、 11Ｂ+及び31Ｐ+を、それぞれ所望の領
域にドライブインして、ｐ-ウエルである静電破壊防止
素子のベース６ａ，ＮチャネルＭＯＳトランジスタ形成
用低濃度不純物ウェル６ｂ…及びｎ-ウエルである埋め
込みコレクタ取り出し拡散層７ａ，コレクタ層７ｂ…を
形成する。この際、ｐ-ウエルである静電破壊防止素子
のベース６ａ，ＭＯＳトランジスタ用低濃度不純物ウェ
ル６ｂ…の表面濃度は２×１０16ｃｍ-3程度、拡散深さ
はＮ+ 埋め込みコレクタ（２×１０19ｃｍ-3程度）２ａ
にあたるため、１．５μｍ程度になる。さらに、熱酸化
により、２５０Å程度の比較的薄いＳｉＯ2 膜８を形成
する。そして、ＳｉＯ2 膜８上に、ＣＶＤ法により、１
２０ｎｍ程度のナイトライド膜９を形成した後、活性領
域となる部分以外の領域のナイトライド膜９をエッチン
グ除去する。また、ｐ-ウエルの表面の反転を防ぐため
に、フォトリソグラフィ工程により所望の形状のマスク
１０を形成し、イオン注入（11Ｂ+：３０ＫｅＶ、５×
１０13ｃｍ-2）を行う。
破壊防止素子の埋め込みコレクタ取り出し拡散層となる
ｎ-ウエルを形成するため、フォトリソグラフィ工程に
より所望の形状のマスク５を形成し、イオン注入（31ｐ
+：１５０ＫｅＶ、２×１０1 2ｃｍ-2）を行う。そし
て、図１（ｄ）に示したように、１１５０℃、１００分
間熱処理を行い、 11Ｂ+及び31Ｐ+を、それぞれ所望の領
域にドライブインして、ｐ-ウエルである静電破壊防止
素子のベース６ａ，ＮチャネルＭＯＳトランジスタ形成
用低濃度不純物ウェル６ｂ…及びｎ-ウエルである埋め
込みコレクタ取り出し拡散層７ａ，コレクタ層７ｂ…を
形成する。この際、ｐ-ウエルである静電破壊防止素子
のベース６ａ，ＭＯＳトランジスタ用低濃度不純物ウェ
ル６ｂ…の表面濃度は２×１０16ｃｍ-3程度、拡散深さ
はＮ+ 埋め込みコレクタ（２×１０19ｃｍ-3程度）２ａ
にあたるため、１．５μｍ程度になる。さらに、熱酸化
により、２５０Å程度の比較的薄いＳｉＯ2 膜８を形成
する。そして、ＳｉＯ2 膜８上に、ＣＶＤ法により、１
２０ｎｍ程度のナイトライド膜９を形成した後、活性領
域となる部分以外の領域のナイトライド膜９をエッチン
グ除去する。また、ｐ-ウエルの表面の反転を防ぐため
に、フォトリソグラフィ工程により所望の形状のマスク
１０を形成し、イオン注入（11Ｂ+：３０ＫｅＶ、５×
１０13ｃｍ-2）を行う。
【００３６】次いで、図２（ｅ）に示したように、素子
分離領域１１として６００ｎｍのフィールド酸化膜を形
成し、膜厚２５ｎｍ程度のゲート酸化膜１２を形成す
る。そして、図２（ｆ）に示したように、ＭＯＳトラン
ジスタのゲート電極１３を、３００ｎｍ程度のｎ+ポリ
シリコンで形成し、ｎチャネルＭＯＳのＬＤＤ構造のｎ
-拡散層１４を形成する。続いて、ゲート電極１３にサ
イドウォールスペーサ１５を形成する。そして、静電破
壊防止素子のベース取り出し拡散とＮチャネルＭＯＳの
ウェルコンタクト拡散として、フォトリソグラフィ工程
により所望の形状のマスク１６を形成し、イオン注入（
49ＢＦ2 +：５０ＫｅＶ、５×１０15ｃｍ-2）する。
分離領域１１として６００ｎｍのフィールド酸化膜を形
成し、膜厚２５ｎｍ程度のゲート酸化膜１２を形成す
る。そして、図２（ｆ）に示したように、ＭＯＳトラン
ジスタのゲート電極１３を、３００ｎｍ程度のｎ+ポリ
シリコンで形成し、ｎチャネルＭＯＳのＬＤＤ構造のｎ
-拡散層１４を形成する。続いて、ゲート電極１３にサ
イドウォールスペーサ１５を形成する。そして、静電破
壊防止素子のベース取り出し拡散とＮチャネルＭＯＳの
ウェルコンタクト拡散として、フォトリソグラフィ工程
により所望の形状のマスク１６を形成し、イオン注入（
49ＢＦ2 +：５０ＫｅＶ、５×１０15ｃｍ-2）する。
【００３７】次いで、図２（ｇ）に示したように、静電
破壊防止素子のエミッタと高濃度取り出し拡散層、ｎチ
ャネルＭＯＳのソース・ドレイン領域（２×１０20ｃｍ
-3程度）を形成するために、フォトリソグラフィ工程に
より所望の形状のマスク１７を形成し、イオン注入（75
Ａｓ+：８０ＫｅＶ、５×１０15ｃｍ-2）を行う。さら
に、図２（ｈ）に示したように、静電破壊防止素子のエ
ミッタ２０ａと高濃度取り出し拡散層２０ｂ、ｎチャネ
ルＭＯＳのソース・ドレイン領域２０ｃを形成したの
ち、これら半導体基板１上全面に、ＮＳＧ／ＢＰＳＧ膜
１８を１００／７００ｎｍ形成し、エミッタ２０ａ、コ
レクタの高濃度取り出し拡散層２０ｂ、ベース６ａ及び
ソース・ドレイン領域２０ｃ上のＮＳＧ／ＢＰＳＧ膜１
８にコンタクトホールを形成し、メタル配線１９（Ａｌ
−Ｓｉ １．１μｍ）を形成する。この時、静電破壊防
止素子のエミッタとベースをメタルでショートさせる
（１９ａ）。
破壊防止素子のエミッタと高濃度取り出し拡散層、ｎチ
ャネルＭＯＳのソース・ドレイン領域（２×１０20ｃｍ
-3程度）を形成するために、フォトリソグラフィ工程に
より所望の形状のマスク１７を形成し、イオン注入（75
Ａｓ+：８０ＫｅＶ、５×１０15ｃｍ-2）を行う。さら
に、図２（ｈ）に示したように、静電破壊防止素子のエ
ミッタ２０ａと高濃度取り出し拡散層２０ｂ、ｎチャネ
ルＭＯＳのソース・ドレイン領域２０ｃを形成したの
ち、これら半導体基板１上全面に、ＮＳＧ／ＢＰＳＧ膜
１８を１００／７００ｎｍ形成し、エミッタ２０ａ、コ
レクタの高濃度取り出し拡散層２０ｂ、ベース６ａ及び
ソース・ドレイン領域２０ｃ上のＮＳＧ／ＢＰＳＧ膜１
８にコンタクトホールを形成し、メタル配線１９（Ａｌ
−Ｓｉ １．１μｍ）を形成する。この時、静電破壊防
止素子のエミッタとベースをメタルでショートさせる
（１９ａ）。
【００３８】このように形成された半導体装置における
静電破壊防止素子の平面図を図３に示す。また、図４は
静電破壊防止素子のエミッタ直下の濃度プロファイルで
ある。この静電破壊防止素子バイポーラトランジスタ
は、コレクタに逆バイアスをかけると、エミッタと埋め
込みコレクタが１０Ｖ程度でパンチスルーを起こし（図
２（ｈ）中、領域Ａｐ）、電流が流れ始める。さらにバ
イアスをかけるとトランジスタ動作が起こり、１４Ｖ程
度スナップバックしてコレクタ電圧が下がり、図５に示
したように、なおいっそう電流が大きく流れる。
静電破壊防止素子の平面図を図３に示す。また、図４は
静電破壊防止素子のエミッタ直下の濃度プロファイルで
ある。この静電破壊防止素子バイポーラトランジスタ
は、コレクタに逆バイアスをかけると、エミッタと埋め
込みコレクタが１０Ｖ程度でパンチスルーを起こし（図
２（ｈ）中、領域Ａｐ）、電流が流れ始める。さらにバ
イアスをかけるとトランジスタ動作が起こり、１４Ｖ程
度スナップバックしてコレクタ電圧が下がり、図５に示
したように、なおいっそう電流が大きく流れる。
【００３９】図６は上記静電破壊防止素子である縦型バ
イポーラトランジスタを備えた半導体装置の一部を示す
等価回路図である。Ｐａｄに、ＶDDよりも高く、ＧＮＤ
側の保護素子においてブレイクダウンしない電位の静電
気が発生した場合、その静電気をＰａｄからＶDDに流
す。一方、Ｐａｄに、ＶDDよりも高く、ＧＮＤ側の保護
素子においてブレイクダウンする電位の静電気が発生し
た場合、ＧＮＤ側の保護素子が動作し、その静電気をＧ
ＮＤに流す。逆に、Ｐａｄに、ＧＮＤよりも低く、ＶDD
側の保護素子においてブレイクダウンしない電位の静電
気が発生した場合、ＧＮＤからＰａｄにその静電気を流
す。一方、ＧＮＤよりも低く、ＶDD側の保護素子におい
てブレイクダウンする電位の静電気が発生した場合、Ｖ
DDからＰａｄにその静電気を流す。
イポーラトランジスタを備えた半導体装置の一部を示す
等価回路図である。Ｐａｄに、ＶDDよりも高く、ＧＮＤ
側の保護素子においてブレイクダウンしない電位の静電
気が発生した場合、その静電気をＰａｄからＶDDに流
す。一方、Ｐａｄに、ＶDDよりも高く、ＧＮＤ側の保護
素子においてブレイクダウンする電位の静電気が発生し
た場合、ＧＮＤ側の保護素子が動作し、その静電気をＧ
ＮＤに流す。逆に、Ｐａｄに、ＧＮＤよりも低く、ＶDD
側の保護素子においてブレイクダウンしない電位の静電
気が発生した場合、ＧＮＤからＰａｄにその静電気を流
す。一方、ＧＮＤよりも低く、ＶDD側の保護素子におい
てブレイクダウンする電位の静電気が発生した場合、Ｖ
DDからＰａｄにその静電気を流す。
【００４０】本実施例では、Ｎ+ 埋め込みコレクタ２
ａ、エピタキシャル層３を利用しているが、エピタキシ
ャル層なしで、高エネルギー注入によりＮ+ 埋め込みコ
レクタを形成してもよい。
ａ、エピタキシャル層３を利用しているが、エピタキシ
ャル層なしで、高エネルギー注入によりＮ+ 埋め込みコ
レクタを形成してもよい。
【００４１】実施例２ パンチスルーをトリガーとしてスナップバックを起こす
縦型バイポーラトランジスタを有するＣＭＯＳ型半導体
装置について説明する。図７（ａ）に示したように、Ｐ
+ 型のシリコン基板２１上の、静電破壊防止素子とＰチ
ャネルＭＯＳとの形成領域に、実施例１と同様に、ＳＯ
Ｇを塗布し、熱処理を行い、ｎ+ 拡散層２２をそれぞれ
形成する。次いで、図７（ｂ）に示したように、ｐ-エ
ピタキシャル層２３を約３．１μｍ成長させるとともに
埋め込みコレクタ２２ａを形成する。そして、静電破壊
防止素子のベース領域とｎチャネルＭＯＳ形成領域とな
る比較的抵抗の高いｐ-ウエル形成のため、実施例１と
同様に所望の形状のマスク２４を形成し、11Ｂ+イオン
注入を行う。
縦型バイポーラトランジスタを有するＣＭＯＳ型半導体
装置について説明する。図７（ａ）に示したように、Ｐ
+ 型のシリコン基板２１上の、静電破壊防止素子とＰチ
ャネルＭＯＳとの形成領域に、実施例１と同様に、ＳＯ
Ｇを塗布し、熱処理を行い、ｎ+ 拡散層２２をそれぞれ
形成する。次いで、図７（ｂ）に示したように、ｐ-エ
ピタキシャル層２３を約３．１μｍ成長させるとともに
埋め込みコレクタ２２ａを形成する。そして、静電破壊
防止素子のベース領域とｎチャネルＭＯＳ形成領域とな
る比較的抵抗の高いｐ-ウエル形成のため、実施例１と
同様に所望の形状のマスク２４を形成し、11Ｂ+イオン
注入を行う。
【００４２】その後、図７（ｃ）に示したように、静電
破壊防止素子の埋め込みコレクタ取り出し拡散層、コレ
クタ層、ｐチャネルＭＯＳ領域となるｎ-ウエルを形成
するため、実施例１と同様にマスク２６を形成し、31ｐ
+イオン注入を行う。そして、図７（ｄ）に示したよう
に、実施例１と同様にｐ-ウエルであるベース２５ａ，
ＮチャネルＭＯＳトランジスタ形成用低濃度不純物ウェ
ル２５ｂ…及びｎ-ウエルである埋め込みコレクタ取り
出し拡散層２７ａ，コレクタ層２７ｂ，ＰチャネルＭＯ
Ｓトランジスタ形成用低濃度不純物ウェル２７ｃ…を形
成する。この際、ｐ-ウエルであるベース２５ａ，Ｎチ
ャネルＭＯＳトランジスタ形成用低濃度不純物ウェル２
５ｂ…の濃度は２×１０16ｃｍ-3程度、拡散深さは１．
５μｍ程度になる。さらに、実施例１と同様にＳｉＯ2
膜２８及びナイトライド膜２９を形成し、ナイトライド
膜２９を所望形状にエッチングする。また、ｐ-ウエル
２５ａ，２５ｂ…の表面の反転を防ぐために、実施例１
と同様にマスク３０を形成し、11Ｂ+イオン注入を行
う。
破壊防止素子の埋め込みコレクタ取り出し拡散層、コレ
クタ層、ｐチャネルＭＯＳ領域となるｎ-ウエルを形成
するため、実施例１と同様にマスク２６を形成し、31ｐ
+イオン注入を行う。そして、図７（ｄ）に示したよう
に、実施例１と同様にｐ-ウエルであるベース２５ａ，
ＮチャネルＭＯＳトランジスタ形成用低濃度不純物ウェ
ル２５ｂ…及びｎ-ウエルである埋め込みコレクタ取り
出し拡散層２７ａ，コレクタ層２７ｂ，ＰチャネルＭＯ
Ｓトランジスタ形成用低濃度不純物ウェル２７ｃ…を形
成する。この際、ｐ-ウエルであるベース２５ａ，Ｎチ
ャネルＭＯＳトランジスタ形成用低濃度不純物ウェル２
５ｂ…の濃度は２×１０16ｃｍ-3程度、拡散深さは１．
５μｍ程度になる。さらに、実施例１と同様にＳｉＯ2
膜２８及びナイトライド膜２９を形成し、ナイトライド
膜２９を所望形状にエッチングする。また、ｐ-ウエル
２５ａ，２５ｂ…の表面の反転を防ぐために、実施例１
と同様にマスク３０を形成し、11Ｂ+イオン注入を行
う。
【００４３】次いで、図８（ｅ）に示したように、実施
例１と同様に素子分離領域３１としてフィールド酸化膜
を、またゲート酸化膜３２を形成する。そして、図８
（ｆ）に示したように、ＭＯＳトランジスタのゲート電
極３３を形成し、ｎチャネルＭＯＳのＬＤＤ構造のｎ-
拡散層３４を形成する。続いて、ゲート電極３３にサイ
ドウォールスペーサ３５を形成する。そして、静電破壊
防止素子のベース取り出し拡散とｐチャネルＭＯＳのソ
ース・ドレインとして、実施例１と同様にマスク３６を
形成し、49ＢＦ2 +イオン注入を行う。
例１と同様に素子分離領域３１としてフィールド酸化膜
を、またゲート酸化膜３２を形成する。そして、図８
（ｆ）に示したように、ＭＯＳトランジスタのゲート電
極３３を形成し、ｎチャネルＭＯＳのＬＤＤ構造のｎ-
拡散層３４を形成する。続いて、ゲート電極３３にサイ
ドウォールスペーサ３５を形成する。そして、静電破壊
防止素子のベース取り出し拡散とｐチャネルＭＯＳのソ
ース・ドレインとして、実施例１と同様にマスク３６を
形成し、49ＢＦ2 +イオン注入を行う。
【００４４】次いで、図８（ｇ）に示したように、静電
破壊防止素子のエミッタとコレクタの高濃度取り出し拡
散層、ｎチャネルＭＯＳのソース・ドレイン領域（２×
１０ 20ｃｍ-3程度）を形成するために、実施例１と同様
にマスク３７を形成し、75Ａｓ+ イオン注入を行う。さ
らに、図８（ｈ）に示したように、静電破壊防止素子の
エミッタ４０ａ、高濃度取り出し拡散層４０ｂ、ｎチャ
ネルＭＯＳのソース・ドレイン領域４０ｃを形成したの
ち、実施例１と同様に、これら半導体基板２１上全面
に、ＮＳＧ／ＢＰＳＧ膜３８を形成した後、メタル配線
３９形成する。そして、静電破壊防止素子のエミッタと
ベースをメタルでショートさせる（３９ａ）。
破壊防止素子のエミッタとコレクタの高濃度取り出し拡
散層、ｎチャネルＭＯＳのソース・ドレイン領域（２×
１０ 20ｃｍ-3程度）を形成するために、実施例１と同様
にマスク３７を形成し、75Ａｓ+ イオン注入を行う。さ
らに、図８（ｈ）に示したように、静電破壊防止素子の
エミッタ４０ａ、高濃度取り出し拡散層４０ｂ、ｎチャ
ネルＭＯＳのソース・ドレイン領域４０ｃを形成したの
ち、実施例１と同様に、これら半導体基板２１上全面
に、ＮＳＧ／ＢＰＳＧ膜３８を形成した後、メタル配線
３９形成する。そして、静電破壊防止素子のエミッタと
ベースをメタルでショートさせる（３９ａ）。
【００４５】このように形成された半導体装置における
静電破壊防止素子の平面図も図３と同様であり、静電破
壊防止素子のエミッタ直下の濃度プロファイルも図４と
同様である。つまり、この静電破壊防止素子であるバイ
ポーラトランジスタは、コレクタに逆バイアスをかける
と、図８（ｈ）中、Ｂｐで示した部分に、パンチスルー
が起こり、電流が流れ始める。さらにバイアスをかける
とトランジスタ動作が起こり、１４Ｖ程度スナップバッ
クしてコレクタ電圧が下がり、図５に示したように、な
おいっそう電流が大きく流れる。
静電破壊防止素子の平面図も図３と同様であり、静電破
壊防止素子のエミッタ直下の濃度プロファイルも図４と
同様である。つまり、この静電破壊防止素子であるバイ
ポーラトランジスタは、コレクタに逆バイアスをかける
と、図８（ｈ）中、Ｂｐで示した部分に、パンチスルー
が起こり、電流が流れ始める。さらにバイアスをかける
とトランジスタ動作が起こり、１４Ｖ程度スナップバッ
クしてコレクタ電圧が下がり、図５に示したように、な
おいっそう電流が大きく流れる。
【００４６】上記静電破壊防止素子バイポーラトランジ
スタを備えた半導体装置の一部を示す等価回路図も図６
で表される。本実施例においても、埋め込みＮ+ 拡散２
２ａ、エピタキシャル層２３を利用しているが、エピタ
キシャル層なしで、高エネルギー注入により埋め込みＮ
+ 拡散を形成してもよい。
スタを備えた半導体装置の一部を示す等価回路図も図６
で表される。本実施例においても、埋め込みＮ+ 拡散２
２ａ、エピタキシャル層２３を利用しているが、エピタ
キシャル層なしで、高エネルギー注入により埋め込みＮ
+ 拡散を形成してもよい。
【００４７】実施例３ パンチスルーをトリガーとしてスナップバックを起こす
縦型バイポーラトランジスタを静電破壊防止素子として
用いる、別のＣＭＯＳ型半導体装置について説明する。
図９（ａ）に示したように、Ｎ+ 型のシリコン基板（２
×１０18ｃｍ-3程度）４１を使用する。図９（ｂ）に示
したように、基板４１上に、ｎ-エピタキシャル層４２
を約３．１μｍ成長させる。そして、静電破壊防止素子
のベース領域及びｎチャネルＭＯＳとなる比較的抵抗の
高いｐ-ウエル形成のため、実施例１と同様にマスク４
３を形成し、11Ｂ+イオン注入を行う。
縦型バイポーラトランジスタを静電破壊防止素子として
用いる、別のＣＭＯＳ型半導体装置について説明する。
図９（ａ）に示したように、Ｎ+ 型のシリコン基板（２
×１０18ｃｍ-3程度）４１を使用する。図９（ｂ）に示
したように、基板４１上に、ｎ-エピタキシャル層４２
を約３．１μｍ成長させる。そして、静電破壊防止素子
のベース領域及びｎチャネルＭＯＳとなる比較的抵抗の
高いｐ-ウエル形成のため、実施例１と同様にマスク４
３を形成し、11Ｂ+イオン注入を行う。
【００４８】その後、図９（ｃ）に示したように、静電
破壊防止素子の埋め込みコレクタ取り出し拡散層、ｐチ
ャネルＭＯＳ領域となるｎ-ウエルを形成するため、実
施例１と同様にマスク４３を形成し、31ｐ+イオン注入
を行う。そして、図９（ｄ）に示したように、実施例１
と同様に熱処理を行い、11Ｂ+及び31Ｐ+を、それぞれ所
望の領域にドライブインして、ｐ-ウエルであるベース
４４ａ，ＮチャネルＭＯＳトランジスタ形成用低濃度不
純物ウェル４４ｂ…及びｎ-ウエルである埋め込みコレ
クタ取り出し拡散層４５ａ，ＰチャネルＭＯＳトランジ
スタ形成用低濃度不純物ウェル４５ｂ…を形成する。ｐ
-ウエルであるベース４４ａ，ＮチャネルＭＯＳトラン
ジスタ形成用低濃度不純物ウェル４４ｂ…の濃度は２×
１０16ｃｍ-3程度、拡散深さは１．５μｍ程度になる。
さらに、実施例１と同様の方法によりＳｉＯ2 膜２６、
ナイトライド膜２７を形成し、所望の形状にエッチング
した後、ｐ-ウエルの表面の反転を防ぐために、実施例
１と同様に11Ｂ+イオン注入を行う。
破壊防止素子の埋め込みコレクタ取り出し拡散層、ｐチ
ャネルＭＯＳ領域となるｎ-ウエルを形成するため、実
施例１と同様にマスク４３を形成し、31ｐ+イオン注入
を行う。そして、図９（ｄ）に示したように、実施例１
と同様に熱処理を行い、11Ｂ+及び31Ｐ+を、それぞれ所
望の領域にドライブインして、ｐ-ウエルであるベース
４４ａ，ＮチャネルＭＯＳトランジスタ形成用低濃度不
純物ウェル４４ｂ…及びｎ-ウエルである埋め込みコレ
クタ取り出し拡散層４５ａ，ＰチャネルＭＯＳトランジ
スタ形成用低濃度不純物ウェル４５ｂ…を形成する。ｐ
-ウエルであるベース４４ａ，ＮチャネルＭＯＳトラン
ジスタ形成用低濃度不純物ウェル４４ｂ…の濃度は２×
１０16ｃｍ-3程度、拡散深さは１．５μｍ程度になる。
さらに、実施例１と同様の方法によりＳｉＯ2 膜２６、
ナイトライド膜２７を形成し、所望の形状にエッチング
した後、ｐ-ウエルの表面の反転を防ぐために、実施例
１と同様に11Ｂ+イオン注入を行う。
【００４９】次いで、図１０（ｅ）に示したように、素
子分離領域４８としてフィールド酸化膜を、さらに、ゲ
ート酸化膜４９を形成する。そして、図１０（ｆ）に示
したように、ＭＯＳトランジスタのゲート電極５０を形
成し、ｎチャネルＭＯＳのＬＤＤ構造のｎ-拡散層５１
を形成する。続いて、ゲート電極５０にサイドウォール
スペーサ５２を形成した後、静電破壊防止素子のベース
取り出し拡散、ｐチャネルＭＯＳのソース・ドレインと
して、実施例１と同様にマスク５３を形成し、49ＢＦ2 +
イオン注入を行う。
子分離領域４８としてフィールド酸化膜を、さらに、ゲ
ート酸化膜４９を形成する。そして、図１０（ｆ）に示
したように、ＭＯＳトランジスタのゲート電極５０を形
成し、ｎチャネルＭＯＳのＬＤＤ構造のｎ-拡散層５１
を形成する。続いて、ゲート電極５０にサイドウォール
スペーサ５２を形成した後、静電破壊防止素子のベース
取り出し拡散、ｐチャネルＭＯＳのソース・ドレインと
して、実施例１と同様にマスク５３を形成し、49ＢＦ2 +
イオン注入を行う。
【００５０】次いで、図１０（ｇ）に示したように、静
電破壊防止素子のエミッタと高濃度取り出し拡散層、ｎ
チャネルＭＯＳのソース・ドレインを形成するために、
実施例１と同様にマスク５４を形成し、75Ａｓ+イオン
注入を行う。さらに、図１０（ｈ）に示したように、静
電破壊防止素子のエミッタ５７ａと高濃度取り出し拡散
層５７ｂ、ｎチャネルＭＯＳのソース・ドレイン領域５
７ｃを形成したのち、実施例１と同様に、これら半導体
基板４１上全面に、ＮＳＧ／ＢＰＳＧ膜５５、メタル配
線５６を形成する。この時、静電破壊防止素子のエミッ
タとベースをメタルでショートさせる（５６ａ）。
電破壊防止素子のエミッタと高濃度取り出し拡散層、ｎ
チャネルＭＯＳのソース・ドレインを形成するために、
実施例１と同様にマスク５４を形成し、75Ａｓ+イオン
注入を行う。さらに、図１０（ｈ）に示したように、静
電破壊防止素子のエミッタ５７ａと高濃度取り出し拡散
層５７ｂ、ｎチャネルＭＯＳのソース・ドレイン領域５
７ｃを形成したのち、実施例１と同様に、これら半導体
基板４１上全面に、ＮＳＧ／ＢＰＳＧ膜５５、メタル配
線５６を形成する。この時、静電破壊防止素子のエミッ
タとベースをメタルでショートさせる（５６ａ）。
【００５１】このように形成された半導体装置における
静電破壊防止素子の平面図を図１１に示す。また、図１
２は静電破壊防止素子のエミッタ直下の濃度プロファイ
ルである。この静電破壊防止素子であるバイポーラトラ
ンジスタは、コレクタに逆バイアスをかけると、図１０
（ｈ）中、Ｃｐで示した部分に、パンチスルーが起こ
り、電流が流れ始める。さらにバイアスをかけるとトラ
ンジスタ動作が起こり、１４Ｖ程度スナップバックして
コレクタ電圧が下がり、図５に示したように、なおいっ
そう電流が大きく流れる。
静電破壊防止素子の平面図を図１１に示す。また、図１
２は静電破壊防止素子のエミッタ直下の濃度プロファイ
ルである。この静電破壊防止素子であるバイポーラトラ
ンジスタは、コレクタに逆バイアスをかけると、図１０
（ｈ）中、Ｃｐで示した部分に、パンチスルーが起こ
り、電流が流れ始める。さらにバイアスをかけるとトラ
ンジスタ動作が起こり、１４Ｖ程度スナップバックして
コレクタ電圧が下がり、図５に示したように、なおいっ
そう電流が大きく流れる。
【００５２】上記静電破壊防止素子バイポーラトランジ
スタを備えた半導体装置の一部を示す等価回路図も図６
で表される。ただし、本実施例の場合は、コレクタがＮ
+ 基板全面であるので、Ｎ+ 基板はＶDDになるため、図
６においてＶDD側（上側）の保護素子にしかならず、Ｇ
ＮＤ側の保護素子は、別の保護素子が必要となる。この
場合、本実施例の静電破壊防止素子のＮ- ウェル（コレ
クタ）、コレクタ取り出しＮ+ 拡散及びメタル配線（コ
レクタ）はなくてもよい。極性が逆の静電破壊防止素子
の場合には、基板がＰ+ 基板でＧＮＤになるため、ＧＮ
Ｄ側の保護素子にしかならない。
スタを備えた半導体装置の一部を示す等価回路図も図６
で表される。ただし、本実施例の場合は、コレクタがＮ
+ 基板全面であるので、Ｎ+ 基板はＶDDになるため、図
６においてＶDD側（上側）の保護素子にしかならず、Ｇ
ＮＤ側の保護素子は、別の保護素子が必要となる。この
場合、本実施例の静電破壊防止素子のＮ- ウェル（コレ
クタ）、コレクタ取り出しＮ+ 拡散及びメタル配線（コ
レクタ）はなくてもよい。極性が逆の静電破壊防止素子
の場合には、基板がＰ+ 基板でＧＮＤになるため、ＧＮ
Ｄ側の保護素子にしかならない。
【００５３】実施例４ パンチスルーをトリガーとしてスナップバックを起こす
バイポーラトランジスタを、静電破壊防止素子として用
いるバイポーラ型半導体装置について説明する。図１３
（ａ）に示したように、実施例１の方法と同様に、ｐ型
シリコン基板６１上の、静電破壊防止素子、通常動作の
ＮＰＮトランジスタのｎ+埋め込みコレクタ形成領域
に、実施例１と同様の方法で、ｎ+ 拡散層６２を形成す
る。次いで、素子分離の形成される領域に、11Ｂ+イオ
ン注入を行う。
バイポーラトランジスタを、静電破壊防止素子として用
いるバイポーラ型半導体装置について説明する。図１３
（ａ）に示したように、実施例１の方法と同様に、ｐ型
シリコン基板６１上の、静電破壊防止素子、通常動作の
ＮＰＮトランジスタのｎ+埋め込みコレクタ形成領域
に、実施例１と同様の方法で、ｎ+ 拡散層６２を形成す
る。次いで、素子分離の形成される領域に、11Ｂ+イオ
ン注入を行う。
【００５４】図１３（ｂ）に示したように、実施例１と
同様に、ｎ-エピタキシャル層６４を約３．１μｍ成長
させるとともに、静電破壊防止素子の埋め込みコレクタ
６２ａ、通常動作のＮＰＮトランジスタの埋め込みコレ
クタ６２ｂ、ｐ+埋め込み層６３ａを形成する。静電破
壊防止素子のベース領域と素子分離領域となる比較的抵
抗の高いｐ-ウエル形成のため、実施例１と同様にマス
ク６５を形成し、11Ｂ+イオン注入を行う。
同様に、ｎ-エピタキシャル層６４を約３．１μｍ成長
させるとともに、静電破壊防止素子の埋め込みコレクタ
６２ａ、通常動作のＮＰＮトランジスタの埋め込みコレ
クタ６２ｂ、ｐ+埋め込み層６３ａを形成する。静電破
壊防止素子のベース領域と素子分離領域となる比較的抵
抗の高いｐ-ウエル形成のため、実施例１と同様にマス
ク６５を形成し、11Ｂ+イオン注入を行う。
【００５５】次いで、図１３（ｃ）に示したように、実
施例１と同様に、静電破壊防止素子の埋め込みコレクタ
取り出し拡散層と、静電破壊防止素子とＮＰＮトランジ
スタのコレクタ層となるｎ-ウエルを形成するため、実
施例１と同様にマスク６６を形成し、31ｐ+イオン注入
を行う。そして、図１３（ｄ）に示したように、実施例
１と同様に熱処理を行い、11Ｂ +及び31ｐ+を、それぞれ
所望の領域にドライブインして、ｐ-ウェルであるベー
ス６７ａ，素子分離用低濃度不純物ウェル６７ｂ……及
びｎ-ウエルである埋め込みコレクタ取り出し拡散層６
８ａ，コレクタ層６８ｂ，ＮＰＮのコレクタ層６８ｃ…
を形成する。この際、ｐ-ウエルであるベース６７ａ，
素子分離用低濃度不純物ウェル６７ｂ…の濃度は２×１
０16ｃｍ-3程度、拡散深さは１．５μｍ程度になる。さ
らに、実施例１と同様に、ＳｉＯ2 膜６９及びナイトラ
イド膜７０を形成した後、所望の形状にエッチングし、
ｐ-ウエルの表面の反転を防ぐため、実施例１と同様に
マスク７１を形成し、11Ｂ+イオン注入を行う。
施例１と同様に、静電破壊防止素子の埋め込みコレクタ
取り出し拡散層と、静電破壊防止素子とＮＰＮトランジ
スタのコレクタ層となるｎ-ウエルを形成するため、実
施例１と同様にマスク６６を形成し、31ｐ+イオン注入
を行う。そして、図１３（ｄ）に示したように、実施例
１と同様に熱処理を行い、11Ｂ +及び31ｐ+を、それぞれ
所望の領域にドライブインして、ｐ-ウェルであるベー
ス６７ａ，素子分離用低濃度不純物ウェル６７ｂ……及
びｎ-ウエルである埋め込みコレクタ取り出し拡散層６
８ａ，コレクタ層６８ｂ，ＮＰＮのコレクタ層６８ｃ…
を形成する。この際、ｐ-ウエルであるベース６７ａ，
素子分離用低濃度不純物ウェル６７ｂ…の濃度は２×１
０16ｃｍ-3程度、拡散深さは１．５μｍ程度になる。さ
らに、実施例１と同様に、ＳｉＯ2 膜６９及びナイトラ
イド膜７０を形成した後、所望の形状にエッチングし、
ｐ-ウエルの表面の反転を防ぐため、実施例１と同様に
マスク７１を形成し、11Ｂ+イオン注入を行う。
【００５６】次いで、図１４（ｅ）に示したように、実
施例１と同様に、素子分離領域７２としてフィールド酸
化膜を形成した後、フォトリソグラフィ工程により所望
の形状のマスク７３を形成し、静電破壊防止素子とＮＰ
Ｎトランジスタのコレクタ領域のｎ+コレクタ補償拡散
（３×１０19ｃｍ-3程度）として、イオン注入
（31ｐ+ ：１００ＫｅＶ、１×１０15ｃｍ-2）を行う。
施例１と同様に、素子分離領域７２としてフィールド酸
化膜を形成した後、フォトリソグラフィ工程により所望
の形状のマスク７３を形成し、静電破壊防止素子とＮＰ
Ｎトランジスタのコレクタ領域のｎ+コレクタ補償拡散
（３×１０19ｃｍ-3程度）として、イオン注入
（31ｐ+ ：１００ＫｅＶ、１×１０15ｃｍ-2）を行う。
【００５７】そして、図１４（ｆ）に示したように、静
電破壊防止素子のｎ+コレクタ補償拡散７５ａとＮＰＮ
トランジスタのｎ+コレクタ補償拡散７５ｂを形成した
のち、ＮＰＮトランジスタの活性ベース７６を形成す
る。そして、静電破壊防止素子とＮＰＮトランジスタの
ベース取り出し拡散として、フォトリソグラフィ工程に
より所望の形状のマスク７４を形成し、イオン注入（49
ＢＦ2 +：５０ＫｅＶ、５×１０15ｃｍ-2）する。
電破壊防止素子のｎ+コレクタ補償拡散７５ａとＮＰＮ
トランジスタのｎ+コレクタ補償拡散７５ｂを形成した
のち、ＮＰＮトランジスタの活性ベース７６を形成す
る。そして、静電破壊防止素子とＮＰＮトランジスタの
ベース取り出し拡散として、フォトリソグラフィ工程に
より所望の形状のマスク７４を形成し、イオン注入（49
ＢＦ2 +：５０ＫｅＶ、５×１０15ｃｍ-2）する。
【００５８】次いで、図１４（ｇ）に示したように、静
電破壊防止素子とＮＰＮトランジスタのエミッタと高濃
度の取り出し拡散層（２×１０20ｃｍ-3程度）とを形成
するために、フォトリソグラフィ工程により所望の形状
のマスク７７を形成し、イオン注入（75Ａｓ+：８０Ｋ
ｅＶ、５×１０15ｃｍ-2）を行う。さらに、図１４
（ｈ）に示したように、静電破壊防止素子のエミッタ８
０ａ、ＮＰＮトランジスタのエミッタ８０ｄ、静電破壊
防止素子の高濃度取り出し拡散８０ｂ及びＮＰＮの高濃
度取り出し拡散８０ｃを形成したのち、実施例１と同様
に、これら半導体基板６１上にＮＳＧ／ＢＰＳＧ膜７
８、メタル配線７９を形成する。この時、静電破壊防止
素子のエミッタとベースをメタルでショートさせる（７
９ａ）。
電破壊防止素子とＮＰＮトランジスタのエミッタと高濃
度の取り出し拡散層（２×１０20ｃｍ-3程度）とを形成
するために、フォトリソグラフィ工程により所望の形状
のマスク７７を形成し、イオン注入（75Ａｓ+：８０Ｋ
ｅＶ、５×１０15ｃｍ-2）を行う。さらに、図１４
（ｈ）に示したように、静電破壊防止素子のエミッタ８
０ａ、ＮＰＮトランジスタのエミッタ８０ｄ、静電破壊
防止素子の高濃度取り出し拡散８０ｂ及びＮＰＮの高濃
度取り出し拡散８０ｃを形成したのち、実施例１と同様
に、これら半導体基板６１上にＮＳＧ／ＢＰＳＧ膜７
８、メタル配線７９を形成する。この時、静電破壊防止
素子のエミッタとベースをメタルでショートさせる（７
９ａ）。
【００５９】このように形成された半導体装置における
静電破壊防止素子の平面図を図１５に示す。また、静電
破壊防止素子のエミッタ直下の濃度プロファイルは図１
６に示した。この静電破壊防止素子であるバイポーラト
ランジスタは、コレクタに逆バイアスをかけると、図１
４（ｈ）中、Ｄｐで示した部分に、パンチスルーブレー
クダウンが起こり、電流が流れ始める。さらにバイアス
をかけるとトランジスタ動作が起こり、１４Ｖ程度スナ
ップバックしてコレクタ電圧が下がり、図５に示したよ
うに、なおいっそう電流が大きく流れる。上記静電破壊
防止素子バイポーラトランジスタを備えた半導体装置の
一部を示す等価回路図は図６で表される。
静電破壊防止素子の平面図を図１５に示す。また、静電
破壊防止素子のエミッタ直下の濃度プロファイルは図１
６に示した。この静電破壊防止素子であるバイポーラト
ランジスタは、コレクタに逆バイアスをかけると、図１
４（ｈ）中、Ｄｐで示した部分に、パンチスルーブレー
クダウンが起こり、電流が流れ始める。さらにバイアス
をかけるとトランジスタ動作が起こり、１４Ｖ程度スナ
ップバックしてコレクタ電圧が下がり、図５に示したよ
うに、なおいっそう電流が大きく流れる。上記静電破壊
防止素子バイポーラトランジスタを備えた半導体装置の
一部を示す等価回路図は図６で表される。
【００６０】実施例５ パンチスルーをトリガーとしてスナップバックを起こす
バイポーラトランジスタを、静電破壊防止素子として用
いるＢｉＣＭＯＳ型半導体装置について説明する。
バイポーラトランジスタを、静電破壊防止素子として用
いるＢｉＣＭＯＳ型半導体装置について説明する。
【００６１】図１７（ａ）に示したように、Ｐ型のシリ
コン基板８１上の、静電破壊防止素子、通常動作のＮＰ
Ｎトランジスタのｎ+埋め込みコレクタ層及びＰチャネ
ルＭＯＳの形成領域に、実施例１と同様にｎ+ 拡散層８
２をそれぞれ形成する。次いで、Ｐ+ 埋め込み拡散層を
形成するために、レジスト８３をマスクとして、ｎチャ
ネルＭＯＳ、素子分離形成領域にイオン注入（11Ｂ+：
５０ＫｅＶ、１×１０1 4ｃｍ-2）する。
コン基板８１上の、静電破壊防止素子、通常動作のＮＰ
Ｎトランジスタのｎ+埋め込みコレクタ層及びＰチャネ
ルＭＯＳの形成領域に、実施例１と同様にｎ+ 拡散層８
２をそれぞれ形成する。次いで、Ｐ+ 埋め込み拡散層を
形成するために、レジスト８３をマスクとして、ｎチャ
ネルＭＯＳ、素子分離形成領域にイオン注入（11Ｂ+：
５０ＫｅＶ、１×１０1 4ｃｍ-2）する。
【００６２】その後、図１７（ｂ）に示したように、ｎ
-エピタキシャル層８５を約３．１μｍ成長させるとと
もに、静電破壊防止素子の埋め込みコレクタ８２ａ、Ｎ
ＰＮの埋め込みコレクタ８２ｂ等を形成する。そして、
静電破壊防止素子のベース領域、ｎチャネルＭＯＳ、素
子分離領域となる比較的抵抗の高いｐ-ウエル形成のた
め、実施例１と同様にマスク８６を形成し、11Ｂ+イオ
ン注入を行う。
-エピタキシャル層８５を約３．１μｍ成長させるとと
もに、静電破壊防止素子の埋め込みコレクタ８２ａ、Ｎ
ＰＮの埋め込みコレクタ８２ｂ等を形成する。そして、
静電破壊防止素子のベース領域、ｎチャネルＭＯＳ、素
子分離領域となる比較的抵抗の高いｐ-ウエル形成のた
め、実施例１と同様にマスク８６を形成し、11Ｂ+イオ
ン注入を行う。
【００６３】次いで、図１７（ｃ）に示したように、静
電破壊防止素子とＮＰＮトランジスタのベース、ｐチャ
ネルＭＯＳ領域となるｎ-ウエルを形成するため、実施
例１と同様にマスク８８を形成し、31ｐ+イオン注入を
行う。そして、図１７（ｄ）に示したように、実施例１
と同様に熱処理を行い、11Ｂ +及び31Ｐ+を、それぞれ所
望の領域にドライブインして、ｐ-ウエルであるベース
８７ａ，素子分離用低濃度不純物ウェル８７ｂ，Ｎチャ
ネルＭＯＳトランジスタ形成用低濃度不純物ウェル８７
ｃ及びｎ-ウエルである埋め込みコレクタ取り出し拡散
８９ａ，コレクタ層８９ｂ，ＮＰＮのコレクタ８９ｃ，
ＰチャネルＭＯＳトランジスタ形成用低濃度不純物ウェ
ル８９ｄを形成する。この際、ｐ-ウエルであるベース
８７ａ，素子分離用低濃度不純物ウェル８７ｂ，Ｎチャ
ネルＭＯＳトランジスタ形成用低濃度不純物ウェル８７
ｃの濃度は２×１０16ｃｍ-3程度、拡散深さは１．５μ
ｍ程度になる。さらに、実施例１と同様にＳｉＯ2 膜９
０及びナイトライド膜９１を形成した後、ナイトライド
膜９１をエッチングする。また、ｐ-ウエルの表面の反
転を防ぐために、実施例１と同様にマスク９２を形成
し、11Ｂ+イオン注入を行う。
電破壊防止素子とＮＰＮトランジスタのベース、ｐチャ
ネルＭＯＳ領域となるｎ-ウエルを形成するため、実施
例１と同様にマスク８８を形成し、31ｐ+イオン注入を
行う。そして、図１７（ｄ）に示したように、実施例１
と同様に熱処理を行い、11Ｂ +及び31Ｐ+を、それぞれ所
望の領域にドライブインして、ｐ-ウエルであるベース
８７ａ，素子分離用低濃度不純物ウェル８７ｂ，Ｎチャ
ネルＭＯＳトランジスタ形成用低濃度不純物ウェル８７
ｃ及びｎ-ウエルである埋め込みコレクタ取り出し拡散
８９ａ，コレクタ層８９ｂ，ＮＰＮのコレクタ８９ｃ，
ＰチャネルＭＯＳトランジスタ形成用低濃度不純物ウェ
ル８９ｄを形成する。この際、ｐ-ウエルであるベース
８７ａ，素子分離用低濃度不純物ウェル８７ｂ，Ｎチャ
ネルＭＯＳトランジスタ形成用低濃度不純物ウェル８７
ｃの濃度は２×１０16ｃｍ-3程度、拡散深さは１．５μ
ｍ程度になる。さらに、実施例１と同様にＳｉＯ2 膜９
０及びナイトライド膜９１を形成した後、ナイトライド
膜９１をエッチングする。また、ｐ-ウエルの表面の反
転を防ぐために、実施例１と同様にマスク９２を形成
し、11Ｂ+イオン注入を行う。
【００６４】次いで、図１８（ｅ）に示したように、素
子分離領域９３としてフィールド酸化膜を形成した後、
フォトリソグラフィ工程により所望の形状のマスク９４
を形成し、静電破壊防止素子とＮＰＮトランジスタのコ
レクタ領域のｎ+コレクタ補償拡散層（３×１０19ｃｍ
-3程度）を形成するため、イオン注入（31ｐ+ ：１００
ＫｅＶ、１×１０15ｃｍ-2）を行う。
子分離領域９３としてフィールド酸化膜を形成した後、
フォトリソグラフィ工程により所望の形状のマスク９４
を形成し、静電破壊防止素子とＮＰＮトランジスタのコ
レクタ領域のｎ+コレクタ補償拡散層（３×１０19ｃｍ
-3程度）を形成するため、イオン注入（31ｐ+ ：１００
ＫｅＶ、１×１０15ｃｍ-2）を行う。
【００６５】そして、図１８（ｆ）に示したように、静
電破壊防止素子のコレクタ補償拡散層８９ａａ、ＮＰＮ
トランジスタのコレクタ補償拡散層８９ｃｃを形成した
後、ＭＯＳトランジスタのゲート電極９５を形成する。
また、ｎチャネルＭＯＳのＬＤＤ構造のｎ-拡散層９６
を形成し、さらにＮＰＮトランジスタの活性ベース９７
を形成する。続いて、ゲート電極９５にサイドウォール
スペーサ９８を形成する。そして、静電破壊防止素子と
ＮＰＮトランジスタのベース取り出し拡散、ｐチャネル
ＭＯＳのソース・ドレインを形成するため、フォトリソ
グラフィ工程により所望の形状のマスク９９を形成し、
イオン注入（49ＢＦ2 +：５０ＫｅＶ、５×１０15ｃ
ｍ-2）する。
電破壊防止素子のコレクタ補償拡散層８９ａａ、ＮＰＮ
トランジスタのコレクタ補償拡散層８９ｃｃを形成した
後、ＭＯＳトランジスタのゲート電極９５を形成する。
また、ｎチャネルＭＯＳのＬＤＤ構造のｎ-拡散層９６
を形成し、さらにＮＰＮトランジスタの活性ベース９７
を形成する。続いて、ゲート電極９５にサイドウォール
スペーサ９８を形成する。そして、静電破壊防止素子と
ＮＰＮトランジスタのベース取り出し拡散、ｐチャネル
ＭＯＳのソース・ドレインを形成するため、フォトリソ
グラフィ工程により所望の形状のマスク９９を形成し、
イオン注入（49ＢＦ2 +：５０ＫｅＶ、５×１０15ｃ
ｍ-2）する。
【００６６】次いで、図１８（ｇ）に示したように、静
電破壊防止素子とＮＰＮトランジスタのエミッタと高濃
度取り出し拡散層、ｎチャネルＭＯＳのソース・ドレイ
ン（２×１０20ｃｍ-3程度）を形成するために、フォト
リソグラフィ工程により所望の形状のマスク１００を形
成し、イオン注入（75Ａｓ+：８０ＫｅＶ、５×１０1 5
ｃｍ-2）を行う。
電破壊防止素子とＮＰＮトランジスタのエミッタと高濃
度取り出し拡散層、ｎチャネルＭＯＳのソース・ドレイ
ン（２×１０20ｃｍ-3程度）を形成するために、フォト
リソグラフィ工程により所望の形状のマスク１００を形
成し、イオン注入（75Ａｓ+：８０ＫｅＶ、５×１０1 5
ｃｍ-2）を行う。
【００６７】さらに、図１８（ｈ）に示したように、静
電破壊防止素子のエミッタ１０３ａ、ＮＰＮトランジス
タのエミッタ１０３ｄ、静電破壊防止素子の高濃度取り
出し拡散層１０３ｂ、ＮＰＮの高濃度取り出し拡散層１
０３ｃ、ｎチャネルＭＯＳのソース・ドレイン領域１０
３ｅを形成した後、実施例１と同様に、これら半導体基
板８１上に、ＮＳＧ／ＢＰＳＧ膜１０１及びメタル配線
１０２を形成する。そして、静電破壊防止素子のエミッ
タとベースをメタルでショートさせる（１０２ａ）。
電破壊防止素子のエミッタ１０３ａ、ＮＰＮトランジス
タのエミッタ１０３ｄ、静電破壊防止素子の高濃度取り
出し拡散層１０３ｂ、ＮＰＮの高濃度取り出し拡散層１
０３ｃ、ｎチャネルＭＯＳのソース・ドレイン領域１０
３ｅを形成した後、実施例１と同様に、これら半導体基
板８１上に、ＮＳＧ／ＢＰＳＧ膜１０１及びメタル配線
１０２を形成する。そして、静電破壊防止素子のエミッ
タとベースをメタルでショートさせる（１０２ａ）。
【００６８】このように形成された半導体装置における
静電破壊防止素子の平面図を図１５に示す。また、静電
破壊防止素子のエミッタ直下の濃度プロファイルを図１
６に示す。この静電破壊防止素子であるバイポーラトラ
ンジスタは、コレクタに逆バイアスをかけると、図１８
（ｈ）中、Ｅｐで示した部分に、パンチスルーブレーク
ダウンが起こり、電流が流れ始める。さらにバイアスを
かけるとトランジスタ動作が起こり、１４Ｖ程度スナッ
プバックしてコレクタ電圧が下がり、図５に示したよう
に、なおいっそう電流が大きく流れる。上記静電破壊防
止素子バイポーラトランジスタを備えた半導体装置の一
部を示す等価回路図は図６で表される。
静電破壊防止素子の平面図を図１５に示す。また、静電
破壊防止素子のエミッタ直下の濃度プロファイルを図１
６に示す。この静電破壊防止素子であるバイポーラトラ
ンジスタは、コレクタに逆バイアスをかけると、図１８
（ｈ）中、Ｅｐで示した部分に、パンチスルーブレーク
ダウンが起こり、電流が流れ始める。さらにバイアスを
かけるとトランジスタ動作が起こり、１４Ｖ程度スナッ
プバックしてコレクタ電圧が下がり、図５に示したよう
に、なおいっそう電流が大きく流れる。上記静電破壊防
止素子バイポーラトランジスタを備えた半導体装置の一
部を示す等価回路図は図６で表される。
【００６９】実施例６ プロセスバラツキによるパンチスルーブレイクダウン電
圧の高めバラツキを補償できるアバランシェ降伏をトリ
ガーとしてスナップバックを起こす機能を追加した縦型
バイポーラトランジスタを、静電破壊防止素子として用
いるＭＯＳ型半導体装置について説明する。
圧の高めバラツキを補償できるアバランシェ降伏をトリ
ガーとしてスナップバックを起こす機能を追加した縦型
バイポーラトランジスタを、静電破壊防止素子として用
いるＭＯＳ型半導体装置について説明する。
【００７０】図１９（ａ）に示したように、実施例１の
方法と同様に、ｐ型シリコン基板１１１上の、静電破壊
防止素子のｎ+埋め込みコレクタ形成領域に、ｎ+ 拡散
層１１２を形成する。図１９（ｂ）に示したように、実
施例１と同様に、Ｐ- エピタキシャル層１１３を約３．
１μｍ成長させるとともに、ｎ+埋め込みコレクタ１１
２ａを形成し、静電破壊防止素子のベース領域、ｎチャ
ネルＭＯＳ領域となる比較的抵抗の高いｐ-ウエル形成
のため、マスク１１４を用いて11Ｂ+イオン注入を行
う。
方法と同様に、ｐ型シリコン基板１１１上の、静電破壊
防止素子のｎ+埋め込みコレクタ形成領域に、ｎ+ 拡散
層１１２を形成する。図１９（ｂ）に示したように、実
施例１と同様に、Ｐ- エピタキシャル層１１３を約３．
１μｍ成長させるとともに、ｎ+埋め込みコレクタ１１
２ａを形成し、静電破壊防止素子のベース領域、ｎチャ
ネルＭＯＳ領域となる比較的抵抗の高いｐ-ウエル形成
のため、マスク１１４を用いて11Ｂ+イオン注入を行
う。
【００７１】次いで、図１９（ｃ）に示したように、実
施例１と同様に、静電破壊防止素子の埋め込みコレクタ
取り出し領域となるｎ-ウエルを形成するため、マスク
１１５を用いて31ｐ+イオン注入を行う。そして、図１
９（ｄ）に示したように、実施例１と同様に熱処理を行
い、ｐ-ウェルであるベース１１６ａ，Ｎチャネルトラ
ンジスタ形成用低濃度不純物ウェル１１６ｂ及びｎ-ウ
エルである埋め込みコレクタ取り出し拡散層１２０ａ，
コレクタ層１２０ｂを形成する。この際、ｐ-ウエルで
あるベース１１６ａ，Ｎチャネルトランジスタ形成用低
濃度不純物ウェル１１６ｂの濃度は２×１０16ｃｍ -3程
度、拡散深さは１．５μｍ程度になる。さらに、実施例
１と同様に、ＳｉＯ 2 膜１１７とナイトライド膜１１８
を形成した後、ナイトライド膜１１８を所望の形状にエ
ッチングする。また、ｐ-ウエルの表面の反転を防ぐた
め、ならびに静電破壊防止素子のコレクタのｎ+取り出
し拡散とｐ-ベースとのアバランシェ降伏電圧制御ため
に、フォトリソグラフィ工程により所望の形状のマスク
１１９を形成し、イオン注入（11Ｂ+：３０ＫｅＶ、５
×１０13ｃｍ-2）を行う。
施例１と同様に、静電破壊防止素子の埋め込みコレクタ
取り出し領域となるｎ-ウエルを形成するため、マスク
１１５を用いて31ｐ+イオン注入を行う。そして、図１
９（ｄ）に示したように、実施例１と同様に熱処理を行
い、ｐ-ウェルであるベース１１６ａ，Ｎチャネルトラ
ンジスタ形成用低濃度不純物ウェル１１６ｂ及びｎ-ウ
エルである埋め込みコレクタ取り出し拡散層１２０ａ，
コレクタ層１２０ｂを形成する。この際、ｐ-ウエルで
あるベース１１６ａ，Ｎチャネルトランジスタ形成用低
濃度不純物ウェル１１６ｂの濃度は２×１０16ｃｍ -3程
度、拡散深さは１．５μｍ程度になる。さらに、実施例
１と同様に、ＳｉＯ 2 膜１１７とナイトライド膜１１８
を形成した後、ナイトライド膜１１８を所望の形状にエ
ッチングする。また、ｐ-ウエルの表面の反転を防ぐた
め、ならびに静電破壊防止素子のコレクタのｎ+取り出
し拡散とｐ-ベースとのアバランシェ降伏電圧制御ため
に、フォトリソグラフィ工程により所望の形状のマスク
１１９を形成し、イオン注入（11Ｂ+：３０ＫｅＶ、５
×１０13ｃｍ-2）を行う。
【００７２】次いで、図２０（ｅ）に示したように、静
電破壊防止素子のｎ+コレクタの取り出し拡散とｐ-ベー
スとのアバランシェ降伏電圧制御用及びｐ-ウエルの表
面の反転防止用の高濃度拡散層１１６ａａ、１１６ｂｂ
を形成したのち、実施例１と同様に、素子分離領域１２
１としてフィールド酸化膜を、さらにゲート酸化膜１２
２を形成する。この際、高濃度拡散層１１６ａａの濃度
は１×１０17ｃｍ-3程度であり、高濃度拡散層１１６ａ
ａは素子分離領域１２１下に配置されるとともに、後工
程で形成される高濃度のコレクタ取り出し拡散領域と接
触するように形成する。
電破壊防止素子のｎ+コレクタの取り出し拡散とｐ-ベー
スとのアバランシェ降伏電圧制御用及びｐ-ウエルの表
面の反転防止用の高濃度拡散層１１６ａａ、１１６ｂｂ
を形成したのち、実施例１と同様に、素子分離領域１２
１としてフィールド酸化膜を、さらにゲート酸化膜１２
２を形成する。この際、高濃度拡散層１１６ａａの濃度
は１×１０17ｃｍ-3程度であり、高濃度拡散層１１６ａ
ａは素子分離領域１２１下に配置されるとともに、後工
程で形成される高濃度のコレクタ取り出し拡散領域と接
触するように形成する。
【００７３】そして、図２０（ｆ）に示したように、実
施例１と同様に、ＭＯＳトランジスタのゲート電極１２
３、ｎチャネルＭＯＳのＬＤＤ構造のｎ-拡散層１２４
及びサイドウォールスペーサ１２５を形成する。そし
て、静電破壊防止素子のベース取り出し拡散、Ｎチャネ
ルＭＯＳのウェルのコンタクト拡散として、マスク１２
６を用いて、49ＢＦ2 +イオン注入を行う。
施例１と同様に、ＭＯＳトランジスタのゲート電極１２
３、ｎチャネルＭＯＳのＬＤＤ構造のｎ-拡散層１２４
及びサイドウォールスペーサ１２５を形成する。そし
て、静電破壊防止素子のベース取り出し拡散、Ｎチャネ
ルＭＯＳのウェルのコンタクト拡散として、マスク１２
６を用いて、49ＢＦ2 +イオン注入を行う。
【００７４】次いで、図２０（ｇ）に示したように、静
電破壊防止素子のエミッタと高濃度取り出し拡散層、ｎ
チャネルＭＯＳのソース・ドレイン領域（２×１０20ｃ
ｍ-3程度）を形成するために、実施例１と同様に、マス
ク１２７を用いて、75Ａｓ+イオン注入を行う。さら
に、図２０（ｈ）に示したように、静電破壊防止素子の
エミッタ１３０ａ、高濃度拡散層１１６ａａと接続する
高濃度取り出し拡散層１３０ｂ、ｎチャネルＭＯＳのソ
ース・ドレイン領域１３０ｃを形成したのち、実施例１
に示したように、これら半導体基板１１１上にＮＳＧ／
ＢＰＳＧ膜１２８及びメタル配線１２９を形成する。こ
の時、静電破壊防止素子のエミッタとベースをメタルで
ショートさせる（１２９ａ）。
電破壊防止素子のエミッタと高濃度取り出し拡散層、ｎ
チャネルＭＯＳのソース・ドレイン領域（２×１０20ｃ
ｍ-3程度）を形成するために、実施例１と同様に、マス
ク１２７を用いて、75Ａｓ+イオン注入を行う。さら
に、図２０（ｈ）に示したように、静電破壊防止素子の
エミッタ１３０ａ、高濃度拡散層１１６ａａと接続する
高濃度取り出し拡散層１３０ｂ、ｎチャネルＭＯＳのソ
ース・ドレイン領域１３０ｃを形成したのち、実施例１
に示したように、これら半導体基板１１１上にＮＳＧ／
ＢＰＳＧ膜１２８及びメタル配線１２９を形成する。こ
の時、静電破壊防止素子のエミッタとベースをメタルで
ショートさせる（１２９ａ）。
【００７５】このように形成された半導体装置における
静電破壊防止素子の平面図を図２１に示す。また、静電
破壊防止素子のエミッタ直下の濃度プロファイルは図４
に示した。この静電破壊防止素子バイポーラトランジス
タは、エピタキシャル層が所望の膜厚又はそれ以下の場
合には、コレクタに逆バイアスをかけると、エミッタと
埋め込みコレクタがパンチスルーブレークダウンを起こ
す（図２０（ｈ）中、領域Ｆｐ）。よりバイアスをかけ
るとトランジスタ動作が起こり、スナップバックしてな
おいっそう電流が大きく流れる。
静電破壊防止素子の平面図を図２１に示す。また、静電
破壊防止素子のエミッタ直下の濃度プロファイルは図４
に示した。この静電破壊防止素子バイポーラトランジス
タは、エピタキシャル層が所望の膜厚又はそれ以下の場
合には、コレクタに逆バイアスをかけると、エミッタと
埋め込みコレクタがパンチスルーブレークダウンを起こ
す（図２０（ｈ）中、領域Ｆｐ）。よりバイアスをかけ
るとトランジスタ動作が起こり、スナップバックしてな
おいっそう電流が大きく流れる。
【００７６】エピタキシャル層の膜厚において、厚めに
バラツキがでた場合は、パンチスルーブレイクダウン電
圧は高めにシフトするため、パンチスルートリガーのス
ナップバックが始まる前に、ベース（ｐ-）と横方向コ
レクタ（ｎ+）で１４Ｖ程度でアバランシェ降伏が起こ
り（図２０（ｈ）中、領域Ｆａ）、高抵抗ベース内での
電圧低下により、エミッタ接合が過渡的に順方向にバイ
アスされ、これがトリガーとなりトランジスタ動作を起
こし、図２２に示したように、スナップバックし大きな
電流が流れる。上記静電破壊防止素子バイポーラトラン
ジスタを備えた半導体装置の一部を示す等価回路図を図
６に示す。
バラツキがでた場合は、パンチスルーブレイクダウン電
圧は高めにシフトするため、パンチスルートリガーのス
ナップバックが始まる前に、ベース（ｐ-）と横方向コ
レクタ（ｎ+）で１４Ｖ程度でアバランシェ降伏が起こ
り（図２０（ｈ）中、領域Ｆａ）、高抵抗ベース内での
電圧低下により、エミッタ接合が過渡的に順方向にバイ
アスされ、これがトリガーとなりトランジスタ動作を起
こし、図２２に示したように、スナップバックし大きな
電流が流れる。上記静電破壊防止素子バイポーラトラン
ジスタを備えた半導体装置の一部を示す等価回路図を図
６に示す。
【００７７】本実施例の静電破壊防止素子では、コレク
タ補償拡散を形成していないが、付加工程により形成し
てもよい。また、埋め込みＮ+ 拡散、エピタキシャル層
を形成しているが、エピタキシャル層なしで高エネルギ
ー注入により埋め込みＮ+ 拡散を形成してもよい。
タ補償拡散を形成していないが、付加工程により形成し
てもよい。また、埋め込みＮ+ 拡散、エピタキシャル層
を形成しているが、エピタキシャル層なしで高エネルギ
ー注入により埋め込みＮ+ 拡散を形成してもよい。
【００７８】実施例７ プロセスバラツキによるパンチスルーブレイクダウン電
圧の高めバラツキを補償できるアバランシェ降伏をトリ
ガーとしてスナップバックを起こす機能を追加した縦型
バイポーラトランジスタを、静電破壊防止素子として用
いるＣＭＯＳ型半導体装置について説明する。
圧の高めバラツキを補償できるアバランシェ降伏をトリ
ガーとしてスナップバックを起こす機能を追加した縦型
バイポーラトランジスタを、静電破壊防止素子として用
いるＣＭＯＳ型半導体装置について説明する。
【００７９】図２３（ａ）に示したように、実施例１の
方法と同様に、ｐ型シリコン基板１３１上の、静電破壊
防止素子のｎ+埋め込みコレクタ及びｐチャネルＭＯＳ
形成領域にｎ+ 拡散層１３２を形成する。図２３（ｂ）
に示したように、実施例１と同様に、ｎ-エピタキシャ
ル層１３３を、約３．１μｍ成長させるとともに静電破
壊防止素子のｎ+埋め込みコレクタ１３２ａを形成し、
静電破壊防止素子のベース領域、ｎチャネルＭＯＳとな
る比較的抵抗の高いｐ-ウエル形成のため、マスク１３
４を用いて11Ｂ+イオン注入を行う。
方法と同様に、ｐ型シリコン基板１３１上の、静電破壊
防止素子のｎ+埋め込みコレクタ及びｐチャネルＭＯＳ
形成領域にｎ+ 拡散層１３２を形成する。図２３（ｂ）
に示したように、実施例１と同様に、ｎ-エピタキシャ
ル層１３３を、約３．１μｍ成長させるとともに静電破
壊防止素子のｎ+埋め込みコレクタ１３２ａを形成し、
静電破壊防止素子のベース領域、ｎチャネルＭＯＳとな
る比較的抵抗の高いｐ-ウエル形成のため、マスク１３
４を用いて11Ｂ+イオン注入を行う。
【００８０】次いで、図２３（ｃ）に示したように、実
施例１と同様に、静電破壊防止素子のコレクタ層、ｐチ
ャネルＭＯＳ領域となるｎ-ウエルを形成するため、マ
スク１３５を用いて、31ｐ+イオン注入を行う。そし
て、図２３（ｄ）に示したように、実施例１と同様にｐ
-ウェルであるベース１３６ａ、ＮチャネルＭＯＳトラ
ンジスタ形成用低濃度不純物ウェル１３６ｂ及びｎ-ウ
エルである埋め込みコレクタ取り出し拡散１３７ａ，コ
レクタ層１３７ｂ，ＰチャネルＭＯＳトランジスタ形成
用低濃度不純物ウェル１３７ｃを形成する。この際、ｐ
-ウエルであるベース１３６ａ、ＮチャネルＭＯＳトラ
ンジスタ形成用低濃度不純物ウェル１３６ｂの濃度は２
×１０16ｃｍ-3程度、拡散深さは１．５μｍ程度にな
る。さらに、実施例１と同様に、ＳｉＯ2 膜１３８及び
ナイトライド膜１３９を形成した後、ナイトライド膜１
３９を所望の形状にエッチングする。また、ｐ-ウエル
の表面の反転を防ぐため、ならびに静電破壊防止素子の
コレクタのｎ+取り出し拡散とｐ-ベースとのアバランシ
ェ降伏電圧制御ために、マスク１４０を用いて、11Ｂ+
イオン注入を行う。
施例１と同様に、静電破壊防止素子のコレクタ層、ｐチ
ャネルＭＯＳ領域となるｎ-ウエルを形成するため、マ
スク１３５を用いて、31ｐ+イオン注入を行う。そし
て、図２３（ｄ）に示したように、実施例１と同様にｐ
-ウェルであるベース１３６ａ、ＮチャネルＭＯＳトラ
ンジスタ形成用低濃度不純物ウェル１３６ｂ及びｎ-ウ
エルである埋め込みコレクタ取り出し拡散１３７ａ，コ
レクタ層１３７ｂ，ＰチャネルＭＯＳトランジスタ形成
用低濃度不純物ウェル１３７ｃを形成する。この際、ｐ
-ウエルであるベース１３６ａ、ＮチャネルＭＯＳトラ
ンジスタ形成用低濃度不純物ウェル１３６ｂの濃度は２
×１０16ｃｍ-3程度、拡散深さは１．５μｍ程度にな
る。さらに、実施例１と同様に、ＳｉＯ2 膜１３８及び
ナイトライド膜１３９を形成した後、ナイトライド膜１
３９を所望の形状にエッチングする。また、ｐ-ウエル
の表面の反転を防ぐため、ならびに静電破壊防止素子の
コレクタのｎ+取り出し拡散とｐ-ベースとのアバランシ
ェ降伏電圧制御ために、マスク１４０を用いて、11Ｂ+
イオン注入を行う。
【００８１】次いで、図２４（ｅ）に示したように、静
電破壊防止素子のｎ+コレクタの取り出し拡散とｐ-ベー
スとのアバランシェ降伏電圧制御用及びｐ-ウエルの表
面の反転防止用の高濃度拡散層１３６ａａ、１３６ｂｂ
を形成したのち、実施例１と同様に、素子分離領域１４
１としてフィールド酸化膜を、さらにゲート酸化膜１４
２を形成する。この際、高濃度拡散層１３６ａａの濃度
は１×１０17ｃｍ-3程度であり、高濃度拡散層１３６ａ
ａは素子分離領域１４１下に配置されるとともに、後工
程で形成される高濃度取り出し拡散領域と接触するよう
に形成する。
電破壊防止素子のｎ+コレクタの取り出し拡散とｐ-ベー
スとのアバランシェ降伏電圧制御用及びｐ-ウエルの表
面の反転防止用の高濃度拡散層１３６ａａ、１３６ｂｂ
を形成したのち、実施例１と同様に、素子分離領域１４
１としてフィールド酸化膜を、さらにゲート酸化膜１４
２を形成する。この際、高濃度拡散層１３６ａａの濃度
は１×１０17ｃｍ-3程度であり、高濃度拡散層１３６ａ
ａは素子分離領域１４１下に配置されるとともに、後工
程で形成される高濃度取り出し拡散領域と接触するよう
に形成する。
【００８２】そして、図２４（ｆ）に示したように、実
施例１と同様に、ＭＯＳトランジスタのゲート電極１４
３、ｎチャネルＭＯＳのＬＤＤ構造のｎ-拡散層１４４
及びサイドウォールスペーサ１４５を形成する。そし
て、静電破壊防止素子のベース取り出し拡散、ｐチャネ
ルＭＯＳのソース・ドレインを形成するためマスク１４
６を用いて、49ＢＦ2 +イオン注入を行う。
施例１と同様に、ＭＯＳトランジスタのゲート電極１４
３、ｎチャネルＭＯＳのＬＤＤ構造のｎ-拡散層１４４
及びサイドウォールスペーサ１４５を形成する。そし
て、静電破壊防止素子のベース取り出し拡散、ｐチャネ
ルＭＯＳのソース・ドレインを形成するためマスク１４
６を用いて、49ＢＦ2 +イオン注入を行う。
【００８３】次いで、図２４（ｇ）に示したように、実
施例１と同様に、静電破壊防止素子のエミッタと高濃度
取り出し拡散層、ｎチャネルＭＯＳのソース・ドレイン
層を形成するために、マスク１４７を用いて、75Ａｓ+
イオン注入を行う。さらに、図２４（ｈ）に示したよう
に、静電破壊防止素子のエミッタ１５０ａ、高濃度拡散
層１３６ａａと接続する高濃度取り出し拡散層１５０
ｂ、ｎチャネルＭＯＳのソース・ドレイン１５０ｃを形
成した後、実施例１と同様に、半導体基板１３１上全面
に、ＮＳＧ／ＢＰＳＧ膜１４８及びメタル配線１４９を
形成する。この時、静電破壊防止素子のエミッタとベー
スをショートさせる（１４９ａ）。
施例１と同様に、静電破壊防止素子のエミッタと高濃度
取り出し拡散層、ｎチャネルＭＯＳのソース・ドレイン
層を形成するために、マスク１４７を用いて、75Ａｓ+
イオン注入を行う。さらに、図２４（ｈ）に示したよう
に、静電破壊防止素子のエミッタ１５０ａ、高濃度拡散
層１３６ａａと接続する高濃度取り出し拡散層１５０
ｂ、ｎチャネルＭＯＳのソース・ドレイン１５０ｃを形
成した後、実施例１と同様に、半導体基板１３１上全面
に、ＮＳＧ／ＢＰＳＧ膜１４８及びメタル配線１４９を
形成する。この時、静電破壊防止素子のエミッタとベー
スをショートさせる（１４９ａ）。
【００８４】このように形成された半導体装置における
静電破壊防止素子の平面図を図２１に示す。また、静電
破壊防止素子のエミッタ直下の濃度プロファイルは図４
に示した。この静電破壊防止素子バイポーラトランジス
タは、エピタキシャル層が所望の膜厚又はそれ以下の場
合には、コレクタに逆バイアスをかけると、図２４中、
Ｇｐで示した部分に、パンチスルーブレークダウンを起
こす。よりバイアスをかけるとトランジスタ動作が起こ
り、１４Ｖ程度スナップバックしてコレクタ電圧がさが
り、図５に示したように、なおいっそう電流が大きく流
れる。
静電破壊防止素子の平面図を図２１に示す。また、静電
破壊防止素子のエミッタ直下の濃度プロファイルは図４
に示した。この静電破壊防止素子バイポーラトランジス
タは、エピタキシャル層が所望の膜厚又はそれ以下の場
合には、コレクタに逆バイアスをかけると、図２４中、
Ｇｐで示した部分に、パンチスルーブレークダウンを起
こす。よりバイアスをかけるとトランジスタ動作が起こ
り、１４Ｖ程度スナップバックしてコレクタ電圧がさが
り、図５に示したように、なおいっそう電流が大きく流
れる。
【００８５】エピタキシャル層の膜厚において、厚めに
バラツキがでた場合は、パンチスルーブレイクダウン電
圧は高めにシフトするため、パンチスルートリガーのス
ナップバックが始まる前に、ベース（ｐ-）と横方向コ
レクタ（ｎ+）で１４Ｖ程度でアバランシェ降伏が起こ
り（図２４（ｈ）中、領域Ｇａ）、高抵抗ベース内での
電圧低下により、エミッタ接合が過渡的に順方向にバイ
アスされ、これがトリガーとなりトランジスタ動作を起
こし、図２２に示したように、スナップバックし大きな
電流が流れる。
バラツキがでた場合は、パンチスルーブレイクダウン電
圧は高めにシフトするため、パンチスルートリガーのス
ナップバックが始まる前に、ベース（ｐ-）と横方向コ
レクタ（ｎ+）で１４Ｖ程度でアバランシェ降伏が起こ
り（図２４（ｈ）中、領域Ｇａ）、高抵抗ベース内での
電圧低下により、エミッタ接合が過渡的に順方向にバイ
アスされ、これがトリガーとなりトランジスタ動作を起
こし、図２２に示したように、スナップバックし大きな
電流が流れる。
【００８６】上記静電破壊防止素子バイポーラトランジ
スタを備えた半導体装置の一部を示す等価回路図を図６
に示す。本発明の静電破壊防止素子では、コレクタ補償
拡散を形成していないが、付加工程により形成してもよ
い。本実施例では、埋め込みＮ+ 拡散、エピタキシャル
層を形成しているが、エピタキシャル層なしで高エネル
ギー注入により埋め込みＮ+ 拡散を形成してもよい。
スタを備えた半導体装置の一部を示す等価回路図を図６
に示す。本発明の静電破壊防止素子では、コレクタ補償
拡散を形成していないが、付加工程により形成してもよ
い。本実施例では、埋め込みＮ+ 拡散、エピタキシャル
層を形成しているが、エピタキシャル層なしで高エネル
ギー注入により埋め込みＮ+ 拡散を形成してもよい。
【００８７】実施例８ プロセスバラツキによるパンチスルーブレイクダウン電
圧の高めバラツキを補償できるアバランシェ降伏をトリ
ガーとしてスナップバックを起こす機能を追加した縦型
バイポーラトランジスタを、静電破壊防止素子として用
いるＣＭＯＳ型半導体装置について説明する。
圧の高めバラツキを補償できるアバランシェ降伏をトリ
ガーとしてスナップバックを起こす機能を追加した縦型
バイポーラトランジスタを、静電破壊防止素子として用
いるＣＭＯＳ型半導体装置について説明する。
【００８８】図２５（ａ）に示したように、Ｎ+ 型のシ
リコン基板１５１を使用する。図２５（ｂ）に示したよ
うに、実施例１と同様に基板１５１上に、ｎ-エピタキ
シャル層１５２を約３．１μｍ成長させる。そして、静
電破壊防止素子のベース領域及びｎチャネルＭＯＳとな
る比較的抵抗の高いｐ-ウエル形成のため、マスク１５
３を用いて、11Ｂ+イオン注入を行う。
リコン基板１５１を使用する。図２５（ｂ）に示したよ
うに、実施例１と同様に基板１５１上に、ｎ-エピタキ
シャル層１５２を約３．１μｍ成長させる。そして、静
電破壊防止素子のベース領域及びｎチャネルＭＯＳとな
る比較的抵抗の高いｐ-ウエル形成のため、マスク１５
３を用いて、11Ｂ+イオン注入を行う。
【００８９】その後、図２５（ｃ）に示したように、静
電破壊防止素子コレクタ領域、ｐチャネルＭＯＳ領域と
なるｎ-ウエルを形成するため、マスク１５５を用い
て、31ｐ+イオン注入を行う。そして、図２５（ｄ）に
示したように、実施例１と同様にｐ-ウエルであるベー
ス１５４ａ，ＮチャネルＭＯＳトランジスタ形成用低濃
度不純物ウェル１５４ｂ…及びｎ-ウエルである埋め込
みコレクタ取り出し拡散層１５６ａ，ＰチャネルＭＯＳ
トランジスタ形成用低濃度不純物ウェル１５６ｂ…を形
成する。この際、ｐ-ウエルであるベース１５４ａ，Ｎ
チャネルＭＯＳトランジスタ形成用低濃度不純物ウェル
１５４ｂ…の濃度は２×１０16ｃｍ-3程度、拡散深さは
１．５μｍ程度になる。さらに、実施例１と同様の方法
によりＳｉＯ2 膜１５８、ＳｉＯ 2 膜１５９を形成し、
所望の形状にエッチングした後、ｐ-ウエルの表面の反
転を防ぐため、及びＰ- 静電破壊防止素子のコレクタＮ
+ 取り出し拡散とＰ- ベースとのアバランシェ降伏電圧
制御のために、11Ｂ+イオン注入を行う。
電破壊防止素子コレクタ領域、ｐチャネルＭＯＳ領域と
なるｎ-ウエルを形成するため、マスク１５５を用い
て、31ｐ+イオン注入を行う。そして、図２５（ｄ）に
示したように、実施例１と同様にｐ-ウエルであるベー
ス１５４ａ，ＮチャネルＭＯＳトランジスタ形成用低濃
度不純物ウェル１５４ｂ…及びｎ-ウエルである埋め込
みコレクタ取り出し拡散層１５６ａ，ＰチャネルＭＯＳ
トランジスタ形成用低濃度不純物ウェル１５６ｂ…を形
成する。この際、ｐ-ウエルであるベース１５４ａ，Ｎ
チャネルＭＯＳトランジスタ形成用低濃度不純物ウェル
１５４ｂ…の濃度は２×１０16ｃｍ-3程度、拡散深さは
１．５μｍ程度になる。さらに、実施例１と同様の方法
によりＳｉＯ2 膜１５８、ＳｉＯ 2 膜１５９を形成し、
所望の形状にエッチングした後、ｐ-ウエルの表面の反
転を防ぐため、及びＰ- 静電破壊防止素子のコレクタＮ
+ 取り出し拡散とＰ- ベースとのアバランシェ降伏電圧
制御のために、11Ｂ+イオン注入を行う。
【００９０】次いで、図２６（ｅ）に示したように、静
電破壊防止素子のｎ+コレクタの取り出し拡散とｐ-ベー
スとのアバランシェ降伏電圧制御用及びｐ-ウエルの表
面の反転防止用の高濃度拡散層１５４ａａ、１５４ｂｂ
を形成したのち、実施例１と同様に、素子分離領域１６
０としてフィールド酸化膜を、さらにゲート酸化膜１６
１を形成する。この際、高濃度拡散層１５４ａａの濃度
は１×１０17ｃｍ-3程度であり、高濃度拡散層１５４ａ
ａは素子分離領域１６０下に配置されるとともに、後工
程で形成される高濃度のコレクタ取り出し拡散領域と接
触するように形成する。
電破壊防止素子のｎ+コレクタの取り出し拡散とｐ-ベー
スとのアバランシェ降伏電圧制御用及びｐ-ウエルの表
面の反転防止用の高濃度拡散層１５４ａａ、１５４ｂｂ
を形成したのち、実施例１と同様に、素子分離領域１６
０としてフィールド酸化膜を、さらにゲート酸化膜１６
１を形成する。この際、高濃度拡散層１５４ａａの濃度
は１×１０17ｃｍ-3程度であり、高濃度拡散層１５４ａ
ａは素子分離領域１６０下に配置されるとともに、後工
程で形成される高濃度のコレクタ取り出し拡散領域と接
触するように形成する。
【００９１】そして、図２６（ｆ）に示したように、Ｍ
ＯＳトランジスタのゲート電極１６２、ｎチャネルＭＯ
ＳのＬＤＤ構造のｎ-拡散層１６３及びサイドウォール
スペーサ１６４を形成した後、静電破壊防止素子のベー
ス取り出し拡散、ｐチャネルＭＯＳのソース・ドレイン
を形成するため、マスク１６５を用いて、49ＢＦ2 +イオ
ン注入を行う。
ＯＳトランジスタのゲート電極１６２、ｎチャネルＭＯ
ＳのＬＤＤ構造のｎ-拡散層１６３及びサイドウォール
スペーサ１６４を形成した後、静電破壊防止素子のベー
ス取り出し拡散、ｐチャネルＭＯＳのソース・ドレイン
を形成するため、マスク１６５を用いて、49ＢＦ2 +イオ
ン注入を行う。
【００９２】次いで、図２６（ｇ）に示したように、実
施例１と同様に、静電破壊防止素子のエミッタと高濃度
取り出し拡散層、ｎチャネルＭＯＳのソース・ドレイン
を形成するために、マスク１６６を用いて75Ａｓ+イオ
ン注入を行う。さらに、図２６（ｈ）に示したように、
静電破壊防止素子のエミッタ１６９ａ、高濃度拡散層１
５４ａａと接続する高濃度取り出し拡散層１６９ｂ、ｎ
チャネルＭＯＳのソース・ドレイン領域１６９ｃを形成
するために、マスク１６６を用いて75Ａｓ+イオン注入
を行い、実施例１と同様にＮＳＧ／ＢＰＳＧ膜１６７、
メタル配線１６８を形成する。この時、静電破壊防止素
子のエミッタとベースをメタルでショートさせる（１６
８ａ）。
施例１と同様に、静電破壊防止素子のエミッタと高濃度
取り出し拡散層、ｎチャネルＭＯＳのソース・ドレイン
を形成するために、マスク１６６を用いて75Ａｓ+イオ
ン注入を行う。さらに、図２６（ｈ）に示したように、
静電破壊防止素子のエミッタ１６９ａ、高濃度拡散層１
５４ａａと接続する高濃度取り出し拡散層１６９ｂ、ｎ
チャネルＭＯＳのソース・ドレイン領域１６９ｃを形成
するために、マスク１６６を用いて75Ａｓ+イオン注入
を行い、実施例１と同様にＮＳＧ／ＢＰＳＧ膜１６７、
メタル配線１６８を形成する。この時、静電破壊防止素
子のエミッタとベースをメタルでショートさせる（１６
８ａ）。
【００９３】このように形成された半導体装置における
静電破壊防止素子の平面図を図２７に示す。また、図１
２は静電破壊防止素子のエミッタ直下の濃度プロファイ
ルである。この静電破壊防止素子の縦型バイポーラトラ
ンジスタは、エピタキシャル層が所望の膜厚又はそれ以
下の場合には、コレクタに逆バイアスをかけると、エミ
ッタと埋め込みコレクタがパンチスルーブレークダウン
を起こす（図２６（ｈ）中、領域Ｈｐ）。よりバイアス
をかけるとトランジスタ動作が起こり、スナップバック
してなおいっそう電流が大きく流れる。
静電破壊防止素子の平面図を図２７に示す。また、図１
２は静電破壊防止素子のエミッタ直下の濃度プロファイ
ルである。この静電破壊防止素子の縦型バイポーラトラ
ンジスタは、エピタキシャル層が所望の膜厚又はそれ以
下の場合には、コレクタに逆バイアスをかけると、エミ
ッタと埋め込みコレクタがパンチスルーブレークダウン
を起こす（図２６（ｈ）中、領域Ｈｐ）。よりバイアス
をかけるとトランジスタ動作が起こり、スナップバック
してなおいっそう電流が大きく流れる。
【００９４】エピタキシャル層の膜厚において、厚めに
バラツキがでた場合は、パンチスルーブレイクダウン電
圧は高めにシフトするため、パンチスルートリガーのス
ナップバックが始まる前に、ベース（ｐ-）と横方向コ
レクタ（ｎ+）で１４Ｖ程度でアバランシェ降伏が起こ
り（図２６（ｈ）中、領域Ｈａ）、高抵抗ベース内での
電圧低下により、エミッタ接合が過渡的に順方向にバイ
アスされ、これがトリガーとなりトランジスタ動作を起
こし、図２２に示したように、スナップバックし大きな
電流が流れる。
バラツキがでた場合は、パンチスルーブレイクダウン電
圧は高めにシフトするため、パンチスルートリガーのス
ナップバックが始まる前に、ベース（ｐ-）と横方向コ
レクタ（ｎ+）で１４Ｖ程度でアバランシェ降伏が起こ
り（図２６（ｈ）中、領域Ｈａ）、高抵抗ベース内での
電圧低下により、エミッタ接合が過渡的に順方向にバイ
アスされ、これがトリガーとなりトランジスタ動作を起
こし、図２２に示したように、スナップバックし大きな
電流が流れる。
【００９５】上記静電破壊防止素子バイポーラトランジ
スタを備えた半導体装置の一部を示す等価回路図も図６
で表される。ただし、本実施例の場合は、コレクタがＮ
+ 基板全面であるので、Ｎ+ 基板はＶDDになるため、図
６においてＶDD側（上側）の保護素子にしかならず、Ｇ
ＮＤ側の保護素子は、別の保護素子が必要となる。この
場合、本実施例の静電破壊防止素子のＮ- ウェル（コレ
クタ）、コレクタ取り出しＮ+ 拡散及びメタル配線（コ
レクタ）はなくてもよい。極性が逆の静電破壊防止素子
の場合には、基板がＰ+ 基板でＧＮＤになるため、ＧＮ
Ｄ側の保護素子にしかならない。また、本発明の静電破
壊防止素子では、コレクタ補償拡散を形成していない
が、付加工程により形成してもよい。
スタを備えた半導体装置の一部を示す等価回路図も図６
で表される。ただし、本実施例の場合は、コレクタがＮ
+ 基板全面であるので、Ｎ+ 基板はＶDDになるため、図
６においてＶDD側（上側）の保護素子にしかならず、Ｇ
ＮＤ側の保護素子は、別の保護素子が必要となる。この
場合、本実施例の静電破壊防止素子のＮ- ウェル（コレ
クタ）、コレクタ取り出しＮ+ 拡散及びメタル配線（コ
レクタ）はなくてもよい。極性が逆の静電破壊防止素子
の場合には、基板がＰ+ 基板でＧＮＤになるため、ＧＮ
Ｄ側の保護素子にしかならない。また、本発明の静電破
壊防止素子では、コレクタ補償拡散を形成していない
が、付加工程により形成してもよい。
【００９６】実施例９ プロセスバラツキによるパンチスルーブレイクダウン電
圧の高めバラツキを補償できるアバランシェ降伏をトリ
ガーとしてスナップバックを起こす機能を追加した縦型
バイポーラトランジスタを、静電破壊防止素子として用
いるバイポーラ型半導体装置について説明する。
圧の高めバラツキを補償できるアバランシェ降伏をトリ
ガーとしてスナップバックを起こす機能を追加した縦型
バイポーラトランジスタを、静電破壊防止素子として用
いるバイポーラ型半導体装置について説明する。
【００９７】図２８（ａ）に示したように、実施例１と
同様に、Ｐ+ 型シリコン基板１７１上の、静電破壊防止
素子とＮＰＮトランジスタの埋め込みＮ+ コレクタ形成
領域に、ｎ+ 拡散層１７２をそれぞれ形成する。次い
で、素子分離の形成される領域に、マスク１７３を用い
て11Ｂ+イオン注入を行い、ｐ+埋め込み層を形成する。
次いで、図２８（ｂ）に示したように、Ｎ- エピタキシ
ャル層１７６を約３．１μｍ成長させるとともに、埋め
込みコレクタ１７２ａ、１７２ｂ等を形成する。そし
て、静電破壊防止素子のベース領域と素子分離領域とな
る比較的抵抗の高いｐ-ウエル形成のため、実施例１と
同様にマスク１７５を用いて、11Ｂ+イオン注入を行
う。
同様に、Ｐ+ 型シリコン基板１７１上の、静電破壊防止
素子とＮＰＮトランジスタの埋め込みＮ+ コレクタ形成
領域に、ｎ+ 拡散層１７２をそれぞれ形成する。次い
で、素子分離の形成される領域に、マスク１７３を用い
て11Ｂ+イオン注入を行い、ｐ+埋め込み層を形成する。
次いで、図２８（ｂ）に示したように、Ｎ- エピタキシ
ャル層１７６を約３．１μｍ成長させるとともに、埋め
込みコレクタ１７２ａ、１７２ｂ等を形成する。そし
て、静電破壊防止素子のベース領域と素子分離領域とな
る比較的抵抗の高いｐ-ウエル形成のため、実施例１と
同様にマスク１７５を用いて、11Ｂ+イオン注入を行
う。
【００９８】その後、図２８（ｃ）に示したように、静
電破壊防止素子とＮＰＮトランジスタのコレクタ領域と
なるｎ-ウエルを形成するため、マスク１７７を用い
て、31ｐ+イオン注入を行う。そして、図２８（ｄ）に
示したように、実施例１と同様に、ｐ-ウエルであるベ
ース１７８ａ，素子分離用低濃度不純物ウェル１７８ｂ
…及びｎ-ウエルである埋め込みコレクタ取り出し拡散
層１７９ａ，コレクタ層１７９ｂ，ＮＰＮのコレクタ１
７９ｃ…を形成する。この際、ｐ-ウエルであるベース
１７８ａ，素子分離用低濃度不純物ウェル１７８ｂ…の
濃度は２×１０16ｃｍ-3程度、拡散深さは１．５μｍ程
度になる。さらに、実施例１と同様に、ＳｉＯ2 膜１８
０及びナイトライド膜１８１を形成し、ナイトライド膜
１８１を所望の形状にエッチングする。また、ｐ-ウエ
ルの表面の反転を防ぐため、及び静電破壊防止素子の高
濃度コレクタのＮ+ 補償拡散とＰ- ベースとのアバラン
シェ降伏電圧制御のために、マスク１８２を用いて、11
Ｂ+イオン注入を行う。
電破壊防止素子とＮＰＮトランジスタのコレクタ領域と
なるｎ-ウエルを形成するため、マスク１７７を用い
て、31ｐ+イオン注入を行う。そして、図２８（ｄ）に
示したように、実施例１と同様に、ｐ-ウエルであるベ
ース１７８ａ，素子分離用低濃度不純物ウェル１７８ｂ
…及びｎ-ウエルである埋め込みコレクタ取り出し拡散
層１７９ａ，コレクタ層１７９ｂ，ＮＰＮのコレクタ１
７９ｃ…を形成する。この際、ｐ-ウエルであるベース
１７８ａ，素子分離用低濃度不純物ウェル１７８ｂ…の
濃度は２×１０16ｃｍ-3程度、拡散深さは１．５μｍ程
度になる。さらに、実施例１と同様に、ＳｉＯ2 膜１８
０及びナイトライド膜１８１を形成し、ナイトライド膜
１８１を所望の形状にエッチングする。また、ｐ-ウエ
ルの表面の反転を防ぐため、及び静電破壊防止素子の高
濃度コレクタのＮ+ 補償拡散とＰ- ベースとのアバラン
シェ降伏電圧制御のために、マスク１８２を用いて、11
Ｂ+イオン注入を行う。
【００９９】次いで、図２９（ｅ）に示したように、静
電破壊防止素子のｎ+コレクタの取り出し拡散とｐ-ベー
スとのアバランシェ降伏電圧制御用及びｐ-ウエルの表
面の反転防止用の高濃度拡散層１７８ａａ、１７８ｂｂ
を形成したのち、実施例１と同様に、素子分離領域１８
３としてフィールド酸化膜を、さらにゲート酸化膜１８
４を形成する。この際、高濃度拡散層１７８ａａの濃度
は１×１０17ｃｍ-3程度であり、高濃度拡散層１７８ａ
ａは素子分離領域１８３下に配置されるとともに、後工
程で形成される高濃度のコレクタ取り出し拡散領域と接
触するように形成する。その後、マスク１８５を用い
て、静電破壊防止素子とＮＰＮトランジスタのコレクタ
領域のｎ+コレクタ補償拡散層（３×１０19ｃｍ-3程
度）を形成するため、31ｐ+ イオン注入を行う。
電破壊防止素子のｎ+コレクタの取り出し拡散とｐ-ベー
スとのアバランシェ降伏電圧制御用及びｐ-ウエルの表
面の反転防止用の高濃度拡散層１７８ａａ、１７８ｂｂ
を形成したのち、実施例１と同様に、素子分離領域１８
３としてフィールド酸化膜を、さらにゲート酸化膜１８
４を形成する。この際、高濃度拡散層１７８ａａの濃度
は１×１０17ｃｍ-3程度であり、高濃度拡散層１７８ａ
ａは素子分離領域１８３下に配置されるとともに、後工
程で形成される高濃度のコレクタ取り出し拡散領域と接
触するように形成する。その後、マスク１８５を用い
て、静電破壊防止素子とＮＰＮトランジスタのコレクタ
領域のｎ+コレクタ補償拡散層（３×１０19ｃｍ-3程
度）を形成するため、31ｐ+ イオン注入を行う。
【０１００】そして、図２９（ｆ）に示したように、ｎ
+コレクタ補償拡散層１７９ａａを形成したのち、ＮＰ
Ｎトランジスタの活性ベース１８６を形成する。そし
て、静電破壊防止素子とＮＰＮトランジスタのベース取
り出し拡散として、マスク１８７を用いて、49ＢＦ2 +イ
オン注入を行う。次いで、図２９（ｇ）に示したよう
に、静電破壊防止素子とＮＰＮトランジスタのエミッタ
と高濃度取り出し拡散層（２×１０20ｃｍ-3程度）を形
成するために、マスク１８８を用いて75Ａｓ+イオン注
入を行う。
+コレクタ補償拡散層１７９ａａを形成したのち、ＮＰ
Ｎトランジスタの活性ベース１８６を形成する。そし
て、静電破壊防止素子とＮＰＮトランジスタのベース取
り出し拡散として、マスク１８７を用いて、49ＢＦ2 +イ
オン注入を行う。次いで、図２９（ｇ）に示したよう
に、静電破壊防止素子とＮＰＮトランジスタのエミッタ
と高濃度取り出し拡散層（２×１０20ｃｍ-3程度）を形
成するために、マスク１８８を用いて75Ａｓ+イオン注
入を行う。
【０１０１】さらに、図２９（ｈ）に示したように、静
電破壊防止素子のエミッタ１７８ａａａ、ＮＰＮトラン
ジスタのエミッタ１８６ａ、高濃度拡散層１７８ａａと
接続する高濃度取り出し拡散層１７９ａａａを形成した
のち、実施例１と同様に、この半導体基板１７１上に、
ＮＳＧ／ＢＰＳＧ膜１８９及びメタル配線１９０を形成
する。この時、静電破壊防止素子のエミッタとベースを
ショートさせる（１９０ａ）。
電破壊防止素子のエミッタ１７８ａａａ、ＮＰＮトラン
ジスタのエミッタ１８６ａ、高濃度拡散層１７８ａａと
接続する高濃度取り出し拡散層１７９ａａａを形成した
のち、実施例１と同様に、この半導体基板１７１上に、
ＮＳＧ／ＢＰＳＧ膜１８９及びメタル配線１９０を形成
する。この時、静電破壊防止素子のエミッタとベースを
ショートさせる（１９０ａ）。
【０１０２】このように形成された半導体装置における
静電破壊防止素子の平面図を図３０に示す。また、静電
破壊防止素子のエミッタ直下の濃度プロファイルは図１
６に示した。この静電破壊防止素子の縦型バイポーラト
ランジスタは、エピタキシャル層が所望の膜厚又はそれ
以下の場合には、コレクタに逆バイアスをかけると、エ
ミッタと埋め込みコレクタがパンチスルーブレークダウ
ンを起こす（図２９（ｈ）中、領域Ｉｐ）。よりバイア
スをかけるとトランジスタ動作が起こり、スナップバッ
クしてなおいっそう電流が大きく流れる。
静電破壊防止素子の平面図を図３０に示す。また、静電
破壊防止素子のエミッタ直下の濃度プロファイルは図１
６に示した。この静電破壊防止素子の縦型バイポーラト
ランジスタは、エピタキシャル層が所望の膜厚又はそれ
以下の場合には、コレクタに逆バイアスをかけると、エ
ミッタと埋め込みコレクタがパンチスルーブレークダウ
ンを起こす（図２９（ｈ）中、領域Ｉｐ）。よりバイア
スをかけるとトランジスタ動作が起こり、スナップバッ
クしてなおいっそう電流が大きく流れる。
【０１０３】エピタキシャル層の膜厚において、厚めに
バラツキがでた場合は、パンチスルーブレイクダウン電
圧は高めにシフトするため、パンチスルートリガーのス
ナップバックが始まる前に、ベース（ｐ-）と横方向コ
レクタ（ｎ+）で１４Ｖ程度でアバランシェ降伏が起こ
り（図２９（ｈ）中、領域Ｉａ）、高抵抗ベース内での
電圧低下により、エミッタ接合が過渡的に順方向にバイ
アスされ、これがトリガーとなりトランジスタ動作を起
こし、図２２に示したように、スナップバックし大きな
電流が流れる。上記静電破壊防止素子バイポーラトラン
ジスタを備えた半導体装置の一部を示す等価回路図は図
６で表される。
バラツキがでた場合は、パンチスルーブレイクダウン電
圧は高めにシフトするため、パンチスルートリガーのス
ナップバックが始まる前に、ベース（ｐ-）と横方向コ
レクタ（ｎ+）で１４Ｖ程度でアバランシェ降伏が起こ
り（図２９（ｈ）中、領域Ｉａ）、高抵抗ベース内での
電圧低下により、エミッタ接合が過渡的に順方向にバイ
アスされ、これがトリガーとなりトランジスタ動作を起
こし、図２２に示したように、スナップバックし大きな
電流が流れる。上記静電破壊防止素子バイポーラトラン
ジスタを備えた半導体装置の一部を示す等価回路図は図
６で表される。
【０１０４】実施例１０ プロセスバラツキによるパンチスルーブレイクダウン電
圧の高めバラツキを補償できるアバランシェ降伏をトリ
ガーとしてスナップバックを起こす機能を追加した縦型
バイポーラトランジスタを、静電破壊防止素子として用
いるＢｉＣＭＯＳ型半導体装置について説明する。
圧の高めバラツキを補償できるアバランシェ降伏をトリ
ガーとしてスナップバックを起こす機能を追加した縦型
バイポーラトランジスタを、静電破壊防止素子として用
いるＢｉＣＭＯＳ型半導体装置について説明する。
【０１０５】図３１（ａ）に示したように、Ｐ型のシリ
コン基板１９１上の、静電破壊防止素子、通常動作のＮ
ＰＮトランジスタのｎ+埋め込みコレクタ層及びＰチャ
ネルＭＯＳ形成領域に、実施例１と同様にｎ+ 拡散層１
９２をそれぞれ形成する。次いで、マスク１９３を用い
て、ｎチャネルＭＯＳ、素子分離の形成される領域にイ
オン注入（11Ｂ+：５０ＫｅＶ、１×１０14ｃｍ-2）
し、ｐ+埋め込み層を形成する。
コン基板１９１上の、静電破壊防止素子、通常動作のＮ
ＰＮトランジスタのｎ+埋め込みコレクタ層及びＰチャ
ネルＭＯＳ形成領域に、実施例１と同様にｎ+ 拡散層１
９２をそれぞれ形成する。次いで、マスク１９３を用い
て、ｎチャネルＭＯＳ、素子分離の形成される領域にイ
オン注入（11Ｂ+：５０ＫｅＶ、１×１０14ｃｍ-2）
し、ｐ+埋め込み層を形成する。
【０１０６】その後、図３１（ｂ）に示したように、ｎ
-エピタキシャル層１９４を、約３．１μｍ成長させる
とともに、埋め込みコレクタ１９２ａ、１９２ｂ、埋め
込み層１９２ｃを形成する。そして、静電破壊防止素子
のベース領域、ｎチャネルＭＯＳ、素子分離領域となる
比較的抵抗の高いｐ-ウエル形成のため、マスク１９５
を用いて、11Ｂ+イオン注入を行う。
-エピタキシャル層１９４を、約３．１μｍ成長させる
とともに、埋め込みコレクタ１９２ａ、１９２ｂ、埋め
込み層１９２ｃを形成する。そして、静電破壊防止素子
のベース領域、ｎチャネルＭＯＳ、素子分離領域となる
比較的抵抗の高いｐ-ウエル形成のため、マスク１９５
を用いて、11Ｂ+イオン注入を行う。
【０１０７】次いで、図３１（ｃ）に示したように、静
電破壊防止素子とＮＰＮトランジスタのコレクタ領域、
ｐチャネルＭＯＳ領域となるｎ-ウエルを形成するた
め、マスク１９６を用いて31ｐ+イオン注入を行う。そ
して、図３１（ｄ）に示したように、実施例１と同様
に、Ｐ- ウエルであるベース１９７ａ，素子分離用低濃
度不純物ウェル１９７ｂ，ＮチャネルＭＯＳ形成用低濃
度不純物ウェル１９７ｃ及びｎ-ウエルである埋め込み
コレクタ取り出し拡散層２００ａ，ＮＰＮのコレクタ２
００ｂ，ＰチャネルＭＯＳ形成用低濃度不純物ウェル２
００ｃを形成する。この際、ｐ-ウエルであるベース１
９７ａ，素子分離用低濃度不純物ウェル１９７ｂ，Ｎチ
ャネルＭＯＳ形成用低濃度不純物ウェル１９７ｃの濃度
は２×１０16ｃｍ-3程度、拡散深さは１．５μｍ程度に
なる。さらに、実施例１と同様に、ＳｉＯ2 膜２０１及
びナイトライド膜２０２を形成した後、ナイトライド膜
２０２を所望の形状にエッチングする。また、ｐ-ウエ
ルの表面の反転を防ぐために、マスク２０３を用いて11
Ｂ+イオン注入を行う。
電破壊防止素子とＮＰＮトランジスタのコレクタ領域、
ｐチャネルＭＯＳ領域となるｎ-ウエルを形成するた
め、マスク１９６を用いて31ｐ+イオン注入を行う。そ
して、図３１（ｄ）に示したように、実施例１と同様
に、Ｐ- ウエルであるベース１９７ａ，素子分離用低濃
度不純物ウェル１９７ｂ，ＮチャネルＭＯＳ形成用低濃
度不純物ウェル１９７ｃ及びｎ-ウエルである埋め込み
コレクタ取り出し拡散層２００ａ，ＮＰＮのコレクタ２
００ｂ，ＰチャネルＭＯＳ形成用低濃度不純物ウェル２
００ｃを形成する。この際、ｐ-ウエルであるベース１
９７ａ，素子分離用低濃度不純物ウェル１９７ｂ，Ｎチ
ャネルＭＯＳ形成用低濃度不純物ウェル１９７ｃの濃度
は２×１０16ｃｍ-3程度、拡散深さは１．５μｍ程度に
なる。さらに、実施例１と同様に、ＳｉＯ2 膜２０１及
びナイトライド膜２０２を形成した後、ナイトライド膜
２０２を所望の形状にエッチングする。また、ｐ-ウエ
ルの表面の反転を防ぐために、マスク２０３を用いて11
Ｂ+イオン注入を行う。
【０１０８】次いで、図３２（ｅ）に示したように、静
電破壊防止素子のｎ+コレクタの取り出し拡散とｐ-ベー
スとのアバランシェ降伏電圧制御用及びｐ-ウエルの表
面の反転防止用の高濃度拡散層１９７ａａ、１９７ｂ
ｂ、１９７ｃｃを形成したのち、実施例１と同様に、素
子分離領域２０４としてフィールド酸化膜を、さらにゲ
ート酸化膜２０５を形成する。この際、高濃度拡散層１
９７ａａの濃度は１×１０17ｃｍ-3程度であり、高濃度
拡散層１９７ａａは素子分離領域２０４下に配置される
とともに、後工程で形成される高濃度のコレクタ取り出
し拡散領域と接触するように形成する。その後、マスク
２０６を用いて、静電破壊防止素子とＮＰＮトランジス
タのコレクタ領域のｎ+コレクタ補償拡散層（３×１０
19ｃｍ-3程度）を形成するため、31ｐ+ イオン注入を行
う。
電破壊防止素子のｎ+コレクタの取り出し拡散とｐ-ベー
スとのアバランシェ降伏電圧制御用及びｐ-ウエルの表
面の反転防止用の高濃度拡散層１９７ａａ、１９７ｂ
ｂ、１９７ｃｃを形成したのち、実施例１と同様に、素
子分離領域２０４としてフィールド酸化膜を、さらにゲ
ート酸化膜２０５を形成する。この際、高濃度拡散層１
９７ａａの濃度は１×１０17ｃｍ-3程度であり、高濃度
拡散層１９７ａａは素子分離領域２０４下に配置される
とともに、後工程で形成される高濃度のコレクタ取り出
し拡散領域と接触するように形成する。その後、マスク
２０６を用いて、静電破壊防止素子とＮＰＮトランジス
タのコレクタ領域のｎ+コレクタ補償拡散層（３×１０
19ｃｍ-3程度）を形成するため、31ｐ+ イオン注入を行
う。
【０１０９】そして、図３２（ｆ）に示したように、ｎ
+コレクタ補償拡散層２００ａａを形成したのち、実施
例１と同様、ＭＯＳトランジスタのゲート電極２０７、
ｎチャネルＭＯＳのＬＤＤ構造のｎ-拡散層２０８、Ｎ
ＰＮトランジスタの活性ベース２１０及びサイドウォー
ルスペーサ２０９を形成する。そして、静電破壊防止素
子とＮＰＮトランジスタのベース取り出し拡散層、ｐチ
ャネルＭＯＳのソース・ドレインを形成するため、マス
ク２１１を用いて49ＢＦ2 +イオン注入を行う。
+コレクタ補償拡散層２００ａａを形成したのち、実施
例１と同様、ＭＯＳトランジスタのゲート電極２０７、
ｎチャネルＭＯＳのＬＤＤ構造のｎ-拡散層２０８、Ｎ
ＰＮトランジスタの活性ベース２１０及びサイドウォー
ルスペーサ２０９を形成する。そして、静電破壊防止素
子とＮＰＮトランジスタのベース取り出し拡散層、ｐチ
ャネルＭＯＳのソース・ドレインを形成するため、マス
ク２１１を用いて49ＢＦ2 +イオン注入を行う。
【０１１０】次いで、図３２（ｇ）に示したように、静
電破壊防止素子とＮＰＮトランジスタのエミッタと高濃
度取り出し拡散層、ｎチャネルＭＯＳのソース・ドレイ
ンを形成するために、マスク２１２を用いて75Ａｓ+イ
オン注入を行う。さらに、図３２（ｈ）に示したよう
に、静電破壊防止素子のエミッタ２１５ａ、ＮＰＮトラ
ンジスタのエミッタ２１５ｃ、高濃度取り出し拡散層２
１５ｂ、ｎチャネルＭＯＳのソース・ドレイン領域２１
R>５ｄを形成した後、実施例１と同様に、半導体基板１
９１上に、ＮＳＧ／ＢＰＳＧ膜２１３及びメタル配線２
１４を形成する。この時、静電破壊防止素子のエミッタ
とベースをメタルでショートさせる（２１４ａ）。
電破壊防止素子とＮＰＮトランジスタのエミッタと高濃
度取り出し拡散層、ｎチャネルＭＯＳのソース・ドレイ
ンを形成するために、マスク２１２を用いて75Ａｓ+イ
オン注入を行う。さらに、図３２（ｈ）に示したよう
に、静電破壊防止素子のエミッタ２１５ａ、ＮＰＮトラ
ンジスタのエミッタ２１５ｃ、高濃度取り出し拡散層２
１５ｂ、ｎチャネルＭＯＳのソース・ドレイン領域２１
R>５ｄを形成した後、実施例１と同様に、半導体基板１
９１上に、ＮＳＧ／ＢＰＳＧ膜２１３及びメタル配線２
１４を形成する。この時、静電破壊防止素子のエミッタ
とベースをメタルでショートさせる（２１４ａ）。
【０１１１】このように形成された半導体装置における
静電破壊防止素子の平面図を図３０に示す。また、図１
６は静電破壊防止素子のエミッタ直下の濃度プロファイ
ルである。この静電破壊防止素子の縦型バイポーラトラ
ンジスタは、エピタキシャル層が所望の膜厚又はそれ以
下の場合には、コレクタに逆バイアスをかけると、エミ
ッタと埋め込みコレクタがパンチスルーブレークダウン
を起こす（図３２（ｈ）中、領域Ｊｐ）。よりバイアス
をかけるとトランジスタ動作が起こり、スナップバック
してなおいっそう電流が大きく流れる。
静電破壊防止素子の平面図を図３０に示す。また、図１
６は静電破壊防止素子のエミッタ直下の濃度プロファイ
ルである。この静電破壊防止素子の縦型バイポーラトラ
ンジスタは、エピタキシャル層が所望の膜厚又はそれ以
下の場合には、コレクタに逆バイアスをかけると、エミ
ッタと埋め込みコレクタがパンチスルーブレークダウン
を起こす（図３２（ｈ）中、領域Ｊｐ）。よりバイアス
をかけるとトランジスタ動作が起こり、スナップバック
してなおいっそう電流が大きく流れる。
【０１１２】エピタキシャル層の膜厚において、厚めに
バラツキがでた場合は、パンチスルーブレイクダウン電
圧は高めにシフトするため、パンチスルートリガーのス
ナップバックが始まる前に、ベース（ｐ-）と横方向コ
レクタ（ｎ+）で１４Ｖ程度でアバランシェ降伏が起こ
り（図３２（ｈ）中、領域Ｊａ）、高抵抗ベース内での
電圧低下により、エミッタ接合が過渡的に順方向にバイ
アスされ、これがトリガーとなりトランジスタ動作を起
こし、図２２に示したように、スナップバックし大きな
電流が流れる。
バラツキがでた場合は、パンチスルーブレイクダウン電
圧は高めにシフトするため、パンチスルートリガーのス
ナップバックが始まる前に、ベース（ｐ-）と横方向コ
レクタ（ｎ+）で１４Ｖ程度でアバランシェ降伏が起こ
り（図３２（ｈ）中、領域Ｊａ）、高抵抗ベース内での
電圧低下により、エミッタ接合が過渡的に順方向にバイ
アスされ、これがトリガーとなりトランジスタ動作を起
こし、図２２に示したように、スナップバックし大きな
電流が流れる。
【０１１３】上記静電破壊防止素子バイポーラトランジ
スタを備えた半導体装置の一部を示す等価回路図は図６
で表される。
スタを備えた半導体装置の一部を示す等価回路図は図６
で表される。
【０１１４】
【発明の効果】本発明の半導体装置においては、第１導
電型埋め込みコレクタ、第２導電型ベース、及び第１導
電型エミッタを具備した縦型バイポーラトランジスタの
前記第２導電型ベースにおける不純物濃度が約１〜３×
１０16ｃｍ-3、第２導電型ベースの拡散深さが０．８〜
２．３μｍであり、さらに、第２導電型ベースと第１導
電型エミッタとが短絡されている静電破壊防止素子を有
するので、コレクタ−エミッタ間でパンチスルーブレイ
クダウンを起こさせ、それをトリガーとしてスナップバ
ックを起こさせることができる。従って、エミッタ領域
全域に空乏層が大きく広がり、電界が集中しにくくなる
とともに、電流が集中しなくなり、アバランシェブレイ
クダウントリガーのような発熱による素子の破壊が起こ
りにくくなる。
電型埋め込みコレクタ、第２導電型ベース、及び第１導
電型エミッタを具備した縦型バイポーラトランジスタの
前記第２導電型ベースにおける不純物濃度が約１〜３×
１０16ｃｍ-3、第２導電型ベースの拡散深さが０．８〜
２．３μｍであり、さらに、第２導電型ベースと第１導
電型エミッタとが短絡されている静電破壊防止素子を有
するので、コレクタ−エミッタ間でパンチスルーブレイ
クダウンを起こさせ、それをトリガーとしてスナップバ
ックを起こさせることができる。従って、エミッタ領域
全域に空乏層が大きく広がり、電界が集中しにくくなる
とともに、電流が集中しなくなり、アバランシェブレイ
クダウントリガーのような発熱による素子の破壊が起こ
りにくくなる。
【０１１５】また、本発明の半導体装置によれば、第１
導電型埋め込みコレクタ、第２導電型ベース、第１導電
型エミッタ、及び表面層に高濃度取り出し拡散層を有す
る第１導電型埋め込みコレクタ取り出し拡散層を具備し
た縦型バイポーラトランジスタの前記第２導電型ベース
が、表面層であって、かつ少なくとも第１導電型埋め込
みコレクタ取り出し拡散層内の高濃度取り出し拡散層に
接触する第２導電型の高濃度拡散層を有しており、前記
第２導電型ベースの不純物濃度が約１〜３×１０16ｃｍ
-3、第２導電型ベースの拡散深さが０．８〜２．３μｍ
であり、さらに、第２導電型ベースと第１導電型エミッ
タとが短絡されている静電破壊防止素子を有するので、
電圧による内部回路の破壊を防ぐため、ブレイクダウン
電圧値のくずれにくいアバランシェブレイクダウンを、
その補償として複合したものを提供することもできる。
導電型埋め込みコレクタ、第２導電型ベース、第１導電
型エミッタ、及び表面層に高濃度取り出し拡散層を有す
る第１導電型埋め込みコレクタ取り出し拡散層を具備し
た縦型バイポーラトランジスタの前記第２導電型ベース
が、表面層であって、かつ少なくとも第１導電型埋め込
みコレクタ取り出し拡散層内の高濃度取り出し拡散層に
接触する第２導電型の高濃度拡散層を有しており、前記
第２導電型ベースの不純物濃度が約１〜３×１０16ｃｍ
-3、第２導電型ベースの拡散深さが０．８〜２．３μｍ
であり、さらに、第２導電型ベースと第１導電型エミッ
タとが短絡されている静電破壊防止素子を有するので、
電圧による内部回路の破壊を防ぐため、ブレイクダウン
電圧値のくずれにくいアバランシェブレイクダウンを、
その補償として複合したものを提供することもできる。
【０１１６】つまり、過量の電圧の印加による半導体装
置の回路の破壊を防止することができる静電破壊防止素
子を具備した半導体製造装置を得ることが可能となる。
また、本発明の半導体装置の製造方法においては、上記
のような縦型バイポーラトランジスタを静電破壊防止素
子として具備する半導体装置が、例えば、ＰチャネルＭ
ＯＳ、ＮチャネルＭＯＳ、ＣＭＯＳ、バイポーラトラン
ジスタ、ＢｉＣＭＯＳ又はこれらが併設された半導体装
置を形成する際に、それら半導体装置の製造工程を利用
することにより、特別な工程を付加することなく同時に
形成することができるので、製造工程の簡略化による製
造コストの減少を図ることが可能となる。
置の回路の破壊を防止することができる静電破壊防止素
子を具備した半導体製造装置を得ることが可能となる。
また、本発明の半導体装置の製造方法においては、上記
のような縦型バイポーラトランジスタを静電破壊防止素
子として具備する半導体装置が、例えば、ＰチャネルＭ
ＯＳ、ＮチャネルＭＯＳ、ＣＭＯＳ、バイポーラトラン
ジスタ、ＢｉＣＭＯＳ又はこれらが併設された半導体装
置を形成する際に、それら半導体装置の製造工程を利用
することにより、特別な工程を付加することなく同時に
形成することができるので、製造工程の簡略化による製
造コストの減少を図ることが可能となる。
【図１】本発明の半導体装置の実施例１における前半の
製造工程を示す各工程の半導体装置の断面図である。
製造工程を示す各工程の半導体装置の断面図である。
【図２】本発明の半導体装置の実施例１における後半の
製造工程を示す各工程の半導体装置の断面図である。
製造工程を示す各工程の半導体装置の断面図である。
【図３】本発明の半導体装置における静電破壊防止素子
の拡散層の配置を示す平面図である。
の拡散層の配置を示す平面図である。
【図４】本発明の半導体装置における静電破壊防止素子
のエミッタ直下の濃度プロファイルを示すグラフであ
る。
のエミッタ直下の濃度プロファイルを示すグラフであ
る。
【図５】本発明の半導体装置における静電破壊防止素子
のコレクタ電圧とコレクタ電流との関係を示すグラフで
ある。
のコレクタ電圧とコレクタ電流との関係を示すグラフで
ある。
【図６】本発明の半導体装置の要部を示す等価回路図で
ある。
ある。
【図７】本発明の半導体装置の実施例２における前半の
製造工程を示す各工程の半導体装置の断面図である。
製造工程を示す各工程の半導体装置の断面図である。
【図８】本発明の半導体装置の実施例２における後半の
製造工程を示す各工程の半導体装置の断面図である。
製造工程を示す各工程の半導体装置の断面図である。
【図９】本発明の半導体装置の実施例３における前半の
製造工程を示す各工程の半導体装置の断面図である。
製造工程を示す各工程の半導体装置の断面図である。
【図１０】本発明の半導体装置の実施例３における後半
の製造工程を示す各工程の半導体装置の断面図である。
の製造工程を示す各工程の半導体装置の断面図である。
【図１１】本発明の半導体装置における静電破壊防止素
子の拡散層の配置を示す平面図である。
子の拡散層の配置を示す平面図である。
【図１２】本発明の半導体装置における静電破壊防止素
子のエミッタ直下の濃度プロファイルを示すグラフであ
る。
子のエミッタ直下の濃度プロファイルを示すグラフであ
る。
【図１３】本発明の半導体装置の実施例４における前半
の製造工程を示す各工程の半導体装置の断面図である。
の製造工程を示す各工程の半導体装置の断面図である。
【図１４】本発明の半導体装置の実施例４における後半
の製造工程を示す各工程の半導体装置の断面図である。
の製造工程を示す各工程の半導体装置の断面図である。
【図１５】本発明の半導体装置における静電破壊防止素
子の拡散層の配置を示す平面図である。
子の拡散層の配置を示す平面図である。
【図１６】本発明の半導体装置における静電破壊防止素
子のエミッタ直下の濃度プロファイルを示すグラフであ
る。
子のエミッタ直下の濃度プロファイルを示すグラフであ
る。
【図１７】本発明の半導体装置の実施例５における前半
の製造工程を示す各工程の半導体装置の断面図である。
の製造工程を示す各工程の半導体装置の断面図である。
【図１８】本発明の半導体装置の実施例５における後半
の製造工程を示す各工程の半導体装置の断面図である。
の製造工程を示す各工程の半導体装置の断面図である。
【図１９】本発明の半導体装置の実施例６における前半
の製造工程を示す各工程の半導体装置の断面図である。
の製造工程を示す各工程の半導体装置の断面図である。
【図２０】本発明の半導体装置の実施例６における後半
の製造工程を示す各工程の半導体装置の断面図である。
の製造工程を示す各工程の半導体装置の断面図である。
【図２１】本発明の半導体装置における静電破壊防止素
子の拡散層の配置を示す平面図である。
子の拡散層の配置を示す平面図である。
【図２２】本発明の半導体装置における静電破壊防止素
子のコレクタ電圧とコレクタ電流との関係を示すグラフ
である。
子のコレクタ電圧とコレクタ電流との関係を示すグラフ
である。
【図２３】本発明の半導体装置の実施例７における前半
の製造工程を示す各工程の半導体装置の断面図である。
の製造工程を示す各工程の半導体装置の断面図である。
【図２４】本発明の半導体装置の実施例７における後半
の製造工程を示す各工程の半導体装置の断面図である。
の製造工程を示す各工程の半導体装置の断面図である。
【図２５】本発明の半導体装置の実施例８における前半
の製造工程を示す各工程の半導体装置の断面図である。
の製造工程を示す各工程の半導体装置の断面図である。
【図２６】本発明の半導体装置の実施例８における後半
の製造工程を示す各工程の半導体装置の断面図である。
の製造工程を示す各工程の半導体装置の断面図である。
【図２７】本発明の半導体装置における静電破壊防止素
子の拡散層の配置を示す平面図である。
子の拡散層の配置を示す平面図である。
【図２８】本発明の半導体装置の実施例９における前半
の製造工程を示す各工程の半導体装置の断面図である。
の製造工程を示す各工程の半導体装置の断面図である。
【図２９】本発明の半導体装置の実施例９における後半
の製造工程を示す各工程の半導体装置の断面図である。
の製造工程を示す各工程の半導体装置の断面図である。
【図３０】本発明の半導体装置における静電破壊防止素
子の拡散層の配置を示す平面図である。
子の拡散層の配置を示す平面図である。
【図３１】本発明の半導体装置の実施例１０における前
半の製造工程を示す各工程の半導体装置の断面図であ
る。
半の製造工程を示す各工程の半導体装置の断面図であ
る。
【図３２】本発明の半導体装置の実施例１０における後
半の製造工程を示す各工程の半導体装置の断面図であ
る。
半の製造工程を示す各工程の半導体装置の断面図であ
る。
【図３３】本発明の半導体装置のエピタキシャル層の膜
厚とスナップバック電圧との関係を示す図である。
厚とスナップバック電圧との関係を示す図である。
【図３４】従来の半導体装置の製造工程を示す断面図で
ある。
ある。
【図３５】従来の半導体装置の平面図である。
【図３６】従来の半導体装置の別の製造工程を示す断面
図である。
図である。
【図３７】従来の半導体装置の別の平面図である。
【図３８】従来の半導体装置のさらに別の製造工程を示
す断面図である。
す断面図である。
【図３９】従来の半導体装置のさらに別の製造工程を示
す断面図である。
す断面図である。
【図４０】従来の半導体装置のさらに別の平面図であ
る。
る。
【図４１】従来の半導体装置における静電破壊防止素子
のエミッタ直下の濃度プロファイルを示すグラフであ
る。
のエミッタ直下の濃度プロファイルを示すグラフであ
る。
【図４２】従来の半導体装置における静電破壊防止素子
のコレクタ電圧とコレクタ電流との関係を示すグラフで
ある。
のコレクタ電圧とコレクタ電流との関係を示すグラフで
ある。
1, 21, 41, 61, 81, 111, 131, 151, 171, 191 半導体
基板 2, 22, 62, 82, 112, 132, 172, 192 Ｎ+ 拡散層 2a, 22a, 62a, 62b, 82a, 82b, 112a, 132a, 172a, 172
b, 192a, 192b 埋め込みコレクタ 3, 23, 42, 64, 85, 113, 133, 152, 176, 194 エピタ
キシャル層 6a, 25a, 44a, 67a, 87a, 116a, 136a, 154a, 178a, 19
7a ベース 6b, 25b, 27c, 44b, 45b, 87b, 89d, 116b, 136b, 137
c, 154b, 156b, 197c, 200c ＭＯＳTr形成用低濃度不
純物領域 7a, 27a, 45a, 68a, 89a, 120a, 137a, 156a, 179a, 20
0a 埋め込みコレクタ取り出し拡散層 7b, 27b, 68b, 68c, 89b, 89c, 120b, 137b, 179b, 179
c, 200b コレクタ層 8, 28, 46, 69, 90, 117, 138, 158, 180, 201 ＳｉＯ
2 膜 9, 29, 47, 70, 91, 118, 139, 159, 181, 202 ナイト
ライド膜 11, 31, 48, 72, 93, 118, 121, 141, 160, 183, 204
素子分離領域 12, 32, 49, 122, 142, 161, 184, 205 ゲート酸化膜 67b, 87b, 178b, 197b 素子分離用低濃度不純物ウェル 75a, 75b, 89aa, 89cc, 179aa, 179cc, 200aa, 200bb
コレクタ補償拡散層 76, 97, 186, 210 活性ベース 13, 33, 50, 95, 123, 143, 162, 207 ゲート電極 14, 34, 51, 96, 124, 144, 163, 208 Ｎ- 拡散層 15, 35, 52, 98, 125, 145, 164, 209 サイドウォール
スペーサ 20a, 40a, 57a, 80a, 80d, 103a, 103d, 130a, 150a, 1
69a, 178aaa, 186a, 215a, 215c エミッタ 20b, 40b, 57b, 80b, 80c, 103b, 103c, 130b, 150b, 1
69b, 179aaa, 179cc, 215b, 215e 高濃度取り出し拡散
層 20c 40c, 57c, 103e, 130c, 150c, 169c, 215d ソース
／ドレイン領域 18, 38, 55, 78, 101, 128, 148, 167, 189, 213 ＮＳ
Ｇ／ＢＰＳＧ膜 19, 39, 56, 79, 102, 129, 149, 168, 190, 214 メタ
ル配線 116aa, 116bb, 136aa, 136bb, 154aa, 154bb, 178aa, 1
78bb, 197aa, 197bb, 197cc 高濃度拡散層
基板 2, 22, 62, 82, 112, 132, 172, 192 Ｎ+ 拡散層 2a, 22a, 62a, 62b, 82a, 82b, 112a, 132a, 172a, 172
b, 192a, 192b 埋め込みコレクタ 3, 23, 42, 64, 85, 113, 133, 152, 176, 194 エピタ
キシャル層 6a, 25a, 44a, 67a, 87a, 116a, 136a, 154a, 178a, 19
7a ベース 6b, 25b, 27c, 44b, 45b, 87b, 89d, 116b, 136b, 137
c, 154b, 156b, 197c, 200c ＭＯＳTr形成用低濃度不
純物領域 7a, 27a, 45a, 68a, 89a, 120a, 137a, 156a, 179a, 20
0a 埋め込みコレクタ取り出し拡散層 7b, 27b, 68b, 68c, 89b, 89c, 120b, 137b, 179b, 179
c, 200b コレクタ層 8, 28, 46, 69, 90, 117, 138, 158, 180, 201 ＳｉＯ
2 膜 9, 29, 47, 70, 91, 118, 139, 159, 181, 202 ナイト
ライド膜 11, 31, 48, 72, 93, 118, 121, 141, 160, 183, 204
素子分離領域 12, 32, 49, 122, 142, 161, 184, 205 ゲート酸化膜 67b, 87b, 178b, 197b 素子分離用低濃度不純物ウェル 75a, 75b, 89aa, 89cc, 179aa, 179cc, 200aa, 200bb
コレクタ補償拡散層 76, 97, 186, 210 活性ベース 13, 33, 50, 95, 123, 143, 162, 207 ゲート電極 14, 34, 51, 96, 124, 144, 163, 208 Ｎ- 拡散層 15, 35, 52, 98, 125, 145, 164, 209 サイドウォール
スペーサ 20a, 40a, 57a, 80a, 80d, 103a, 103d, 130a, 150a, 1
69a, 178aaa, 186a, 215a, 215c エミッタ 20b, 40b, 57b, 80b, 80c, 103b, 103c, 130b, 150b, 1
69b, 179aaa, 179cc, 215b, 215e 高濃度取り出し拡散
層 20c 40c, 57c, 103e, 130c, 150c, 169c, 215d ソース
／ドレイン領域 18, 38, 55, 78, 101, 128, 148, 167, 189, 213 ＮＳ
Ｇ／ＢＰＳＧ膜 19, 39, 56, 79, 102, 129, 149, 168, 190, 214 メタ
ル配線 116aa, 116bb, 136aa, 136bb, 154aa, 154bb, 178aa, 1
78bb, 197aa, 197bb, 197cc 高濃度拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 21/331 H01L 21/822 H01L 27/06 H01L 29/73
Claims (17)
- 【請求項１】 半導体装置における内部回路の端子近傍
に、半導体基板を用いて形成された又は半導体基板の表
面層から該半導体基板上に積層されたエピタキシャル層
にかけて形成された高濃度第１導電型埋め込みコレク
タ、前記エピタキシャル層に形成され、前記高濃度第１
導電型埋め込みコレクタに接する低濃度不純物ウェルで
ある第２導電型ベース及び前記第２導電型ベースの表面
層に形成された第1導電型エミッタを具備し、前記第２
導電型ベースにおける不純物濃度が約１〜３×１０16ｃ
ｍ-3、第２導電型ベースの拡散深さが０．８〜２．３μ
ｍであり、さらに第２導電型ベースと第１導電型エミッ
タとが短絡され、前記内部回路を構成する半導体素子よ
り耐圧が小さい縦型バイポーラトランジスタからなる静
電破壊防止素子を有する半導体装置。 - 【請求項２】 静電破壊防止素子が、Ｎ又はＰチャネル
あるいはＣＭＯＳに併設されている請求項１記載の半導
体装置。 - 【請求項３】 静電破壊防止素子が、バイポーラトラン
ジスタに併設されている請求項１記載の半導体装置。 - 【請求項４】 静電破壊防止素子が、ＢｉＣＭＯＳに併
設されている請求項１記載の半導体装置。 - 【請求項５】 半導体基板を用いて形成された又は半導
体基板の表面層から該半導体基板上に積層されたエピタ
キシャル層にかけて形成された第１導電型埋め込みコレ
クタ、 前記エピタキシャル層に形成された低濃度不純物ウェル
である第２導電型ベース、 前記第２導電型ベースの表面層に形成された第１導電型
エミッタ、及び前記第２導電型ベースに隣接して形成さ
れ、表面層に高濃度取り出し拡散層を有する第１導電型
埋め込みコレクタ取り出し拡散層、を具備した縦型バイ
ポーラトランジスタの前記第２導電型ベースが、表面層
であって、かつ少なくとも第１導電型埋め込みコレクタ
取り出し拡散層内の高濃度取り出し拡散層に接触する第
２導電型の高濃度拡散層を有しており、前記第２導電型
ベースの不純物濃度が約１〜３×１０16ｃｍ-3、第２導
電型ベースの拡散深さが０．８〜２．３μｍであり、さ
らに、第２導電型ベースと第１導電型エミッタとが短絡
されている静電破壊防止素子を有することを特徴とする
半導体装置。 - 【請求項６】 第１導電型埋め込みコレクタ取り出し拡
散層内から第２導電型ベース内にわたって、第１導電型
コレクタ補償拡散層が形成されており、第２導電型の高
濃度拡散層が、さらに前記第１導電型コレクタ補償拡散
層に接触している請求項５記載の半導体装置。 - 【請求項７】 第２導電型の高濃度拡散層が約６×１０
16〜２×１０17ｃｍ -3である請求項５又は６のいずれか
に記載の半導体装置。 - 【請求項８】 静電破壊防止素子が、Ｎ又はＰチャネル
あるいはＣＭＯＳに併設されている請求項５〜７のいず
れかに記載の半導体装置。 - 【請求項９】 静電破壊防止素子が、バイポーラトラン
ジスタに併設されている請求項５〜７のいずれかに記載
の半導体装置。 - 【請求項１０】 静電破壊防止素子が、ＢｉＣＭＯＳに
併設されている請求項５〜７のいずれかに記載の半導体
装置。 - 【請求項１１】 Ｎ又はＰチャネルＭＯＳもしくはＣＭ
ＯＳトランジスタと静電破壊防止素子とを具備する請求
項１記載の半導体装置の製造方法において、(i) 半導体
基板に、ＭＯＳトランジスタ形成領域として第２導電型
低濃度不純物ウェルを形成すると同時に、静電破壊防止
素子の第２導電型ベースを約１〜３×１０16ｃｍ-3の不
純物濃度で形成する工程、(ii)ＭＯＳトランジスタの前
記第２導電型低濃度不純物ウェルに第１導電型ソース／
ドレイン領域を形成すると同時に、静電破壊防止素子の
前記第２導電型ベース内に第１導電型エミッタを形成す
る工程を含むことを特徴とする半導体装置の製造方法。 - 【請求項１２】 バイポーラトランジスタと静電破壊防
止素子とを具備する請求項１記載の半導体装置の製造方
法において、(i) バイポーラトランジスタの素子分離の
ための第２導電型低濃度不純物ウェルを形成すると同時
に、静電破壊防止素子の第２導電型ベースを約１〜３×
１０16ｃｍ-3の不純物濃度で形成する工程、(ii)バイポ
ーラトランジスタの第２導電型ベースを形成したのち、
バイポーラトランジスタの第２導電型ベース内に第１導
電型エミッタを形成すると同時に、静電破壊防止素子の
第２導電型ベース内に第１導電型エミッタを形成する工
程、を含むことを特徴とする半導体装置の製造方法。 - 【請求項１３】 ＢｉＣＭＯＳと静電破壊防止素子とを
具備する請求項１記載の半導体装置の製造方法におい
て、(i) ＭＯＳトランジスタ形成領域として第２導電型
低濃度不純物ウェルと、バイポーラトランジスタの素子
分離のための第２導電型低濃度不純物ウェルとを形成す
ると同時に、静電破壊防止素子の第２導電型ベースを約
１〜３×１０16ｃｍ-3の不純物濃度で形成する工程、(i
i)バイポーラトランジスタの第２導電型ベースを形成し
たのち、ＭＯＳトランジスタのソース／ドレイン領域
と、バイポーラトランジスタの第２導電型ベース内に第
１導電型エミッタとを形成すると同時に、静電破壊防止
素子の第２導電型ベース内に第１導電型エミッタを形成
する工程、を含むことを特徴とする半導体装置の製造方
法。 - 【請求項１４】 Ｎ又はＰチャネルＭＯＳもしくはＣＭ
ＯＳトランジスタと静電破壊防止素子とを具備する請求
項５記載の半導体装置の製造方法において、(i) 半導体
基板に、ＭＯＳトランジスタ形成領域として第２導電型
低濃度不純物ウェルを形成すると同時に、静電破壊防止
素子の第２導電型ベースを約１〜３×１０16ｃｍ-3の不
純物濃度で形成する工程、(ii)ＭＯＳトランジスタの第
２導電型低濃度不純物ウェル内の素子分離領域となる領
域に、表面反転電圧確保のための第２導電型の高濃度拡
散層を形成すると同時に、静電破壊防止素子の第２導電
型ベース内に第２導電型の高濃度拡散層を形成する工
程、(iii) ＭＯＳトランジスタの前記第２導電型低濃度
不純物ウェルに第１導電型ソース／ドレイン領域を形成
すると同時に、静電破壊防止素子の前記第２導電型ベー
ス内に第１導電型エミッタを形成するとともに、前記静
電破壊防止素子の第２導電型ベース内の第２導電型の高
濃度拡散層と接触するように第１導電型埋め込みコレク
タ取り出し拡散層の表面層に高濃度取り出し拡散層を形
成する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項１５】 バイポーラトランジスタと静電破壊防
止素子とを具備する請求項５記載の半導体装置の製造方
法において、(i) バイポーラトランジスタの素子分離の
ための第２導電型低濃度不純物ウェルを形成すると同時
に、静電破壊防止素子の第２導電型ベースを約１〜３×
１０16ｃｍ-3の不純物濃度で形成する工程、(ii)バイポ
ーラトランジスタの第２導電型低濃度不純物ウェル内の
素子分離領域となる領域に、表面反転電圧確保のための
第２導電型の高濃度拡散層を形成すると同時に、静電破
壊防止素子の第２導電型ベース内に第２導電型の高濃度
拡散層を形成する工程、(iii) バイポーラトランジスタ
の第２導電型ベースを形成した後、バイポーラトランジ
スタの第２導電型ベース内に第１導電型エミッタを形成
すると同時に、静電破壊防止素子の第２導電型ベース内
に第１導電型エミッタを形成するとともに、前記静電破
壊防止素子の第２導電型ベース内の第２導電型の高濃度
拡散層と接触するように第１導電型埋め込みコレクタ取
り出し拡散層の表面層に高濃度取り出し拡散層を形成す
る工程を含むことを特徴とする半導体装置の製造方法。 - 【請求項１６】 ＢｉＣＭＯＳと静電破壊防止素子とを
具備する請求項５記載の半導体装置の製造方法におい
て、(i) ＭＯＳトランジスタ形成領域として第２導電型
低濃度不純物ウェルと、バイポーラトランジスタの素子
分離のための第２導電型低濃度不純物ウェルとを形成す
ると同時に、静電破壊防止素子の第２導電型ベースを約
１〜３×１０16ｃｍ-3の不純物濃度で形成する工程、(i
i)ＭＯＳトランジスタの第２導電型低濃度不純物ウェル
内の素子分離領域となる領域と、バイポーラトランジス
タの第２導電型低濃度不純物ウェル内の素子分離領域と
なる領域とに、表面反転電圧確保のための第２導電型の
高濃度拡散層を形成すると同時に、静電破壊防止素子の
第２導電型ベース内に第２導電型の高濃度拡散層を形成
する工程、(iii) バイポーラトランジスタの第２導電型
ベースを形成した後、ＭＯＳトランジスタのソース／ド
レイン領域と、バイポーラトランジスタの第２導電型ベ
ース内に第１導電型エミッタとを形成すると同時に、静
電破壊防止素子の第２導電型ベース内に第１導電型エミ
ッタを形成するとともに、前記静電破壊防止素子の第２
導電型ベース内の第２導電型の高濃度拡散層と接触する
ように第１導電型埋め込みコレクタ取り出し拡散層の表
面層に高濃度取り出し拡散層を形成する工程を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項１７】 静電破壊防止素子の前記第２導電型ベ
ース内に第２導電型の高濃度拡散層を形成した後、該第
２導電型の高濃度拡散層に接触するように、第１導電型
埋め込みコレクタの取り出し拡散層内から第２導電型ベ
ース内にわたって第１導電型コレクタ補償拡散層を形成
する工程を含む請求項１４〜１６のいずれかに記載の半
導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05333781A JP3073382B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置とその製造方法 |
| US08/305,601 US5471082A (en) | 1993-12-27 | 1994-09-14 | Semiconductor device and a method for manufacturing the same |
| US08/561,833 US5760448A (en) | 1993-12-27 | 1995-11-27 | Semiconductor device and a method for manufacturing the same |
| US08/997,481 US5976921A (en) | 1993-12-27 | 1997-12-23 | Method for manufacturing electrostatic discharge protection (ESD) and BiCMOS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05333781A JP3073382B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193153A JPH07193153A (ja) | 1995-07-28 |
| JP3073382B2 true JP3073382B2 (ja) | 2000-08-07 |
Family
ID=18269892
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05333781A Expired - Fee Related JP3073382B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置とその製造方法 |
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|---|---|
| US (1) | US5471082A (ja) |
| JP (1) | JP3073382B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
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|---|---|
| US5471082A (en) | 1995-11-28 |
| JPH07193153A (ja) | 1995-07-28 |
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