JP2010135489A - 静電気保護素子、半導体装置及びそれらの製造方法 - Google Patents

Abstract

【課題】製造コストの増加やＬＳＩのスタンバイ電流の増加なく、安定して内部回路を保護できる静電気保護素子を提供することを課題とする。
【解決手段】ベースとしての第１のＰ型拡散領域と、第１のＰ型拡散領域上に形成されたエミッターとしての第２のＮ型拡散領域と、第１のＰ型拡散領域上に形成されたコレクターとしての第３のＮ型拡散領域とを備えたＮＰＮラテラルバイポーラトランジスタと、エミッターとしての第２のＮ型拡散領域と兼用されたカソードと、前記第１のＮ型拡散領域上に形成された第２のＰ型拡散領域であるアノードとを備えたトリガーダイオードとからなり、第１のＮ型拡散領域が第３のＮ型拡散領域と及び第１のＰ型拡散領域が第２のＰ型拡散領域とそれぞれ直接接し、第３のＮ型拡散領域が電源線に接続され、第２のＮ型拡散領域及び第１のＰ型拡散領域が接地線に接続されていることを特徴とする静電気保護素子により上記課題を解決する。
【選択図】図１

Description

本発明は、静電気保護素子、半導体装置及びそれらの製造方法に関する。

例えば、ＣＭＯＳ集積回路において、入出力端子や電源端子から侵入したサージ等の過大電流から内部回路の破壊を回避するために、静電気保護素子（ＥＳＤ保護回路）を設置することが知られている。静電気保護素子の等価回路図の一例を図５に示す。図中、２００は静電気保護素子、２０１はＮＰＮ（寄生）ラテラルバイポーラトランジスタ（寄生バイポーラトランジスタともいう）、２０２はウェル抵抗、２０３はトリガーダイオード、２０４はＰＭＯＳトランジスタ、２０５はＮＭＯＳトランジスタ、２０６は保護ダイオード、２０７は入出力パッド、２０８は内部回路、２０９は放電の経路を意味する。

静電気保護素子は、次のように動作することで、内部回路の静電破壊を防止している。即ち、入出力パッド２０７から入った静電気の電荷は、保護ダイオード２０６を介して、ＶＤＤ線を経由し静電気保護素子２００からＧＮＤ線に放電される。この放電によって、トランジスタ２０４と２０５を含む内部回路２０８に過大な電圧や電流がかかることにより、内部回路２０８に含まれるゲート絶縁膜やトランジスタや配線の破壊を防ぐことができる。
静電気保護素子には、例えば、内部回路を構成する素子の破壊電圧より低い電圧で静電気保護素子が点灯することで、過大な電圧や電流が内部回路に及ばないようにしうる性能が要求される。また、電源電圧の印加時では静電気保護素子が充分に低い漏れ電流をもち、内部回路中のＣＭＯＳトランジスタのスタンバイ電流の増加させないことである。

図６（Ａ）及び（Ｂ）に、従来の寄生バイポーラトランジスタを利用した静電気保護素子の概略断面図を示す。図６（Ａ）には、絶縁物を素子分離に使用して寄生バイポーラトランジスタを形成した構造が、図６（Ｂ）には、ＭＯＳトランジスタを素子分離に使用して寄生バイポーラトランジスタを形成した構造が、それぞれ示されている。図中、１００はシリコン基板（Ｐ−Ｓｕｂ）、１０１は第１のＰ型拡散領域（Ｐウェル／ベース）、１０３は素子分離酸化膜、１０５はゲート電極、１１０は第３のＮ型拡散領域（コレクター）、１１１はベース部、１１２は第２のＮ型拡散領域（エミッター／ＮＭＯＳソースドレイン）、１１４はベース端子用Ｐ型拡散領域、２０３ｂはトリガーダイオード（Ｎ＋／Ｐｗｅｌｌ型）を意味する。他の参照番号は、図５と同じ。

上記図の寄生バイポーラトランジスタ２０１は、ウェハー表面に対して、横方向にエミッター、ベース、コレクターが形成されるため、ラテラルバイポーラトランジスタと呼ばれる。寄生バイポーラトランジスタには、電流増幅率が高いＮＰＮ型のバイポーラトランジスタが使われることが多い。図６（Ａ）及び（Ｂ）では、寄生バイポーラトランジスタ２０１は、そのベース電位を、トリガーダイオード２０３ｂのアバランシェ降伏現象によるリーク電流と、基板抵抗のような寄生抵抗とにより上昇させることで、点灯させることができる。この点灯により、サージのような過大電流をバイパスさせることができる。

図６（Ａ）及び（Ｂ）では、トリガーダイオード２０３ｂは、ＮＭＯＳトランジスタのソース・ドレインと同じ構造であるため、ＮＭＯＳトランジスタの破壊電圧より、静電気保護素子の点灯電圧を大きく下げることは構造上困難であった。
この課題を解決する技術として、図７の概略断面図に示すような特開２００１−３４５４２１号公報に記載の技術がある。図７中、１１５は追加Ｎ型拡散層、１１６は追加Ｐ型拡散層、２０３ｃは追加注入有トリガーダイオード（Ｎ＋／Ｐｗｅｌｌ型）を意味する。他の参照番号は、図６（Ａ）及び（Ｂ）と同じ。

図７で紹介されている技術では、トリガーダイオードの一部に追加Ｎ型拡散領域１１５及びその直下に追加Ｐ型拡散領域１１６を形成することで、ＭＯＳトランジスタのソース・ドレインより急峻なＰＮ接合を持つ追加注入有トリガーダイオード２０３ｃを形成している。この追加注入有トリガーダイオード２０３ｃは、その降伏電圧がＭＯＳトランジスタのソース・ドレインの降伏電圧より低いので、静電気保護素子の点灯電圧を下げることができる。
特開２００１−３４５４２１号公報

しかし、上記公報の技術では、急峻なＰＮ接合を形成するために追加のイオン注入工程と注入マスクを形成する工程が必要になり、製造コストが増加する。更に、急峻なＰＮ接合は、電源電圧での追加注入有トリガーダイオード２０３ｃのリーク電流を大きくさせる可能性がある。リーク電流が大きくなると、ＬＳＩのスタンバイ電流増加やラッチアップ現象をまねく可能性がある。そのため、製造コストを低減でき、かつリーク電流を減少できる構造の静電気保護素子の提供が望まれていた。

かくして本発明によれば、第１のＰ型拡散領域を構成要素として含むＮＰＮラテラルバイポーラトランジスタと、前記第１のＰ型拡散領域とは異なる領域に形成された第１のＮ型拡散領域を構成要素として含むトリガーダイオードとからなり、
前記ＮＰＮラテラルバイポーラトランジスタが、ベースとしての前記第１のＰ型拡散領域と、前記第１のＰ型拡散領域上に形成されたエミッターとしての第２のＮ型拡散領域と、前記第１のＰ型拡散領域上に形成されたコレクターとしての第３のＮ型拡散領域とを備え、
前記トリガーダイオードが、カソードとアノードとを備え、前記カソードが、前記エミッターとしての第２のＮ型拡散領域と兼用され、前記アノードが、前記第１のＮ型拡散領域上に形成された第２のＰ型拡散領域であり、
前記第１のＮ型拡散領域が第３のＮ型拡散領域と及び前記第１のＰ型拡散領域が第２のＰ型拡散領域とそれぞれ直接接し、
前記第３のＮ型拡散領域が電源線に接続され、前記第２のＮ型拡散領域及び第１のＰ型拡散領域が接地線に接続されていることを特徴とする静電気保護素子が提供される。

また、本発明によれば、上記静電気保護素子と、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなるＣＭＯＳトランジスタとを備え、
前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが、それぞれ、ウェルと、前記ウェルの表面層にチャネルを介して位置するソース及びドレインとを備え、
前記ＮＭＯＳトランジスタのウェル及びチャネルが、前記第１のＰ型拡散領域と同一の不純物濃度を有し、
前記ＮＭＯＳトランジスタのソース及びドレインが、前記第２のＮ型拡散領域及び第３のＮ型拡散領域と同一の不純物濃度を有し、
前記ＰＭＯＳトランジスタのウェル及びチャネルが、前記第１のＮ型拡散領域と同一の不純物濃度を有し、
前記ＰＭＯＳトランジスタのソース及びドレインが、前記第２のＰ型拡散領域と同一の不純物濃度を有することを特徴とする半導体装置が提供される。

更に、本発明によれば、上記静電気保護素子の製造方法であって、
基体の表面層に、前記第１のＰ型拡散領域と、前記第１のＰ型拡散領域とは異なる領域に第１のＮ型拡散領域とを形成する工程と、
前記第１のＰ型拡散領域の表面層に第２のＮ型拡散領域と第３のＮ型拡散領域とを、前記第３のＮ型拡散領域が前記第１のＮ型拡散領域と直接接するように、形成する工程と、
前記第１のＮ型拡散領域の表面層に第２のＰ型拡散領域を、前記第１のＰ型拡散領域と直接接するように、形成する工程と
前記第３のＮ型拡散領域を電源線に接続し、前記２のＮ型拡散領域及び第１のＰ型拡散領域を接地線に接続する工程と
を含むことを特徴とする静電気保護素子の製造方法が提供される。

また更に、本発明によれば、上記半導体装置の製造方法であって、
前記第１のＰ型拡散領域の形成と同時に、前記ＮＭＯＳトランジスタのウェルを形成し、
前記第１のＮ型拡散領域の形成と同時に、前記ＰＭＯＳトランジスタのウェルを形成し、
前記第２のＮ型拡散領域と第３のＮ型拡散領域の形成と同時に、前記ＮＭＯＳトランジスタのソース及びドレインを形成すると共に、前記ソース及びドレイン間のチャネルを規定し、
前記第２のＰ型拡散領域の形成と同時に、前記ＰＭＯＳトランジスタのソース及びドレインを形成すると共に、前記ソース及びドレイン間のチャネルを規定することを特徴とする半導体装置の製造方法が提供される。

本発明によれば、製造コストの増加やＬＳＩのスタンバイ電流の増加なく、安定して内部回路を保護できる静電気保護素子及び、静電気保護素子を含む半導体装置を提供できる。
また、トリガーダイオードを既存のＰＭＯＳトランジスタのソース・ドレインの製造工程と同時に形成できるので、工程の増加のない静電気保護素子を提供できる。
更に、ＮＰＮラテラルバイポーラトランジスタ、トリガーダイオード及びシリコンウェハーからの引出し端子の相互の接続を、ウェル内で行うことができるので構造の簡略化と信頼性の高い静電気保護素子を提供できる。

（１）静電気保護素子
本発明の静電気保護素子は、第１のＰ型拡散領域を構成要素として含むＮＰＮラテラルバイポーラトランジスタと、第１のＰ型拡散領域とは異なる領域に形成された第１のＮ型拡散領域を構成要素として含むトリガーダイオードとからなる。Ｐ及びＮ型を与える不純物は、特に限定されず、拡散領域が形成される部分の材料に応じて、公知の不純物をいずれも使用できる。例えば、その部分がシリコンからなる場合、Ｐ型を与える不純物としては、ホウ素、フッ化ホウ素、砒素等が挙げられ、Ｎ型を与える不純物としては、リンが挙げられる。

第１のＰ型拡散領域と第１のＮ型拡散領域は、半導体基板上に形成されていてもよく、基板上に積層された半導体層上に形成されていてもよい。半導体基板としては、シリコン、ゲルマニウム等の元素基板、シリコンゲルマニウム、ガリウム砒素、炭化ケイ素等の化合物半導体基板が挙げられる。その上に半導体層を備える基板としては、ガラス基板、樹脂基板、半導体基板及び金属基板上に絶縁膜が成膜された基板が挙げられる。ここでの半導体基板としては、前記の元素基板及び化合物半導体基板が挙げられ、金属基板としては、アルミニウム、銅、ステンレス等からなる基板が挙げられる。半導体層としては、半導体基板と同じ材料の層が挙げられる。この内、第１のＰ型拡散領域と第１のＮ型拡散領域は、シリコン基板に形成されていることが製造方法の簡便さの観点から好ましい。

また、第１のＮ型拡散領域は、５Ｅ１９ｉｏｎｓ／ｃｍ³以下の不純物濃度を有することが好ましい。５Ｅ１９ｉｏｎｓ／ｃｍ³より高い不純物濃度の場合、接合リーク電流が増加しＬＳＩでのスタンバイ電流が増加することがある。
また、第１のＰ型拡散領域は、１Ｅ１９ｉｏｎｓ／ｃｍ³以下の不純物濃度を有することが好ましい。１Ｅ１９ｉｏｎｓ／ｃｍ³より高い不純物濃度の場合、接合リーク電流が増加しＬＳＩでのスタンバイ電流が増加することがある。

ＮＰＮラテラルバイポーラトランジスタは、ベースとしての第１のＰ型拡散領域と、第１のＰ型拡散領域上に形成されたエミッターとしての第２のＮ型拡散領域と、第１のＰ型拡散領域上に形成されたコレクターとしての第３のＮ型拡散領域とを備えている。
上記第２のＮ型拡散領域と第３のＮ型拡散領域とは、１Ｅ２０ｉｏｎｓ／ｃｍ³以上の不純物濃度を有することが好ましい。１Ｅ２０ｉｏｎｓ／ｃｍ³より低い不純物濃度の場合、エミッター及びコレクターの抵抗が高くなるため、ＮＰＮラテラルバイポーラトランジスタのＯＮ電流が低下し、保護素子としての機能を低下させることがある。

トリガーダイオードは、カソードとアノードとを備えている。カソードは、エミッターとしての第２のＮ型拡散領域と兼用され、アノードは、第１のＮ型拡散領域上に形成された第２のＰ型拡散領域である。
第２のＰ型拡散領域は、１Ｅ２０ｉｏｎｓ／ｃｍ³以上の不純物濃度を有することが好ましい。
更に、第１のＮ型拡散領域が第３のＮ型拡散領域と直接接し、第１のＰ型拡散領域が第２のＰ型拡散領域と直接接している。第３のＮ型拡散領域は電源線に接続され、第２のＮ型拡散領域及び第１のＰ型拡散領域は接地線に接続されている。ここで、直接接しとは、電流が流れる程度に配線層を介することなく半導体基板又は半導体層内で接していることを意味する。

また、第２のＮ型拡散領域と第３のＮ型拡散領域とは、素子分離酸化膜により電気的に分離されていることが好ましい。電気的に分離されていることで、寄生ＮＰＮバイポーラトランジスタをより効果的に駆動できる。素子分離酸化膜には、ＬＯＣＯＳ膜やＳＴＩ膜をいずれも採用できる。
あるいは、第２のＮ型拡散領域と第３のＮ型拡散領域とを、ゲート電極により、電気的に分離してもよい。ゲート電極は、第２のＮ型拡散領域と第３のＮ型拡散領域とを、平面視で、第１のＰ型拡散領域を介して配置した場合、第２のＮ型拡散領域と第３のＮ型拡散領域との間の前記第１のＰ型拡散領域上に形成できる。ゲート電極の下部にはゲート絶縁膜が形成されている。また、ゲート電極の側壁にはサイドウォールスペーサーが形成されていてもよい。ゲート電極、ゲート絶縁膜及びサイドウォールスペーサーに使用できる材料は、特に限定されず、公知の材料をいずれも使用できる。

第１のＰ型拡散領域上で、第２及び第３のＮ型拡散領域以外の領域には、ベース端子用Ｐ型拡散領域が形成されていてもよい。ベース端子用Ｐ型拡散領域は、１．０Ｅ２０ｉｏｎｓ／ｃｍ³以上の不純物濃度を有していることが好ましい。ベース端子用Ｐ型拡散領域は、その上部の配線を介して、第２のＮ型拡散領域と接続されていてもよい。
第１のＰ型拡散領域と、第２のＰ型拡散領域と、第２のＮ型拡散領域と、第３のＮ型拡散領域とが、シリコンを含む場合、これら領域上の一部又は全部にシリサイド層を更に積層してもよい。シリサイド層を積層することで、これら領域への電圧の印加を効果的に行うことができる。シリサイド層としては、チタン、タングステン、コバルト等の高融点金属のシリサイドからなる層が挙げられる。
なお、上記において不純物濃度は、ピーク濃度を意味する。

（２）静電気保護素子の製造方法
静電気保護素子は、以下のように製造できる。
まず、基体の表面層に、第１のＰ型拡散領域と、第１のＰ型拡散領域とは異なる領域に第１のＮ型拡散領域とを形成する。基体とは、上記半導体基板又は、基板と半導体層の積層体を意味する。
次に、第１のＰ型拡散領域の表面層に第２のＮ型拡散領域と第３のＮ型拡散領域とを、第３のＮ型拡散領域が第１のＮ型拡散領域と直接接するように、形成する。
更に、第１のＮ型拡散領域の表面層に第２のＰ型拡散領域を、第１のＰ型拡散領域と直接接するように、形成する。
次いで、第３のＮ型拡散領域を電源線に接続し、第２のＮ型拡散領域及び第１のＰ型拡散領域を接地線に接続する。
以上の工程により、静電気保護素子を製造できる。上記拡散領域は、静電気保護素子の項で説明した不純物濃度になるように注入エネルギー及びイオン注入量を設定することで形成できる。

また、第２のＮ型拡散領域と第３のＮ型拡散領域とを、ゲート電極で電気的に分離する場合、以下の方法により分離できる。
即ち、ゲート電極を形成した後、ゲート電極をマスクとして、イオン注入することにより第２のＮ型拡散領域と第３のＮ型拡散領域とを形成すれば、両領域を自己整合的に形成できる。

（３）半導体装置
半導体装置は、上記静電気保護素子と、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなるＣＭＯＳトランジスタとを少なくとも備えている。
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、それぞれ、ウェルと、前記ウェルの表面層にチャネルを介して位置するソース及びドレインとを備えている。
ＮＭＯＳトランジスタのウェル及びチャネルは、第１のＰ型拡散領域と同一の不純物濃度を有し、ＮＭＯＳトランジスタのソース及びドレインは、第２のＮ型拡散領域及び第３のＮ型拡散領域と同一の不純物濃度を有し、ＰＭＯＳトランジスタのウェル及びチャネルが、第１のＮ型拡散領域と同一の不純物濃度を有し、ＰＭＯＳトランジスタのソース及びドレインが、第２のＰ型拡散領域と同一の不純物濃度を有している。
従って、上記半導体装置は、静電気保護素子とＣＭＯＳトランジスタとを工程数を少なくして製造可能な構成を有している。

静電気保護素子がゲート電極を備える場合は、このゲート電極が、ＣＭＯＳトランジスタを構成するゲート電極と類似の構成を有していれば、それと同時に形成できる。
ＣＭＯＳトランジスタは、固体撮像装置として使用することが好適である。従って、固体撮像装置に必要な部材（例えば、フォトダイオード、フォトトランジスタ、カラーフィルタ、レンズ等）を、上記半導体装置は備えていてもよい。

（４）半導体装置の製造方法
半導体装置を構成する静電気保護素子とＣＭＯＳトランジスタとを構成する同一の不純物濃度を有する領域は、まとめて形成できる。具体的には、
第１のＰ型拡散領域の形成と同時に、ＮＭＯＳトランジスタのウェルを形成し、
第１のＮ型拡散領域の形成と同時に、ＰＭＯＳトランジスタのウェルを形成し、
第２のＮ型拡散領域と第３のＮ型拡散領域の形成と同時に、ＮＭＯＳトランジスタのソース及びドレインを形成すると共に、ソース及びドレイン間のチャネルを規定し、
第２のＰ型拡散領域の形成と同時に、ＰＭＯＳトランジスタのソース及びドレインを形成すると共に、ソース及びドレイン間のチャネルを規定する
ことにより製造できる。
また、第２のＮ型拡散領域と第３のＮ型拡散領域とを、ゲート電極で電気的に分離する場合、そのゲート電極は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを構成するゲートと同時に形成することができる。

以下、本発明の実施の形態を、図を用いて説明する。本発明は、これら実施の形態に限定されず、種々の変形が可能である。
（５）実施の形態
（第１の実施の形態）
図１に静電気保護素子の概略平面図を示す。図１では、静電気保護素子の配線は、除かれている。更に、図１の切断線Ａ−Ａ’及び切断線Ｂ−Ｂ’での概略断面図をそれぞれ、図１Ａ及び図１Ｂに示す。図中、１００はシリコン基板（Ｐ−Ｓｕｂ）、１０１は第１のＰ型拡散領域（Ｐウェル／ベース）、１０２は第１のＮ型拡散領域（Ｎウェル）、１０３は素子分離酸化膜、１０８はコンタクト、１０９はメタル配線層、１１０は第３のＮ型拡散領域（コレクター／ＮＭＯＳソースドレイン）、１１１はベース部、１１２は第２のＮ型拡散領域（エミッター／ＮＭＯＳソースドレイン）、１１３は第２のＰ型拡散領域（アノード／ＰＭＯＳソースドレイン）、１１４はベース端子用Ｐ型拡散領域、２０１はＮＰＮ（寄生）ラテラルバイポーラトランジスタ（寄生バイポーラトランジスタともいう）、２０２はウェル抵抗、２０３ａはトリガーダイオード（Ｐ＋／Ｎｗｅｌｌ型）を意味する。

シリコン基板１００上に、素子分離酸化膜１０３で区画された寄生バイポーラトランジスタ２０１のエミッター（第２のＮ型拡散領域）１１２とコレクター（第３のＮ型拡散領域）１１０が形成されている。これら領域は、ＮＭＯＳトランジスタのソース・ドレインと同時に形成されている。
また、寄生バイポーラトランジスタ２０１のベース部１１１は、ＮＭＯＳトランジスタのウェル（Ｐウェル：１０１）と同時に形成されている。ベース端子用Ｐ型拡散領域１１４及びエミッター１１２は、グランウンド電位（ＧＮＤ）に繋がり、コレクター１１０はグランウンド電位に対して正電位となる電源線（ＶＤＤ線）もしくは入出力パッドに繋がる。

更に、コレクター１１０側の領域の一部にＰＭＯＳトランジスタのウェル（Ｎウェル：１０２）と同時に形成された第１のＮ型拡散領域１０２を備え、第１のＮ型拡散領域１０２上にＰＭＯＳトランジスタのソース・ドレインと同時に形成された第２のＰ型拡散領域１１３を備えている。第２のＮ型拡散領域１１２はカソード、第２のＰ型拡散領域１１３はアノードとしてダイオードを構成する。コレクターとしての第３のＮ型拡散領域１１０とカソードに繋がる第１のＮ型拡散領域１０２（Ｎウェル）、及び第１のＰ型拡散領域１０１（Ｐウェル）とアノードとしての第２のＰ型拡散領域１１３はそれぞれシリコン基板内部で電気的に繋がっている。
また、図１Ａと図１Ｂ中のＸ１とＸ１’は同じ第１のＰ型拡散領域１０１と、Ｙ１とＹ１’は同じ第１のＮ型拡散領域１０２と、それぞれ電気的に接続されている。

静電気保護素子としての動作を以下に説明する。
例えば、入出力パッドから入った静電気の正の電荷によるサージはメタル配線層１０９を通してコレクター１１０の電位を上げる。次に、シリコン基板内部で電気的に接続されている第２のＮ型拡散領域、つまりトリガーダイオードのカソード１１２の電位を上げる。カソード１１２の電位がトリガーダイオード２０３ａにアバランシェ降伏を生じさせ、急激に電流Ｉ１がトリガーダイオード２０３ａのアノード１１３側に流れる。電流Ｉ１はトリガーダイオード２０３ａのアノード１１３、つまり第２のＰ型拡散領域から、シリコン基板内部で電気的に接続されている第１のＰ型拡散領域、つまりＰウェル１０１に流れ、更にベース端子用Ｐ型拡散領域１１４からグランウンド端子に流れ込む。このとき、寄生バイポーラトランジスタ２０１のベース部１１１からベース端子用Ｐ型拡散領域までの第１のＰ型拡散領域１０１のウェル抵抗２０２の抵抗値Ｒ１と電流Ｉ１の積に等しい電圧が、寄生ＮＰＮバイポーラトランジスタ２０１のベース部１１１の電位：Ｖｂを上昇させる。電位：Ｖｂが約０．６Ｖ以上となったときに、寄生バイポーラトランジスタ２０１が点灯する。点灯の結果、静電気の電荷をグランウンド端子に放電させることができ、ＣＭＯＳトランジスタの内部回路をサージによる破壊から保護できる。

第１の実施の形態においては、トリガーダイオード２０３ａとして、図８で示すような特性をもつＮ＋／Ｐｗｅｌｌ型のダイオードに比べて、アバランシェ降伏電圧が１（Ｖ）以上低くなるように形成されたＰ＋／Ｎｗｅｌｌ型のダイオードを用いることができる。このようなダイオードを使用すれば、寄生バイポーラトランジスタ２０１をより低い電圧で点灯させることができるので、寄生バイポーラトランジスタ２０１をＯＮしやすくなる。
更に、Ｐ＋／Ｎｗｅｌｌ型のダイオード２０３ａと寄生バイポーラトランジスタ２０１の接続をシリコン基板内部で行うことで、構造の簡略化と金属系材料を用いた配線より高い信頼性が得られる。

図２−１〜２−９は第１の実施の形態の静電気保護素子を含む半導体装置の製造方法の概略工程断面図である。図２−１〜２−９中、図（ａ）は静電気保護素子のＮＰＮラテラルバイポーラトランジスタ部、図（ｂ）はＰ＋／Ｎトリガーダイオード部、図（ｃ）はＮＭＯＳトランジスタ部、図（ｄ）はＰＭＯＳトランジスタ部、のそれぞれの概略断面図を意味する。

図２−１（ａ）〜（ｄ）に示すように、シリコン基板１００上に公知の方法を用いて素子分離酸化膜１０３を、例えば３００ｎｍの膜厚で形成する。ＮＰＮラテラルバイポーラトランジスタ部及びＮＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５１をマスクとし、Ｐ型不純物、例えばボロンを２００ＫｅＶで２Ｅ１３／ｃｍ²及び３０ＫｅＶで１．５Ｅ１３／ｃｍ²の条件でシリコン基板にイオン注入し、Ｐウェル及びＮＭＯＳチャネル注入領域となる第１のＰ型拡散領域１０１を形成する。

フォトレジスト１５１を除去後、図２−２（ａ）〜（ｄ）に示すように、ＮＰＮラテラルバイポーラトランジスタ部のコレクター、Ｐ＋／Ｎトリガーダイオード部及びＰＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５２をマスクとし、Ｎ型不純物、例えばリンを４５０ＫｅＶで２Ｅ１３／ｃｍ²及び４０ＫｅＶで１．５Ｅ１３／ｃｍ²の条件でシリコン基板にイオン注入し、Ｎウェル及びＰＭＯＳチャネル注入領域となる第１のＮ型拡散領域１０２を形成する。

フォトレジスト１５２を除去後、図２−３（ａ）〜（ｄ）に示すように、ゲート絶縁膜１０４、ゲート電極用ポリシリコン膜をウェハー表面に形成し、フォトレジスト１５３をマスクとして、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート電極１０５を形成する。
フォトレジスト１５３を除去後、図２−４（ａ）〜（ｄ）に示すように、ベース端子用Ｐ型拡散領域を除くＮＰＮラテラルバイポーラトランジスタ部及びＮＭＯＳトランジスタ部が開口されたフォトレジスト１５４をマスクとし、イオン注入法でＮＭＯＳＬＤＤ領域１２１及びＮＭＯＳＨＡＬＯ注入領域１２２を形成する。例えばＬＤＤ領域はヒ素を５ＫｅＶで１Ｅ１５／ｃｍ²の条件で注入することで形成し、ＨＡＬＯ領域はボロンを２０ＫｅＶ、２．５Ｅ１３／ｃｍ²でのイオン注入を、２５度の傾斜角で９０度毎の４回転ステップさせる条件で行うことで形成する。

フォトレジスト１５４を除去後、図２−５（ａ）〜（ｄ）に示すように、Ｐ＋／Ｎトリガーダイオード部及びＰＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５５をマスクとし、イオン注入法でＰＭＯＳＬＤＤ領域１２３及びＰＭＯＳＨＡＬＯ注入領域１２４を形成する。例えばＬＤＤ領域はＢＦ₂を５ＫｅＶで２．５Ｅ１４／ｃｍ²の条件で注入することで形成し、ＨＡＬＯ領域はリンを４５ＫｅＶ、７．５Ｅ１３／ｃｍ²でのイオン注入を、２５度の傾斜角で９０度毎の４回転ステップさせる条件で行うことで形成する。

フォトレジスト１５４を除去後、図２−６（ａ）〜（ｄ）に示すように、公知の方法を用いてシリコン窒化膜からなるゲート電極のサイドウォールスペーサー１０６を形成する。この後、ベース端子用Ｐ型拡散領域を除くＮＰＮラテラルバイポーラトランジスタ部及びＮＭＯＳトランジスタ部が開口されたフォトレジスト１５６をマスクとし、イオン注入法で第２及び３のＮ型拡散領域１１０と１１２を形成する。例えば砒素を５０ＫｅＶで５．０Ｅ１５／ｃｍ²の条件で注入することで形成する。

フォトレジスト１５６を除去後、図２−７（ａ）〜（ｄ）に示すように、ＮＰＮラテラルバイポーラトランジスタ部のベース端子用Ｐ型拡散領域、Ｐ＋／Ｎトリガーダイオード部及びＰＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５７をマスクとし、イオン注入法で第２のＰ型拡散領域１１３とベース端子用Ｐ型拡散領域１１４を形成する。例えばボロンを２ＫｅＶで３．０Ｅ１５／ｃｍ²の条件で行う。

ここで、もし、Ｐ＋／Ｎトリガーダイオードの降伏電圧がＮＭＯＳのソース・ドレイン部等の箇所に形成されるＮ＋／Ｐ接合の降伏電圧より高くなる場合は、第２及び第３のＮ型拡散領域形成時に接合を緩和するような注入を追加し、Ｎ＋／Ｐ接合の降伏電圧を高くする。例えばリンを５０ＫｅＶで６．０Ｅ１３／ｃｍ²程度の条件での注入を追加する。もしくは、イオン注入法で第２のＰ型拡散領域１１３とベース端子用Ｐ型拡散領域１１４を形成する注入での注入量を増加する。例えば、１．０Ｅ１５／ｃｍ²程度増加する。

フォトレジスト１５７を除去後、注入した不純物を活性化させるために１０２０℃で１０秒程度のアニールをおこなう。次いで、図２−８（ａ）〜（ｄ）に示すように、シリコン及びポリシリコン表面にシリサイド膜１０７を形成する。ＮＰＮラテラルバイポーラトランジスタ部において、シリサイド膜をなくすと、ＮＰＮラテラルバイポーラトランジスタの破壊耐圧が向上する。しかし、点灯時の抵抗が増加し、放電効率が低下する。従って、破壊耐圧と放電効率の面からシリサイド膜を形成するかどうか選択する。

その後、図２−９（ａ）〜（ｄ）に示すように公知の技術を用いて配線１０８と１０９を形成する。エミッター１１２とベース端子用Ｐ型拡散領域１１４から引き出された配線はまとめて、ＧＮＤに接続され、一方、コレクター１１０から引き出された配線は相対的に電位の高いＶＤＤ線や入出力線に接続される。
以上の工程により、静電気保護素子を含む半導体装置を形成できる。

（第２の実施の形態）
図３に静電気保護素子の概略平面図を示す。図３では、静電気保護素子の配線は、除かれている。更に、図３の切断線Ａ−Ａ’及び切断線Ｂ−Ｂ’での概略断面図をそれぞれ、図３Ａ及び図３Ｂに示す。図３、１０４はゲート絶縁膜、１０５はゲート電極、１０６はサイドウォールスペーサーを意味する。他の参照番号は、図１と同じ。
第１の実施の形態からの変更点は、ＮＰＮラテラルバイポーラトランジスタのエミッター１１２、ベース１０１、コレクター１１０の分離を素子分離酸化膜１０３に代えてゲート電極１０５で行っていることである。静電気保護素子の動作は、第１の実施の形態と同様である。

図４−１〜４−９は第２の実施の形態の静電気保護素子を含む半導体装置の製造方法の概略工程断面図である。図４−１〜４−９中、図（ａ）は静電気保護素子のＮＰＮラテラルバイポーラトランジスタ部、図（ｂ）はＰ＋／Ｎトリガーダイオード部、図（ｃ）はＮＭＯＳトランジスタ部、図（ｄ）はＰＭＯＳトランジスタ部、のそれぞれの概略断面図を意味する。
図４−１（ａ）〜（ｄ）に示すように、シリコン基板１００上に公知の方法を用いて素子分離酸化膜１０３を、例えば３００ｎｍの膜厚で形成し、ＮＰＮラテラルバイポーラトランジスタ部及びＮＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５１をマスクとし、Ｐ型不純物、例えばボロンを２００ＫｅＶで２Ｅ１３／ｃｍ²及び３０ＫｅＶで１．５Ｅ１３／ｃｍ²の条件でシリコン基板にイオン注入し、Ｐウェル及びＮＭＯＳチャネル注入領域となる第１のＰ型拡散領域１０１を形成する。

フォトレジスト１５１を除去後、図４−２（ａ）〜（ｄ）に示すように、ＮＰＮラテラルバイポーラトランジスタ部のコレクター、Ｐ＋／Ｎトリガーダイオード部及びＰＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５２をマスクとし、Ｎ型不純物、例えばリンを４５０ＫｅＶで２Ｅ１３／ｃｍ²及び４０ＫｅＶで１．５Ｅ１３／ｃｍ²の条件でシリコン基板にイオン注入し、Ｎウェル及びＰＭＯＳチャネル注入領域となる第１のＮ型拡散領域１０２を形成する。

フォトレジスト１５２を除去後、図４−３（ａ）〜（ｄ）に示すように、ゲート絶縁膜１０４、ゲート電極用ポリシリコン膜をウェハー表面に形成し、フォトレジスト１５３をマスクとして、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ及びＮＰＮラテラルバイポーラトランジスタのエミッターとコレクターを分離するためのゲート電極１０５を形成する。

フォトレジスト１５３を除去後、図４−４（ａ）〜（ｄ）に示すように、ベース端子用Ｐ型拡散領域を除くＮＰＮラテラルバイポーラトランジスタ部及びＮＭＯＳトランジスタ部が開口されたフォトレジスト１５４をマスクとし、イオン注入法でＮＭＯＳＬＤＤ領域１２１及びＮＭＯＳＨＡＬＯ領域１２２を形成する。例えばＬＤＤ領域はヒ素を５ＫｅＶで１Ｅ１５／ｃｍ²の条件で注入することで形成し、ＨＡＬＯ領域はボロンを２０ＫｅＶで２．５Ｅ１３／ｃｍ²でのイオン注入を、２５度の傾斜角で９０度毎の４回転ステップさせる条件で行うことで形成する。

フォトレジスト１５４を除去後、図４−５（ａ）〜（ｄ）に示すように、Ｐ＋／Ｎトリガーダイオード部及びＰＭＯＳトランジスタ部の所定の領域が開口されたフォトレジスト１５５をマスクとし、イオン注入法でＬＤＤ領域１２３及びＨＡＬＯ注入領域１２４を形成する。例えばＰＭＯＳＬＤＤ領域はＢＦ₂を５ＫｅＶで２．５Ｅ１４／ｃｍ²の条件でイオン注入することで形成し、ＰＭＯＳＨＡＬＯ領域はリンを４５ＫｅＶ、７．５Ｅ１３／ｃｍ²でのイオン注入を、２５度の傾斜角で９０度毎の４回転ステップさせる条件で行うことで形成する。

フォトレジスト１５４を除去後、図４−６（ａ）〜（ｄ）に示すように、公知の方法を用いてシリコン窒化膜からなるゲート電極のサイドウォールスペーサー１０６を形成する。この後、ベース端子用Ｐ型拡散領域を除くＮＰＮラテラルバイポーラトランジスタ部及びＮＭＯＳトランジスタ部が開口されたフォトレジスト１５６をマスクとし、イオン注入法で第２及び３のＮ型拡散領域１１０と１１２を形成する。例えば砒素を５０ＫｅＶで５．０Ｅ１５／ｃｍ²の条件で行う。

フォトレジスト１５６を除去後、図４−７に示すように、ＮＰＮラテラルバイポーラトランジスタ部のベース端子用Ｐ型拡散領域、Ｐ＋／Ｎトリガーダイオード部及びＰＭＯＳトランジスタの所定の領域が開口されたフォトレジスト１５７をマスクとし、イオン注入法で第２のＰ型拡散領域１１３とベース端子用Ｐ型拡散領域１１４を形成する。例えばボロンを２ＫｅＶで３．０Ｅ１５／ｃｍ²の条件で行う。

ここで、もし、Ｐ＋／Ｎトリガーダイオードの降伏電圧がＮＭＯＳのソース・ドレイン部等の箇所に形成されるＮ＋／Ｐ接合の降伏電圧より高くなる場合は、第２及び第３のＮ型拡散領域形成時に接合を緩和するような注入を追加し、Ｎ＋／Ｐ接合の降伏電圧を高くする。例えばリンを５０ＫｅＶで６．０Ｅ１３／ｃｍ²程度の条件での注入を追加する。もしくは、イオン注入法で第２のＰ型拡散領域１１３とベース端子用Ｐ型拡散領域１１４を形成する注入での注入量を増加する。例えば、１．０Ｅ１５／ｃｍ²程度増加する。

フォトレジスト１５７を除去後、注入した不純物を活性化させるために１０２０℃で１０秒程度のアニールをおこなう。次いで、図４−８（ａ）〜（ｄ）に示すように、シリコン及びポリシリコン表面にシリサイド膜１０７を形成する。ＮＰＮラテラルバイポーラトランジスタ部において、シリサイド膜を無くすと、ＮＰＮラテラルバイポーラトランジスタの破壊耐圧が向上する。しかし、点灯時の抵抗が増加し、放電効率が低下する。従って、破壊耐圧と放電効率の面からシリサイド膜を形成するかどうか選択する。

その後、図４−９（ａ）〜（ｄ）に示すように公知の技術を用いてコンタクト１０８とメタル配線層１０９を形成する。エミッター１１２とベース端子用Ｐ型拡散領域１１４及びＮＰＮラテラルバイポーラトランジスタ上に形成されたゲート電極１０６から引き出された配線はまとめて、ＧＮＤに接続され、一方、コレクター１１０から引き出された配線は相対的に電位の高いＶＤＤ線や入出力線に接続される。
以上の工程により、静電気保護素子を含む半導体装置を形成できる。
第２の実施の形態では、第１の実施の形態に比べて、ＮＰＮラテラルバイポーラトランジスタのベース距離を小さくできるために、静電気保護素子の点灯時の抵抗を小さくできる。

第１の実施の形態の静電気保護素子の概略平面図である。 図１の静電気保護素子の切断線Ａ−Ａ’の概略断面図である。 図１の静電気保護素子の切断線Ｂ−Ｂ’の概略断面図である。 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。 第１の実施の形態の半導体装置の製造方法の概略工程断面図である。 第２の実施の形態の静電気保護素子の概略平面図である。 図３の静電気保護素子の切断線Ａ−Ａ’の概略断面図である。 図３の静電気保護素子の切断線Ｂ−Ｂ’の概略断面図である。

第２の実施の形態の半導体装置の製造方法の概略工程断面図である。 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。 第２の実施の形態の半導体装置の製造方法の概略工程断面図である。 静電気保護素子を含む半導体装置の等価回路図である。 従来の静電気保護素子の概略断面図である。 従来の静電気保護素子の概略断面図である。 Ｐ＋／Ｎｗｅｌｌ型トリガーダイオードの電圧−電流特性図である。

符号の説明

１００ シリコン基板（Ｐ−Ｓｕｂ）
１０１ 第１のＰ型拡散領域（Ｐウェル／ベース）
１０２ 第１のＮ型拡散領域（Ｎウェル）
１０３ 素子分離酸化膜
１０４ ゲート絶縁膜
１０５ ゲート電極
１０６ サイドウォールスペーサー
１０７ シリサイド膜
１０８ コンタクト
１０９ メタル配線層
１１０ 第３のＮ型拡散領域（コレクター／ＮＭＯＳソースドレイン）
１１１ ベース部
１１２ 第２のＮ型拡散領域（エミッター／ＮＭＯＳソース・ドレイン／カソード）
１１３ 第２のＰ型拡散領域（アノード／ＰＭＯＳソースドレイン）
１１４ ベース端子用Ｐ型拡散領域
１１５ 追加Ｎ型拡散層
１１６ 追加Ｐ型拡散層

１２１ ＮＭＯＳＬＤＤ領域
１２２ ＮＭＯＳＨＡＬＯ領域
１２３ ＰＭＯＳＬＤＤ領域
１２４ ＰＭＯＳＨＡＬＯ領域
１５１〜１５７ フォトレジスト
２００ 静電気保護素子
２０１ ＮＰＮ（寄生）ラテラルバイポーラトランジスタ
２０２ ウェル抵抗
２０３ トリガーダイオード
２０３ａ トリガーダイオード（Ｐ＋／Ｎｗｅｌｌ型）
２０３ｂ トリガーダイオード（Ｎ＋／Ｐｗｅｌｌ型）
２０３ｃ 追加注入有トリガーダイオード（Ｎ＋／Ｐｗｅｌｌ型）
２０４ ＰＭＯＳトランジスタ
２０５ ＮＭＯＳトランジスタ
２０６ 保護ダイオード
２０７ 入出力パッド
２０８ 内部回路
２０９ 放電の経路

Claims (15)

1. 第１のＰ型拡散領域を構成要素として含むＮＰＮラテラルバイポーラトランジスタと、前記第１のＰ型拡散領域とは異なる領域に形成された第１のＮ型拡散領域を構成要素として含むトリガーダイオードとからなり、
   前記ＮＰＮラテラルバイポーラトランジスタが、ベースとしての前記第１のＰ型拡散領域と、前記第１のＰ型拡散領域上に形成されたエミッターとしての第２のＮ型拡散領域と、前記第１のＰ型拡散領域上に形成されたコレクターとしての第３のＮ型拡散領域とを備え、
   前記トリガーダイオードが、カソードとアノードとを備え、前記カソードが、前記エミッターとしての第２のＮ型拡散領域と兼用され、前記アノードが、前記第１のＮ型拡散領域上に形成された第２のＰ型拡散領域であり、
   前記第１のＮ型拡散領域が第３のＮ型拡散領域と及び前記第１のＰ型拡散領域が第２のＰ型拡散領域とそれぞれ直接接し、
   前記第３のＮ型拡散領域が電源線に接続され、前記第２のＮ型拡散領域及び第１のＰ型拡散領域が接地線に接続されていることを特徴とする静電気保護素子。
2. 前記第２のＮ型拡散領域と第３のＮ型拡散領域とが、１Ｅ２０ｉｏｎｓ／ｃｍ³以上の不純物濃度を有する請求項１に記載の静電気保護素子。
3. 前記第１のＰ型拡散領域が、１Ｅ１９ｉｏｎｓ／ｃｍ³以下の不純物濃度を有する請求項１又は２に記載の静電気保護素子。
4. 前記第２のＮ型拡散領域が、前記第２のＰ型拡散領域より低い不純物濃度を有する請求項１〜３のいずれか１つに記載の静電気保護素子。
5. 前記第１のＮ型拡散領域が、５Ｅ１９ｉｏｎｓ／ｃｍ³以下の不純物濃度を有する請求項１〜４のいずれか１つに記載の静電気保護素子。
6. 前記第２のＰ型拡散領域が、１Ｅ２０ｉｏｎｓ／ｃｍ³以上の不純物濃度を有する請求項１〜５のいずれか１つに記載の静電気保護素子。
7. 前記第２のＮ型拡散領域と第３のＮ型拡散領域とが、素子分離酸化膜により電気的に分離されている請求項１〜６のいずれか１つに記載の静電気保護素子。
8. 前記第２のＮ型拡散領域と第３のＮ型拡散領域とが、平面視で、前記第１のＰ型拡散領域を介して配置され、前記第２のＮ型拡散領域と第３のＮ型拡散領域との間の前記第１のＰ型拡散領域上に、前記ゲート電極を備え、前記第２のＮ型拡散領域と第３のＮ型拡散領域とが、前記ゲート電極により、電気的に分離されている請求項１〜６のいずれか１つに記載の静電気保護素子。
9. 前記第１のＰ型拡散領域と、前記第２のＰ型拡散領域と、前記第２のＮ型拡散領域と、前記第３のＮ型拡散領域とが、シリコンを含み、これら領域上の一部又は全部にシリサイド層を更に備える請求項１〜８のいずれか１つに記載の静電気保護素子。
10. 請求項１〜９のいずれか１つに記載の静電気保護素子と、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなるＣＭＯＳトランジスタとを備え、
    前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが、それぞれ、ウェルと、前記ウェルの表面層にチャネルを介して位置するソース及びドレインとを備え、
    前記ＮＭＯＳトランジスタのウェル及びチャネルが、前記第１のＰ型拡散領域と同一の不純物濃度を有し、
    前記ＮＭＯＳトランジスタのソース及びドレインが、前記第２のＮ型拡散領域及び第３のＮ型拡散領域と同一の不純物濃度を有し、
    前記ＰＭＯＳトランジスタのウェル及びチャネルが、前記第１のＮ型拡散領域と同一の不純物濃度を有し、
    前記ＰＭＯＳトランジスタのソース及びドレインが、前記第２のＰ型拡散領域と同一の不純物濃度を有することを特徴とする半導体装置。
11. 前記ＣＭＯＳトランジスタが、固体撮像装置である請求項１０に記載の半導体装置。
12. 請求項１〜９のいずれか１つに記載の静電気保護素子の製造方法であって、
    基体の表面層に、前記第１のＰ型拡散領域と、前記第１のＰ型拡散領域とは異なる領域に第１のＮ型拡散領域とを形成する工程と、
    前記第１のＰ型拡散領域の表面層に第２のＮ型拡散領域と第３のＮ型拡散領域とを、前記第３のＮ型拡散領域が前記第１のＮ型拡散領域と直接接するように、形成する工程と、
    前記第１のＮ型拡散領域の表面層に第２のＰ型拡散領域を、前記第１のＰ型拡散領域と直接接するように、形成する工程と
    前記第３のＮ型拡散領域を電源線に接続し、前記２のＮ型拡散領域及び第１のＰ型拡散領域を接地線に接続する工程と
    を含むことを特徴とする静電気保護素子の製造方法。
13. 前記第２のＮ型拡散領域と第３のＮ型拡散領域とが、平面視で、前記第１のＰ型拡散領域を介して配置され、前記第２のＮ型拡散領域と第３のＮ型拡散領域との間の前記第１のＰ型拡散領域上に、前記ゲート電極を備え、前記第２のＮ型拡散領域と第３のＮ型拡散領域とが、前記ゲート電極により、電気的に分離されており、
    前記第２のＮ型拡散領域と第３のＮ型拡散領域とを、前記ゲート電極をマスクとして、自己整合的に形成する請求項１２に記載の静電気保護素子の製造方法。
14. 請求項１０又は１１に記載の半導体装置の製造方法であって、
    前記第１のＰ型拡散領域の形成と同時に、前記ＮＭＯＳトランジスタのウェルを形成し、
    前記第１のＮ型拡散領域の形成と同時に、前記ＰＭＯＳトランジスタのウェルを形成し、
    前記第２のＮ型拡散領域と第３のＮ型拡散領域の形成と同時に、前記ＮＭＯＳトランジスタのソース及びドレインを形成すると共に、前記ソース及びドレイン間のチャネルを規定し、
    前記第２のＰ型拡散領域の形成と同時に、前記ＰＭＯＳトランジスタのソース及びドレインを形成すると共に、前記ソース及びドレイン間のチャネルを規定することを特徴とする半導体装置の製造方法。
15. 前記第２のＮ型拡散領域と第３のＮ型拡散領域とが、平面視で、前記第１のＰ型拡散領域を介して配置され、前記第２のＮ型拡散領域と第３のＮ型拡散領域との間の前記第１のＰ型拡散領域上に、前記ゲート電極を備え、前記第２のＮ型拡散領域と第３のＮ型拡散領域とが、前記ゲート電極により、電気的に分離されており、
    前記ゲート電極を、前記ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを構成するゲートと同時に形成する請求項１４に記載の半導体装置の製造方法。

Images