JP2002261238A - 半導体集積回路の静電気保護装置およびそれを用いた静電気保護回路ならびにその製造方法 - Google Patents
半導体集積回路の静電気保護装置およびそれを用いた静電気保護回路ならびにその製造方法Info
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- JP2002261238A JP2002261238A JP2001053223A JP2001053223A JP2002261238A JP 2002261238 A JP2002261238 A JP 2002261238A JP 2001053223 A JP2001053223 A JP 2001053223A JP 2001053223 A JP2001053223 A JP 2001053223A JP 2002261238 A JP2002261238 A JP 2002261238A
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Abstract
(57)【要約】
【課題】 静電気保護装置のホールディング電圧が半導
体集積回路の電源電圧以上に調整でき、静電気保護装置
のラッチアップを防止する。 【解決手段】 ｐ型基板１内のｐ型ウェル層２と、ｐ型
ウェル層２に隣接したｎ型ウェル層８と、ｐ型ウェル層
２上のｐ型カソードゲート高濃度不純物領域１８と、ｐ
型カソードゲート高濃度不純物領域１８と第１素子分離
絶縁体３ａによって分離されて、ｐ型ウェル層２上に設
けられた第２素子分離絶縁体３ｂおよび第１素子分離絶
縁体３ａの間に形成されたｎ型カソード高濃度不純物領
域６と、ｎ型ウェル層８上のｎ型アノードゲート高濃度
不純物領域１２と、ｎ型アノードゲート高濃度不純物領
域１２と第４素子分離絶縁体３ｄによって分離されて、
ｎ型ウェル層８上に設けられた第３素子分離絶縁体３ｃ
および第４素子分離絶縁体３ｄの間に形成されたｐ型ア
ノード高濃度不純物領域１１と、を有している。
体集積回路の電源電圧以上に調整でき、静電気保護装置
のラッチアップを防止する。 【解決手段】 ｐ型基板１内のｐ型ウェル層２と、ｐ型
ウェル層２に隣接したｎ型ウェル層８と、ｐ型ウェル層
２上のｐ型カソードゲート高濃度不純物領域１８と、ｐ
型カソードゲート高濃度不純物領域１８と第１素子分離
絶縁体３ａによって分離されて、ｐ型ウェル層２上に設
けられた第２素子分離絶縁体３ｂおよび第１素子分離絶
縁体３ａの間に形成されたｎ型カソード高濃度不純物領
域６と、ｎ型ウェル層８上のｎ型アノードゲート高濃度
不純物領域１２と、ｎ型アノードゲート高濃度不純物領
域１２と第４素子分離絶縁体３ｄによって分離されて、
ｎ型ウェル層８上に設けられた第３素子分離絶縁体３ｃ
および第４素子分離絶縁体３ｄの間に形成されたｐ型ア
ノード高濃度不純物領域１１と、を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、外部から半導体集
積回路への静電気流入現象または帯電した半導体集積回
路から外部への静電気放出現象によって、半導体集積回
路が破壊されることを防止する半導体集積回路の静電気
保護装置およびそれを用いた静電気保護回路ならびにそ
の製造方法に関する。
積回路への静電気流入現象または帯電した半導体集積回
路から外部への静電気放出現象によって、半導体集積回
路が破壊されることを防止する半導体集積回路の静電気
保護装置およびそれを用いた静電気保護回路ならびにそ
の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路は、取り扱いに際して、
帯電した人体、製造装置等から静電気が半導体集積回路
に流入するおそれがある。また、半導体集積回路の搬送
工程において、摩擦によって帯電した半導体集積回路
が、外部の導体に接触した際に静電気を放出するおそれ
もある。このように半導体集積回路に対する静電気の流
入および流出によって、瞬時に過電流が半導体集積回路
内を流れると、半導体集積回路の内部では、過電流によ
るジュール熱が生じて、配線溶断、接合破壊、絶縁膜破
壊等が発生し、半導体集積回路が破壊されるおそれがあ
る。
帯電した人体、製造装置等から静電気が半導体集積回路
に流入するおそれがある。また、半導体集積回路の搬送
工程において、摩擦によって帯電した半導体集積回路
が、外部の導体に接触した際に静電気を放出するおそれ
もある。このように半導体集積回路に対する静電気の流
入および流出によって、瞬時に過電流が半導体集積回路
内を流れると、半導体集積回路の内部では、過電流によ
るジュール熱が生じて、配線溶断、接合破壊、絶縁膜破
壊等が発生し、半導体集積回路が破壊されるおそれがあ
る。
【０００３】このような静電気放電による半導体集積回
路の破壊を防止するためには、通常、半導体集積回路の
外部端子と内部回路との間に、静電気の迂回回路を形成
する静電気保護装置が設けられる。
路の破壊を防止するためには、通常、半導体集積回路の
外部端子と内部回路との間に、静電気の迂回回路を形成
する静電気保護装置が設けられる。
【０００４】静電気保護装置は、通常、電流制限素子、
および、電圧クランプ素子を組み合わせて構成される。
電流制限素子は、半導体集積回路の内部を瞬時に流れる
過電流を制限するものであり、拡散抵抗、ポリシリコン
抵抗等が使用される。電圧クランプ素子は、半導体集積
回路の内部に印加される過電圧を抑制するものであり、
ダイオード、サイリスタ、ＭＯＳ型トランジスタ、バイ
ポーラトランジスタ等が使用される。
および、電圧クランプ素子を組み合わせて構成される。
電流制限素子は、半導体集積回路の内部を瞬時に流れる
過電流を制限するものであり、拡散抵抗、ポリシリコン
抵抗等が使用される。電圧クランプ素子は、半導体集積
回路の内部に印加される過電圧を抑制するものであり、
ダイオード、サイリスタ、ＭＯＳ型トランジスタ、バイ
ポーラトランジスタ等が使用される。
【０００５】電圧クランプ素子としてのサイリスタは、
単位素子幅当たりに対して大きな電流を流すことができ
るために、半導体集積回路内における静電気保護素子の
占有面積を小さくできる利点がある。
単位素子幅当たりに対して大きな電流を流すことができ
るために、半導体集積回路内における静電気保護素子の
占有面積を小さくできる利点がある。
【０００６】サイリスタを用いた静電気保護回路の例と
しては、特開２０００−１３８２９５号公報に開示され
ている。その概略構成を図１６に示す。
しては、特開２０００−１３８２９５号公報に開示され
ている。その概略構成を図１６に示す。
【０００７】図１６は、その公報に開示された静電気保
護回路の構成例を示す模式図である。この静電気保護回
路は、電圧供給線と基準電圧線との間に、静電気保護装
置２７が設けられている。静電気保護装置２７のアノー
ド端子２４は、電源供給線３４に接続されており、静電
気保護装置２７のカソード端子２５およびカソードゲー
ト端子２６は、基準電圧線３５に接続されている。静電
気保護装置２７によって静電気から保護される半導体集
積回路３６は、静電気保護装置２７と並列になるよう
に、電源供給線３４と基準電圧線３５との間に接続され
ている。
護回路の構成例を示す模式図である。この静電気保護回
路は、電圧供給線と基準電圧線との間に、静電気保護装
置２７が設けられている。静電気保護装置２７のアノー
ド端子２４は、電源供給線３４に接続されており、静電
気保護装置２７のカソード端子２５およびカソードゲー
ト端子２６は、基準電圧線３５に接続されている。静電
気保護装置２７によって静電気から保護される半導体集
積回路３６は、静電気保護装置２７と並列になるよう
に、電源供給線３４と基準電圧線３５との間に接続され
ている。
【０００８】図１６に示す静電気保護回路において、電
源供給端子３７を通して電源供給線３４に静電気放電に
よる過電圧が印加された場合には、静電気保護装置２７
内のサイリスタがＯＮ状態となり、電源供給線３４と基
準電圧線３５との間に、静電気保護装置２７を介した低
抵抗の迂回回路が形成される。これにより、静電気放電
による過電圧が静電気保護装置２７によって抑制され、
半導体集積回路３６の破壊が防止される。
源供給端子３７を通して電源供給線３４に静電気放電に
よる過電圧が印加された場合には、静電気保護装置２７
内のサイリスタがＯＮ状態となり、電源供給線３４と基
準電圧線３５との間に、静電気保護装置２７を介した低
抵抗の迂回回路が形成される。これにより、静電気放電
による過電圧が静電気保護装置２７によって抑制され、
半導体集積回路３６の破壊が防止される。
【０００９】図１７は、静電気保護回路を構成するサイ
リスタを使用した静電気保護装置２７の構造図である。
この静電気保護装置２７は、ｐ型基板１内に設けられた
ｎ型ウェル層８を有している。ｎ型ウェル層８上には、
ｐ型アノード高濃度不純物領域１１およびｎ型アノード
ゲート高濃度不純物領域１２が素子分離絶縁体３によっ
て分離された状態で積層されており、また、ｎ型ウェル
層８上には、トリガーダイオードＥを構成するカソード
であるｎ型高濃度不純物領域１０が、ｐ型アノード高濃
度不純物領域１１と素子分離絶縁体３によって分離され
た状態で積層されている。トリガーダイオードＥは、サ
イリスタの内部回路に印加される過電圧を抑制するため
に設けられており、サイリスタの動作開始電圧であるト
リガー電圧を低減する。ｎ型ウェル層８から離れてｐ型
カソードゲート高濃度不純物領域１８とｎ型カソード高
濃度不純物領域６とが素子分離絶縁体３によって分離さ
れた状態で積層されている。ｎ型カソード高濃度不純物
領域６は、トリガーダイオードＥを構成するアノードで
あるｐ型高濃度不純物領域９と、素子分離絶縁体３によ
って分離されている。ｐ型高濃度不純物領域９は、ｐ型
基板１内に設けられたｎ型ウェル層８の上面およびｐ型
基板１の上面間にわたって積層されている。
リスタを使用した静電気保護装置２７の構造図である。
この静電気保護装置２７は、ｐ型基板１内に設けられた
ｎ型ウェル層８を有している。ｎ型ウェル層８上には、
ｐ型アノード高濃度不純物領域１１およびｎ型アノード
ゲート高濃度不純物領域１２が素子分離絶縁体３によっ
て分離された状態で積層されており、また、ｎ型ウェル
層８上には、トリガーダイオードＥを構成するカソード
であるｎ型高濃度不純物領域１０が、ｐ型アノード高濃
度不純物領域１１と素子分離絶縁体３によって分離され
た状態で積層されている。トリガーダイオードＥは、サ
イリスタの内部回路に印加される過電圧を抑制するため
に設けられており、サイリスタの動作開始電圧であるト
リガー電圧を低減する。ｎ型ウェル層８から離れてｐ型
カソードゲート高濃度不純物領域１８とｎ型カソード高
濃度不純物領域６とが素子分離絶縁体３によって分離さ
れた状態で積層されている。ｎ型カソード高濃度不純物
領域６は、トリガーダイオードＥを構成するアノードで
あるｐ型高濃度不純物領域９と、素子分離絶縁体３によ
って分離されている。ｐ型高濃度不純物領域９は、ｐ型
基板１内に設けられたｎ型ウェル層８の上面およびｐ型
基板１の上面間にわたって積層されている。
【００１０】ｐ型アノード高濃度不純物領域１１、ｎ型
アノードゲート高濃度不純物領域１２、ｐ型カソードゲ
ート高濃度不純物領域１８およびｎ型カソード高濃度不
純物領域６の表面上には、それぞれシリサイド層１３が
素子分離絶縁体３によってそれぞれ相互に分離された状
態で積層されている。各シリサイド層１３および各素子
分離絶縁体３上には、全面にわたって層間絶縁体２０が
積層されている。
アノードゲート高濃度不純物領域１２、ｐ型カソードゲ
ート高濃度不純物領域１８およびｎ型カソード高濃度不
純物領域６の表面上には、それぞれシリサイド層１３が
素子分離絶縁体３によってそれぞれ相互に分離された状
態で積層されている。各シリサイド層１３および各素子
分離絶縁体３上には、全面にわたって層間絶縁体２０が
積層されている。
【００１１】ｐ型アノード高濃度不純物領域１１および
ｎ型アノードゲート高濃度不純物領域１２上に、それぞ
れ積層された各シリサイド層１３は、層間絶縁体２０上
に設けられたメタル２１と、各シリサイド層１３上の層
間絶縁体２０内に、それぞれ設けられたコンタクト部１
９を介して、接続されている。ｎ型カソード高濃度不純
物領域６上に設けられたシリサイド層１３は、層間絶縁
体２０上に設けられたメタル２２と、シリサイド層１３
上の層間絶縁体２０内に設けられたコンタクト部１９を
介して接続されている。ｐ型カソードゲート高濃度不純
物領域１８上に設けられたシリサイド層１３は、層間絶
縁体２０上に設けられたメタル２３と、シリサイド層１
３上の層間絶縁体２０内に設けられたコンタクト部１９
を介して接続されている。
ｎ型アノードゲート高濃度不純物領域１２上に、それぞ
れ積層された各シリサイド層１３は、層間絶縁体２０上
に設けられたメタル２１と、各シリサイド層１３上の層
間絶縁体２０内に、それぞれ設けられたコンタクト部１
９を介して、接続されている。ｎ型カソード高濃度不純
物領域６上に設けられたシリサイド層１３は、層間絶縁
体２０上に設けられたメタル２２と、シリサイド層１３
上の層間絶縁体２０内に設けられたコンタクト部１９を
介して接続されている。ｐ型カソードゲート高濃度不純
物領域１８上に設けられたシリサイド層１３は、層間絶
縁体２０上に設けられたメタル２３と、シリサイド層１
３上の層間絶縁体２０内に設けられたコンタクト部１９
を介して接続されている。
【００１２】トリガーダイオードＥは、ｎ型ウェル層８
上面とｐ型基板１の上面間にわたって形成されたアノー
ドであるｐ型高濃度不純物領域９と、ｎ型ウェル層８の
上部に形成されているカソードであるｎ型高濃度不純物
領域１０とを有しており、アノードであるｐ型高濃度不
純物領域９およびカソードであるｎ型高濃度不純物領域
１０の間にｎ型ウェル層８が設けられている。ｎ型ウェ
ル層８上と、ｎ型ウェル層８に隣接したｐ型高濃度不純
物領域９およびｎ型高濃度不純物領域１０の一部の領域
上には、半導体集積回路のＭＯＳトランジスタのゲート
部分を構成するゲート酸化膜１７、ポリシリコン層１
６、シリサイド層１４が、順番に、層間絶縁体２０内に
て積層されており、それらの各側面を覆うようにゲート
側壁絶縁体１５が形成されている。
上面とｐ型基板１の上面間にわたって形成されたアノー
ドであるｐ型高濃度不純物領域９と、ｎ型ウェル層８の
上部に形成されているカソードであるｎ型高濃度不純物
領域１０とを有しており、アノードであるｐ型高濃度不
純物領域９およびカソードであるｎ型高濃度不純物領域
１０の間にｎ型ウェル層８が設けられている。ｎ型ウェ
ル層８上と、ｎ型ウェル層８に隣接したｐ型高濃度不純
物領域９およびｎ型高濃度不純物領域１０の一部の領域
上には、半導体集積回路のＭＯＳトランジスタのゲート
部分を構成するゲート酸化膜１７、ポリシリコン層１
６、シリサイド層１４が、順番に、層間絶縁体２０内に
て積層されており、それらの各側面を覆うようにゲート
側壁絶縁体１５が形成されている。
【００１３】半導体集積回路のＭＯＳトランジスタのゲ
ート部分が形成されていないｐ型高濃度不純物領域９お
よびｎ型高濃度不純物領域１０のそれぞれの上部には、
シリサイド層１３が形成されている。トリガーダイオー
ドＥは、ゲート側壁絶縁体１５の表面には、シリサイド
層が形成されていないので、アノードであるｐ型高濃度
不純物領域９とカソードであるｎ型高濃度不純物領域１
０とがシリサイド層によって電気的に短絡しない構造と
なっている。
ート部分が形成されていないｐ型高濃度不純物領域９お
よびｎ型高濃度不純物領域１０のそれぞれの上部には、
シリサイド層１３が形成されている。トリガーダイオー
ドＥは、ゲート側壁絶縁体１５の表面には、シリサイド
層が形成されていないので、アノードであるｐ型高濃度
不純物領域９とカソードであるｎ型高濃度不純物領域１
０とがシリサイド層によって電気的に短絡しない構造と
なっている。
【００１４】また、サイリスタを用いた静電気保護回路
の他の例としては、特開平９−２６６２８４号公報に開
示されており、その回路図を図１８に示す。
の他の例としては、特開平９−２６６２８４号公報に開
示されており、その回路図を図１８に示す。
【００１５】図１８は、バイポーラ／ＢｉＣＭＯＳ装置
のための静電気保護回路であり、サイリスタのトリガー
電圧を低減するために、ツェナーダイオード５０を用い
ている。
のための静電気保護回路であり、サイリスタのトリガー
電圧を低減するために、ツェナーダイオード５０を用い
ている。
【００１６】ツェナーダイオード５０は、カソード端子
が電源供給線３４に接続され、アノード端子が基準電圧
線３５に接続されており、ツェナーダイオード５０と並
列にサイリスタ５８が接続されている。
が電源供給線３４に接続され、アノード端子が基準電圧
線３５に接続されており、ツェナーダイオード５０と並
列にサイリスタ５８が接続されている。
【００１７】サイリスタ５８は、ｐｎｐトランジスタ５
６およびｎｐｎトランジスタ５３を有しており、ｎｐｎ
トランジスタ５３のコレクタ端子（Ｃｎ）は、抵抗５２
と抵抗５１とを介して電源供給線３４に接続されてい
る。ｎｐｎトランジスタ５３のエミッタ端子は、基準電
圧線３５に接続され、ｎｐｎトランジスタ５３のベース
端子は、ｐｎｐトランジスタ５６のコレクタ端子に接続
されている。ｎｐｎトランジスタ５３のベース端子と基
準電圧線３５との間には、ｎｐｎトランジスタ５３のベ
ース電圧を与えるベース抵抗５７が接続されている。ｐ
ｎｐトランジスタ５６のエミッタ端子（Ｅｐ）は、電源
供給線３４に接続されている。ｐｎｐトランジスタ５６
のベース端子は、ベース抵抗５５を介して抵抗５２と抵
抗５１との接続部に接続されている。ｐｎｐトランジス
タ５６のエミッタ端子（Ｅｐ）と、抵抗５１と電源供給
線３４との接続部との間には、抵抗５４が接続されてい
る。
６およびｎｐｎトランジスタ５３を有しており、ｎｐｎ
トランジスタ５３のコレクタ端子（Ｃｎ）は、抵抗５２
と抵抗５１とを介して電源供給線３４に接続されてい
る。ｎｐｎトランジスタ５３のエミッタ端子は、基準電
圧線３５に接続され、ｎｐｎトランジスタ５３のベース
端子は、ｐｎｐトランジスタ５６のコレクタ端子に接続
されている。ｎｐｎトランジスタ５３のベース端子と基
準電圧線３５との間には、ｎｐｎトランジスタ５３のベ
ース電圧を与えるベース抵抗５７が接続されている。ｐ
ｎｐトランジスタ５６のエミッタ端子（Ｅｐ）は、電源
供給線３４に接続されている。ｐｎｐトランジスタ５６
のベース端子は、ベース抵抗５５を介して抵抗５２と抵
抗５１との接続部に接続されている。ｐｎｐトランジス
タ５６のエミッタ端子（Ｅｐ）と、抵抗５１と電源供給
線３４との接続部との間には、抵抗５４が接続されてい
る。
【００１８】図１８に示す静電気保護回路は、ツェナー
ダイオード５０に印加される電圧がブレークダウン電圧
を越えると、抵抗５４に電流が流れて、ｐｎｐトランジ
スタ５６のエミッタ端子（Ｅｐ）に電圧が印加され、同
時に、抵抗５１および抵抗５５を介してｐｎｐトランジ
スタ５６のベース端子に電圧が印加されることによっ
て、ｐｎｐトランジスタ５６がｏｎ状態になる。ｐｎｐ
トランジスタ５６がｏｎ状態になると、ベース抵抗５７
に電流が流れて、ｎｐｎトランジスタ５３のベース端子
にバイアス電圧が印加されて、ｎｐｎトランジスタ５３
がｏｎ状態となり、サイリスタ５８が駆動される。
ダイオード５０に印加される電圧がブレークダウン電圧
を越えると、抵抗５４に電流が流れて、ｐｎｐトランジ
スタ５６のエミッタ端子（Ｅｐ）に電圧が印加され、同
時に、抵抗５１および抵抗５５を介してｐｎｐトランジ
スタ５６のベース端子に電圧が印加されることによっ
て、ｐｎｐトランジスタ５６がｏｎ状態になる。ｐｎｐ
トランジスタ５６がｏｎ状態になると、ベース抵抗５７
に電流が流れて、ｎｐｎトランジスタ５３のベース端子
にバイアス電圧が印加されて、ｎｐｎトランジスタ５３
がｏｎ状態となり、サイリスタ５８が駆動される。
【００１９】一般に、サイリスタを用いた静電気保護回
路では、バイポーラ／ＢｉＣＭＯＳ装置の通常動作時に
おいて、バイポーラ／ＢｉＣＭＯＳ装置の入力端子、出
力端子、または、電源端子に大電圧の雑音信号が印加さ
れると、サイリスタには、サイリスタがｏｆｆ状態から
ｏｎ状態になるトリガー電圧が印加され、雑音信号は、
サイリスタを通してバイポーラ／ＢｉＣＭＯＳ装置の外
部に流れる。バイポーラ／ＢｉＣＭＯＳ装置の電源電圧
より静電気保護回路のホールディング電圧（保持電圧）
が低い場合には、雑音信号が通過した後も、サイリスタ
に電流が流れ続け、回路パターンにおいてジュール熱が
発生して、その発熱によってバイポーラ／ＢｉＣＭＯＳ
装置が破壊されるラッチアップが生じる。
路では、バイポーラ／ＢｉＣＭＯＳ装置の通常動作時に
おいて、バイポーラ／ＢｉＣＭＯＳ装置の入力端子、出
力端子、または、電源端子に大電圧の雑音信号が印加さ
れると、サイリスタには、サイリスタがｏｆｆ状態から
ｏｎ状態になるトリガー電圧が印加され、雑音信号は、
サイリスタを通してバイポーラ／ＢｉＣＭＯＳ装置の外
部に流れる。バイポーラ／ＢｉＣＭＯＳ装置の電源電圧
より静電気保護回路のホールディング電圧（保持電圧）
が低い場合には、雑音信号が通過した後も、サイリスタ
に電流が流れ続け、回路パターンにおいてジュール熱が
発生して、その発熱によってバイポーラ／ＢｉＣＭＯＳ
装置が破壊されるラッチアップが生じる。
【００２０】ラッチアップを回避するには、静電気保護
回路のホールディング電圧がバイポーラ／ＢｉＣＭＯＳ
装置の電源電圧より高くなるように調整すれば良い。こ
の結果、バイポーラ／ＢｉＣＭＯＳ装置の電源電圧より
高い雑音信号が印加され、サイリスタにｏｆｆ状態から
ｏｎ状態になるトリガー電圧が印加されても、雑音信号
の通過した後は、サイリスタには、静電気保護回路のホ
ールディング電圧以下の電圧しか印加されないために、
サイリスタのｏｎ状態が保持されることはない。
回路のホールディング電圧がバイポーラ／ＢｉＣＭＯＳ
装置の電源電圧より高くなるように調整すれば良い。こ
の結果、バイポーラ／ＢｉＣＭＯＳ装置の電源電圧より
高い雑音信号が印加され、サイリスタにｏｆｆ状態から
ｏｎ状態になるトリガー電圧が印加されても、雑音信号
の通過した後は、サイリスタには、静電気保護回路のホ
ールディング電圧以下の電圧しか印加されないために、
サイリスタのｏｎ状態が保持されることはない。
【００２１】図１８に示す静電気保護回路では、サイリ
スタ５８を構成するｎｐｎトランジスタ５３のコレクタ
端子（Ｃｎ）とｐｎｐトランジスタ５６のエミッタ端子
（Ｅｐ）との間に接続された抵抗５４の抵抗値を変化さ
せることによって、静電気保護回路のホールディング電
圧が調整される。
スタ５８を構成するｎｐｎトランジスタ５３のコレクタ
端子（Ｃｎ）とｐｎｐトランジスタ５６のエミッタ端子
（Ｅｐ）との間に接続された抵抗５４の抵抗値を変化さ
せることによって、静電気保護回路のホールディング電
圧が調整される。
【００２２】
【発明が解決しようとする課題】特開２０００−１３８
２９５号公報に開示されているサイリスタを用いた静電
気保護装置では、静電気保護装置のホールディング電圧
が半導体集積回路の電源電圧より低い場合、半導体集積
回路が動作中であって、しかも、静電気保護装置のアノ
ード端子に半導体集積回路の電源電圧が印加されている
状態において、静電気保護装置のアノード端子に何らか
の雑音信号が印加されることによって、静電気保護装置
のサイリスタがｏｎ状態になると、静電気保護装置のア
ノード端子とカソード端子との間には電流が流れ続け、
回路パターンにおいてジュール熱が発生して、その発熱
によって半導体集積回路が破壊されるラッチアップが生
じる。このため、静電気保護装置において、静電気保護
装置のホールディング電圧が半導体集積回路の電源電圧
より高くなるように調整する必要がある。この場合、静
電気保護装置のホールディング電圧の調整は、半導体集
積回路の製造コストが増加する新たなフォトマスクおよ
び工程の追加をせずに行うことが望ましい。
２９５号公報に開示されているサイリスタを用いた静電
気保護装置では、静電気保護装置のホールディング電圧
が半導体集積回路の電源電圧より低い場合、半導体集積
回路が動作中であって、しかも、静電気保護装置のアノ
ード端子に半導体集積回路の電源電圧が印加されている
状態において、静電気保護装置のアノード端子に何らか
の雑音信号が印加されることによって、静電気保護装置
のサイリスタがｏｎ状態になると、静電気保護装置のア
ノード端子とカソード端子との間には電流が流れ続け、
回路パターンにおいてジュール熱が発生して、その発熱
によって半導体集積回路が破壊されるラッチアップが生
じる。このため、静電気保護装置において、静電気保護
装置のホールディング電圧が半導体集積回路の電源電圧
より高くなるように調整する必要がある。この場合、静
電気保護装置のホールディング電圧の調整は、半導体集
積回路の製造コストが増加する新たなフォトマスクおよ
び工程の追加をせずに行うことが望ましい。
【００２３】本発明は、このような課題を解決するもの
であり、その目的は、静電気保護装置において、半導体
集積回路の製造工程に、特別な工程およびフォトマスク
を追加することなく、静電気保護装置のホールディング
電圧を半導体集積回路の電源電圧以上に調整することが
でき、外部雑音信号によって静電気保護装置を構成する
サイリスタがｏｎ状態を保持するラッチアップが生じる
おそれがない半導体集積回路の静電気保護装置およびそ
れを用いた静電気保護回路ならびにその製造方法を提供
することにある。
であり、その目的は、静電気保護装置において、半導体
集積回路の製造工程に、特別な工程およびフォトマスク
を追加することなく、静電気保護装置のホールディング
電圧を半導体集積回路の電源電圧以上に調整することが
でき、外部雑音信号によって静電気保護装置を構成する
サイリスタがｏｎ状態を保持するラッチアップが生じる
おそれがない半導体集積回路の静電気保護装置およびそ
れを用いた静電気保護回路ならびにその製造方法を提供
することにある。
【００２４】
【課題を解決するための手段】本発明の半導体集積回路
の静電気保護装置は、第１導電型半導体基板内に形成さ
れた第１導電型ウェル層と、該第１導電型ウェル層に隣
接して、第１導電型半導体基板内に形成された第２導電
型ウェル層と、該第１導電型ウェル層上に形成されてい
る第１導電型カソードゲート高濃度不純物領域と、該第
１導電型カソードゲート高濃度不純物領域と第１素子分
離絶縁体によって分離されて、該第１導電型ウェル層上
に設けられた第２素子分離絶縁体および第１素子分離絶
縁体の間に形成された第２導電型カソード高濃度不純物
領域と、該第２導電型ウェル層上に形成されている第２
導電型アノードゲート高濃度不純物領域と、該第２導電
型アノードゲート高濃度不純物領域と第４素子分離絶縁
体によって分離されて、該第２導電型ウェル層上に設け
られた第３素子分離絶縁体および第４素子分離絶縁体の
間に形成された第１導電型アノード高濃度不純物領域
と、を有していることを特徴とする。
の静電気保護装置は、第１導電型半導体基板内に形成さ
れた第１導電型ウェル層と、該第１導電型ウェル層に隣
接して、第１導電型半導体基板内に形成された第２導電
型ウェル層と、該第１導電型ウェル層上に形成されてい
る第１導電型カソードゲート高濃度不純物領域と、該第
１導電型カソードゲート高濃度不純物領域と第１素子分
離絶縁体によって分離されて、該第１導電型ウェル層上
に設けられた第２素子分離絶縁体および第１素子分離絶
縁体の間に形成された第２導電型カソード高濃度不純物
領域と、該第２導電型ウェル層上に形成されている第２
導電型アノードゲート高濃度不純物領域と、該第２導電
型アノードゲート高濃度不純物領域と第４素子分離絶縁
体によって分離されて、該第２導電型ウェル層上に設け
られた第３素子分離絶縁体および第４素子分離絶縁体の
間に形成された第１導電型アノード高濃度不純物領域
と、を有していることを特徴とする。
【００２５】前記第１導電型カソードゲート高濃度不純
物領域と、第２導電型アノードゲート高濃度不純物領域
との間にサイリスタが形成されている。
物領域と、第２導電型アノードゲート高濃度不純物領域
との間にサイリスタが形成されている。
【００２６】前記第１導電型ウェル層は、その下部に第
１導電型高濃度不純物領域が形成されている。
１導電型高濃度不純物領域が形成されている。
【００２７】前記第２導電型ウェル層は、その下部に第
２導電型高濃度不純物領域が形成されている。
２導電型高濃度不純物領域が形成されている。
【００２８】前記第１素子分離絶縁体の幅（ｘ）が、−
２．０ｘ＋４．８＞半導体集積回路の電源電圧、の関係
式を満足する。
２．０ｘ＋４．８＞半導体集積回路の電源電圧、の関係
式を満足する。
【００２９】前記第４素子分離絶縁体の幅（ｘ）が、−
０．４ｘ＋３．８＞半導体集積回路の電源電圧、の関係
式を満足する。
０．４ｘ＋３．８＞半導体集積回路の電源電圧、の関係
式を満足する。
【００３０】前記第２素子分離絶縁体の幅（ｘ）が、
０．５ｘ＋３．０＞半導体集積回路の電源電圧、の関係
式を満足する。
０．５ｘ＋３．０＞半導体集積回路の電源電圧、の関係
式を満足する。
【００３１】前記第３素子分離絶縁体の幅（ｘ）が、
１．６ｘ＋０．８＞半導体集積回路の電源電圧、の関係
式を満足する。
１．６ｘ＋０．８＞半導体集積回路の電源電圧、の関係
式を満足する。
【００３２】本発明の静電気保護回路は、請求項１に記
載の半導体集積回路の静電気保護装置に、電流を双方向
に流すことのできる回路素子が、直列接続されているこ
とを特徴とする。
載の半導体集積回路の静電気保護装置に、電流を双方向
に流すことのできる回路素子が、直列接続されているこ
とを特徴とする。
【００３３】前記回路素子がダイオード回路である。
【００３４】前記回路素子がＭＯＳトランジスタであ
る。
る。
【００３５】前記回路素子が抵抗である。
【００３６】本発明の半導体集積回路の静電気保護装置
の製造方法は、請求項１に記載の半導体集積回路の静電
保護装置の製造方法であって、第１導電型半導体基板内
に第１導電型不純物を注入して、第１導電型ウェル層を
形成する工程と、該第１導電型ウェル層に連続して第１
導電型不純物を注入することによって、該第１導電型ウ
ェル層の下部に、第１導電型高濃度不純物領域を形成す
る工程と、第１導電型ウェル層に隣接した第１導電型半
導体基板内に第２導電型不純物を注入して、第２導電型
ウェル層を形成する工程と、該第２導電型ウェル層に連
続して第２導電型不純物を注入することによって、該第
２導電型ウェル層の下部に、第２導電型高濃度不純物領
域を形成する工程と、を包含することを特徴とする。
の製造方法は、請求項１に記載の半導体集積回路の静電
保護装置の製造方法であって、第１導電型半導体基板内
に第１導電型不純物を注入して、第１導電型ウェル層を
形成する工程と、該第１導電型ウェル層に連続して第１
導電型不純物を注入することによって、該第１導電型ウ
ェル層の下部に、第１導電型高濃度不純物領域を形成す
る工程と、第１導電型ウェル層に隣接した第１導電型半
導体基板内に第２導電型不純物を注入して、第２導電型
ウェル層を形成する工程と、該第２導電型ウェル層に連
続して第２導電型不純物を注入することによって、該第
２導電型ウェル層の下部に、第２導電型高濃度不純物領
域を形成する工程と、を包含することを特徴とする。
【００３７】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００３８】図１は、本発明の第１の実施形態である半
導体集積回路の静電気保護装置の構造図である。この静
電気保護装置２７は、ｐ型基板１内に設けられたｎ型ウ
ェル層８と、ｎ型ウェル層８と隣接するようにｐ型基板
１内に設けられたｐ型ウェル層２とを有している。ｐ型
ウェル層２上には、ｎ型カソード高濃度不純物領域６お
よびｐ型カソードゲート高濃度不純物領域１８が第１素
子分離絶縁体３ａによって分離された状態で積層されて
いる。ｎ型カソード高濃度不純物領域６は、トリガーダ
イオードを構成するアノードであるｐ型高濃度不純物領
域９と第２素子分離絶縁体３ｂによって分離されてい
る。ｐ型高濃度不純物領域９は、ｐ型基板１内に設けら
れたｎ型ウェル層８の上面およびｐ型ウェル層２の上面
間にわたって積層されている。ｐ型ウェル層２に隣接す
るｎ型ウェル層８上には、ｐ型アノード高濃度不純物領
域１１およびｎ型アノードゲート高濃度不純物領域１２
が第４素子分離絶縁体３ｄによって分離された状態で積
層されており、また、ｎ型ウェル層８上には、トリガー
ダイオードを構成するカソードであるｎ型高濃度不純物
領域１０がｐ型アノード高濃度不純物領域１１と第３素
子分離絶縁体３ｃによって分離された状態で積層されて
いる。その他の構成は、図１７に示す静電気保護装置と
同様である。
導体集積回路の静電気保護装置の構造図である。この静
電気保護装置２７は、ｐ型基板１内に設けられたｎ型ウ
ェル層８と、ｎ型ウェル層８と隣接するようにｐ型基板
１内に設けられたｐ型ウェル層２とを有している。ｐ型
ウェル層２上には、ｎ型カソード高濃度不純物領域６お
よびｐ型カソードゲート高濃度不純物領域１８が第１素
子分離絶縁体３ａによって分離された状態で積層されて
いる。ｎ型カソード高濃度不純物領域６は、トリガーダ
イオードを構成するアノードであるｐ型高濃度不純物領
域９と第２素子分離絶縁体３ｂによって分離されてい
る。ｐ型高濃度不純物領域９は、ｐ型基板１内に設けら
れたｎ型ウェル層８の上面およびｐ型ウェル層２の上面
間にわたって積層されている。ｐ型ウェル層２に隣接す
るｎ型ウェル層８上には、ｐ型アノード高濃度不純物領
域１１およびｎ型アノードゲート高濃度不純物領域１２
が第４素子分離絶縁体３ｄによって分離された状態で積
層されており、また、ｎ型ウェル層８上には、トリガー
ダイオードを構成するカソードであるｎ型高濃度不純物
領域１０がｐ型アノード高濃度不純物領域１１と第３素
子分離絶縁体３ｃによって分離された状態で積層されて
いる。その他の構成は、図１７に示す静電気保護装置と
同様である。
【００３９】図１に示す半導体集積回路の静電気保護装
置２７のサイリスタを構成するｎｐｎトランジスタは、
ｎ型アノードゲート高濃度不純物領域１２、ｎ型ウェル
層８等からコレクタ領域が形成され、ｐ型カソードゲー
ト高濃度不純物領域１８、ｐ型ウェル層２、ｐ型基板１
等からベース領域が形成され、ｎ型カソード高濃度不純
物領域６より、エミッタ領域が形成されている。このｎ
ｐｎトランジスタでは、ｎｐｎトランジスタのベース領
域のｐ型カソードゲート高濃度不純物領域１８と、ｎｐ
ｎトランジスタのエミッタ領域のｎ型カソード高濃度不
純物領域６との間に設けられている第１素子分離絶縁体
３ａの間隔Ａが、通常より短く設定されている。
置２７のサイリスタを構成するｎｐｎトランジスタは、
ｎ型アノードゲート高濃度不純物領域１２、ｎ型ウェル
層８等からコレクタ領域が形成され、ｐ型カソードゲー
ト高濃度不純物領域１８、ｐ型ウェル層２、ｐ型基板１
等からベース領域が形成され、ｎ型カソード高濃度不純
物領域６より、エミッタ領域が形成されている。このｎ
ｐｎトランジスタでは、ｎｐｎトランジスタのベース領
域のｐ型カソードゲート高濃度不純物領域１８と、ｎｐ
ｎトランジスタのエミッタ領域のｎ型カソード高濃度不
純物領域６との間に設けられている第１素子分離絶縁体
３ａの間隔Ａが、通常より短く設定されている。
【００４０】この結果、本発明の静電気保護装置２７に
使用されているサイリスタを構成するｎｐｎトランジス
タは、ｎｐｎトランジスタのベース／エミッタ間の抵抗
値が低くなることによって、ｎｐｎトランジスタを駆動
させる電圧が高くなり、静電気保護装置２７のホールデ
ィング電圧も高くなる。
使用されているサイリスタを構成するｎｐｎトランジス
タは、ｎｐｎトランジスタのベース／エミッタ間の抵抗
値が低くなることによって、ｎｐｎトランジスタを駆動
させる電圧が高くなり、静電気保護装置２７のホールデ
ィング電圧も高くなる。
【００４１】図２は、ｎｐｎトランジスタのベース領域
のｐ型カソードゲート高濃度不純物領域１８とｎｐｎト
ランジスタのエミッタ領域のｎ型カソード高濃度不純物
領域６との間に設けられている第１素子分離絶縁体３ａ
の間隔Ａと、静電気保護装置のホールディング電圧との
関係をシミュレーションした結果を示すグラフである。
図２より、半導体集積回路の電源電圧が３．３Ｖの場合
であれば、第１素子分離絶縁体３ａの間隔Ａを０．５μ
ｍ以下にすると、静電気保護装置のホールディング電圧
が約３．８Ｖ以上となり、半導体集積回路の電源電圧
３．３Ｖ以上に調整可能である。第１素子分離絶縁体３
ａの間隔Ａをｘ（変数）とし、半導体集積回路の電源電
圧をＶｄｄとすると次の関係式（１）が成立する。
のｐ型カソードゲート高濃度不純物領域１８とｎｐｎト
ランジスタのエミッタ領域のｎ型カソード高濃度不純物
領域６との間に設けられている第１素子分離絶縁体３ａ
の間隔Ａと、静電気保護装置のホールディング電圧との
関係をシミュレーションした結果を示すグラフである。
図２より、半導体集積回路の電源電圧が３．３Ｖの場合
であれば、第１素子分離絶縁体３ａの間隔Ａを０．５μ
ｍ以下にすると、静電気保護装置のホールディング電圧
が約３．８Ｖ以上となり、半導体集積回路の電源電圧
３．３Ｖ以上に調整可能である。第１素子分離絶縁体３
ａの間隔Ａをｘ（変数）とし、半導体集積回路の電源電
圧をＶｄｄとすると次の関係式（１）が成立する。
【００４２】 −２．０ｘ＋４．８＞Ｖｄｄ・・・・・（１） この結果、半導体集積回路の通常動作時において、大電
圧の雑音信号が印加されると、サイリスタがｏｎ状態に
なり、サイリスタを通して雑音信号が半導体集積回路の
外部に流れ、雑音信号が通過した後は、半導体集積回路
の電源電圧より静電気保護装置のホールディング電圧
（保持電圧）が高いために、サイリスタはｏｆｆ状態と
なり、静電気保護装置がｏｎ状態を継続するラッチアッ
プ現象を回避することができる。
圧の雑音信号が印加されると、サイリスタがｏｎ状態に
なり、サイリスタを通して雑音信号が半導体集積回路の
外部に流れ、雑音信号が通過した後は、半導体集積回路
の電源電圧より静電気保護装置のホールディング電圧
（保持電圧）が高いために、サイリスタはｏｆｆ状態と
なり、静電気保護装置がｏｎ状態を継続するラッチアッ
プ現象を回避することができる。
【００４３】図３は、本発明の第２の実施形態である半
導体集積回路の静電気保護装置の構造図である。図３に
おいて、本発明の第２の実施形態である半導体集積回路
の静電気保護装置のサイリスタを構成するｐｎｐトラン
ジスタは、ｐ型カソードゲート高濃度不純物領域１８、
ｐ型ウェル層２、ｐ型基板１等からコレクタ領域が形成
され、ｎ型アノードゲート高濃度不純物領域１２、ｎ型
ウェル層８等からベース領域が形成され、ｐ型アノード
高濃度不純物領域１１より、エミッタ領域が形成されて
いる。このｐｎｐトランジスタでは、ｐｎｐトランジス
タのベース領域のｎ型アノードゲート高濃度不純物領域
１２と、ｐｎｐトランジスタのエミッタ領域のｐ型アノ
ード高濃度不純物領域１１との間に設けられている第４
素子分離絶縁体３ｄの間隔Ｂが、通常より短く設定され
ている。その他の構成は、図１に示す第１の実施形態で
ある半導体集積回路の静電気保護装置と同様である。
導体集積回路の静電気保護装置の構造図である。図３に
おいて、本発明の第２の実施形態である半導体集積回路
の静電気保護装置のサイリスタを構成するｐｎｐトラン
ジスタは、ｐ型カソードゲート高濃度不純物領域１８、
ｐ型ウェル層２、ｐ型基板１等からコレクタ領域が形成
され、ｎ型アノードゲート高濃度不純物領域１２、ｎ型
ウェル層８等からベース領域が形成され、ｐ型アノード
高濃度不純物領域１１より、エミッタ領域が形成されて
いる。このｐｎｐトランジスタでは、ｐｎｐトランジス
タのベース領域のｎ型アノードゲート高濃度不純物領域
１２と、ｐｎｐトランジスタのエミッタ領域のｐ型アノ
ード高濃度不純物領域１１との間に設けられている第４
素子分離絶縁体３ｄの間隔Ｂが、通常より短く設定され
ている。その他の構成は、図１に示す第１の実施形態で
ある半導体集積回路の静電気保護装置と同様である。
【００４４】この結果、静電気保護装置に使用されてい
るサイリスタを構成するｐｎｐトランジスタは、ｐｎｐ
トランジスタのベース／エミッタ間の抵抗値が低くなる
ことによって、ｐｎｐトランジスタを駆動させる電圧が
高くなり、静電気保護装置のホールディング電圧も高く
なる。
るサイリスタを構成するｐｎｐトランジスタは、ｐｎｐ
トランジスタのベース／エミッタ間の抵抗値が低くなる
ことによって、ｐｎｐトランジスタを駆動させる電圧が
高くなり、静電気保護装置のホールディング電圧も高く
なる。
【００４５】図４は、ｐｎｐトランジスタのベース領域
のｎ型アノードゲート高濃度不純物領域１２とｐｎｐト
ランジスタのエミッタ領域のｐ型アノード高濃度不純物
領域１１との間に設けられた第４素子分離絶縁体３ｄの
間隔Ｂと、静電気保護装置のホールディング電圧との関
係をシミュレーションした結果を示すグラフである。図
４より、半導体集積回路の電源電圧が３．３Ｖの場合で
あれば、第４素子分離絶縁体３ｄの間隔Ｂを０μｍにす
ると、静電気保護装置のホールディング電圧が約３．８
Ｖとなり、半導体集積回路の電源電圧３．３Ｖ以上に調
整可能である。第４素子分離絶縁体３ｄの間隔Ｂをｘ
（変数）とし、半導体集積回路の電源電圧をＶｄｄとす
ると次の関係式（２）が成立する。
のｎ型アノードゲート高濃度不純物領域１２とｐｎｐト
ランジスタのエミッタ領域のｐ型アノード高濃度不純物
領域１１との間に設けられた第４素子分離絶縁体３ｄの
間隔Ｂと、静電気保護装置のホールディング電圧との関
係をシミュレーションした結果を示すグラフである。図
４より、半導体集積回路の電源電圧が３．３Ｖの場合で
あれば、第４素子分離絶縁体３ｄの間隔Ｂを０μｍにす
ると、静電気保護装置のホールディング電圧が約３．８
Ｖとなり、半導体集積回路の電源電圧３．３Ｖ以上に調
整可能である。第４素子分離絶縁体３ｄの間隔Ｂをｘ
（変数）とし、半導体集積回路の電源電圧をＶｄｄとす
ると次の関係式（２）が成立する。
【００４６】 −０．４ｘ＋３．８＞Ｖｄｄ・・・・・（２） この結果、半導体集積回路の通常動作時において、大電
圧の雑音信号が印加されると、サイリスタがｏｎ状態に
なり、サイリスタを通して雑音信号が半導体集積回路の
外部に流れ、雑音信号が通過した後は、半導体集積回路
の電源電圧より静電気保護装置のホールディング電圧
（保持電圧）が高いために、サイリスタはｏｆｆ状態と
なり、静電気保護装置がｏｎ状態を継続するラッチアッ
プ現象を回避することができる。
圧の雑音信号が印加されると、サイリスタがｏｎ状態に
なり、サイリスタを通して雑音信号が半導体集積回路の
外部に流れ、雑音信号が通過した後は、半導体集積回路
の電源電圧より静電気保護装置のホールディング電圧
（保持電圧）が高いために、サイリスタはｏｆｆ状態と
なり、静電気保護装置がｏｎ状態を継続するラッチアッ
プ現象を回避することができる。
【００４７】図５は、本発明の第３の実施形態である半
導体集積回路の静電気保護装置の構造図である。図５に
おいて、本発明の第３の実施形態である半導体集積回路
の静電気保護装置のサイリスタを構成するｐｎｐトラン
ジスタは、ｐ型カソードゲート高濃度不純物領域１８、
ｐ型ウェル層２、ｐ型基板１等からコレクタ領域が形成
され、ｎ型アノードゲート高濃度不純物領域１２、ｎ型
ウェル層８等からベース領域が形成され、ｐ型アノード
高濃度不純物領域１１より、エミッタ領域が形成されて
いる。このｐｎｐトランジスタでは、ｎ型カソード高濃
度不純物領域６とｎ型ウェル層８との距離を制御する第
２素子分離絶縁体３ｂの間隔Ｃが、通常より長く設定さ
れている。その他の構成は、図１に示す第１の実施形態
である半導体集積回路の静電気保護装置と同様である。
導体集積回路の静電気保護装置の構造図である。図５に
おいて、本発明の第３の実施形態である半導体集積回路
の静電気保護装置のサイリスタを構成するｐｎｐトラン
ジスタは、ｐ型カソードゲート高濃度不純物領域１８、
ｐ型ウェル層２、ｐ型基板１等からコレクタ領域が形成
され、ｎ型アノードゲート高濃度不純物領域１２、ｎ型
ウェル層８等からベース領域が形成され、ｐ型アノード
高濃度不純物領域１１より、エミッタ領域が形成されて
いる。このｐｎｐトランジスタでは、ｎ型カソード高濃
度不純物領域６とｎ型ウェル層８との距離を制御する第
２素子分離絶縁体３ｂの間隔Ｃが、通常より長く設定さ
れている。その他の構成は、図１に示す第１の実施形態
である半導体集積回路の静電気保護装置と同様である。
【００４８】この結果、静電気保護装置に使用されてい
るサイリスタを構成するｐｎｐトランジスタは、ｐｎｐ
トランジスタのコレクタ領域のｐ型ウェル層２が長くな
ることによって、コレクタ抵抗が増加し、コレクタ電流
が減少するとともに、エミッタ電流も減少するために、
ベース／エミッタ間の電位差が小さくなることによっ
て、ｐｎｐトランジスタを駆動させる電圧が高くなり、
静電気保護装置のホールディング電圧も高くなる。
るサイリスタを構成するｐｎｐトランジスタは、ｐｎｐ
トランジスタのコレクタ領域のｐ型ウェル層２が長くな
ることによって、コレクタ抵抗が増加し、コレクタ電流
が減少するとともに、エミッタ電流も減少するために、
ベース／エミッタ間の電位差が小さくなることによっ
て、ｐｎｐトランジスタを駆動させる電圧が高くなり、
静電気保護装置のホールディング電圧も高くなる。
【００４９】図６は、ｎ型カソード高濃度不純物領域６
とｎ型ウェル層８との距離を制御する第２素子分離絶縁
体３ｂの間隔Ｃと、静電気保護装置のホールディング電
圧との関係をシミュレーションした結果を示すグラフで
ある。図６より、半導体集積回路の電源電圧が３．３Ｖ
の場合であれば、第２素子分離絶縁体３ｂの間隔Ｃを
１．５μｍ以上にすると、静電気保護装置のホールディ
ング電圧が約３．８Ｖ以上となり、半導体集積回路の電
源電圧３．３Ｖ以上に調整可能である。第２素子分離絶
縁体３ｂの間隔Ｃをｘ（変数）とし、半導体集積回路の
電源電圧をＶｄｄとすると次の関係式（３）が成立す
る。
とｎ型ウェル層８との距離を制御する第２素子分離絶縁
体３ｂの間隔Ｃと、静電気保護装置のホールディング電
圧との関係をシミュレーションした結果を示すグラフで
ある。図６より、半導体集積回路の電源電圧が３．３Ｖ
の場合であれば、第２素子分離絶縁体３ｂの間隔Ｃを
１．５μｍ以上にすると、静電気保護装置のホールディ
ング電圧が約３．８Ｖ以上となり、半導体集積回路の電
源電圧３．３Ｖ以上に調整可能である。第２素子分離絶
縁体３ｂの間隔Ｃをｘ（変数）とし、半導体集積回路の
電源電圧をＶｄｄとすると次の関係式（３）が成立す
る。
【００５０】 ０．５ｘ＋３．０＞Ｖｄｄ・・・・・（３） この結果、半導体集積回路の通常動作時において、大電
圧の雑音信号が印加されると、サイリスタがｏｎ状態に
なり、サイリスタを通して雑音信号が半導体集積回路の
外部に流れ、雑音信号が通過した後は、半導体集積回路
の電源電圧より静電気保護装置のホールディング電圧
（保持電圧）が高いために、サイリスタはｏｆｆ状態と
なり、静電気保護装置がｏｎ状態を継続するラッチアッ
プ現象を回避することができる。
圧の雑音信号が印加されると、サイリスタがｏｎ状態に
なり、サイリスタを通して雑音信号が半導体集積回路の
外部に流れ、雑音信号が通過した後は、半導体集積回路
の電源電圧より静電気保護装置のホールディング電圧
（保持電圧）が高いために、サイリスタはｏｆｆ状態と
なり、静電気保護装置がｏｎ状態を継続するラッチアッ
プ現象を回避することができる。
【００５１】図７は、本発明の第４の実施形態である半
導体集積回路の静電気保護装置の構造図である。 図７
において、本発明の第４の実施形態である半導体集積回
路の静電気保護装置のサイリスタを構成するｎｐｎトラ
ンジスタは、ｎ型アノードゲート高濃度不純物領域１
２、ｎ型ウェル層８等からコレクタ領域が形成され、ｐ
型カソードゲート高濃度不純物領域１８、ｐ型ウェル層
２、ｐ型基板１等からベース領域が形成され、ｎ型カソ
ード高濃度不純物領域６より、エミッタ領域が形成され
ている。このｎｐｎトランジスタでは、ｐ型アノード高
濃度不純物領域１１とｐ型ウェル層２との距離を制御す
る第３素子分離絶縁体３ｃの間隔Ｄが、通常より長く設
定されている。その他の構成は、図１に示す第１の実施
形態である半導体集積回路の静電気保護装置と同様であ
る。
導体集積回路の静電気保護装置の構造図である。 図７
において、本発明の第４の実施形態である半導体集積回
路の静電気保護装置のサイリスタを構成するｎｐｎトラ
ンジスタは、ｎ型アノードゲート高濃度不純物領域１
２、ｎ型ウェル層８等からコレクタ領域が形成され、ｐ
型カソードゲート高濃度不純物領域１８、ｐ型ウェル層
２、ｐ型基板１等からベース領域が形成され、ｎ型カソ
ード高濃度不純物領域６より、エミッタ領域が形成され
ている。このｎｐｎトランジスタでは、ｐ型アノード高
濃度不純物領域１１とｐ型ウェル層２との距離を制御す
る第３素子分離絶縁体３ｃの間隔Ｄが、通常より長く設
定されている。その他の構成は、図１に示す第１の実施
形態である半導体集積回路の静電気保護装置と同様であ
る。
【００５２】この結果、静電気保護装置に使用されてい
るサイリスタを構成するｎｐｎトランジスタは、ｎｐｎ
トランジスタのコレクタ領域のｎ型ウェル層８が長くな
ることによって、コレクタ抵抗が増加し、コレクタ電流
が減少するとともに、エミッタ電流も減少するために、
ベース／エミッタ間の電位差が小さくなることによっ
て、ｎｐｎトランジスタを駆動させる電圧が高くなり、
静電気保護装置のホールディング電圧も高くなる。
るサイリスタを構成するｎｐｎトランジスタは、ｎｐｎ
トランジスタのコレクタ領域のｎ型ウェル層８が長くな
ることによって、コレクタ抵抗が増加し、コレクタ電流
が減少するとともに、エミッタ電流も減少するために、
ベース／エミッタ間の電位差が小さくなることによっ
て、ｎｐｎトランジスタを駆動させる電圧が高くなり、
静電気保護装置のホールディング電圧も高くなる。
【００５３】図８は、ｐ型アノード高濃度不純物領域１
１とｐ型ウェル層２との距離を制御する第３素子分離絶
縁体３ｃの間隔Ｄと、静電気保護装置のホールディング
電圧との関係をシミュレーションした結果を示すグラフ
である。図８より、半導体集積回路の電源電圧が３．３
Ｖの場合であれば、第３素子分離絶縁体３ｃの間隔Ｄを
２．５μｍ以上にすると、静電気保護装置のホールディ
ング電圧が約４．５Ｖ以上となり、半導体集積回路の電
源電圧３．３Ｖ以上に調整可能である。第３素子分離絶
縁体３ｃの間隔Ｄをｘ（変数）とし、半導体集積回路の
電源電圧をＶｄｄとすると次の関係式（４）が成立す
る。
１とｐ型ウェル層２との距離を制御する第３素子分離絶
縁体３ｃの間隔Ｄと、静電気保護装置のホールディング
電圧との関係をシミュレーションした結果を示すグラフ
である。図８より、半導体集積回路の電源電圧が３．３
Ｖの場合であれば、第３素子分離絶縁体３ｃの間隔Ｄを
２．５μｍ以上にすると、静電気保護装置のホールディ
ング電圧が約４．５Ｖ以上となり、半導体集積回路の電
源電圧３．３Ｖ以上に調整可能である。第３素子分離絶
縁体３ｃの間隔Ｄをｘ（変数）とし、半導体集積回路の
電源電圧をＶｄｄとすると次の関係式（４）が成立す
る。
【００５４】 １．６ｘ＋０．８＞Ｖｄｄ・・・・・（４） この結果、半導体集積回路の通常動作時において、大電
圧の雑音信号が印加されると、サイリスタがｏｎ状態に
なり、サイリスタを通して雑音信号が半導体集積回路の
外部に流れ、雑音信号が通過した後は、半導体集積回路
の電源電圧より静電気保護装置のホールディング電圧
（保持電圧）が高いために、サイリスタはｏｆｆ状態と
なり、静電気保護装置がｏｎ状態を継続するラッチアッ
プ現象を回避することができる。
圧の雑音信号が印加されると、サイリスタがｏｎ状態に
なり、サイリスタを通して雑音信号が半導体集積回路の
外部に流れ、雑音信号が通過した後は、半導体集積回路
の電源電圧より静電気保護装置のホールディング電圧
（保持電圧）が高いために、サイリスタはｏｆｆ状態と
なり、静電気保護装置がｏｎ状態を継続するラッチアッ
プ現象を回避することができる。
【００５５】図９は、図１に示す半導体集積回路におけ
る静電気保護装置の製造工程において、ｐ型基板１より
高濃度の不純物濃度を有するｐ型ウェル層２を形成する
工程の一例を示す断面図である。まず、ｐ型基板１の上
部内に複数の素子分離絶縁体３を形成し、ｐ型基板１の
表面全体を薄い酸化膜４で覆う。次に、薄い酸化膜４上
の全体にフォトレジストを塗布し、ｐ型ウェル層２を形
成するためのフォトマスクを用いて、フォトリソグラフ
ィーによって、ｐ型ウェル層２形成用のフォトレジスト
５をパターニングする。その後、薄い酸化膜４上のフォ
トレジスト５によってパターニングされていない領域
に、イオン注入によってｐ型ウェル層２を形成するｐ型
不純物を注入する。イオン注入後、フォトレジスト５を
除去し、熱処理を行い、ｐ型不純物をｐ型基板１内に拡
散させてｐ型ウェル層２を形成する。
る静電気保護装置の製造工程において、ｐ型基板１より
高濃度の不純物濃度を有するｐ型ウェル層２を形成する
工程の一例を示す断面図である。まず、ｐ型基板１の上
部内に複数の素子分離絶縁体３を形成し、ｐ型基板１の
表面全体を薄い酸化膜４で覆う。次に、薄い酸化膜４上
の全体にフォトレジストを塗布し、ｐ型ウェル層２を形
成するためのフォトマスクを用いて、フォトリソグラフ
ィーによって、ｐ型ウェル層２形成用のフォトレジスト
５をパターニングする。その後、薄い酸化膜４上のフォ
トレジスト５によってパターニングされていない領域
に、イオン注入によってｐ型ウェル層２を形成するｐ型
不純物を注入する。イオン注入後、フォトレジスト５を
除去し、熱処理を行い、ｐ型不純物をｐ型基板１内に拡
散させてｐ型ウェル層２を形成する。
【００５６】ｐ型ウェル層２を形成するｐ型不純物をイ
オン注入する場合には、ｐ型ウェル層２形成用のフォト
レジスト５をマスクとして、再度、高エネルギーでイオ
ン注入を行うことにより、ｐ型ウェル層２の表面から深
い領域の不純物濃度を高濃度にすることができるととも
に、ｐ型ウェル層２内に形成されるｎｐｎトランジスタ
領域の電流電圧特性に影響を与えるｐ型ウェル層２上
（エミッタ領域）の不純物濃度を変化させずに、ｐ型ウ
ェル層２を低抵抗領域にすることができる。
オン注入する場合には、ｐ型ウェル層２形成用のフォト
レジスト５をマスクとして、再度、高エネルギーでイオ
ン注入を行うことにより、ｐ型ウェル層２の表面から深
い領域の不純物濃度を高濃度にすることができるととも
に、ｐ型ウェル層２内に形成されるｎｐｎトランジスタ
領域の電流電圧特性に影響を与えるｐ型ウェル層２上
（エミッタ領域）の不純物濃度を変化させずに、ｐ型ウ
ェル層２を低抵抗領域にすることができる。
【００５７】この結果、前述のｎｐｎトランジスタのベ
ース領域であるｐ型ウェル層２を低抵抗領域にすること
ができ、静電気保護装置に使用されているサイリスタを
構成するｎｐｎトランジスタのベース／エミッタ間の抵
抗値が低くなり、ｎｐｎトランジスタを駆動させる電圧
が高くなるために、静電気保護装置のホールディング電
圧も高くなる。
ース領域であるｐ型ウェル層２を低抵抗領域にすること
ができ、静電気保護装置に使用されているサイリスタを
構成するｎｐｎトランジスタのベース／エミッタ間の抵
抗値が低くなり、ｎｐｎトランジスタを駆動させる電圧
が高くなるために、静電気保護装置のホールディング電
圧も高くなる。
【００５８】図１０は、ｐ型ウェル層２の形成におい
て、２５０ｋｅＶの注入エネルギーでボロン（Ｂ）をイ
オン注入した場合のボロンのドーズ量（注入量）と、静
電気保護装置のホールディング電圧との関係をシミュレ
ーションした結果を示すグラフである。図１０より、半
導体集積回路の電源電圧が３．３Ｖの場合であれば、ボ
ロンのドーズ量を１．４×１０13／ｃｍ2以上すると、
静電気保護装置のホールディング電圧が４．０Ｖ以上と
なり、半導体集積回路の電源電圧３．３Ｖ以上に調整可
能である。
て、２５０ｋｅＶの注入エネルギーでボロン（Ｂ）をイ
オン注入した場合のボロンのドーズ量（注入量）と、静
電気保護装置のホールディング電圧との関係をシミュレ
ーションした結果を示すグラフである。図１０より、半
導体集積回路の電源電圧が３．３Ｖの場合であれば、ボ
ロンのドーズ量を１．４×１０13／ｃｍ2以上すると、
静電気保護装置のホールディング電圧が４．０Ｖ以上と
なり、半導体集積回路の電源電圧３．３Ｖ以上に調整可
能である。
【００５９】この結果、半導体集積回路の通常動作時に
おいて、大電圧の雑音信号が印加されると、サイリスタ
には、サイリスタがｏｆｆ状態からｏｎ状態になるトリ
ガー電圧が印加され、サイリスタを通して雑音信号は、
半導体集積回路の外部に流れ、雑音信号が通過した後
は、半導体集積回路の電源電圧より静電気保護装置のホ
ールディング電圧（保持電圧）が高いために、サイリス
タはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継
続するラッチアップ現象を回避することができる。
おいて、大電圧の雑音信号が印加されると、サイリスタ
には、サイリスタがｏｆｆ状態からｏｎ状態になるトリ
ガー電圧が印加され、サイリスタを通して雑音信号は、
半導体集積回路の外部に流れ、雑音信号が通過した後
は、半導体集積回路の電源電圧より静電気保護装置のホ
ールディング電圧（保持電圧）が高いために、サイリス
タはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継
続するラッチアップ現象を回避することができる。
【００６０】図１１は、図９の半導体集積回路における
静電気保護装置の製造工程において、ｐ型ウェル層２が
形成されると、次にｎ型ウェル層８を形成することを示
す。この場合、ｐ型ウェル層２を形成後、薄い酸化膜４
上の全体にフォトレジストを塗布し、ｎ型ウェル層８を
形成するためのフォトマスクを用いて、フォトリソグラ
フィーによって、ｎ型ウェル層８形成用のフォトレジス
ト７をパターニングする。その後、薄い酸化膜４上のフ
ォトレジスト７によってパターニングされていない領域
に、イオン注入によってｎ型ウェル層８を形成するｎ型
不純物を注入する。イオン注入後、フォトレジスト７を
除去し、熱処理を行い、ｎ型不純物をｐ型基板１内に拡
散させてｎ型ウェル層８を形成する。ｐ型ウェル層２の
形成は、図９に示す場合と同様である。
静電気保護装置の製造工程において、ｐ型ウェル層２が
形成されると、次にｎ型ウェル層８を形成することを示
す。この場合、ｐ型ウェル層２を形成後、薄い酸化膜４
上の全体にフォトレジストを塗布し、ｎ型ウェル層８を
形成するためのフォトマスクを用いて、フォトリソグラ
フィーによって、ｎ型ウェル層８形成用のフォトレジス
ト７をパターニングする。その後、薄い酸化膜４上のフ
ォトレジスト７によってパターニングされていない領域
に、イオン注入によってｎ型ウェル層８を形成するｎ型
不純物を注入する。イオン注入後、フォトレジスト７を
除去し、熱処理を行い、ｎ型不純物をｐ型基板１内に拡
散させてｎ型ウェル層８を形成する。ｐ型ウェル層２の
形成は、図９に示す場合と同様である。
【００６１】ｐ型基板１の上部にｐｎｐトランジスタが
設けられるｎ型ウェル層８を形成するｎ型不純物をイオ
ン注入する場合には、ｎ型ウェル層８形成用のフォトレ
ジスト７をマスクとして、再度、高エネルギーでイオン
注入を行うことにより、ｎ型ウェル層８の表面から深い
領域の不純物濃度を高濃度にすることができるととも
に、ｎ型ウェル層８内に形成されるｐｎｐトランジスタ
領域の電流電圧特性に影響を与えるｎ型ウェル層８上
（エミッタ領域）の不純物濃度を変化させずに、ｎ型ウ
ェル層８を低抵抗領域にすることができる。ｐｎｐトラ
ンジスタのベース領域であるｎ型ウェル層８を低抵抗領
域にすることによって、静電気保護装置に使用されてい
るサイリスタを構成するｐｎｐトランジスタのベース／
エミッタ間の抵抗値が低くなり、ｐｎｐトランジスタを
駆動させる電圧が高くなるために、静電気保護装置のホ
ールディング電圧も高くなる。
設けられるｎ型ウェル層８を形成するｎ型不純物をイオ
ン注入する場合には、ｎ型ウェル層８形成用のフォトレ
ジスト７をマスクとして、再度、高エネルギーでイオン
注入を行うことにより、ｎ型ウェル層８の表面から深い
領域の不純物濃度を高濃度にすることができるととも
に、ｎ型ウェル層８内に形成されるｐｎｐトランジスタ
領域の電流電圧特性に影響を与えるｎ型ウェル層８上
（エミッタ領域）の不純物濃度を変化させずに、ｎ型ウ
ェル層８を低抵抗領域にすることができる。ｐｎｐトラ
ンジスタのベース領域であるｎ型ウェル層８を低抵抗領
域にすることによって、静電気保護装置に使用されてい
るサイリスタを構成するｐｎｐトランジスタのベース／
エミッタ間の抵抗値が低くなり、ｐｎｐトランジスタを
駆動させる電圧が高くなるために、静電気保護装置のホ
ールディング電圧も高くなる。
【００６２】図１２は、ｎ型ウェル層８の形成におい
て、６００ｋｅＶの注入エネルギーでリン（Ｐ）をイオ
ン注入した場合のリンのドーズ量（注入量）と、静電気
保護装置のホールディング電圧との関係をシミュレーシ
ョンした結果のグラフである。図１２より、半導体集積
回路の電源電圧が３．３Ｖの場合であれば、リンのドー
ズ量を４．０×１０13／ｃｍ2以上すると、静電気保護
装置のホールディング電圧が約３．８Ｖ以上となり、半
導体集積回路の電源電圧３．３Ｖ以上に調整可能であ
る。この結果、半導体集積回路の通常動作時において、
大電圧の雑音信号が印加されると、サイリスタがｏｎ状
態になり、サイリスタを通して雑音信号が半導体集積回
路の外部に流れ、雑音信号が通過した後は、半導体集積
回路の電源電圧より静電気保護装置のホールディング電
圧（保持電圧）が高いために、サイリスタはｏｆｆ状態
となり、静電気保護装置がｏｎ状態を継続するラッチア
ップ現象を回避することができる。
て、６００ｋｅＶの注入エネルギーでリン（Ｐ）をイオ
ン注入した場合のリンのドーズ量（注入量）と、静電気
保護装置のホールディング電圧との関係をシミュレーシ
ョンした結果のグラフである。図１２より、半導体集積
回路の電源電圧が３．３Ｖの場合であれば、リンのドー
ズ量を４．０×１０13／ｃｍ2以上すると、静電気保護
装置のホールディング電圧が約３．８Ｖ以上となり、半
導体集積回路の電源電圧３．３Ｖ以上に調整可能であ
る。この結果、半導体集積回路の通常動作時において、
大電圧の雑音信号が印加されると、サイリスタがｏｎ状
態になり、サイリスタを通して雑音信号が半導体集積回
路の外部に流れ、雑音信号が通過した後は、半導体集積
回路の電源電圧より静電気保護装置のホールディング電
圧（保持電圧）が高いために、サイリスタはｏｆｆ状態
となり、静電気保護装置がｏｎ状態を継続するラッチア
ップ現象を回避することができる。
【００６３】図１３は、本発明の静電気保護装置を用い
た静電気保護回路である。この静電気保護回路は、静電
気保護装置２７がダイオード回路３８とが直列接続され
ているために、双方向の電流が流せる。静電気保護装置
２７には、静電気保護装置２７のカソード端子２５およ
びカソードゲート端子２６に、順方向が逆になるように
並列接続されたダイオード回路が接続されている。ダイ
オード回路３８は、順方向を揃えて直列接続されたダイ
オード列２９とダイオード２８とが互いに順方向が逆に
なるように並列接続されている。ダイオード列２９のア
ノード端子は、ダイオード２８のカソード端子と接続さ
れ、ダイオード列２９のカソード端子は、ダイオード２
８のアノード端子と接続されている。そして、ダイオー
ド列２９のアノード端子とダイオード２８のカソード端
子の接続部分が静電気保護装置２７のカソード端子２５
とカソードゲート端子２６とに接続され、ダイオード列
２９のカソード端子とダイオード２８のアノード端子の
接続部分が静電気保護回路のカソード端子３２になって
いる。
た静電気保護回路である。この静電気保護回路は、静電
気保護装置２７がダイオード回路３８とが直列接続され
ているために、双方向の電流が流せる。静電気保護装置
２７には、静電気保護装置２７のカソード端子２５およ
びカソードゲート端子２６に、順方向が逆になるように
並列接続されたダイオード回路が接続されている。ダイ
オード回路３８は、順方向を揃えて直列接続されたダイ
オード列２９とダイオード２８とが互いに順方向が逆に
なるように並列接続されている。ダイオード列２９のア
ノード端子は、ダイオード２８のカソード端子と接続さ
れ、ダイオード列２９のカソード端子は、ダイオード２
８のアノード端子と接続されている。そして、ダイオー
ド列２９のアノード端子とダイオード２８のカソード端
子の接続部分が静電気保護装置２７のカソード端子２５
とカソードゲート端子２６とに接続され、ダイオード列
２９のカソード端子とダイオード２８のアノード端子の
接続部分が静電気保護回路のカソード端子３２になって
いる。
【００６４】ダイオード列２９のように、ダイオードの
順方向を揃えて直列に多段接続することによって、ダイ
オード一段当たりのｐｎ接合間の電圧０．６Ｖの整数倍
の電圧分だけ図１３の静電気保護回路のホールディング
電圧を増加させることができる。この結果、ダイオード
列２９の多段接続の段数を最適化することによって、図
１３の静電気保護回路のホールディング電圧を半導体集
積回路の電源電圧以上に調整することが可能である。
順方向を揃えて直列に多段接続することによって、ダイ
オード一段当たりのｐｎ接合間の電圧０．６Ｖの整数倍
の電圧分だけ図１３の静電気保護回路のホールディング
電圧を増加させることができる。この結果、ダイオード
列２９の多段接続の段数を最適化することによって、図
１３の静電気保護回路のホールディング電圧を半導体集
積回路の電源電圧以上に調整することが可能である。
【００６５】図１４は、本発明の静電気保護装置を用い
た静電気保護回路の他の例を示している。この静電気保
護回路には、静電気保護装置２７にｎ型ＭＯＳトランジ
スタ３０が直列接続されている。ｎ型ＭＯＳトランジス
タ３０のドレイン端子は、静電気保護装置２７のカソー
ド端子２５とカソードゲート端子２６とに接続され、ｎ
型ＭＯＳトランジスタ３０のゲート端子およびソース端
子は、短絡されており静電気保護回路のカソード端子３
２となっている。これにより、ｎ型ＭＯＳトランジスタ
３０のホールディング電圧分だけ、図１４の静電気保護
回路のホールディング電圧を増加させることができるこ
とができ、図１４の静電気保護回路のホールディング電
圧は、半導体集積回路の電源電圧以上に調整することが
可能である。
た静電気保護回路の他の例を示している。この静電気保
護回路には、静電気保護装置２７にｎ型ＭＯＳトランジ
スタ３０が直列接続されている。ｎ型ＭＯＳトランジス
タ３０のドレイン端子は、静電気保護装置２７のカソー
ド端子２５とカソードゲート端子２６とに接続され、ｎ
型ＭＯＳトランジスタ３０のゲート端子およびソース端
子は、短絡されており静電気保護回路のカソード端子３
２となっている。これにより、ｎ型ＭＯＳトランジスタ
３０のホールディング電圧分だけ、図１４の静電気保護
回路のホールディング電圧を増加させることができるこ
とができ、図１４の静電気保護回路のホールディング電
圧は、半導体集積回路の電源電圧以上に調整することが
可能である。
【００６６】尚、ｎ型ＭＯＳトランジスタ３０は、ウェ
ル層とドレイン領域との間に寄生ダイオードを形成する
ために、双方向に電流を流すことが可能である。
ル層とドレイン領域との間に寄生ダイオードを形成する
ために、双方向に電流を流すことが可能である。
【００６７】図１５は、本発明の静電気保護装置を用い
た静電気保護回路さらに他を示している。この静電気保
護回路には、静電気保護装置２７に抵抗３１が直列接続
されている。静電気保護装置２７のカソード端子２５と
カソードゲート端子２６とに抵抗３１が直列接続されて
おり、静電気保護装置２７のホールディング電流をＩｈ
とし、抵抗３１の抵抗値をＲ３１とすると、Ｉｈ×Ｒ３
１の電圧値分だけ、図１５の静電気保護回路のホールデ
ィング電圧を増加させることができ、抵抗３１の抵抗値
を最適化することによって、図１５の静電気保護回路の
ホールディング電圧を、半導体集積回路の電源電圧以上
に調整することが可能である。
た静電気保護回路さらに他を示している。この静電気保
護回路には、静電気保護装置２７に抵抗３１が直列接続
されている。静電気保護装置２７のカソード端子２５と
カソードゲート端子２６とに抵抗３１が直列接続されて
おり、静電気保護装置２７のホールディング電流をＩｈ
とし、抵抗３１の抵抗値をＲ３１とすると、Ｉｈ×Ｒ３
１の電圧値分だけ、図１５の静電気保護回路のホールデ
ィング電圧を増加させることができ、抵抗３１の抵抗値
を最適化することによって、図１５の静電気保護回路の
ホールディング電圧を、半導体集積回路の電源電圧以上
に調整することが可能である。
【００６８】尚、抵抗３１は、ポリシリコン、拡散抵
抗、シリサイド抵抗、コンタクト・ビア抵抗、ウェル抵
抗によって形成することができる。
抗、シリサイド抵抗、コンタクト・ビア抵抗、ウェル抵
抗によって形成することができる。
【００６９】
【発明の効果】本発明の半導体集積回路の静電気保護装
置は、第１導電型半導体基板内に形成された第１導電型
ウェル層と、第１導電型ウェル層に隣接して、第１導電
型半導体基板内に形成された第２導電型ウェル層と、第
１導電型ウェル層上に形成されている第１導電型カソー
ドゲート高濃度不純物領域と、第１導電型カソードゲー
ト高濃度不純物領域と第１素子分離絶縁体によって分離
されて、該第１導電型ウェル層上に設けられた第２素子
分離絶縁体および第１素子分離絶縁体の間に形成された
第２導電型カソード高濃度不純物領域と、第２導電型ウ
ェル層上に形成されている第２導電型アノードゲート高
濃度不純物領域と、第２導電型アノードゲート高濃度不
純物領域と第４素子分離絶縁体によって分離されて、該
第２導電型ウェル層上に設けられた第３素子分離絶縁体
および第４素子分離絶縁体の間に形成された第１導電型
アノード高濃度不純物領域と、を有していることによっ
て、半導体集積回路の製造工程に特別な工程およびフォ
トマスクを追加することなく、静電気保護装置のホール
ディング電圧が半導体集積回路の電源電圧以上に調整で
き、外部雑音信号によって静電気保護装置を構成するサ
イリスタがｏｎ状態を保持するラッチアップを防止でき
る。
置は、第１導電型半導体基板内に形成された第１導電型
ウェル層と、第１導電型ウェル層に隣接して、第１導電
型半導体基板内に形成された第２導電型ウェル層と、第
１導電型ウェル層上に形成されている第１導電型カソー
ドゲート高濃度不純物領域と、第１導電型カソードゲー
ト高濃度不純物領域と第１素子分離絶縁体によって分離
されて、該第１導電型ウェル層上に設けられた第２素子
分離絶縁体および第１素子分離絶縁体の間に形成された
第２導電型カソード高濃度不純物領域と、第２導電型ウ
ェル層上に形成されている第２導電型アノードゲート高
濃度不純物領域と、第２導電型アノードゲート高濃度不
純物領域と第４素子分離絶縁体によって分離されて、該
第２導電型ウェル層上に設けられた第３素子分離絶縁体
および第４素子分離絶縁体の間に形成された第１導電型
アノード高濃度不純物領域と、を有していることによっ
て、半導体集積回路の製造工程に特別な工程およびフォ
トマスクを追加することなく、静電気保護装置のホール
ディング電圧が半導体集積回路の電源電圧以上に調整で
き、外部雑音信号によって静電気保護装置を構成するサ
イリスタがｏｎ状態を保持するラッチアップを防止でき
る。
【図１】本発明の第１の実施形態である半導体集積回路
の静電気保護装置の構造図である。
の静電気保護装置の構造図である。
【図２】その静電気保護装置の素子分離絶縁体の間隔Ａ
と静電気保護装置のホールディング電圧との関係をシミ
ュレーションした結果を示すグラフである。
と静電気保護装置のホールディング電圧との関係をシミ
ュレーションした結果を示すグラフである。
【図３】本発明の第２の実施形態である半導体集積回路
の静電気保護装置の構造図である。
の静電気保護装置の構造図である。
【図４】その静電気保護装置の素子分離絶縁体の間隔Ｂ
と静電気保護装置のホールディング電圧との関係をシミ
ュレーションした結果を示すグラフである。
と静電気保護装置のホールディング電圧との関係をシミ
ュレーションした結果を示すグラフである。
【図５】本発明の第３の実施形態である半導体集積回路
の静電気保護装置の構造図である。
の静電気保護装置の構造図である。
【図６】その静電気保護装置の素子分離絶縁体の間隔Ｃ
と静電気保護装置のホールディング電圧との関係をシミ
ュレーションした結果を示すグラフである。
と静電気保護装置のホールディング電圧との関係をシミ
ュレーションした結果を示すグラフである。
【図７】本発明の第４の実施形態である半導体集積回路
の静電気保護装置の構造図である。
の静電気保護装置の構造図である。
【図８】その静電気保護装置の素子分離絶縁体の間隔Ｄ
と静電気保護装置のホールディング電圧との関係をシミ
ュレーションした結果を示すグラフである。
と静電気保護装置のホールディング電圧との関係をシミ
ュレーションした結果を示すグラフである。
【図９】本発明の半導体集積回路の静電気保護装置の製
造工程におけるｐウェル層を形成する工程を示す断面図
である。
造工程におけるｐウェル層を形成する工程を示す断面図
である。
【図１０】ｐ型ウェル層の形成において、ボロン（Ｂ）
をイオン注入した場合のボロンのドーズ量（注入量）と
静電気保護装置のホールディング電圧との関係をシミュ
レーションした結果を示すグラフである。
をイオン注入した場合のボロンのドーズ量（注入量）と
静電気保護装置のホールディング電圧との関係をシミュ
レーションした結果を示すグラフである。
【図１１】本発明の半導体集積回路の静電気保護装置の
製造工程におけるｎウェル層を形成する工程を示す断面
図である。
製造工程におけるｎウェル層を形成する工程を示す断面
図である。
【図１２】ｎ型ウェル層８の形成において、リン（Ｐ）
をイオン注入した場合のリンのドーズ量（注入量）と静
電気保護装置のホールディング電圧との関係をシミュレ
ーションした結果のグラフである。
をイオン注入した場合のリンのドーズ量（注入量）と静
電気保護装置のホールディング電圧との関係をシミュレ
ーションした結果のグラフである。
【図１３】本発明の半導体集積回路の静電気保護装置を
用いた静電気保護回路である。
用いた静電気保護回路である。
【図１４】本発明の半導体集積回路の静電気保護装置を
用いた他の静電気保護回路である。
用いた他の静電気保護回路である。
【図１５】本発明の半導体集積回路の静電気保護装置を
用いたさらに他の静電気保護回路である。
用いたさらに他の静電気保護回路である。
【図１６】従来の静電気保護装置を設けた静電気保護回
路の構成例を示す模式図である。
路の構成例を示す模式図である。
【図１７】従来の静電気保護装置の断面図である。
【図１８】従来の静電気保護回路の概略回路図である。
１ ｐ型基板 ２ ｐ型ウェル層 ３ 素子分離絶縁体 ３ａ 第１素子分離絶縁体 ３ｂ 第２素子分離絶縁体 ３ｃ 第３素子分離絶縁体 ３ｄ 第４素子分離絶縁体 ４ 薄い酸化膜 ５ フォトレジスト ６ ｎ型カソード高濃度不純物領域 ７ フォトレジスト ８ ｎ型ウェル層 ９ ｐ型高濃度不純物領域 １０ ｎ型高濃度不純物領域 １１ ｐ型アノード高濃度不純物領域 １２ ｎ型アノードゲート高濃度不純物領域 １３ シリサイド層 １４ シリサイド層 １５ ゲート側壁絶縁体 １６ ポリシリコン １７ ゲート酸化膜 １８ ｐ型カソードゲート高濃度不純物領域 １９ コンタクト部 ２０ 層間絶縁体 ２１ メタル ２２ メタル ２３ メタル ２４ アノード端子 ２５ カソード端子 ２６ カソードゲート端子 ２７ 静電気保護装置 ２８ ダイオード ２９ ダイオード列 ３０ ｎ型ＭＯＳトランジスタ ３１ 抵抗 ３２ 静電気保護回路のカソード端子 ３３ 基準電圧端子 ３４ 電源供給線 ３５ 基準電圧線 ３６ 半導体集積回路 ３７ 電源供給端子 ３８ ダイオード回路 ５０ ツェナーダイオード ５１ 抵抗 ５２ 抵抗 ５３ ｎｐｎトランジスタ ５４ 抵抗 ５５ ベース抵抗 ５６ ｐｎｐトランジスタ ５７ ベース抵抗 ５８ サイリスタ
フロントページの続き Ｆターム(参考） 5F005 AA03 AB03 AF01 AF02 CA02 CA05 5F038 AR01 BH02 BH04 BH07 BH13 BH18 EZ12 EZ20 5F048 AA02 AB03 AB06 AC05 AC10 BA02 BC06 BE03 BG14 CC01 CC06 CC10 CC15 CC19 CC20
Claims (13)
- 【請求項１】 第１導電型半導体基板内に形成された第
１導電型ウェル層と、 該第１導電型ウェル層に隣接して、第１導電型半導体基
板内に形成された第２導電型ウェル層と、 該第１導電型ウェル層上に形成されている第１導電型カ
ソードゲート高濃度不純物領域と、 該第１導電型カソードゲート高濃度不純物領域と第１素
子分離絶縁体によって分離されて、該第１導電型ウェル
層上に設けられた第２素子分離絶縁体および第１素子分
離絶縁体の間に形成された第２導電型カソード高濃度不
純物領域と、 該第２導電型ウェル層上に形成されている第２導電型ア
ノードゲート高濃度不純物領域と、 該第２導電型アノードゲート高濃度不純物領域と第４素
子分離絶縁体によって分離されて、該第２導電型ウェル
層上に設けられた第３素子分離絶縁体および第４素子分
離絶縁体の間に形成された第１導電型アノード高濃度不
純物領域と、 を有していることを特徴とする半導体集積回路の静電気
保護装置。 - 【請求項２】 前記第１導電型カソードゲート高濃度不
純物領域と、第２導電型アノードゲート高濃度不純物領
域との間にサイリスタが形成されている請求項１に記載
の半導体集積回路の静電気保護装置。 - 【請求項３】 前記第１導電型ウェル層は、その下部に
第１導電型高濃度不純物領域が形成されている請求項１
または２に記載の半導体集積回路の静電気保護装置。 - 【請求項４】 前記第２導電型ウェル層は、その下部に
第２導電型高濃度不純物領域が形成されている請求項１
〜３に記載の半導体集積回路の静電気保護装置。 - 【請求項５】 前記第１素子分離絶縁体の幅（ｘ）が、
−２．０ｘ＋４．８＞半導体集積回路の電源電圧、の関
係式を満足する請求項１〜４のいずれかに記載の半導体
集積回路の静電気保護装置。 - 【請求項６】 前記第４素子分離絶縁体の幅（ｘ）が、
−０．４ｘ＋３．８＞半導体集積回路の電源電圧、の関
係式を満足する請求項１〜５のいずれかに記載の半導体
集積回路の静電気保護装置。 - 【請求項７】 前記第２素子分離絶縁体の幅（ｘ）が、
０．５ｘ＋３．０＞半導体集積回路の電源電圧、の関係
式を満足する請求項１〜６のいずれかに記載の半導体集
積回路の静電気保護装置。 - 【請求項８】 前記第３素子分離絶縁体の幅（ｘ）が、
１．６ｘ＋０．８＞半導体集積回路の電源電圧、の関係
式を満足する請求項１〜７のいずれかに記載の半導体集
積回路の静電気保護装置。 - 【請求項９】 請求項１に記載の半導体集積回路の静電
気保護装置に、電流を双方向に流すことのできる回路素
子が、直列接続されていることを特徴とする静電気保護
回路。 - 【請求項１０】 前記回路素子がダイオード回路である
請求項９に記載の静電気保護回路。 - 【請求項１１】 前記回路素子がＭＯＳトランジスタで
ある請求項９に記載の静電気保護回路。 - 【請求項１２】 前記回路素子が抵抗である請求項９に
記載の静電気保護回路。 - 【請求項１３】 請求項１に記載の半導体集積回路の静
電保護装置の製造方法であって、 第１導電型半導体基板内に第１導電型不純物を注入し
て、第１導電型ウェル層を形成する工程と、 該第１導電型ウェル層に連続して第１導電型不純物を注
入することによって、該第１導電型ウェル層の下部に、
第１導電型高濃度不純物領域を形成する工程と、 第１導電型ウェル層に隣接した第１導電型半導体基板内
に第２導電型不純物を注入して、第２導電型ウェル層を
形成する工程と、 該第２導電型ウェル層に連続して第２導電型不純物を注
入することによって、該第２導電型ウェル層の下部に、
第２導電型高濃度不純物領域を形成する工程と、 を包含することを特徴とする半導体集積回路の静電保護
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001053223A JP3909741B2 (ja) | 2001-02-27 | 2001-02-27 | 半導体集積回路の静電気保護装置およびそれを用いた静電気保護回路ならびにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001053223A JP3909741B2 (ja) | 2001-02-27 | 2001-02-27 | 半導体集積回路の静電気保護装置およびそれを用いた静電気保護回路ならびにその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002261238A true JP2002261238A (ja) | 2002-09-13 |
| JP3909741B2 JP3909741B2 (ja) | 2007-04-25 |
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ID=18913719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001053223A Expired - Lifetime JP3909741B2 (ja) | 2001-02-27 | 2001-02-27 | 半導体集積回路の静電気保護装置およびそれを用いた静電気保護回路ならびにその製造方法 |
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| JP (1) | JP3909741B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006191069A (ja) * | 2004-12-30 | 2006-07-20 | Magnachip Semiconductor Ltd | Ｅｓｄ保護回路及びその製造方法 |
| JP2007535127A (ja) * | 2003-10-31 | 2007-11-29 | ラティス セミコンダクタ コーポレイション | 横型高電圧接合デバイス |
| KR100835282B1 (ko) * | 2007-01-23 | 2008-06-05 | 삼성전자주식회사 | 정전기 방전 보호 장치 |
| JP2010135489A (ja) * | 2008-12-03 | 2010-06-17 | Sharp Corp | 静電気保護素子、半導体装置及びそれらの製造方法 |
| WO2010119653A1 (ja) * | 2009-04-15 | 2010-10-21 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US8508517B2 (en) | 2010-02-04 | 2013-08-13 | Panasonic Corporation | Electrostatic protection element |
-
2001
- 2001-02-27 JP JP2001053223A patent/JP3909741B2/ja not_active Expired - Lifetime
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| US8508517B2 (en) | 2010-02-04 | 2013-08-13 | Panasonic Corporation | Electrostatic protection element |
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| Publication number | Publication date |
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