KR20010104674A - Ｅｓｄ보호장치 및 그것의 제조방법 - Google Patents

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Abstract

소형화를 실현하는 경우에도 접합부에서 전류집중 및 전계집중이 거의 일어나지 않게 하며, 저전압에서 트리거하는 특성을 달성한다. ESD보호장치는, 반도체집적회로칩의 입력단자(6)와 CMOS트랜지스터(100) 사이에 설치되고, 입력단자(6)에 인가된 과전압에 의해 브레이크다운되는 다이오드들(311, 312)을 갖는 트리거소자(310)와, 다이오드들(311,312)의 브레이크다운에 의해 전기적으로 연결 되어 입력단자(6)의 축적전하를 방전하기 위한 종형바이폴라트랜지스터들(211,212)을 갖는 ESD보호소자(210)를 구비한다.

Description

ＥＳＤ보호장치 및 그것의 제조방법{ESD protection apparatus and method for fabricating the same}
본 발명은 정전방전(electrostatic discharge, 이하 ESD라고 함)으로부터 반도체집적회로를 보호하기 위해 반도체집적회로칩에 설치되는 ESD보호장치에 관한 것이다.
CMOS공정에서 종래의 ESD보호장치는, 일반적으로 실리콘기판에서 횡방향으로 전류를 릴리스(release)하여 MOSFET 횡형기생바이폴라트랜지스터를 이용하는 반도체집적회로를 보호한다. 한편, ESD보호장치는, 한층 미세하게 제조된 반도체집적회로들에 대한 최근의 강력한 요구에 따라 하나의 칩 위에 탑재되는 핀의 수가 급격히 증대되기 때문에, 한층 소형화될 것이 요구된다.
그러나, 소형화가 한층 진행됨에 따라, 접합부의 전류집중 및 전계집중이 증대되어, ESD보호장치는 발열에 의해 때때로 브레이크된다. 그러므로, ESD보호장치의 능력을 한층 향상시키는데는 한계가 있다. 또한, CMOS트랜지스터의 게이트절연막은 최근에 한층 얇아져서, 게이트절연막은 때때로 ESD보호장치가 동작을 시작하기 전에 브레이크된다(도 33 참조). 따라서, 저전압에서 트리거할 수 있는 ESD보호장치의 개발이 크게 기대되어 왔다. 따라서, 본 발명의 목적은 소형화가 진전되어도, 접합부에서 전류집중 및 전계집중이 거의 일어나지 않고 저전압에서 트리거할 수 있는 ESD보호장치를 제공하고 그런 ESD보호장치의 제조방법을 제공하는 것이다.
도 1은 본 발명의 ESD보호장치의 제1실시예를 나타내는 회로도이고;
도 2는 도 1의 ESD보호장치의 평면도이고;
도 3은 도 2의 III-III선에 따른 종단면도이고;
도 4는 도 2 및 도 3의 ESD보호장치의 제조방법을 나타내는 단면도이고;
도 5는 도 2 및 도 3의 ESD보호장치의 제조방법을 나타내는 단면도이고;
도 6은 도 2 및 도 3의 ESD보호장치의 제조방법을 나타내는 단면도이고;
도 7은 도 1의 ESD보호장치에서 패드에 ESD의 정전펄스들을 인가하는 경우 전압전류특성을 나타내는 그래프이고;
도 8은 도 1의 ESD보호장치를 이용한 경우 및 종래의 MOS트랜지스터의 횡형기생바이폴라트랜지스터를 이용한 경우 단위길이당 브레이크다운전류값을 나타내는 그래프이고;
도 9는 본 발명의 ESD보호장치의 제2실시예를 나타내는 회로도이고;
도 10은 본 발명의 ESD보호장치의 제3실시예를 나타내는 평면도이고;
도 11은 도 10의 XI-XI선에 따른 종단면도이고;
도 12는 도 10 및 도 11의 ESD보호장치의 제조방법을 나타내는 단면도이고;
도 13은 도 10 및 도 11의 ESD보호장치의 제조방법을 나타내는 단면도이고;
도 14는 도 10 및 도 11의 ESD보호장치의 제조방법을 나타내는 단면도이고;
도 15는 도 10 및 도 11의 ESD보호장치의 제조방법을 나타내는 단면도이고;
도 16은 본 발명의 ESD보호장치의 제4실시예를 나타내는 회로도이고;
도 17는 도 16의 ESD보호장치의 평면도이고;
도 18은 도 17의 XVIII-XVIII선에 따른 종단면도이고;
도 19는 도 16의 ESD보호장치의 제조방법을 나타내는 단면도이고;
도 20은 도 16의 ESD보호장치의 제조방법을 나타내는 단면도이고;
도 21은 본 발명의 ESD보호장치의 제5실시예를 나타내는 평면도이고;
도 22는 도 21의 XXII-XXII선에 따른 종단면도이고;
도 23은 본 발명의 ESD보호장치의 제6실시예를 나타내는 평면도이고;
도 24는 도 23의 XXIV-XXIV선에 따른 종단면도이고;
도 25는 본 발명의 ESD보호장치의 제7실시예를 나타내는 단면도이고;
도 26은 본 발명과 관련된 ESD보호장치의 제8실시예를 나타내는 회로도이고;
도 27은 도 26의 ESD보호장치의 종단면도이고;
도 28은 인버스(inverse)다이오드의 브레이크다운을 이용한 트리거소자와 직렬 순방향(forward)다이오드들을 다단-접속하는 트리거소자의 특징을 비교한 결과를 나타내는 그래프이고;
도 29는 ESD의 정전펄스들이 도 26의 ESD보호장치의 패드에 인가될 때 전류전압특성을 나타내는 그래프이고;
도 30은 본 발명과 관련된 ESD보호장치의 제9실시예를 나타내는 회로도이고;
도 31은 본 발명과 관련된 ESD보호장치의 제10실시예를 나타내는 단면도이고;
도 32a는 제8실시예의 현행 CMOS공정에서 형성된 P+층/N웰을 포함하는 다이오드를 나타내는 단면도이고;
도 32b는 제10실시예의 종형바이폴라트랜지스터의 일부분을 나타내는 단면도이고; 그리고
도 33은 종래기술에서 패드의 ESD의 정전펄스를 인가하는 경우에 전압-전류특성을 나타내는 그래프이다.
본 발명의 ESD보호장치는 반도체집적회로칩의 패드와 반도체집적회로칩의 내부회로 사이에 설치된다. ESD보호장치는, 패드에 인가된 과전압에 의해 브레이크다운되는 다이오드를 포함하는 트리거소자 및 다이오드의 브레이크다운에 의해 전기적으로 연결되는 패드의 축적전하를 방전하는 종형바이폴라트랜지스터를 포함하는 ESD보호소자를 구비하고 있다(청구항 1).
횡형바이폴라트랜지스터에 비해, 종형바이폴라트랜지스터는 동일한 점유면적에 대한 넓은 접합면적을 가져서, 소형화가 진행되더라도 전류집중 및 전계집중이거의 일어나지 않는다. 한편, 다이오드는 불순물농도의 변화에 의해 원하는 브레이크다운전압을 설정하는 것이 용이하다. 따라서, 소형화가 진전되어도 접합부에서 전류집중 및 전계집중이 거의 일어나지 않고, 저전압에서 트리거할 수 있는 ESD보호장치가, 종형바이폴라트랜지스터의 트리거를 위한 다이오드의 브레이크다운전압을 이용해서 얻어질 수 있다.
본 발명에 따른 ESD보호장치의 제1실시예는 다음과 같다(청구항 3). 패드는 입력단자 또는 출력단자이다. 트리거소자는 제1 및 제2 다이오드들과, 제1 및 제2저항들을 포함한다. ESD보호소자는 NPN형 제1 및 제2 종형바이폴라트랜지스터들을 포함한다. 제1다이오드는, 캐소드가 패드에 접속되고 애노드가 제1종형바이폴라트랜지스터의 베이스에 접속된다. 제2다이오드는, 캐소드가 전원단자에 접속되고 애노드가 제2종형바이폴라트랜지스터의 베이스에 접속된다. 제1저항은 제1다이오드의 애노드와 접지단자 사이에 접속된다. 제2저항은 제2다이오드의 애노드와 패드 사이에 접속된다. 제1종형바이폴라트랜지스터는, 컬렉터가 패드에 접속되고 이미터가 접지단자에 접속된다. 제2종형바이폴라트랜지스터는, 컬렉터가 전원단자에 접속되고 이미터가 패드에 접속된다. 부가적으로, 제1다이오드, 제1저항 및 제1종형바이폴라트랜지스터, 또는 제2다이오드, 제2저항 및 제2종형바이폴라트랜지스터 중 적어도 하나가 구비된다(또한 다른 청구항에도 동일하게 적용된다.)
본 발명에 따른 ESD보호장치의 제2실시예는 다음과 같다(청구항 5). 패드는 전원단자이다. 종형바이폴라트랜지스터는 NPN형이다. 다이오드는, 캐소드가 패드에 접속되고 애노드가 종형바이폴라트랜지스터의 베이스에 접속된다. 저항은 다이오드의 애노드와 접지단자 사이에 접속된다. 종형바이폴라트랜지스터는, 콜렉터가패드에 접속되고 이미터가 접지단자에 접속된다.
본 발명의 ESD보호장치는 다음 구성을 가질 수 있다(청구항 11). 트리거소자는, 패드에 인가된 과전압에 의해 브레이크된 다이오드로서 그것의 컬렉터 및 베이스가 동작하고 다이오드의 브레이크다운에 의해 전기적으로 연결되는 패드의 축적전하를 방전하는 제1종형바이폴라트랜지스터를 포함한다. ESD보호소자는 다이오드의 브레이크다운에 의해 전기적으로 연결되어 패드의 축적전하를 방전하는 제2종형바이폴라트랜지스터를 포함한다.
이 경우의 실시예들은 다음과 같다(청구항 12, 13). 패드는 입력단자 또는 출력단자이다. 트리거소자는, 제1종형바이폴라트랜지스터로서 작동하는 NPN형 종형바이폴라트랜지스터 A 및 NPN종형바이폴라트랜지스터 B와, 제1 및 제2 저항들을 포함한다. ESD보호소자는 제2종형바이폴라트랜지스터로서 작동하는 NPN형 종형바이폴라트랜지스터 C 및 NPN형 종형바이폴라트랜지스터 D를 포함한다. 종형바이폴라트랜지스터들 A,C은, 컬렉터들이 패드에 접속되고 베이스들이 서로 접속되고 이미터들이 접지단자에 접속된다. 제1저항은 종형바이폴라트랜지스터들 A,C과 접지단자 사이에 접속된다. 종형바이폴라트랜지스터들 B,D는, 컬렉터들이 전원단자에 접속되고 베이스들이 서로 접속되고 이미터들이 패드에 접속된다. 제2저항은 종형바이폴라트랜지스터들 B,D의 베이스들과 패드 사이에 접속된다(청구항 12).
패드는 전원단자이다. 제1 및 제2 종형바이폴라트랜지스터들인 NPN형이고 그들의 컬렉터들은 패드에 접속되고 그들의 베이스들은 서로 접속되고 그들의 이미터들은 접지단자에 접속된다. 저항은 제1 및 제2 종형바이폴라트랜지스터들의 베이스들과 접지단자 사이에 접속된다(청구항 13).
도전형(conductive types) P 및 N은 각각 반대의 도전형 N 및 P로서 선택될 수 있다(청구항 4, 6, 14 및 15). P 및 N이 역전되더라도, 캐리어의 종류만 변화되고 물론 동일기능이 실현될 수 있다. 부가적으로, 종형바이폴라트랜지스터가 PNP형으로 선택될 때, 다이오드 및 저항의 위치는 각각 치환될 수 있다.
다이오드는 단일다이오드 또는 직렬로 접속된 복수의 다이오드들을 포함할 수 있고, 과전압은 다이오드에 대한 순방향전압일 수 있고, 브레이크다운은 전기적으로 연결되어 실질적인 브레이크다운일 수 있다(청구항 2 및 7 내지 10). 다이오드 순방향강하전압(forward descending voltage)은, 브레이크다운 전압에 비해 높은 불순물농도 및 저전압에 의존하기 어렵다. 따라서, 직렬로 접속된 다이오드들의 수를 선택하여 원하는 실질적 브레이크다운전압을 정확하게 설정할 수 있다.
청구항 11,12,13 및 14 또는 15에 따른 ESD보호장치에서, 상술한 제1종형바이폴라트랜지스터 및 제2종형바이폴라트랜지스터의 컬렉터층들은 동시에 형성될 수 있다(청구항 16).
청구항 11,12,13 및 14 또는 15에 따른 ESD보호장치에서, 상술한 제1종형바이폴라트랜지스터 및 제2종형바이폴라트랜지스터는 공통의 컬렉터층을 가질 수 있다(청구항 17).
청구항 1, 2, 3, 5, 7, 9, 11 및 12 또는 13에 따른 ESD보호장치에서, 종형바이폴라트랜지스터 또는 다이오드는 다음의 모두 또는 일부를 포함한다: P형 실리콘기판표면에 형성된 제1N-형웰; 이 제1N-형웰에 인접하고 P형 실리콘기판에 형성된 제2N+형웰; 이 제2N-형웰 표면에 형성된 제2N+층; 제1N-형웰 표면에 형성된 P-형웰; 서로 분리되어 이 P-형웰 표면에 형성된 P+층 및 제1N+층; P+층 및 제1N+층과의 전기적 접속을 방지하기 위해 이들 P+층과 제1N+층 사이에 설치된 절연재(insulation material), 여기서 N_형웰 및 P-형웰은 절연을 위해 절연재에 의해 절연될 수 있고, P형 실리콘기판 및 P-형웰은 절연을 위해 절연재에 의해 절연될 수 있다(청구항 18). 이 경우, 도전형 P 및 N은 각각 반대의 도전형 N 및 P로서 선택될 수 있다(청구항 19).
청구항 18에 따른 ESD보호장치에서, P+층 및 제1 및 제2 N+층들은 내부회로를 구성하는 CMOS 트랜지스터의 P+층 및 N+층이 동시에 형성될 수 있다(청구항 20). 또한 청구항 19에 따른 ESD보호장치에 동일하게 적용된다(청구항 21).
청구항 18에 따른 ESD보호장치에서, 제2N_형웰은 내부회로를 구성하는 CMOS트랜지스터의 N-형웰과 동시에 형성될 수 있다(청구항 22). 또한 청구항 19에 따른 ESD보호장치에도 동일하게 적용된다(청구항 23).
청구항 18 또는 청구항 19에 따른 ESD보호장치에서, 절연재는 내부회로를 구성하는 CMOS트랜지스터의 게이트전극 및 게이트절연막과 동시에 형성되는 의사게이트(dummy gate) 또는 단순절연막일 수 있다(청구항 24). 이 의사게이트전극 또는 절연막은 실리콘기판표면위에 고리형상으로 형성될 수 있다(청구항 25).
청구항 1, 2, 3, 5 및 7 또는 9에 따른 ESD보호장치에서, 다이오드는 다음을 포함할 수 있다: P형 실리콘기판표면에 형성된 N-형웰; 서로 분리되어 이 N-형웰 표면에 형성된 P+층 및 제1N+층; 및 이들 P+층과 N+층 사이에 상술한 P형 실리콘기판표면의 내부에 형성된 절연재(청구항 26). 이 경우, 청구항 1, 2, 4, 6 및 8 또는 10에 따른 ESD보호장치에서, 도전형 P 및 N은 각각 반대 도전형 N 및 P일 수 있다(청구항 27).
청구항 1, 2, 3, 5 및 7 또는 9에 따른 ESD보호장치에서, 다이오드는 다음을 포함한다: P형 실리콘기판표면에 형성된 N-형웰; 이 N-형웰 표면에 형성되는 P-형웰; 서로 분리되어 이 P-형웰 표면에 형성되는 P+층과 N+층; 및 이들 P+층과 N+층 사이에 P형 실리콘기판표면에 설치된 절연재, 여기서 P형 실리콘기판 및 P-형웰은 절연을 위해 절연재에 의해 절연될 수 있다(청구항 28). 이 경우, 청구항 1, 2, 4, 6 및 8 또는 10에 따른 ESD보호장치에서, 도전형 P 및 N은 각각 반대의 도전형 N 및 P로서 선택될 수 있다(청구항 29).
본 발명의 ESD보호장치는 다음 구성을 더 갖을 수 있다(청구항 30). 다이오드는 실리콘기판의 표면에 형성된 P-형웰, 서로 간격을 두고 P-형웰 표면에 형성된N+형층 및 P+형층, 및 N+형층과 P+형층 사이에 절연막을 통해서 P-형웰에 형성되고 접지단자에 접속되는 의사게이트전극을 포함한다. 이 경우, N+층과 의사게이트전극 사이의 전계가 강력해져, ESD가 저전압에서 트리거한다. 부가적으로, 도전형 P 및 N은 각각 반대 도전형 N 및 P일 수 있다(청구항 31).
본 발명에 관련된 ESD보호장치의 제조방법은 청구항 1에 따른 ESD보호장치의 제조방법이고 다음 단계들을 포함한다(청구항 32). (1) P형 실리콘기판에 내부회로를 구성하는 CMOS트랜지스터의 N-형웰 및 종형바이폴라트랜지스터의 컬렉터에 접속되는 커넥터접속을 위한 N-형웰을 동시에 형성하는 제1단계. (2) 종형바이폴라트랜지스터의 컬렉터가 되는 컬렉터 N-형웰 및 P형 실리콘기판위의 N-형웰을 동시에 형성하는 제2단계. (3) 종형바이폴라트랜지스터의 컬렉터 N-형웰에서 베이스가 되는 P-형층 및 다이오드의 N-형웰에서 애노드인 P-형층을 동시에 형성하는 제3단계. (4) CMOS트랜지스터의 P-형웰에서 N+형층, 종형바이폴라트랜지스터의 컬렉터접속을 위한 N-형웰에서 N+형층, 종형바이폴라트랜지스터의 P-형층에서 이미터가 되는 N+형층 및 다이오드의 P-형층에서 캐소드가 되는 N+형층을 동시에 형성하는 제4단계. (5) CMOS트랜지스터의 N-형웰에 P+형층, 종형바이폴라트랜지스터의 P-형층위의 P+형층, 및 다이오드의 P-형층위의 P+형층을 동시에 형성하는 제5단계. 이 경우, 청구항 2에 따른 ESD보호장치의 제조방법은 애노드 및 캐소드가 역전되는 것이 가능하다(청구항 33).
본 발명에 관련된 ESD보호장치는 단계 (2) 및 (3)을 제외하고 CMOS트랜지스터의 제조공정에서 동시에 제조될 수 있다. 단계 (2) 및 (3)은 동일한 부분에 이온주입을 포함하므로, 종래의 CMOS트랜지스터 제조공정에서 단지 한 장의 마스크가 추가되는 것이 요구된다.
또한, ESD보호장치 제조방법은, 종형바이폴라트랜지스터의 컬렉터 N-형웰 및 다이오드의 N-형웰이 단계 (2)에서 형성되는 영역에서 CMOS트랜지스터의 게이트전극과 동시에 의사게이트전극을 형성하는 단계를 더 포함한다. 부가적으로, 의사게이트전극은, 연이은 단계에서 단계 (4)에서 형성된 종형바이폴라 트랜지스터의 N+형층들 및 다이오드와, 단계 (5)에서 형성된 종형바이폴라트랜지스터의 P+형층들 및 다이오드 사이의 접속을 방지하기 위한 것이다(청구항 34).
또는, ESD보호장치 제조방법은 연이은 단계들에서 단계 (4)에서 형성된 종형바이폴라 트랜지스터의 N+형층들 및 다이오드와, 단계 (5)에서 형성된 종형바이폴라트랜지스터의 P+형층들 및 다이오드 사이의 접속을 방지하기 위한 절연층을 형성하는 단계를 더 포함한다(청구항 35). 또한, 본 발명에 관련된 ESD보호장치의 제조방법에서, 도전형 P 및 N은 각각 반대 도전형 N 및 P일 수 있다(청구항 36).
다시 말해, 정전방전(ESD)으로부터 반도체장치를 보호하기 위한 방법으로서, 본 발명은 저전압에서 동작하는 트리거소자 및 종형바이폴라트랜지스터가 종래의 MOSFET 제조공정과 상호 양립할 수 있는 제조방법을 채택하여 형성되고, 전류집중을 방지하고, 정전펄스들이 입력/출력 패드 또는 전원패드에 인가될 때 내부에서 MOS 트랜지스터의 게이트절연막이 브레이크되지 않는 저전압에서 트리거소자가 동작할 수 있게 하고, 트리거된 전류에 의해 종형바이폴라트랜지스터가 동작하게 하고, 실리콘기판의 종방향으로 대량의 전하를 릴리스하여 높은 ESD 내량(withstand level)을 제공하는 ESD보호장치의 구조를 제공하고, 본 발명은 상기 구조를 갖는 ESD보호장치의 제조방법을 제공한다.
도 1 내지 도 3은 본 발명에 관련된 ESD보호장치의 제1실시예를 나타내고, 도 1은 회로도이고, 도 2는 평면도이고, 도 3은 도 2의 III-III선에 따른 종단면도이다. 이하, 이들 도면들을 참조하면서 설명한다. 이 실시예의 ESD보호장치는 입력버퍼보호회로로서 동작한다.
이 실시예의 ESD보호장치는 반도체집적회로칩의 입력단자(입력패드)(6)와 CMOS 트랜지스터들(100) 사이에 설치되고, 입력단자(6)에 인가된 과전압에 의해 브레이크다운된 다이오드(311,312)를 포함하는 트리거소자(310) 및 다이오드들(311,312)의 브레이크다운에 의해 전기적으로 연결되어 입력단자(6)의 축적전하를 방전하기 위한 종형바이폴라트랜지스터들(211,212)을 포함하는 보호소자(210)를 포함한다. 부가적으로, 도 2 및 도 3은 ESD보호소자(210)의 일부로서종형바이폴라트랜지스터(211) 및 트리거소자(310)의 일부로서 다이오드(311)만을 나타낸다.
CMOS트랜지스터(100)는 NMOS트랜지스터(101) 및 PMOS트랜지스터(102)를 포함하는 CMOS인버터이다. 다이오드(311)는, 캐소드가 입력단자(6)에 접속되고 애노드가 종형바이폴라트랜지스터(211)의 베이스에 접속된다. 다이오드(312)는, 캐소드가 전원(7)에 접속되고 애노드는 종형바이폴라트랜지스터(212)의 베이스에 접속된다. 저항(313)은 다이오드(311)의 애노드 및 전지단자(8)에 접속된다. 저항(314)은 다이오드(312)의 애노드와 입력단자(6) 사이에 접속된다. 종형바이폴라트랜지스터들(211, 212)은 모두 NPN형이다. 종형바이폴라트랜지스터(211)는, 컬렉터가 입력단자(6)에 접속되고 이미터가 접지단자(8)에 접속된다.
종형바이폴라트랜지스터(212)는, 컬렉터가 전원단자(7)에 접속되고 이미터가 입력단자(6)에 접속된다. 저항들(313, 314)은 단일결정실리콘, 폴리실리콘, 금속 또는 동일한 반도체집적회로칩에서 형성되는 것으로 만들어진다.
오늘날 CMOS트랜지터의 게이트절연막은 박막화가 급속히 진전되기 때문에, ESD보호장치(210)는 CMOS트랜지스터(100)의 게이트절연막이 브레이크되는 저전압에서 작동되는 것이 요구된다. 이 실시예에서, 종형바이폴라트랜지스터들(211,212)의 베이스전위는 다이오드들(311,312)의 브레이크다운 전류인 트리거전류가 저항들(313,314)에서 흐를 때 감소된 전압에 의해 증가되어, 종형바이폴라트랜지스터들(211,212)을 작동시킨다. 따라서, 입력단자(6)에 축적된 정전기에 의한 대량의 전하는 실리콘기판의 종방향으로 릴리스된다. 결국, 전류집중은 방지되고 높은ESD내량이 얻어질 수 있다.
종형바이폴라트랜지스터들(211,212) 및 다이오드들(311,312)을 포함하는 ESD보호소자(210)를 포함하는 트리거소자(310)를 형성하기 위해, CMOSFET의 통상의 제조방법에서 단지 하나의 이온주입마스크를 추가하여 수행될 수 있다. 이하, 제조방법은 도 2 및 도 3을 참조하면서 설명된다.
우선, ESD보호소자(210)가 설명된다. CMOS트랜지스터(100)의 N+형확산층과 동시에, 컬렉터 리드부들(lead parts) 및 이미터들(11)이 형성되고, CMOS트랜지스터(100)의 P+형확산층(2)과 동시에, 베이스 리드부들(12)이 형성된다. CMOS트랜지스터(100)의 게이트전극과 동시에 형성된 의사게이트전극들(13)은 이미터들(11)과 베이스리드부들(12)를 분리하기 위해 채택된다. 의사게이트전극들(13)은 전위(potential)을 인가하기 위해서가 아니라 실리사이드를 분리하기 위한 것이다. 개구부(50)는 이온주입용 추가마스크를 이용하여 레지스트에 형성되고, 이온주입은 P-영역 베이스들(16) 및 컬렉터 N웰들(17)을 동시에 형성하기 위해 수행된다. 그 때 형성된 컬렉터 N웰들(17) 및 개별적으로 형성된 컬렉터 리드부(10)가 CMOS트랜지스터(100)의 N웰(5)과 동시에 형성된 접속용 N웰(14)에 의해 서로 접속된다. 따라서, 종형바이폴라트랜지스터들은 CMOS공정을 이용하여 제조될 수 있다. 부가적으로, 이온주입은 게이트전극(3)의 형성 전 또는 후에 수행될 수 있다.
트리거소자(310)는 다음에 설명된다. N+P-형 다이오드는 ESD보호소자(210)의이미터들(11) 및 베이스들(16)과 동일한 구조를 가지고, CMOS트랜지스터(100)의 N+형 확산층과 동시에 N+부(21)가 형성되고, CMOS트랜지스터(100)의 P+형확산층과 동시에 P-부(26)의 리드부(22)가 형성된다. 따라서, 반대방향으로 원하는 트리거전압 및 누설레벨이 설정될 수 있다.
도 4 내지 도 6은 이 실시예의 ESD보호장치의 제조방법을 나타내는 단면도이다. 이하, 본 발명의 ESD보호장치의 제조방법이 상세하게 설명된다.
우선, 도 4에 도시된 바와 CMOS트랜지스터(100)의 N웰(5)의 형성과 동시에 ESD보호소자(210)의 접속용 컬렉터리드부들(10) 및 N웰들(14)이 형성된다. 이들 영역의 도핑농도는 약 1017/cm-3내지 1018/cm-3이다. 또한, CMOS트랜지스터(100)의 게이트전극들(3)의 형성과 동시에 ESD보호소자(210)의 의사게이트전극들 및 트리거소자(310)의 의사게이트전극들(23)이 형성된다. 그것은 ESD보호소자(210)의 이미터들(11) 및 베이스리드부들(12)이 확산층상에 후에 형성되는 실리사이드에 접속되는 것을 방지하기 위한 것이다. 동일한 방식으로, 트리거소자(310)의 N+부(21) 및 리드부들(22)이 후에 실리사이드에 접속되는 것을 방지하기 위한 것이다.
연속적으로, 도 5에 나타난 마스크와 같은 소정의 형상의 마스크의 개구부들(50)을 이용하여, 약 약 1018/cm-3도오즈로 이온주입이 ESD보호소자의 베이스들(16)을 형성하기 위해서 수행되고, 계속해서 약 1018/cm-3도오즈로 이온주입이컬렉터 N웰들(17)을 형성하기 위해 수행된다.
연속적으로, 도 6에서 나타난 바와 같이, CMOS트랜지스터들(100)의 N+형확산층(1)의 형성과 동시에 컬렉터리드부들(10), 이미터들(11), N+부들(21) 등이 형성된다.
연속적으로, 도 3에 나타난 바와 같이, CMOS트랜지스터(100)의 P+형 확산층(2)과 동시에 베이스리드부들(12) 및 리드부들(22)이 형성된다. 마지막으로, 배선이 도 1에 나타난 바와 같이 회로를 형성하기 위해 이들 상부층 위에 형성된다.
다음, 이 실시예의 ESD보호장치의 동작은 도 1 및 도 3을 참조하면서 설명된다.
다음 설명은 정전펄스들이 입력단자(6)에 인가될 때 동작이다. 우선, 접지단자(8)에 관련된 포지티브 ESD의 펄스들이 입력단자(6)에 인가될 때, 고전압이 ESD보호소자(210), 트리거소자(310) 및 CMOS트랜지스터(100)의 게이트절연막에 인가된다. 그러므로, CMOS트랜지스터들(100)의 게이트절연막이 브레이크다운되기 전에 ESD보호소자(210)의 동작에 의해 ESD에 의한 전하를 릴리스하는 것이 요구된다.
만약, CMOS트랜지스터들(100)의 게이트절연막이 4nm라면, 게이트절연막은 약 8V의 정전압(constant voltage)의 스트레스에 의해 브레이크된다. 즉, ESD보호소자(210)가 그것 보다 낮은 전압에서 동작하는 것이 요구된다. 그러나, 종형바이폴라트랜지스터들을 포함하는 ESD보호소자(210)가 형성되는 경우, 컬렉터 N웰들(17)과 P-영역베이스들(16) 사이의 내전압이 약 10V이기 때문에, 게이트절연막이 얇고 미세한 CMOS트랜지스터들(100)을 ESD보호소자(210)에 의해서만 보호하는 것이 불충분하다.
그러므로, 가능하면 낮으며 전원전압보다 낮지 않은 전압에서 동작하는 트리거소자(310)를 형성하는 것이 요구된다. 트리거소자(310)의 P-부(26)가 이온주입에 의해 형성되기 때문에, 원하는 트리거전압 또는 반대방향에서 누설레벨이 도우즈양(dose quantity)을 제어하여 설정될 수 있고 약 4V의 트리거전압을 얻는 것은 용이하다.
도 7은 패드로의 정전펄스 인가의 경우 전압-암페어특징을 나타낸다. 우선, 트리거소자(310)가 약 4V에서 동작할 때, 결과적 트리거전류 및 저항(313)은 ESD보호소자(210)의 베이스전위를 증가시켜 ESD보호소자(210)가 동작한다.
ESD보호소자(210)가 동작을 시작할 때, ESD에 의한 입력단자(6)에 인가된 전하는 종형바이폴라트랜지스터(211)를 통해 접지단자(8)에 릴리스될 수 있다. 따라서, 만약 CMOS트랜지스터들(100)의 내부회로들의 게이트절연막의 내전압이 8V라면, 전하는 그 보다 낮은 전압에서 릴리스될 수 있어 게이트절연막의 브레이크다운이 방지될 수 있다.
또한, 네거티브ESD의 펄스들이 접지단자(8)와 관련하여 입력단자(6)에 인가될 때, 도 3에 나타난 ESD보호소자(210)의 컬렉터 N웰(17) 및 P기판(51)이 N+/P-정방향(normal direction)에 있기 때문에 전하가 원활하게 릴리스될 수 있다.
도 8은 본 발명의 ESD보호소자를 이용하는 경우 및 종래의 MOS트랜지스터인 횡형기생바이폴라트랜지스터를 이용하는 경우 단위길이당 브레이크다운의 전류값을 나타낸다. 종형바이폴라트랜지스터들을 포함하는 이 실시예의 ESD보호소자의 브레이크다운전류는 횡형바이폴라트랜지스터들을 포함하는 ESD보호소자의 브레이크다운전류 보다 높다. 또한, 만약 내부게이트절연막이 약 2nm 정도로 얇다면, 브레이크다운전류는 횡형바이폴라트랜지스터들의 경우 급격히 저하되고, 종형바이폴라트랜지스터들의 경우에는 감소가 경미하다.
도 9는 본 발명과 관련된 ESD보호장치의 제2실시예를 나타내는 회로도이다. 이하, 도면을 참조하면서 설명된다. 이 실시예의 ESD보호장치는 전원보호회로로서 동작한다.
이 실시예의 ESD보호장치는 반도체집적회로칩의 전원단자(전원패드)와 내부회로(103) 사이에 설치되고, 전원단자(7)에 인가된 과전압에 의해 브레이크다운되는 다이오드(316)를 포함하는 트리거소자(315) 및 다이오드(316)의 브레이크다운에 의해 전기적으로 연결되어 전원단자(7)의 축적전하를 방전하기 위한 종형바이폴라트랜지스터(214)를 포함하는 ESD보호소자(213)를 포함한다.
다이오드(316)는, 캐소드가 전원단자(7)에 접속되고 애노드가 종형바이폴라트랜지스터(214)의 베이스에 접속된다. 저항(317)은 다이오드(316)의 애노드 및 접지단자(8) 사이에 접속된다. 종형바이폴라트랜지스터(214)는, NPN형이고 컬렉터가 전원단자(7)에 접속되고 이미터가 접지단자에 접속된다.
평면 및 단면 형상은 도면부호를 제외하고 도 2 및 도 3과 동일하다. 따라서, 이 실시예의 ESD보호소자는 동일한 기능 및 효과들을 실현한다.
도 10 내지 도 15는 본 발명과 관련된 ESD보호장치의 제3실시예를 나타낸다. 도 10은 평면도를 나타내고, 도 11은 도 10의 XI-XI선에 따른 종단면도를 나타내고, 도 12 내지 15는 제조방법을 나타내는 단면도를 나타낸다. 이하, 이들 도면들을 참조하면서 설명된다. 부가적으로, 동일 도면부호는 도 2 및 도 6과 동일하게 부여되고, 그들의 설명은 생략된다.
이 실시예의 ESD보호장치는, 실리사이드형성을 방지하기 위해 확산층을 덮는 절연막들(18,28)(SiO2또는 SiN)이 실리사이드분리(도 2 및 도 3에서)를 위한 의사게이크전극들(13,23) 대신에 저항소자형성을 위해 사용되는 실시예이다.
우선, 도 12에 나타난 바와 같이, CMOS트랜지스터들(100)의 N웰(5)의 형성과 동시에, ESD보호소자(200)의 컬렉터리드부들(10)와의 접속용 N웰(14)이 형성된다.
연속해서, 도 13에 나타난 바와 같이, 마스크로서 소정의 형상의 레지스트의 개구부를 이용하여 이온주입이 ESD보호소자의 베이스들(16)을 형성하기 위해 수행되고, 계속해서 이온주입이 컬렉터 N웰들(17)을 형성하기 위해 수행된다. 그 때, P-부(26) 및 트리거소자(300)의 N웰(27)이 동시에 형성된다.
연속해서, 도 14에 나타난 바와 같이 CMOS트랜지스터들(100)의 N+형 확산층(1)의 형성과 동시에, 컬렉터리드부들(10), 이미터들(11), N+부들(21) 등이 형성된다.
연속해서, 도 15에 나타난 바와 같이, CMOS트랜지스터들(100)의 P+형 확산층(2)과 동시에 베이스리드부들(12), 리드부들(22) 등이 형성된다.
연속해서, 도 11에 나타난 바와 같이, ESD보호소자(200)에서 절연막(18) 및 트리거소자(310)에서 절연막(28)이 형성된다. 그것은 이후에 확산층에 형성되는 실리사이드에 의해 ESD보호소자(200)의 이미터들(11)과 베이스리드부들(12)의 상호접속을 방지하기 위한 것이다. 또한, 동시에 그것은 실리사이드에 의해 트리거소자(300)의 N+부(21)과 리드부들(22)의 접속을 방지하기 위한 것이다.
마지막으로, 배선들은 도 1에 나타난 바와 같이 회로를 형성하기 위해 이들 상부층 위에 형성된다.
도 16 내지 도 18은 본 발명과 관련된 ESD보호장치의 제4실시예를 나타낸다. 도 16은 회로도를 나타내고, 도 17은 평면도를 나타내고, 도 18은 도 17의 XVIII-XVIII선에 따른 종단면도를 나타낸다. 이하, 이들 도면들을 참조하면서 설명된다. 이 실시예의 ESD보호장치에서, 또한 트리거소자가 ESD보호소자의 종형바이폴라트랜지스터로서 사용된다.
이 실시예의 ESD보호장치는 반도체집적회로칩의 전원단자(전원패드)(7)와 내부회로(103) 사이에 설치되고, 전원단자(7)에 인가된 과전압에 의해 브레이크다운되는 다이오드(402)를 포함하는 트리거소자(400) 및 다이오드(402)의 브레이크다운에 의해 전기적으로 연결되어 전원단자(7)의 축적전하를 방전하기 위한 종형바이폴라트랜지스터(201)를 포함하는 ESD보호소자(200)를 포함한다.
다이오드(402)는, 종형바이폴라트랜지스터(401)의 컬렉터와 베이스 사이에 있다. 종형바이폴라트랜지스터(401)의 컬렉터인 다이오드(402)의 캐소드는 전원단자(7)에 접속되고 종형바이폴라트랜지스터(401)의 베이스인 다이오드(402)의 애노드가 종형바이폴라트랜지스터(201)의 베이스에 접속된다. 저항(403)은 종형바이폴라트랜지스터(401)의 베이스인 다이오드(402)의 애노드와 접지단자(8) 사이에 접속된다. 종형바이폴라트랜지스터(201,402)는, NPN형이고 컬렉터가 전원단자(7)에 접속되고 이미터가 접지단자(8)에 접속된다.
이 실시예에서, 이미터리드부들(40)은 도 16 및 도 18에 나타나 바와 같이 트리거소자(400)에 형성되고 접속된다. 이런 방식으로 접속되어, 종형바이폴라트랜지스터(401)는 트리거소자(400)에서 형성되고, 트리거소자(400)는 ESD보호소자로서 동작할 수 있다. 종형바이폴라트랜지스터(201,401)의 베이스전위는, 트리거소자(400) 및 저항(403)의 N+부(컬렉터)(41) 및 P-부(베이스)(46)로 구성되는 다이오드(402)의 트리거전류에 의해 증가되고, 협동에 의해 전원단자(7)에 축적된 정전기에 의한 전하가 그들 모두에 의해 릴리스될 수 있다. 부가적으로, 이 실시예의 ESD보호장치가 전원패드로서 채용되더라도, 또한 제1실시예에서와 동일한 2개를 설치하여 입력패드 또는 출력패드로서 채용된다.
도 19 및 도 2O은 이 실시예의 ESD보호장치의 제조방법을 나타내는 단면도들이다. 이하, 도 18 내지 20을 참조하면서 이 실시예의 ESD보호장치의 제조방법에 대해 상세히 설명된다.
우선, CMOS트랜지스터(100)의 N웰(5)의 형성과 동시에 ESD보호소자(200)의 컬렉터 리드부(10)용 N웰(14) 및 트리거소자(400)의 이미터접속용 N웰(44)이 형성된다.
연속해서, 도 19에 나타난 바와 같이, 마스크로서 소정 형상의 레지스트의 개구부들(50)을 이용하여 이온주입이 ESD보호소자의 베이스들(16)을 형성하기 위해 수행되고, 계속해서 이온주입이 컬렉터 N웰들(17)을 형성하기 위해 수행된다. 그 때, 트리거소자(400)의 P-부(46) 및 이미터N웰(47)은 동시에 형성된다.
연속해서, 도 20에 나타난 바와 같이 CMOS트랜지스터들의 N+형 확산층(1)의 형성과 동시에, 트리거소자(400)의 이미터리드부들(40) 및 컬렉터(41) 뿐만 아니라, ESD보호소자(200) 컬렉터리드부들(10) 및 이미터들(11)이 형성된다. 또한, CMOS트랜지스터(100)의 P+형확산층(2)의 형성과 동시에 트리거소자(400)의 베이스가 되는 P-부(46)의 베이스리드부들(12) 및 리드부들(42)이 형성된다.
ESD보호소자(200)의 절연막(18) 및 트리거소자(400)의 절연막(48)이 형성된다. 그것은 이후에 확산층에 형성되는 실리사이드에 ESD보호소자(200)의 이미터들(11)과 베이스리드부들(12)이 접속되는 것을 방지하기 위한 것이다. 유사하게, 또한 그것은 후에 실리사이드에 트리거소자(400)의 N+부(41)와 리드부들(42)이 접속되는 것을 방지하기 위한 것이다.
마지막으로, 배선들은 도 16에 나타난 바와 같이 회로를 형성하기 위해 이들상부층들 위에 형성된다.
도 21 내지 도 22는 본 발명과 관련된 ESD보호장치의 제5실시예이다. 도 21은 평면도를 나타내고, 도 22는 도 21의 XXII-XXII선에 따른 종단면도를 나타낸다. 이하, 이들 도면들을 참조하면서 설명된다. 이 실시예의 ESD보호장치는, ESD보호소자들의 컬렉터가 표면적을 최소화하기 위해 공통으로 이용된다.
이 실시예의 ESD보호장치(230)는, 도 10 및 도 11에 나타난 제3실시예의 ESD보호소자(200)의 두개의 컬렉터 N웰(17)을 공통화 한 하나의 컬렉터 N웰(17')을 포함한다. 표면적은 컬렉터 N웰(17')의 양 말단에서만 컬렉터리드부들(10)을 이용하여 축소된다. 이 실시예의 ESD보호장치의 제조방법은 도 12 내지 도 15에 나타난 제3실시예의 제조방법과 동일하다.
도 23 내지 도 24는 본 발명과 ESD보호장치의 제6실시예를 나타낸다. 도 23은 평면도를 나타내고, 도 24는 도 23의 XXIV-XXIV에 따른 종단면도를 나타낸다. 이하, 이들 도면들을 참조하면서 설명된다. 이 실시예의 ESD보호장치에서, ESD보호소자 및 트리거소자는 표면적을 축소하기 위해 공통으로 만들어진다.
이 실시예의 ESD보호소자들(240) 및 트리거소자(310)는, 도 10 및 도 11에 나타난 제3실시예에서 ESD보호소자(200) 및 트리거소자(300)의 두개의 베이스들(16) 및 P-부(26)를 하나의 베이스(16')로 결합하고, 동시에 제3실시예에서 ESD보호소자(200) 및 트리거소자(300)의 두개의 컬렉터 N웰들(17) 및 N웰(27)을 하나의 컬렉터 N웰(19)로 결합하여 형성된다. 표면적은 양 말단에서만 ESD보호소자들(240)의 컬렉터리드부들(10)을 이용하여 축소된다. 이 실시예의 ESD보호장치의 제조방법은 도 12 내지 도 15에 나타난 제3실시예의 제조방법과 동일하다.
도 25는 본 발명과 관련된 ESD보호장치의 제7실시예의 종단면도를 나타낸다. 이하, 도면을 참조하면서 설명된다. 이 실시예의 ESD보호장치에서, ESD보호소자는 저전압에서 트리거할 수 있는 트리거소자로 만들어진다.
이 실시예의 ESD보호장치는, 트리거소자(310)의 의사게이트전극(23)이 접지에 고정되는 것을 제외하고 제1실시예와 동일하다. 접지에 트리거소자(310)의 의사게이트전극(23)을 고정하는 경우, 전계는 N+부(21)와 의사게이트전극들(23) 사이에서 강력해져서 트리거가 저전압에서 발생된다.
도 26 및 도 27은 본 발명에 관련된 ESD보호장치의 제8실시예를 나타내고, 도 26은 회로도이고, 도 27은 단면도이다. 이하, 이들 도면을 참조하면서 설명된다. 도 1 및 도 3에서와 동일한 부분은 도 1 및 도 3에서와 동일한 도면부호가 부여되고, 그것의 설명은 생략된다. 이 실시예의 ESD보호장치는 입력버퍼보호회로로서 작용한다.
이 실시예의 ESD보호장치는 반도체집적회로칩의 입력단자(입력패드)(6)와 CMOS트랜지스터(100) 사이에 설치되고, 입력단자(6)에 인가된 과전압에 의해 브레이크다운되는 다이오드들(511,512)을 포함하는 트리거소자(510), 및 다이오드들(511,512)의 브레이크다운에 의한 전기적으로 연결되어 입력단자(6)의 축적전하를 방전하기 위한 종형바이폴라트랜지스터들(211,212)을 포함하는 ESD보호소자(210)를 포함한다. 다이오드들(511, 512)은 직렬로 접속된 복수의 다이오드들이고, 과전압은 다이오드들(511,512)에 대한 순방향전압이고 브레이크다운은 전기적으로 연결되어 실질적으로 브레이크다운이다. 부가적으로, 다이오드들(511,512)은 직렬로 접속된 4개의 다이오드들로서 도 26에 나타내나, 도 27에서 편의상 직렬접속된 2개의 다이오드들로서 간략화하여 나타내어진다.
다이오드(511)는, 캐소드가 종형바이폴라트랜지스터(211)의 베이스에 접속되고, 애노드가 입력단자(6)에 접속된다. 다이오드(512)는, 캐소드가 종형바이폴라트랜지스터(212)의 베이스에 접속되고, 애노드가 전원단자(7)에 접속된다. 저항(313)은 다이오드(511)의 캐소드와 접지단자(8) 사이에 접속된다. 저항(314)은 다이오드(512)의 캐소드와 입력단자(6) 사이에 접속된다.
종형바이폴라트랜지스터(211, 212)는 제1실시예의 트랜지스터와 동일한 트랜지스터를 이용한다. 다이오드들(511,512)은 N+확산층(1), P+확산층(2), 및 N웰(5) 그리고 통상의 CMOS공정시에 형성되는 것들로 형성된다.
제1실시예에서, 트리거소자용으로 횡형다이오드의 브레이크다운이 이용될 수 있다. 반대로, 이 실시예에서, 전원전압 이상의 순방향다이오드를 상승시키기 위한 다단-접속된(multistage-connected) 트리거소자(510)가 채용된다.
특히, 1.5V이하의 저전압동작장치는 초박의 게이트절연막을 가져서 5V이상의 인가에 의해 브레이크다운된다. 이 전압범위에서 게이트절연막의 브레이크다운을 방지할 수 있는 저전압트리거를 실현하기 위해, 이 실시예가 효과적이다. 이 실시예에서, 전원전압에 상응하는 다이오드의 직렬접속단계들을 변화시켜, 원하는 트리거전압을 보장할 수 있다.
도 28은 인버스다이오드(inverse diode)의 브레이크다운을 이용한 트리거소자와 직렬의 순방향다이오드(forward diode)를 다단-접속하는 트리거소자의 특징의 비교결과를 나타내는 그래프이다. 이하, 이 도면을 참조하면서 설명된다.
인버스 브레이크다운의 이용은 커플링농도를 크게 하여, 5V이하의 전압에서 트리거가 실현될 때, 일정 정도까지 전압을 저하하는 것이 가능하다. 그러나, 브레이크다운 전에, 제너누설(zener leak)이 증가되어, 통상의 LSI동작시간에서 오프누설(off-leak)의 증가라는 단점을 초래한다. 이런 이유로, 이 이상의 브레이크다운전압의 저하는 어렵다. 그러므로, 순방향다이오드들을 다단-접속하기 위한 트리거소자를 이용하고 종형바이폴라트랜지스터의 베이스에 전류를 공급하여, 한층 더 낮은 전압에서 트리거하는 ESD보호소자가 실현될 수 있다.
도 29는, ESD정전펄스가 이 실시예의 ESD보호장치의 패드에 인가될 때 전류전압특성을 나타내는 그래프이다. 이하, 이 도면을 참조하면서 설명된다.
만약 다이오드의 일 단계 부분의 트리거전압이 Vf(약 0.6V)로서 취해진 경우, 직렬로 접속된 4단계의 다이오드의 트리거전압 Vf는 Vf x 4 = 약 2.4V이다. ESD의 파동(surge)이 패드에 인가되고 2.4V를 초과할 때, 순방향 직렬접속 다이오드들은 전기적으로 연결되고 종형바이폴라트랜지스터의 베이스에 전류를 주입한다. 이 트리거전류에 의해, 높은 구동력(driving force)의 보호소자인 종형바이폴라트랜지스터는 동작을 시작하여, ESD의 전하를 방전한다.
근년에, 약 1.2V의 저전압에서 동작하는 CMOS장치는 약2.5nm 이하의 두께를 갖는 초박형 게이트절연막을 이용한다. 이 게이트절연막의 브레이크다운 내압력은 약 4V 내지 5V이다. 이런 경우, 직렬로 순방향다이오드들을 다단-접속하고 CMOS 내부회로의 전원전압 보다 큰 방식으로 트리거전압을 설정하여, LSI의 실제 동작동안 어떤 고장도 초래되지 않고, ESD방전의 트리거는 게이트절연막의 내압력이하에서 수행될 수 있다.
도 30은 본 발명에 관련된 ESD보호장치의 제9실시예를 나타내는 회로도이다. 이하, 이 설명을 참조하면서 설명된다. 이 실시예의 ESD보호장치는 전원보호회로로서 작용한다.
이 실시예의 ESD보호장치는, 반도체집적회로의 전원단자(7)와 내부회로(103) 사이에 설비되고, 전원단자(7)에 인가된 과전압에 의해 브레이크다운되는 다이오드(516)를 포함하는 트리거소자(515), 및 다이오드(516)의 브레이크다운에 의해 전기적으로 연결되어 전원단자(7)의 축적전하를 방전하기 위한 종형바이폴라트랜지스터(214)를 포함하는 ESD보호소자(213)를 포함한다. 다이오드(516)은 직렬접속된 복수의 다이오드들이고, 과전압은 다이오드(516)에 대해 순방향전압이고, 브레이크다운은 전기적으로 연결된 실질적인 브레이크다운이다.
다이오드(516)는, 캐소드가 종형바이폴라트랜지스터(214)의 베이스에 접속되고, 애노드가 전원단자(7)에 접속된다. 저항(317)은 다이오드(516)의 캐소드와 접지단자(8) 사이에 접속된다. 종형바이폴라트랜지스터(214)는 NPN형이고, 그것의 컬렉터는 전원단자(7)와 접속되고, 그것의 이미터는 접지단자(8)에 접속된다.
그것의 단면도는 도 27에 해당한다. 따라서, 이 실시예의 ESD보호소자도 제8실시예와 동일한 기능 및 효과를 실현한다.
도 31은 본 발명에 관련된 ESD보호장치의 제10실시예를 나타내는 단면도이다. 이하, 이 도면을 참조하면서 설명된다. 부가적으로, 이 실시예의 ESD보호장치의 회로도는 제8실시예(도 26)과 동일하다.
이 실시예에서, 트리거소자(510)로서 종형바이폴라트랜지스터가 형성될 때 동시에 형성된 다이오드들이 순방향 직렬로 접속되어 사용된다. 도 27에 나타난 제8실시예에서 P+층(2)/N웰(5)을 포함하는 다이오드가 사용된다. 반대로, 이 실시예에서 종형바이폴라트랜지스터가 형성될 때 형성된 N+층(521)/P-층(526)을 포함하는 다이오드가 사용된다. ESD전하방전시간과 같은 시간에서 높은 전류영역에서, 웰의 저항(resistance)이 지배적이고 이 저항은 방전능력을 결정한다.
도 27에 나타난 바와 같이 P+층들(2)/N웰(5)을 포함하는 다이오드는, 전류가 분리영역하에서 흘러서 저항이 증가된다. 이와 반대로, 이 실시예에서 P+층(522)/N+층(521)간의 분리가 종형바이폴라트랜지스터의 형성시에 의사게이트(523)에 의해 실현되고, P-층(526)의 농도의 조정은 종형바이폴라트랜지스터의 부가적 주입에 의해 가능하고, 고전류영역에서의 저항 저하가 가능하다.
도 27에 나타난 바와 같이, P+층(2)/N웰(5)을 포함하는 다이오드에서,P+층(2)/N웰(5)/P기판(51)을 포함하는 기생종형바이폴라트랜지스터가 형성되기 때문에, P기판(51)으로 흐르는 전류가 발생된다. 이런 이유로, 보호소자인 종형바이폴라트랜지터에 인가된는 전류가 감소된다. 그러나, 이 실시예에서 ESD보호소자(210)의 컬렉터층(17)과 동시에 형성된 N웰(527)이 존재하기 때문에, N+층(521)/P-층(526)을 포함하는 다이오드는 종방향으로 흐르는 전류를 막을 수 있고, 따라서 전류는 고효율로 ESD보호소자(210)의 베이스로 공급될 수 있다(도 32 참조). 따라서, 이 실시예에 따라, 트리거전류가 고효율로 종형바이폴라트랜지스터의 베이스에 공급되고 트리거소자의 크기는 감소될 수 있다.
부가적으로, 언급할 필요도 없이 본 발명은 이전의 제1 내지 제10 실시예들로 한정되지 않는다. 예를 들어, P형이 N형으로 선택될 수 있고 N형이 P형으로 선택될 수 있다. 따라서, NPN형은 반대의 도전형으로 선택된 각각 N형 및 P형을 갖는 PNP형으로서 선택될 수 있다.
본 발명의 ESD보호장치에서, 다이오드의 브레이크전압이 종형바이폴라트랜지스터의 트리거로서 사용될 수 있고, 소형화가 진전되어도 전류집중 및 전계집중이 접합부에서 거의 초래되지 않고, 더욱이 저전압에서 트리거하는 특징이 얻어질 수 있다. 본 발명의 ESD보호장치의 제조방법은 통상의 CMOS공정에서 단지 하나의 마스크를 추가하여 본 발명의 ESD보호장치를 제조하는 것을 용이하게 한다.
다시 말해, 본 발명의 효과들은 다음과 같다. 제1효과는 전류가 종형바이폴라트랜지스터를 채용하여 종방향으로 릴리스되기 때문에, 종래의 CMOSFET형 기생바이폴라 트랜지스터를 이용하여 횡방향으로 전류를 릴리스하는 경우에 비해 전류집중이 억제되어, ESD보호소자 자체가 거의 브레이크되지 않는다는 것이다. 제2효과는 동일 표면영역에 방전되는 전류가 높기 때문에, ESD보호소자를 위해 요구되는 표면영역이 최소화될 수 있어 결과적으로 고속동작에 필요한 입력능력의 감소가 실현될 수 있다는 것이다. 제3효과는 종형바이폴라트랜지스터 및 트리거소자가 통상의 CMOSFET공정에서 단지 하나의 ESD보호회로용 이온주입마스크를 추가하여 형성될 수 있기 때문에, 제조방법이 CMOSFET공정과 양립할 수 있는 공정으로 수행될 수 있다는 것이다. 제4효과는 저전압에서 동작할 수 있는 트리거소자에 의해, CMOSFET의 게이트절연막의 브레이크다운이 방지될 수 있다는 것이다. 제5효과는 원하는 전압에서 트리거할 수 있는 소자가 형성될 수 있다는 것이다.
본 발명은 본 발명의 정신 또는 필수적 특징에서 벗어나지 않고 다른 특정형태로 구현될 수 있다. 그러므로, 이 실시예들은 제한적이 아니라 예시로서 모든 점이 고려되어야 하고, 본 발명의 범위는 이전의 설명에 의해서가 아니라 첨부된 청구항에 의해 나타내지고, 그러므로 청구항의 균등의 의미 및 범위 내에서 나오는 모든 변화들은 거기에 포함되는 것으로 의도되었다.
명세서, 청구범위, 도면 및 요약을 포함하는 일본특허출원 No. 2000-141304(2000.5.15일 출원된)의 전체개시가 전체로서 여기에 참고문헌으로 결합되어 있다.

Claims (36)

  1. 반도체집적회로칩의 패드와 상기 반도체집적회로칩의 내부회로 사이에 설치된 ESD보호장치에 있어서,
    상기 패드에 인가된 과전압에 의해 브레이크다운되는 다이오드를 갖는 트리거소자; 및
    상기 다이오드의 브레이크다운에 의해 전기적으로 연결되는 상기 패드의 축적전하를 방전하기 위한 종형바이폴라트랜지스터를 갖는 ESD보호소자를 포함하는 ESD보호장치.
  2. 제1항에 있어서, 상기 다이오드는 단일 다이오드 또는 직렬로 접속된 복수의 다이오드들을 포함하고;
    상기 과전압은 다이오드에 대해 순방향 전압이고; 그리고
    상기 브레이크다운은 전도에 의한 실질적인 브레이크다운인 ESD보호장치.
  3. 제1항에 있어서, 상기 패드는 입력단자 또는 출력단자이고;
    상기 트리거소자는 제1 및 제2 다이오드들과, 제1 및 제2 저항들을 포함하고;
    상기 ESD보호소자는 NPN형 제1 및 제2 종형바이폴라트랜지스터들을 포함하고;
    상기 제1다이오드의 캐소드는 상기 패드에 접속되고 상기 제1다이오드의 애노드는 상기 제1종형바이폴라트랜지스터의 베이스에 접속되고;
    상기 제2다이오드의 캐소드는 전원단자에 접속되고 상기 제2다이오드의 애노드는 상기 제2종형바이폴라트랜지스터의 베이스에 접속되고;
    상기 제1저항은 상기 제1다이오드의 애노드와 접지단자 사이에 접속되고;
    상기 제2저항은 상기 제2다이오드의 애노드와 상기 패드 사이에 접속되고;
    상기 제1종형바이폴라트랜지스터의 컬렉터는 상기 패드에 접속되고, 상기 제1종형바이폴라트랜지스터의 이미터는 상기 접지단자에 접속되고;
    상기 제2종형바이폴라트랜지스터의 컬렉터는 상기 전원단자에 접속되고 상기 제2종형바이폴라트랜지스터의 이미터는 상기 패드에 접속되고; 그리고,
    상기 제1다이오드, 상기 제1저항 및 상기 제1종형바이폴라트랜지스터, 또는 상기 제2다이오드, 상기 제2저항 및 상기 제2종형바이폴라트랜지스터 중 적어도 하나가 구비되는 ESD보호장치.
  4. 제1항에 있어서, 상기 패드는 입력단자 또는 출력단자이고;
    상기 트리거소자는 제1 및 제2 다이오드들과, 제1 및 제2 저항들을 포함하고;
    상기 ESD보호소자는 PNP형 제1 및 제2 종형바이폴라트랜지스터들을 포함하고;
    상기 제1다이오드의 캐소드는 상기 제1종형바이폴라트랜지스터의 베이스에접속되고, 상기 제1다이오드의 애노드는 접지단자와 접속되고;
    상기 제2다이오드의 캐소드는 상기 제2종형바이폴라트랜지스터의 베이스에 접속되고, 상기 제2다이오드의 애노드는 상기 패드에 접속되고;
    상기 제1저항은 상기 제1다이오드의 캐소드와 상기 패드 사이에 접속되고;
    상기 제2저항은 상기 제2다이오드의 캐소드와 상기 전원단자 사이에 접속되고;
    상기 제1종형바이폴라트랜지스터의 컬렉터는 상기 접지단자에 접속되고, 상기 제1종형바이폴라트랜지스터의 이미터는 상기 패드에 접속되고; 그리고
    상기 제2종형바이폴라트랜지스터의 컬렉터는 상기 패드에 접속되고, 상기 제2종형바이폴라트랜지스터의 이미터는 상기 전원단자에 접속되고; 그리고
    상기 제1다이오드, 상기 제1저항 및 상기 제1종형바이폴라트랜지스터, 또는 상기 제2다이오드, 상기 제2저항 및 상기 제2종형바이폴라트랜지스터 중 적어도 하나가 구비되는 ESD보호장치.
  5. 제1항에 있어서, 상기 패드는 전원단자이고;
    상기 종형바이폴라트랜지스터는 NPN형이고;
    상기 다이오드의 캐소드는 상기 패드에 접속되고, 상기 다이오드의 애노드는 상기 종형바이폴라트랜지스터의 베이스에 접속되고;
    상기 저항은 상기 다이오드의 애노드와 접지단자 사이에 접속되고; 그리고
    상기 종형바이폴라트랜지스터의 컬렉터는 상기 패드에 접속되고 상기 종형바이폴라트랜지스터의 이미터는 상기 접지단자에 접속되는 ESD보호장치.
  6. 제1항에 있어서, 상기 패드는 전원단자이고;
    상기 종형바이폴라트랜지스터는 PNP형이고;
    상기 다이오드의 캐소드는 상기 종형바이폴라트랜지스터의 베이스에 접속되고, 상기 다이오드의 애노드는 상기 접지단자에 접속되고;
    저항은 상기 다이오드의 캐소드와 상기 전원단자 사이에 접속되고; 그리고
    상기 종형바이폴라트랜지스터의 컬렉터는 상기 접지단자에 접속되고, 상기 종형바이폴라트랜지스터의 이미터는 상기 패드에 접속되는 ESD보호장치.
  7. 제2항에 있어서, 상기 패드는 입력단자 또는 출력단자이고;
    상기 트리거소자는 제1 및 제2 다이오드들과 제1 및 제2 저항들을 포함하고;
    상기 ESD보호소자는 NPN형 제1 및 제2 종형바이폴라트랜지스터들을 포함하고;
    상기 제1다이오드의 애노드는 상기 패드에 접속되고, 상기 제1다이오드의 캐소드는 상기 제1종형바이폴라트랜지스터의 베이스에 접속되고;
    상기 제2다이오드의 애노드는 전원단자에 접속되고, 상기 제2다이오드의 캐소드는 상기 제2종형바이폴라트랜지스터의 베이스에 접속되고;
    상기 제1저항은 상기 제1다이오드의 캐소드와 접지단자 사이에 접속되고;
    상기 제2저항은 상기 제2다이오드의 캐소드와 상기 패드 사이에 접속되고;
    상기 제1종형바이폴라트랜지스터의 컬렉터는 상기 패드에 접속되고, 상기 제1종형바이폴라트랜지스터의 이미터는 상기 접지단자에 접속되고; 그리고
    상기 제2종형바이폴라트랜지스터의 컬렉터는 상기 전원단자에 접속되고, 상기 제2종형바이폴라트랜지스터의 이미터는 상기 패드에 접속되고; 그리고
    상기 제1다이오드, 상기 제1저항 및 상기 제1종형바이폴라트랜지스터, 또는 상기 제2다이오드, 상기 제2저항 및 상기 제2종형바이폴라트랜지스터 중 적어도 하나가 구비되는 ESD보호장치.
  8. 제2항에 있어서, 상기 패드는 입력단자 또는 출력단자이고;
    상기 트리거소자는 제1 및 제2 다이오드들과, 제1 및 제2저항들을 포함하고;
    상기 ESD보호소자는 PNP형 제1 및 제2 종형바이폴라트랜지스터들을 포함하고;
    상기 제1다이오드의 애노드는 상기 제1종형바이폴라트랜지스터의 베이스에 접속되고, 상기 제1다이오드의 캐소드는 접지단자에 접속되고;
    상기 제2다이오드의 애노드는 상기 제2종형바이폴라트랜지스터의 베이스에 접속되고, 상기 제2다이오드의 캐소드는 상기 패드에 접속되고;
    상기 제1저항은 상기 제1다이오드의 애노드와 상기 패드 사이에 접속되고;
    상기 제2저항은 상기 제2다이오드의 애노드와 상기 전원단자 사이에 접속되고;
    상기 제1종형바이폴라트랜지스터의 컬렉터는 상기 접지단자에 접속되고, 상기 제1종형바이폴라트랜지스터의 이미터는 상기 패드에 접속되고;
    상기 제2종형바이폴라트랜지스터의 컬렉터는 상기 패드에 접속되고, 상기 제2종형바이폴라트랜지스터의 이미터는 상기 전원단자에 접속되고; 그리고,
    상기 제1다이오드, 상기 제1저항 및 상기 제1종형바이폴라트랜지스터, 또는 상기 제2다이오드, 상기 제2저항 및 상기 제2종형바이폴라트랜지스터 중 적어도 하나가 구비되는 ESD보호장치.
  9. 제2항에 있어서, 상기 패드는 전원단자이고;
    상기 종형바이폴라트랜지스터는 NPN형이고;
    상기 다이오드의 애노드는 상기 패드에 접속되고, 상기 다이오드의 캐소드는 상기 종형바이폴라트랜지스터의 베이스에 접속되고;
    저항은 상기 다이오드의 캐소드와 접지단자 사이에 접속되고;
    상기 종형바이폴라트랜지스터의 컬렉터는 상기 패드에 접속되고, 상기 종형바이폴라트랜지스터의 이미터는 상기 접지단자에 접속되고; 그리고
    상기 제1다이오드, 상기 제1저항 및 상기 제1종형바이폴라트랜지스터, 또는 상기 제2다이오드, 상기 제2저항 및 상기 제2종형바이폴라트랜지스터 중 적어도 하나가 구비되는 ESD보호장치.
  10. 제2항에 있어서, 상기 패드는 전원단자이고;
    상기 종형바이폴라트랜지스터는 PNP형이고;
    상기 다이오드의 애노드는 상기 종형바이폴라트랜지스터의 베이스에 접속되고, 상기 다이오드의 캐소드는 상기 접지단자에 접속되고;
    저항은 상기 다이오드의 애노드와 상기 전원단자 사이에 접속되고;
    상기 종형바이폴라트랜지스터의 컬렉터는 상기 접지단자에 접속되고, 상기 종형바이폴라트랜지스터의 이미터는 상기 패드에 접속되고; 그리고
    상기 제1다이오드, 상기 제1저항 및 상기 제1종형바이폴라트랜지스터, 또는 상기 제2다이오드, 상기 제2저항 및 상기 제2종형바이폴라트랜지스터 중 적어도 하나가 구비되는 ESD보호장치.
  11. 반도체집적회로칩의 패드와 상기 반도체집적회로칩의 내부회로 사이에 설치된 ESD보호장치에 있어서,
    그것의 컬렉터 및 베이스가 상기 패드에 인가된 과전압에 의해 브레이크다운되는 다이오드로서 작동하고, 다이오드의 브레이크다운에 의해 전기적으로 연결되어 상기 패드의 축적전하를 방전하는 제1종형바이폴라트랜지스터를 갖는 트리거소자; 및
    다이오드의 브레이크다운에 의해 전기적으로 연결되어 상기 패드의 축적전하를 방전하기 위한 제2종형바이폴라트랜지스터를 갖는 ESD보호소자를 포함하는 ESD보호장치.
  12. 제11항에 있어서, 상기 패드는 입력단자 또는 출력단자이고;
    상기 트리거소자는 상기 제1종형바이폴라트랜지스터로서 작동하는 NPN형 종형바이폴라트랜지스터 A 및 NPN형 종형바이폴라트랜지스터 B와, 제1 및 제2 저항들을 포함하고;
    상기 ESD보호소자는 상기 제2종형바이폴라트랜지스터로서 작동하는 NPN형 종형바이폴라트랜지스터 C 및 NPN형 종형바이폴라트랜지스터 D를 포함하고;
    상기 종형바이폴라트랜지스터들 A,C의 컬렉터들은 상기 패드에 접속되고, 그것의 베이스들은 상호 접속되고 그것의 이미터들은 접지단자에 접속되고;
    상기 제1저항은 상기 종형바이폴라트랜지스터들 A,C의 베이스들과 상기 접지단자 사이에 접속되고;
    상기 종형바이폴라트랜지스터들 B,D의 컬렉터들은 전원단자에 접속되고, 그것의 베이스들은 상호 접속되고 그것의 이미터들이 상기 패드들에 접속되고;
    상기 제2저항은 상기 종형바이폴라트랜지스터들 B,D의 베이스들과 상기 패드들 사이에 접속되고; 그리고
    상기 제1저항 및 상기 제1종형바이폴라트랜지스터, 또는 상기 제2저항 및 상기 제2종형바이폴라트랜지스터 중 적어도 하나가 구비되는 ESD보호장치.
  13. 제11항에 있어서, 상기 패드는 전원단자이고;
    상기 제1 및 제2 종형바이폴라트랜지스터들은 NPN형이고 그들의 컬렉터들은 상기 패드에 접속되고 그들의 베이스들은 상호 접속되고 그들의 이미터들은 접지단자에 접속되고; 그리고
    저항은 상기 제1 및 제2 종형바이폴라트랜지스터들의 베이스들과 접지단자 사이에 접속되는 ESD보호장치.
  14. 제11항에 있어서, 상기 패드는 입력단자 또는 출력단자이고;
    상기 트리거소자는 상기 제1종형바이폴라트랜지스터로서 작동하는 PNP형 종형바이폴라트랜지스터 A 및 PNP형 종형바이폴라트랜지스터 B와, 제1 및 제2 저항들을 포함하고;
    상기 ESD보호소자는 상기 제2종형바이폴라트랜지스터로서 작동하는 PNP형 종형바이폴라트랜지스터 C 및 PNP형 종형바이폴라트랜지스터 D를 포함하고;
    상기 바이폴라트랜지스터들 A, C의 이미터들은 상기 패드들에 접속되고, 그것의 베이스들은 상호 접속되고 그것의 컬렉터들은 접지단자에 접속되고;
    상기 제1저항은 상기 종형바이폴라트랜지스터들 A,C과 상기 패드들 사이에 접속되고;
    상기 종형바이폴라트랜지스터들 B,D의 이미터들은 전원단자에 접속되고, 그것의 베이스들은 상호 접속되고 그것의 컬렉터들은 상기 패드들에 접속되고;
    상기 제2저항은 상기 종형바이폴라트랜지스터들 B,D의 베이스들과 상기 전원단자 사이에 접속되고; 그리고
    상기 제1저항 및 상기 제1종형바이폴라트랜지스터, 또는 상기 제2저항 및 상기 제2종형바이폴라트랜지스터 중 적어도 하나가 구비되는 ESD보호장치.
  15. 제11항에 있어서, 상기 패드는 전원단자이고;
    상기 제1 및 제2 종형바이폴라트랜지스터들은 PNP형이고 그들의 컬렉터들은 접지단자에 접속되고, 그들의 베이스들은 상호 접속되고 그들의 이미터들은 상기 패드들에 접속되고; 그리고
    저항들은 상기 제1 및 제2 종형바이폴라트랜지스터들의 베이스들과 상기 패드들 사이에 접속되는 ESD보호장치.
  16. 제11항에 있어서, 상기 제1종형바이폴라트랜지스터의 컬렉터층들 및 상기 제2종형바이폴라트랜지스터의 이미터층들은 동시에 형성되는 ESD보호장치.
  17. 제11항에 있어서, 상기 제1종형바이폴라트랜지스터의 컬렉터층 및 상기 제2종형바이폴라트랜지스터의 이미터층들이 공통층인 ESD보호장치.
  18. 제1항에 있어서, 상기 종형바이폴라트랜지스터 또는 상기 다이오드는, P형 실리콘기판표면에 형성된 제1N-형웰; 제1N-형웰에 인접하고 상기 P형 실리콘기판 표면에 형성된 제2N-형웰; 제2N-형웰 표면에 형성된 제2N+층; 상기 제1N-형웰 표면에 형성된 P-형웰; 서로 간격을 두고 P-형웰 표면에 형성된 P+층 및 제1N+층; 및 P+층 및 제1N+층과의 전기적 접속을 방지하기 위해 P+층과 제1N+층 사이에 설치된 절연재모두 또는 그 일부를 포함하고, 그리고
    상기 제2N_형웰 및 상기 P-형웰은 절연(isolation)을 위해 절연재에 의해 절연되고, 그리고 상기 P형 실리콘기판 및 상기 P-형웰은 절연을 위해 절연재에 의해 절연되는 ESD보호장치.
  19. 제1항에 있어서, 상기 종형바이폴라트랜지스터 또는 상기 다이오드는, N형 실리콘기판표면에 형성된 제1P-형웰; 제1P-형웰에 인접하고 상기 N형 실리콘기판 표면에 형성된 제2P-형웰; 이 제2P-형웰 표면에 형성된 제2P+층; 상기 제1P-형웰 표면에 형성된 N-형웰; 서로 간격을 두고 N-형웰 표면에 형성된 N+층 및 제1P+층; 및 상기 P+층 및 제1N+층과의 전기적 접속을 방지하기 위해 N+층과 제1P+층 사이에 설치된 절연재 모두 또는 일부를 포함하고, 그리고
    상기 제2P_형웰 및 상기 N-형웰은 절연을 위해 절연재에 의해 절연되고, 그리고, 상기 N형 실리콘기판 및 상기 N-형웰은 절연을 위해 절연재에 의해 절연되는 ESD보호장치.
  20. 제18항에 있어서, 상기 P+층 및 제1 및 제2 N+층들은 상기 내부회로를 구성하는 CMOS 트랜지스터의 P+층 및 N+층들과 동시에 형성되는 ESD보호장치.
  21. 제19항에 있어서, 상기 N+층 및 상기 제1 및 제2 P+층들은 상기 내부회로를 구성하는 CMOS의 N+층들 및 P+층과 동시에 형성되는 ESD보호장치.
  22. 제18항에 있어서, 상기 제2N_형웰은 상기 내부회로를 구성하는 CMOS트랜지스터의 N-형웰과 동시에 형성되는 ESD보호장치.
  23. 제19항에 있어서, 상기 제2P_형웰은 상기 내부회로를 구성하는 CMOS트랜지스터의 P-형웰과 동시에 형성되는 ESD보호장치.
  24. 제18항에 있어서, 상기 절연재는 상기 내부회로를 구성하는 CMOS트랜지스터의 게이트전극 및 게이트절연막과 동시에 형성되는 의사게이트전극 또는 단순 절연막인 ESD보호장치.
  25. 제24항에 있어서, 상기 의사게이트전극 또는 상기 절연막은 상기 실리콘기판표면위에 고리형상으로 형성되는 ESD보호장치.
  26. 제1항에 있어서, 상기 다이오드는, P형 실리콘기판표면에 형성된 N-형웰; 서로 분리되어 N-형웰 표면에 형성된 P+층 및 N+층; 및 P+층과 N+층 사이에 상기 P형 실리콘기판표면의 내부에 형성된 절연재를 포함하는 ESD보호장치.
  27. 제1항에 있어서, 상기 다이오드는, N형 실리콘기판표면에 형성된 P-형웰; 서로 분리되어 P-형웰 표면에 형성된 P+층 및 N+층; 및 P+층과 N+층 사이에 상기 P형 실리콘기판표면의 내부에 형성된 절연재를 포함하는 ESD보호장치.
  28. 제1항에 있어서, 상기 다이오드는, P형 실리콘기판표면에 형성된 N-형웰; 이 N-형웰 표면에 형성되는 P-형웰; 서로 간격을 두고 P-형웰 표면에 형성되는 P+층과 N+층; 및 상기 P+층과 N+층간의 전기적 접속을 방지하기 위해 P+층과 N+층 사이에 상기 P형 실리콘기판 표면에 설치된 절연재를 포함하고, 그리고
    상기 P형 실리콘기판 및 상기 P-형웰은 절연을 위해 절연재에 의해 절연되는 ESD보호장치.
  29. 제1항에 있어서, 상기 다이오드는, N형 실리콘기판표면에 형성된 P-형웰; 이 P-형웰 표면에 형성되는 N-형웰; 서로 간격을 두고 N-형웰 표면에 형성되는 P+층과 N+층; 및 상기 P+층과 N+층간의 전기적 접속을 방지하기 위해 P+층과 N+층 사이에 상기 N형 실리콘기판 표면에 설치된 절연재를 포함하고, 그리고
    상기 N형 실리콘기판 및 상기 N-형웰은 절연을 위해 절연재에 의해 절연되는 ESD보호장치.
  30. 제1항에 있어서, 상기 다이오드는, 실리콘기판의 표면에 형성된 P-형웰; 서로 간격을 두고 P-형웰 표면에 형성된 N+층 및 P+층; 및 N+층과 P+층 사이에 절연막을 통해서 상기 P-형웰에 설치되고 접지단자에 접속되는 의사게이트전극을 포함하는 ESD보호장치.
  31. 제1항에 있어서, 상기 다이오드는, 실리콘기판 표면에 형성된 N-형웰; 서로 간격을 두고 N-형웰 표면에 형성된 N+층 및 P+층; 및 N+층과 P+층 사이에 절연막을 통하여 상기 N-형웰에 설치되고 접지단자에 접속되는 의사게이트전극을 포함하는 ESD보호장치.
  32. 제1항에 따른 ESD보호장치의 제조방법에 있어서,
    P형 실리콘기판에 상기 내부회로를 구성하는 CMOS트랜지스터의 N-형웰 및 상기 종형바이폴라트랜지스터의 컬렉터에 접속되는 컬렉터접속을 위한 N-형웰을 동시에 형성하는 제1단계;
    상기 P형 실리콘기판에 상기 종형바이폴라트랜지스터의 컬렉터가 되는 컬렉터 N-형웰 및 상기 다이오드의 N-형웰을 동시에 형성하는 제2단계;
    상기 종형바이폴라트랜지스터의 컬렉터 N-형웰에서 베이스가 되는 P-형층 및 상기 다이오드의 N-형웰에서 애노드가 되는 P-형 층을 동시에 형성하는 제3단계;
    상기 CMOS트랜지스터의 P-형웰에서 N+형층, 상기 종형바이폴라트랜지스터의 컬렉터접속을 위한 N-형웰에서 N+형층, 상기 종형바이폴라트랜지스터의 P-형층에서 이미터가 되는 N+형층 및 상기 다이오드의 P-형층에서 캐소드가 되는 N+층을 동시에 형성하는 제4단계; 및
    상기 CMOS트랜지스터의 N-형웰에 P+형층, 상기 종형바이폴라트랜지스터의 P-형층에 P+형층, 및 상기 다이오드의 P-형층에 P+형층을 동시에 형성하는 제5단계를 포함하는 ESD보호장치의 제조방법.
  33. 제2항에 따른 ESD보호소자의 제조방법에 있어서,
    P형 실리콘기판에 상기 내부회로를 구성하는 CMOS트랜지스터의 N-형웰 및 상기 종형바이폴라트랜지스터에 접속되는 커렉터접속을 위한 N-형웰을 동시에 형성하는 제1단계;
    P형 실리콘기판에 상기 종형바이폴라트랜지스터의 컬렉터가 되는 컬렉터 N-형웰 및 상기 다이오드의 N-형웰을 동시에 형성하는 제2단계;
    상기 종형바이폴라트랜지스터의 컬렉터 N-형웰에서 베이스가 되는 P-형층 및 상기 다이오드의 N-형웰에서 캐소드가 되는 P-형층을 동시에 형성하는 제3단계;
    상기 CMOS트랜지스터의 P-형웰에서 N+층, 상기 종형바이폴라트랜지스터의 컬렉터접속을 위한 N-형웰에서 N+층, 상기 종형바이폴라트랜지스터의 P-형층에서 이미터가 되는 N+층 및 상기 다이오드의 P-형층에서 애노드가 되는 N+층을 동시에 형성하는 제4단계; 및
    상기 CMOS트랜지스터의 N-형웰에 P+층, 상기 종형바이폴라트랜지스터의 P-형층에서의 P+층, 및 상기 다이오드의 P-형층에서의 P+층을 동시에 형성하는 제5단계를 포함하는 ESD보호장치의 제조방법.
  34. 제32항에 있어서, 상기 종형바이폴라트랜지스터의 컬렉터 N-형웰 및 상기 다이오드의 N-형웰이 상기 제2단계에서 형성되는 영역에서, 상기 CMOS트랜지스터의 게이트전극과 동시에 의사게이트전극을 형성하는 단계를 더 포함하고,
    상기 의사게이트전극은 상기 제4단계에서 형성된 종형바이폴라트랜지스터의 N+형층들 및 상기 다이오드와, 제5단계에서 형성된 상기 종형바이폴라트랜지스터의 P+형층들 및 상기 다이오드 사이 연속하는 단계들에서 접속을 방지하기 위한 것인 ESD보호장치의 제조방법.
  35. 제32항에 있어서, 상기 제4단계에서 형성된 상기 종형바이폴라트랜지스터의 N+형층들 및 상기 다이오드와, 제5단계에서 형성된 상기 종형바이폴라트랜지스터의 P+형층들 및 상기 다이오드 사이 연속하는 단계에서 접속을 방지하기 위한 절연층을 형성하는 단계를 더 포함하는 ESD보호장치의 제조방법.
  36. 제32항에 있어서,
    N은 상기 도전형 P로 대체되고 P는 상기 도전형 N으로 대체될 수 있는 ESD보호장치의 제조방법.
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