JP2007294613A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】従来の半導体装置では、電極パッドに過電圧が印加された際に、チップ内の回路素子が破壊されるという問題があった。
【解決手段】本発明の半導体装置では、Ｎ型のエピタキシャル層３は分離領域４、５により複数の素子形成領域に区画されている。素子形成領域の１つにＮＰＮトランジスタ１が形成されている。ＮＰＮトランジスタ１の周囲には、ＰＮ接合領域２１、２２を有する保護素子が形成されている。ＰＮ接合領域２１、２２は、ＮＰＮトランジスタ１のＰＮ接合領域２０より接合耐圧が低い。この構造により、ベース電極用のパッドに負のＥＳＤサージが印加された際、ＰＮ接合領域２１、２２がブレークダウンし、ＮＰＮトランジスタ１を保護することができる。
【選択図】図１

Description

本発明は、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐量を向上させる半導体装置及びその製造方法に関する。
従来の半導体装置の一実施例として、下記のサージ保護素子が知られている。例えば、矩形または略矩形のパッドの四辺近傍に１個ずつ、合計４個のサージ保護素子が配置されている。パッドと各サージ保護素子の一方の電極とが配線により接続され、サージ電流を流す配線と各サージ保護素子の他方の電極とが配線により接続されている。尚、パッドの電位は配線を介して内部回路へと供給されている。そして、各サージ保護素子は、例えば、ツェナーダイオード、ＰＭＯＳダイオードまたはＮＭＯＳダイオードである。この構造により、パッドに印加されたサージ電流が、パッド周辺に配置された各サージ保護素子に分散することによって、サージ破壊耐性が向上する（例えば、特許文献１参照。）。
従来の半導体装置の一実施例として、下記のサージ保護素子が内蔵された絶縁ゲート型バイポーラトランジスタが知られている。例えば、コレクタ層としてのＰ型の半導体基板上には、ドリフト層としてのＮ型のエピタキシャル層が形成されている。内部セル部として用いられるＮ型のエピタキシャル層には、チャネル領域としてのＰ型の拡散層が形成され、Ｐ型の拡散層には、エミッタ領域としてのＮ型の拡散層が形成されている。また、電極パッドまたはフィールドプレート部として用いられるＮ型のエピタキシャル層には、チャネル領域としてのＰ型の拡散層と同じ形状のＰ型の拡散層が形成されている。この構造により、コレクタ電極にＥＳＤサージが印加された場合には、チップ全体で均等にアバランシェブレークが生じる。そして、一部の領域への電流集中が防止され、ＥＳＤに対するチップ全体のサージ耐量を向上させている（例えば、特許文献２参照。）。
特開２００２−３１３９４７号公報（第１０−１１頁、第１１−１３図） 特開２００３−１８８３８１号公報（第５−６頁、第１−３図）
従来の半導体装置では、上述したように、パッド周辺に複数のサージ保護素子を配置し、パッドに印加されたサージ電流が、各サージ保護素子に分散される構造が知られている。この構造により、サージ電流が、内部回路へと流れ込み、内部回路が破壊されることを防止している。しかしながら、サージ電流の大きさ等により、パッド周辺のサージ保護素子だけでは対処できずに、サージ電流が内部回路へと流入し、内部回路が破壊されるという問題がある。
また、従来の半導体装置では、上述したように、例えば、コレクタ電極にＥＳＤサージが印加された場合に、チップ全体で均等にアバランシェブレークが生じる構造が知られている。この構造により、ＥＳＤサージが印加された場合、内部セル部においてもアバランシェブレークが生じるため、印加されるＥＳＤサージの大きさにより、内部セル部が破壊されるという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置は、半導体層と、前記半導体層に形成されたバイポーラトランジスタと、前記バイポーラトランジスタを構成する拡散層と前記半導体層との第１の接合領域と、前記バイポーラトランジスタの形成領域の周囲に配置され、前記第１の接合領域の接合耐圧よりも低い第２の接合領域を有する保護素子とを有することを特徴とする。従って、本発明では、保護素子の第２の接合領域が、バイポーラトランジスタの第１の接合領域より先にブレークダウンする。この構造により、過電圧からバイポーラトランジスタを保護することができる。
また、本発明の半導体装置は、前記半導体層を区画する分離領域とを有し、前記バイポーラトランジスタは前記分離領域で区画された領域に形成され、前記保護素子は前記バイポーラトランジスタの形成領域の周囲を囲む前記分離領域を利用して形成されていることを特徴とする。従って、本発明では、保護素子は分離領域を利用して形成されている。この構造により、過電圧により発生する電流は、分離領域を介して基板へと流入することで、分散される。
また、本発明の半導体装置は、前記半導体層は、一導電型の半導体基板上に１層または複数層の逆導電型のエピタキシャル層が積層されることで構成され、前記第２の接合領域は、前記バイポーラトランジスタのベース領域として用いられる拡散層と配線接続する第１の一導電型の拡散層と前記エピタキシャル層に形成された逆導電型の拡散層とにより形成され、前記逆導電型の拡散層は、前記半導体基板と接続する第２の一導電型の拡散層と重畳して配置されていることを特徴とする。従って、本発明では、過電圧により発生した電流は、基板と接続する一導電型の拡散層を介して基板へ流入することで、分散される。
また、本発明の半導体装置は、前記エピタキシャル層を区画する分離領域とを有し、前記第２の一導電型の拡散層は、前記分離領域を構成する拡散層であることを特徴とする。従って、本発明では、過電圧により発生した電流は、分離領域を介して基板へと分散される。また、分離領域を利用することで各半導体素子に専用の保護素子を形成することができる。
また、本発明の半導体装置は、前記第１の一導電型の拡散層及び前記逆導電型の拡散層は、前記分離領域の形成領域に合わせて、前記バイポーラトランジスタの形成領域の周囲に一環状に配置されていることを特徴とする。従って、本発明では、分離領域を利用することで、過電圧により発生した電流が、保護素子において電流集中することを防止できる。
また、本発明の半導体装置は、前記保護素子は、バイポーラトランジスタ動作することを特徴とする。従って、本発明では、保護素子がバイポーラトランジスタ動作することで、保護素子での電流能力を向上させることができる。
また、本発明の半導体装置は、前記半導体層は、一導電型の半導体基板上に１層または複数層の逆導電型のエピタキシャル層が積層されることで構成され、前記第２の接合領域は、前記バイポーラトランジスタのコレクタ領域として用いられる拡散層と配線接続する第１の一導電型の拡散層と前記エピタキシャル層に形成された逆導電型の拡散層とにより形成され、前記逆導電型の拡散層は、前記半導体基板と接続する第２の一導電型の拡散層と重畳して配置されていることを特徴とする。従って、本発明では、ＮＰＮトランジスタ及びＰＮＰトランジスタにおいても、過電圧から保護される構造を実現できる。
また、本発明の半導体装置の製造方法は、一導電型の半導体基板上に１層または複数層の逆導電型のエピタキシャル層を形成し、前記エピタキシャル層を複数の素子形成領域に区分する分離領域を形成し、前記複数の素子形成領域の一領域にバイポーラトランジスタを形成する半導体装置の製造方法において、前記バイポーラトランジスタの形成領域の周囲に第１の一導電型の拡散層を形成し、前記第１の一導電型の拡散層及び前記分離領域を構成する第２の一導電型の拡散層のそれぞれとその一部の領域を重畳させる逆導電型の拡散層を形成し、前記エピタキシャル層上で前記バイポーラトランジスタのベース領域としての拡散層と前記第１の一導電型の拡散層とを配線層により接続することを特徴とする。従って、本発明では、バイポーラトランジスタの形成領域の周囲に保護素子を形成することで、過電圧からバイポーラトランジスタを保護することができる。
また、本発明の半導体装置の製造方法は、前記バイポーラトランジスタのベース領域としての拡散層と前記第１の一導電型の拡散層とを共用工程で形成することを特徴とする。従って、本発明では、バックゲート用の拡散層と保護素子用の拡散層とを共用工程とすることで、製造コストを低減することができる。
また、本発明の半導体装置の製造方法は、一導電型の半導体基板上に１層または複数層の逆導電型のエピタキシャル層を形成し、前記エピタキシャル層を複数の素子形成領域に区分する分離領域を形成し、前記複数の素子形成領域の一領域にバイポーラトランジスタを形成する半導体装置の製造方法において、前記バイポーラトランジスタの形成領域の周囲に第１の一導電型の拡散層を形成し、前記第１の一導電型の拡散層及び前記分離領域を構成する第２の一導電型の拡散層のそれぞれとその一部の領域を重畳させる逆導電型の拡散層を形成し、前記エピタキシャル層上で前記バイポーラトランジスタのコレクタ領域としての拡散層と前記第１の一導電型の拡散層とを配線層により接続することを特徴とする。従って、本発明では、ＮＰＮトランジスタ及びＰＮＰトランジスタにおいても、過電圧から保護される構造を実現できる。
本発明では、バイポーラトランジスタの周囲に、バイポーラトランジスタの接合領域よりも先にブレークダウンする接合領域を有する保護素子が形成されている。この構造により、過電圧からバイポーラトランジスタを保護することができる。
また、本発明では、バイポーラトランジスタの周囲に形成された保護素子は、バイポーラトランジスタ動作する。この構造により、過電圧により発生する電流を排出する能力が向上する。
また、本発明では、バイポーラトランジスタの接合領域よりも先にブレークダウンする接合領域を有する保護素子は、分離領域を介して基板と接続する。この構造により、過電圧により発生する電流は、基板へと流入し、基板にて分散させることができる。
また、本発明では、バイポーラトランジスタの接合領域よりも先にブレークダウンする接合領域を有する保護素子は、分離領域を利用して形成されている。この構造により、各素子形成領域毎に、個々の半導体素子に適した保護素子が形成される。
以下に、本発明の一実施の形態である半導体装置について、図１〜図２を参照し、詳細に説明する。図１は、本実施の形態における半導体装置を説明するための断面図である。図２は、本実施の形態における保護素子の特性を説明する図である。
図１に示す如く、ＮＰＮトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型のエピタキシャル層３と、分離領域４、５と、Ｎ型の埋込拡散層６と、ベース領域として用いられるＰ型の拡散層７、８と、エミッタ領域として用いられるＮ型の拡散層９と、コレクタ領域として用いられるＮ型の拡散層１０から構成されている。
Ｎ型のエピタキシャル層３は、Ｐ型の単結晶シリコン基板２上に形成されている。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。
分離領域４、５が、基板２及びエピタキシャル層３に形成されている。エピタキシャル層３は、分離領域４、５により複数の素子形成領域に区分されている。例えば、分離領域４、５は、ＮＰＮトランジスタ１の形成領域を囲むように一環状に形成されている。
Ｎ型の埋込拡散層６が、基板２及びエピタキシャル層３の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層６は、分離領域４、５で区画された、ＮＰＮトランジスタ１の形成領域に渡り、形成されている。
Ｐ型の拡散層７が、エピタキシャル層３に形成されている。Ｐ型の拡散層７は、ベース領域として用いられる。そして、Ｐ型の拡散層８は、Ｐ型の拡散層７に重畳して形成されている。Ｐ型の拡散層８は、ベース引き出し領域として用いられる。
Ｎ型の拡散層９が、Ｐ型の拡散層７に形成されている。Ｎ型の拡散層９は、エミッタ領域として用いられる。
Ｎ型の拡散層１０が、エピタキシャル層３に形成されている。Ｎ型の拡散層１０はコレクタ領域として用いられる。
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜１１、１２、１３が、エピタキシャル層３に形成されている。ＬＯＣＯＳ酸化膜１１、１２、１３の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。
Ｐ型の拡散層１４、１５が、エピタキシャル層３に形成されている。Ｐ型の拡散層１４、１５は、分離領域４、５により区画された領域において、ＮＰＮトランジスタ１の形成領域の周囲に配置されている。そして、図示したように、Ｐ型の拡散層１４、１５は、ＮＰＮトランジスタ１のベース電位と同電位となるように配線されている。尚、Ｐ型の拡散層１４、１５は、分離領域４、５の配置領域に合わせて、ＮＰＮトランジスタ１の形成領域の周囲に一環状に配置されている場合でもよい。
Ｎ型の拡散層１６、１７が、エピタキシャル層３に形成されている。Ｎ型の拡散層１６、１７は、少なくとも一部の領域がＰ型の拡散層１４、１５と重畳するように、それぞれ形成されている。更に、Ｎ型の拡散層１６、１７は、少なくともその一部の領域が分離領域４、５を構成するＰ型の拡散層１８、１９と重畳するように、それぞれ形成されている。そして、Ｎ型の拡散層１６、１７はエピタキシャル層３上の配線層（図示せず）と、直接、接続していないが、エピタキシャル層３を介して、実質、コレクタ電位が印加されている。尚、Ｎ型の拡散層１６、１７は、分離領域４、５の配置領域に合わせて、ＮＰＮトランジスタ１の形成領域の周囲に一環状に配置されている場合でもよい。
次に、太い実線で示すように、ＮＰＮトランジスタ１のベース領域であるＰ型の拡散層７とコレクタ領域であるＮ型のエピタキシャル層３とのＰＮ接合領域２０が形成されている。上述したように、Ｐ型の拡散層１４、１５には、ベース電位が印加されている。一方、Ｎ型のエピタキシャル層３には、Ｎ型の拡散層１０を介してコレクタ電位が印加されている。つまり、ＮＰＮトランジスタ１のＰＮ接合領域２０には、逆バイアスが印加されている。
尚、図示したように、ＮＰＮトランジスタ１では、Ｐ型の拡散層７とエピタキシャル層３との境界領域に渡りＰＮ接合領域は形成される。しかしながら、本実施の形態では、ベース領域であるＰ型の拡散層７とコレクタ領域であるＮ型の拡散層１０とが対向して配置され、電流経路となる領域を太線として図示している。つまり、実線で示すＰＮ接合領域２０は過電圧が印加された際に、電流集中が起こり、破壊し易い領域である。
また、太い実線で示すように、ＮＰＮトランジスタ１の形成領域の周囲には、Ｐ型の拡散層１４、１５とＮ型の拡散層１６、１７とのＰＮ接合領域２１、２２が形成されている。上述したように、Ｐ型の拡散層１４、１５には、エピタキシャル層３上の配線層によりベース電位と同電位が印加されている。一方、Ｎ型の拡散層１６、１７には、エピタキシャル層３を介して、実質、コレクタ電位が印加されている。つまり、ＰＮ接合領域２１、２２には、ＰＮ接合領域２０と、実質、同条件の逆バイアスが印加されている。
ここで、ＰＮ接合領域２１、２２は、ＰＮ接合領域２０よりも接合耐圧が低くなるように形成されている。例えば、図示したように、Ｐ型の拡散層７とＰ型の拡散層１４、１５とを別工程で形成する構造がある。そして、Ｐ型の拡散層７が、Ｐ型の拡散層１４、１５よりも不純物濃度が低くなるように形成されている。更に、Ｎ型のエピタキシャル層３にＮ型の拡散層１６、１７が形成されている。つまり、ＰＮ接合領域２１、２２では、ＰＮ接合領域２０と比較すると、そのＰ型領域及びＮ型領域において不純物濃度が高くなる。そして、ＰＮ接合領域２１、２２の接合耐圧が所望の特性値となるように調整される。
また、図示していないが、Ｐ型の拡散層７、１４、１５が共用工程で形成され、同じ不純物濃度となるように形成される構造がある。この場合には、ＰＮ接合領域２１、２２では、ＰＮ接合領域２０と比較すると、Ｎ型のエピタキシャル層３にＮ型の拡散層１６、１７が形成されることで、Ｎ型領域側の不純物濃度が高くなる。つまり、Ｎ型の拡散層１６、１７の不純物濃度を調整することで、ＰＮ接合領域２１、２２の接合耐圧が所望の特性値となるように調整される。
この構造により、例えば、ＮＰＮトランジスタ１のベース電極用のパッドに過電圧、例えば、負のＥＳＤサージが印加された場合には、ＰＮ接合領域２０がブレークダウンする前に、ＰＮ接合領域２１、２２がブレークダウンする。そして、ブレークダウン電流が、ＰＮ接合領域２１、２２を流れることで、ＰＮ接合領域２０の破壊を防ぎ、ＥＳＤサージからＮＰＮトランジスタ１を保護することができる。つまり、ＥＳＤサージに対し、ＰＮ接合領域２１、２２を有する保護素子が動作することで、ＮＰＮトランジスタ１を保護することができる。
更に、ＰＮ接合領域２１、２２を有する保護素子では、分離領域４、５の配置領域に合わせてＰ型の拡散層１４、１５及びＮ型の拡散層１６、１７を配置することで、ＰＮ接合領域２１、２２が広い領域に渡り形成される。この構造により、ブレークダウン電流が、ＰＮ接合領域２１、２２に集中することを防止できるので、ＰＮ接合領域２１、２２を有する保護素子の破壊を抑制することができる。
更に、ＰＮ接合領域２１、２２を有する保護素子では、分離領域４、５で区画された素子形成領域内に、分離領域４、５を利用して構成されている。この構造により、保護素子では、分離領域で区画された素子形成領域に形成される各半導体素子に応じて、その接合耐圧を決めることができる。つまり、それぞれの半導体素子に適した保護素子を個々に配置でき、ＥＳＤサージ等から各半導体素子を保護することができる。例えば、ベース電極用のパッド周囲にＥＳＤサージ保護素子を配置した場合でも、更に、各半導体素子の形成領域に上記保護素子を形成することで、より確実に半導体素子を保護することができる。また、各素子形成領域内に、分離領域を利用して保護素子を組み込むことで、チップの実動作領域を有効利用することができる。
図２では、横軸にＰＮＰトランジスタのコレクタ−エミッタ間電圧（ＶＣＥ）を示し、縦軸にＰＮＰトランジスタのコレクタ−エミッタ間電流（ＩＣＥ）を示している。尚、図２では、Ｐ型の拡散層１４、１５（図１参照）をエミッタ領域とし、Ｎ型の拡散層１６、１７（図１参照）をベース領域とし、Ｐ型の拡散層１８、１９、２３、２４（図１参照）をコレクタ領域としたＰＮＰトランジスタにおけるデータである。
上述したように、ＰＮ接合領域２１、２２が形成されたＮ型の拡散層１６、１７は、Ｐ型の拡散層１８、１９とも重畳して形成されている。そして、Ｐ型の拡散層１８、１９、２３、２４は、分離領域４、５を構成するため、基板２と電気的に接続している。この構造により、ＰＮ接合領域２１、２２を有する保護素子では、Ｐ型の拡散層１４、１５、Ｎ型の拡散層１６、１７及びＰ型の拡散層１８、１９、２３、２４から構成されるＰＮＰトランジスタとして動作する。
例えば、ＮＰＮトランジスタ１のベース電極用のパッドに負のＥＳＤサージが印加された場合を考える。ＰＮ接合領域２１、２２がブレークダウンすることで、ＰＮＰトランジスタのベース−エミッタ間で電流が流れ、ＰＮＰトランジスタがＯＮ動作する。そして、ＰＮＰトランジスタがＯＮ動作することで、ブレークダウン電流は基板２へと流入する。つまり、ＰＮ接合領域２１、２２を有する保護素子では、バイポーラトランジスタ動作することで、ブレークダウン電流は基板２に流入し、基板２で分散する。
このとき、図２に示すように、ＰＮＰトランジスタのコレクタ−エミッタ間に逆バイアスが印加され、例えば、ＶＣＥが４２（Ｖ）となると、ＰＮＰトランジスタがＯＮ動作する。そして、ＰＮＰトランジスタがＯＮ動作することでコレクタ領域であるＰ型の拡散層１８、１９、２３、２４が伝導度変調し、抵抗値が大幅に低減し、電流能力が向上する。つまり、ＰＮ接合領域２１、２２を有する保護素子がバイポーラトランジスタ動作することで、ブレークダウン電流が基板２へと流入する能力が向上する。
また、図１に示すように、分離領域４、５にブレークダウン電流が流れることで、分離領域４、５及び基板２の電位が変動するが、保護素子がバイポーラトランジスタ動作することで、分離領域４、５及び基板２の電位変動幅を抑えることができる。そして、基板２の電位変動により、他の素子形成領域に形成された半導体素子が誤動作することを防止することができる。
一方、例えば、ＮＰＮトランジスタ１のベース電極用のパッドに正のＥＳＤサージが印加された場合、ＰＮ接合領域２０及びＰＮ接合領域２１、２２には順バイアスが印加される。この場合、上述したように、ＰＮ接合領域２１、２２側では、Ｎ型の拡散層１６、１７により低抵抗領域となる。また、Ｐ型の拡散層１４、１５及びＮ型の拡散層１６、１７が分離領域４、５に合わせて広い領域に配置されることで、電流経路幅が広くなり、ＰＮ接合領域２１、２２側では、更に、低抵抗領域となる。この構造により、正のＥＳＤサージが印加されることで発生する電流は、主に、ＰＮ接合領域２１、２２を介して基板２へと流入する。この際にも、ＰＮ接合領域２１、２２を有する保護素子がバイポーラトランジスタ動作することで、電流が基板２へと流入する能力が向上する。そして、ＰＮ接合領域２１、２２では、正のＥＳＤサージが印加されることで発生する電流の集中により破壊されることを防ぎ、ＮＰＮトランジスタ１が保護される。
次に、本発明の一実施の形態である半導体装置の製造方法について、図４〜図１０を参照し、詳細に説明する。図４〜図１０は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、図４〜図１０では、図１に示す半導体装置の製造方法について説明する。
先ず、図４に示す如く、Ｐ型の単結晶シリコン基板２を準備する。基板２上にシリコン酸化膜３０を形成し、Ｎ型の埋込拡散層６の形成領域上に開口部が形成されるように、シリコン酸化膜３０を選択的に除去する。そして、シリコン酸化膜３０をマスクとして用い、基板２の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース３１を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層６を形成した後、シリコン酸化膜３０及び液体ソース３１を除去する。
次に、図５に示す如く、基板２上にシリコン酸化膜３２を形成し、シリコン酸化膜３２上にフォトレジスト３３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層２３、２４が形成される領域上のフォトレジスト３３に開口部を形成する。その後、基板２の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト３３を除去し、熱拡散し、Ｐ型の埋込拡散層２３、２４を形成した後、シリコン酸化膜３２を除去する。
次に、図６に示す如く、基板２を気相エピタキシャル成長装置のサセプタ上に配置し、基板２上にＮ型のエピタキシャル層３を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層３の形成工程における熱処理により、Ｎ型の埋込拡散層６及びＰ型の埋込拡散層２３、２４が熱拡散される。
次に、公知のフォトリソグラフィ技術を用い、エピタキシャル層３にＰ型の拡散層１８、１９を形成する。エピタキシャル層３上にシリコン酸化膜３４を形成し、シリコン酸化膜３４上にフォトレジスト３５を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層１６、１７が形成される領域上のフォトレジスト３５に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト３５を除去し、熱拡散し、Ｎ型の拡散層１６、１７を形成する。尚、Ｎ型の拡散層１６、１７の不純物濃度は、ＰＮ接合領域２１、２２（図１参照）の接合耐圧がＰＮ接合領域２０（図１参照）の接合耐圧より低くなるように調整される。
次に、図７に示す如く、シリコン酸化膜３４上にフォトレジスト３６を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層１４、１５が形成される領域上のフォトレジスト３６に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０１６〜１．０×１０１８（／ｃｍ２）でイオン注入する。フォトレジスト３６を除去し、熱拡散し、Ｐ型の拡散層１４、１５を形成した後、シリコン酸化膜３４を除去する。尚、Ｐ型の拡散層１４、１５の不純物濃度は、ＰＮ接合領域２１、２２（図１参照）の接合耐圧がＰＮ接合領域２０（図１参照）の接合耐圧より低くなるように調整される。
次に、図８に示す如く、エピタキシャル層３の所望の領域にＬＯＣＯＳ酸化膜１１、１２、１３を形成する。その後、エピタキシャル層３上にシリコン酸化膜３７を形成し、シリコン酸化膜３７上にフォトレジスト３８を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層７が形成される領域上のフォトレジスト３８に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１５（／ｃｍ２）でイオン注入する。フォトレジスト３８を除去し、熱拡散し、Ｐ型の拡散層７を形成する。
次に、図９に示す如く、シリコン酸化膜３７上にフォトレジスト３９を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層９、１０が形成される領域上のフォトレジスト３９に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧７０〜１９０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト３９を除去し、熱拡散し、Ｎ型の拡散層９、１０を形成し、シリコン酸化膜３７を除去する。
次に、図１０に示す如く、エピタキシャル層３上に絶縁層４０として、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層４０にコンタクトホール４１、４２、４３、４４を形成する。コンタクトホール４１、４２、４３、４４には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、エミッタ電極４５、ベース電極４６、コレクタ電極４７及びＰ型の拡散層１５と接続する電極４８を形成する。
尚、本実施の形態では、Ｐ型の拡散層７とＰ型の拡散層１４、１５とを別工程で形成する場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の拡散層７、１４、１５を共用工程で形成する場合でもよい。この場合には、Ｐ型の拡散層７、１４、１５は、同条件により形成された拡散層となり、不純物濃度が、実質、同一の拡散層となる。その結果、Ｎ型の拡散層１６、１７の形成条件、例えば、不純物濃度を調整することで、ＰＮ接合領域２１、２２の接合耐圧がＰＮ接合領域２０の接合耐圧より低くなるように調整される。つまり、Ｎ型の拡散層１６、１７の形成条件により接合耐圧が決定されるので、接合耐圧の調整が容易となる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
次に、本発明の一実施の形態である半導体装置について、図３を参照し、詳細に説明する。図３は、本実施の形態における半導体装置を説明するための断面図である。
図３に示す如く、ＰＮＰトランジスタ５１は、主に、Ｐ型の単結晶シリコン基板５２と、Ｎ型のエピタキシャル層５３と、分離領域５４、５５と、Ｎ型の埋込拡散層５６と、コレクタ領域として用いられるＰ型の拡散層５７、５８と、エミッタ領域として用いられるＰ型の拡散層５９と、ベース引き出し領域として用いられるＮ型の拡散層６０から構成されている。
Ｎ型のエピタキシャル層５３は、Ｐ型の単結晶シリコン基板５２上に形成されている。尚、本実施の形態では、基板５２上に１層のエピタキシャル層５３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。
分離領域５４、５５が、基板５２及びエピタキシャル層５３に形成されている。エピタキシャル層５３は、分離領域５４、５５により複数の素子形成領域に区分されている。例えば、分離領域５４、５５は、ＰＮＰトランジスタ５１の形成領域を囲むように一環状に形成されている。
Ｎ型の埋込拡散層５６が、基板５２及びエピタキシャル層５３の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層５６は、分離領域５４、５５で区画された、ＰＮＰトランジスタ５１の形成領域に渡り、形成されている。
Ｐ型の拡散層５７、５８が、エピタキシャル層５３に形成されている。Ｐ型の拡散層５７、５８はコレクタ領域として用いられる。尚、Ｐ型の拡散層５７、５８は、Ｐ型の拡散層５９の周囲に一環状に形成されている場合でもよい。
Ｐ型の拡散層５９が、エピタキシャル層５３に形成されている。Ｐ型の拡散層５９は、エミッタ領域として用いられる。
Ｎ型の拡散層６０が、エピタキシャル層５３に形成されている。Ｎ型の拡散層６０は、ベース引き出し領域として用いられる。
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜６１、６２、６３が、エピタキシャル層５３に形成されている。ＬＯＣＯＳ酸化膜６１、６２、６３の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。
Ｐ型の拡散層６４、６５が、エピタキシャル層５３に形成されている。Ｐ型の拡散層６４、６５は、分離領域５４、５５により区画された領域において、ＰＮＰトランジスタ５１の形成領域の周囲に配置されている。そして、図示したように、Ｐ型の拡散層６４、６５は、ＰＮＰトランジスタ５１のコレクタ電位と同電位となるように配線されている。尚、Ｐ型の拡散層６４、６５は、分離領域５４、５５の配置領域に合わせて、ＰＮＰトランジスタ５１の形成領域の周囲に一環状に配置されている場合でもよい。
Ｎ型の拡散層６６、６７が、エピタキシャル層５３に形成されている。Ｎ型の拡散層６６、６７は、少なくとも一部の領域がＰ型の拡散層６４、６５と重畳するように、それぞれ形成されている。更に、Ｎ型の拡散層６６、６７は、少なくともその一部の領域が分離領域５４、５５を構成するＰ型の拡散層６８、６９と重畳するように、それぞれ形成されている。そして、Ｎ型の拡散層６６、６７はエピタキシャル層５３上の配線層（図示せず）と、直接、接続していないが、エピタキシャル層５３を介して、実質、ベース電位が印加されている。尚、Ｎ型の拡散層６６、６７は、分離領域５４、５５の配置領域に合わせて、ＰＮＰトランジスタ５１の形成領域の周囲に一環状に配置されている場合でもよい。
次に、太い実線で示すように、ＰＮＰトランジスタ５１のコレクタ領域であるＰ型の拡散層５７、５８とベース領域であるＮ型のエピタキシャル層５３とのＰＮ接合領域７０、７１が形成されている。上述したように、Ｐ型の拡散層５７、５８には、コレクタ電位が印加されている。一方、Ｎ型のエピタキシャル層５３には、Ｎ型の拡散層６０を介してベース電位が印加されている。つまり、ＰＮＰトランジスタ５１のＰＮ接合領域７０、７１には、逆バイアスが印加されている。
尚、図示したように、ＰＮＰトランジスタ５１では、Ｐ型の拡散層５７、５８とエピタキシャル層５３との境界領域に渡りＰＮ接合領域は形成される。しかしながら、本実施の形態では、コレクタ領域であるＰ型の拡散層５７、５８とエミッタ領域であるＰ型の拡散層５９とが対向して配置され、電流経路となる領域を太線として図示している。つまり、実線で示すＰＮ接合領域７０、７１は過電圧が印加された際に、電流集中が起こり、破壊し易い領域である。
また、太い実線で示すように、ＰＮＰトランジスタ５１の形成領域の周囲には、Ｐ型の拡散層６４、６５とＮ型の拡散層６６、６７とのＰＮ接合領域７２、７３が形成されている。上述したように、Ｐ型の拡散層６４、６５には、エピタキシャル層５３上の配線層によりコレクタ電位と同電位が印加されている。一方、Ｎ型の拡散層６６、６７には、エピタキシャル層５３を介して、実質、ベース電位が印加されている。つまり、ＰＮ接合領域７２、７３には、ＰＮ接合領域７０、７１と、実質、同条件の逆バイアスが印加されている。
ここで、ＰＮ接合領域７２、７３は、ＰＮ接合領域７０、７１よりも接合耐圧が低くなるように形成されている。例えば、図示したように、Ｐ型の拡散層５７、５８とＰ型の拡散層６４、６５とを別工程で形成する構造がある。そして、Ｎ型のエピタキシャル層５３にＮ型の拡散層６６、６７が形成されている。つまり、ＰＮ接合領域７２、７３では、ＰＮ接合領域７０、７１と比較すると、そのＮ型領域において不純物濃度が高くなる。つまり、Ｎ型の拡散層６６、６７の不純物濃度を調整することで、ＰＮ接合領域７２、７３の接合耐圧が所望の特性値となるように調整される。
また、図示していないが、Ｐ型の拡散層５７、５８、６４、６５が共用工程で形成され、同じ不純物濃度となるように形成される構造がある。この場合には、ＰＮ接合領域７２、７３では、ＰＮ接合領域７０、７１と比較すると、Ｎ型のエピタキシャル層５３にＮ型の拡散層６６、６７が形成されることで、Ｎ型領域側の不純物濃度が高くなる。つまり、Ｎ型の拡散層６６、６７の不純物濃度を調整することで、ＰＮ接合領域７２、７３の接合耐圧が所望の特性値となるように調整される。
この構造により、例えば、ＰＮＰトランジスタ１のコレクタ電極用のパッドに過電圧、例えば、負のＥＳＤサージが印加された場合には、ＰＮ接合領域７０、７１がブレークダウンする前に、ＰＮ接合領域７２、７３がブレークダウンする。そして、ブレークダウン電流が、ＰＮ接合領域７２、７３を流れることで、ＰＮ接合領域７０、７１の破壊を防ぎ、ＥＳＤサージからＰＮＰトランジスタ５１を保護することができる。つまり、ＥＳＤサージに対し、ＰＮ接合領域７２、７３を有する保護素子が動作することで、ＰＮＰトランジスタ５１を保護することができる。
更に、ＰＮ接合領域７２、７３を有する保護素子では、分離領域５４、５５の配置領域に合わせてＰ型の拡散層６４、６５及びＮ型の拡散層６６、６７を配置することで、ＰＮ接合領域７２、７３が広い領域に渡り形成される。この構造により、ブレークダウン電流が、ＰＮ接合領域７２、７３に集中することを防止できるので、ＰＮ接合領域７２、７３を有する保護素子の破壊を抑制することができる。
更に、ＰＮ接合領域７２、７３を有する保護素子では、分離領域５４、５５で区画された素子形成領域内に、分離領域５４、５５を利用して構成されている。この構造により、保護素子では、分離領域で区画された素子形成領域に形成される各半導体素子に応じて、その接合耐圧を決めることができる。つまり、それぞれの半導体素子に適した保護素子を個々に配置でき、ＥＳＤサージ等から各半導体素子を保護することができる。例えば、コレクタ電極用のパッド周囲にＥＳＤサージ保護素子を配置した場合でも、更に、各半導体素子の形成領域に上記保護素子を形成することで、より確実に半導体素子を保護することができる。また、各素子形成領域内に、分離領域を利用して保護素子を組み込むことで、チップの実動作領域を有効利用することができる。
次に、図３に示すＰＮＰトランジスタ５１においても、図１〜図２を用いて説明したＮＰＮトランジスタ１と同様に、ＰＮ接合領域７２、７３を有する保護素子は、バイポーラトランジスタ動作をする。ＰＮＰトランジスタ５１では、Ｐ型の拡散層６４、６５をエミッタ領域とし、Ｎ型の拡散層６６、６７をベース領域とし、Ｐ型の拡散層６８、６９、７４、７５をコレクタ領域としたＰＮＰトランジスタである。
例えば、ＰＮＰトランジスタ５１のコレクタ電極用のパッドに負のＥＳＤサージが印加された場合を考える。ＰＮ接合領域７２、７３がブレークダウンすることで、ＰＮＰトランジスタのベース−エミッタ間で電流が流れ、ＰＮＰトランジスタがＯＮ動作する。そして、ＰＮＰトランジスタがＯＮ動作することで、ブレークダウン電流は基板５２へと流入する。つまり、ＰＮ接合領域７２、７３を有する保護素子では、バイポーラトランジスタ動作することで、ブレークダウン電流は基板５２へ流入し、基板５２で分散する。
図１及び図２を用いて上述したように、ブレークダウン電流がＰＮＰトランジスタのベース−エミッタ間を流れることで、ＰＮＰトランジスタがＯＮ動作する。このとき、ＰＮＰトランジスタがＯＮ動作することでコレクタ領域であるＰ型の拡散層６８、６９、７４、７５が伝導度変調し、抵抗値が大幅に低減し、電流能力が向上する。つまり、ＰＮ接合領域７２、７３を有する保護素子がバイポーラトランジスタ動作することで、ブレークダウン電流が基板５２へと流入する能力が向上する。
また、図１及び図２を用いて上述したように、分離領域５４、５５にブレークダウン電流が流れることで、分離領域５４、５５及び基板５２の電位が変動するが、保護素子がバイポーラトランジスタ動作することで、分離領域５４、５５及び基板５２の電位変動幅を抑えることができる。そして、基板５２の電位変動により、他の素子形成領域に形成された半導体素子が誤動作することを防止することができる。
一方、例えば、ＰＮＰトランジスタ５１のコレクタ電極用のパッドに正のＥＳＤサージが印加された場合、ＰＮ接合領域７０、７１及びＰＮ接合領域７２、７３には順バイアスが印加される。この場合、上述したように、ＰＮ接合領域７２、７３側では、Ｎ型の拡散層６６、６７により低抵抗領域となる。また、Ｐ型の拡散層６４、６５及びＮ型の拡散層６６、６７が分離領域５４、５５に沿って配置されることで電流経路幅が広くなり、ＰＮ接合領域７２、７３側は、更に、低抵抗領域となる。この構造により、正のＥＳＤサージが印加されることで発生する電流は、主に、ＰＮ接合領域７２、７３を介して基板５２へと流入する。この際にも、ＰＮ接合領域７２、７３を有する保護素子がバイポーラトランジスタ動作することで、電流が基板５２へと流入する能力が向上する。そして、ＰＮ接合領域７０、７１では、正のＥＳＤサージが印加されることで発生する電流の集中により破壊されることを防ぎ、ＰＮＰトランジスタ５１が保護される。
次に、本発明の一実施の形態である半導体装置の製造方法について、図１１〜図１７を参照し、詳細に説明する。図１１〜図１７は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、図１１〜図１７では、図３に示す半導体装置の製造方法について説明する。
先ず、図１１に示す如く、Ｐ型の単結晶シリコン基板５２を準備する。基板５２上にシリコン酸化膜８０を形成し、Ｎ型の埋込拡散層５６の形成領域上に開口部が形成されるように、シリコン酸化膜８０を選択的に除去する。そして、シリコン酸化膜８０をマスクとして用い、基板５２の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース８１を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層５６を形成した後、シリコン酸化膜８０及び液体ソース８１を除去する。
次に、図１２に示す如く、基板５２上にシリコン酸化膜８２を形成し、シリコン酸化膜８２上にフォトレジスト８３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層７４、７５が形成される領域上のフォトレジスト８３に開口部を形成する。その後、基板５２の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト８３を除去し、熱拡散し、Ｐ型の埋込拡散層７４、７５を形成した後、シリコン酸化膜８２を除去する。
次に、図１３に示す如く、基板５２を気相エピタキシャル成長装置のサセプタ上に配置し、基板５２上にＮ型のエピタキシャル層５３を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層５３の形成工程における熱処理により、Ｎ型の埋込拡散層５６及びＰ型の埋込拡散層７４、７５が熱拡散される。
次に、公知のフォトリソグラフィ技術を用い、エピタキシャル層５３にＰ型の拡散層６８、６９を形成する。エピタキシャル層５３上にシリコン酸化膜７０を形成し、シリコン酸化膜７０上にフォトレジスト７１を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層６６、６７が形成される領域上のフォトレジスト７１に開口部を形成する。そして、エピタキシャル層５３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト７１を除去し、熱拡散し、Ｎ型の拡散層６６、６７を形成する。尚、Ｎ型の拡散層６６、６７の不純物濃度は、ＰＮ接合領域７２、７３（図３参照）の接合耐圧がＰＮ接合領域７０、７１（図３参照）の接合耐圧より低くなるように調整される。
次に、図１４に示す如く、シリコン酸化膜７０上にフォトレジスト７２を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層６４、６５が形成される領域上のフォトレジスト７２に開口部を形成する。そして、エピタキシャル層５３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０１６〜１．０×１０１８（／ｃｍ２）でイオン注入する。フォトレジスト７２を除去し、熱拡散し、Ｐ型の拡散層６４、６５を形成した後、シリコン酸化膜７０を除去する。尚、Ｐ型の拡散層６４、６５の不純物濃度は、ＰＮ接合領域７２、７３（図３参照）の接合耐圧がＰＮ接合領域７０、７１（図３参照）の接合耐圧より低くなるように調整される。
次に、図１５に示す如く、エピタキシャル層５３の所望の領域にＬＯＣＯＳ酸化膜６１、６２、６３を形成する。その後、エピタキシャル層５３上にシリコン酸化膜７３を形成し、シリコン酸化膜７３上にフォトレジスト７４を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層６０が形成される領域上のフォトレジスト７４に開口部を形成する。そして、エピタキシャル層５３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧７０〜１９０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト７４を除去し、熱拡散し、Ｎ型の拡散層６０を形成する。
次に、図１６に示す如く、シリコン酸化膜７３上にフォトレジスト７５を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層５７、５８、５９が形成される領域上のフォトレジスト７５に開口部を形成する。そして、エピタキシャル層５３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０１６〜１．０×１０１８（／ｃｍ２）でイオン注入する。フォトレジスト７５を除去し、熱拡散し、Ｐ型の拡散層５７、５８、５９を形成する。
次に、図１７に示す如く、エピタキシャル層５３上に絶縁層７６として、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層７６にコンタクトホール７７、７８、７９、８０、８１を形成する。コンタクトホール７７、７８、７９、８０、８１には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、コレクタ電極８２、８３、エミッタ電極８４、ベース電極８５及びＰ型の拡散層６５と接続する電極８６を形成する。
尚、本実施の形態では、Ｐ型の拡散層５７、５８とＰ型の拡散層６４、６５とを別工程で形成する場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の拡散層５７、５８、６４、６５を共用工程で形成する場合でもよい。この場合には、Ｐ型の拡散層５７、５８、６４、６５は、同条件により形成された拡散層となり、不純物濃度が同一の拡散層となる。その結果、Ｎ型の拡散層６６、６７の形成条件、例えば、不純物濃度を調整することで、ＰＮ接合領域７２、７３の接合耐圧がＰＮ接合領域７０、７１の接合耐圧より低くなるように調整される。つまり、Ｎ型の拡散層６６、６７の形成条件により接合耐圧が決定されるので、接合耐圧の調整が容易となる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置の保護素子の特性を説明する図である。 本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
符号の説明
１ ＮＰＮトランジスタ
２ Ｐ型の単結晶シリコン基板
３ Ｎ型のエピタキシャル層
４ 分離領域
５ 分離領域
２０ ＰＮ接合領域
２１ ＰＮ接合領域
２２ ＰＮ接合領域
５１ ＰＮＰトランジスタ

Claims (13)

  1. 半導体層と、
    前記半導体層に形成されたバイポーラトランジスタと、
    前記バイポーラトランジスタを構成する拡散層と前記半導体層との第１の接合領域と、
    前記バイポーラトランジスタの形成領域の周囲に配置され、前記第１の接合領域の接合耐圧よりも低い第２の接合領域を有する保護素子とを有することを特徴とする半導体装置。
  2. 前記半導体層を区画する分離領域とを有し、
    前記バイポーラトランジスタは前記分離領域で区画された領域に形成され、前記保護素子は前記バイポーラトランジスタの形成領域の周囲を囲む前記分離領域を利用して形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体層は、一導電型の半導体基板上に１層または複数層の逆導電型のエピタキシャル層が積層されることで構成され、
    前記第２の接合領域は、前記バイポーラトランジスタのベース領域として用いられる拡散層と配線接続する第１の一導電型の拡散層と前記エピタキシャル層に形成された逆導電型の拡散層とにより形成され、
    前記逆導電型の拡散層は、前記半導体基板と接続する第２の一導電型の拡散層と重畳して配置されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記エピタキシャル層を区画する分離領域とを有し、
    前記第２の一導電型の拡散層は、前記分離領域を構成する拡散層であることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１の一導電型の拡散層及び前記逆導電型の拡散層は、前記分離領域の形成領域に合わせて、前記バイポーラトランジスタの形成領域の周囲に一環状に配置されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記保護素子は、バイポーラトランジスタ動作することを特徴とする請求項１または請求項３に記載の半導体装置。
  7. 前記半導体層は、一導電型の半導体基板上に１層または複数層の逆導電型のエピタキシャル層が積層されることで構成され、
    前記第２の接合領域は、前記バイポーラトランジスタのコレクタ領域として用いられる拡散層と配線接続する第１の一導電型の拡散層と前記エピタキシャル層に形成された逆導電型の拡散層とにより形成され、
    前記逆導電型の拡散層は、前記半導体基板と接続する第２の一導電型の拡散層と重畳して配置されていることを特徴とする請求項１に記載の半導体装置。
  8. 前記エピタキシャル層を区画する分離領域とを有し、
    前記第２の一導電型の拡散層は、前記分離領域を構成する拡散層であることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１の一導電型の拡散層及び前記逆導電型の拡散層は、前記分離領域の形成領域に合わせて、前記バイポーラトランジスタの形成領域の周囲に一環状に配置されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記保護素子は、バイポーラトランジスタ動作することを特徴とする請求項７に記載の半導体装置。
  11. 一導電型の半導体基板上に１層または複数層の逆導電型のエピタキシャル層を形成し、前記エピタキシャル層を複数の素子形成領域に区分する分離領域を形成し、前記複数の素子形成領域の一領域にバイポーラトランジスタを形成する半導体装置の製造方法において、
    前記バイポーラトランジスタの形成領域の周囲に第１の一導電型の拡散層を形成し、前記第１の一導電型の拡散層及び前記分離領域を構成する第２の一導電型の拡散層のそれぞれとその一部の領域を重畳させる逆導電型の拡散層を形成し、
    前記エピタキシャル層上で前記バイポーラトランジスタのベース領域としての拡散層と前記第１の一導電型の拡散層とを配線層により接続することを特徴とする半導体装置の製造方法。
  12. 前記バイポーラトランジスタのベース領域としての拡散層と前記第１の一導電型の拡散層とを共用工程で形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 一導電型の半導体基板上に１層または複数層の逆導電型のエピタキシャル層を形成し、前記エピタキシャル層を複数の素子形成領域に区分する分離領域を形成し、前記複数の素子形成領域の一領域にバイポーラトランジスタを形成する半導体装置の製造方法において、
    前記バイポーラトランジスタの形成領域の周囲に第１の一導電型の拡散層を形成し、前記第１の一導電型の拡散層及び前記分離領域を構成する第２の一導電型の拡散層のそれぞれとその一部の領域を重畳させる逆導電型の拡散層を形成し、
    前記エピタキシャル層上で前記バイポーラトランジスタのコレクタ領域としての拡散層と前記第１の一導電型の拡散層とを配線層により接続することを特徴とする半導体装置の製造方法。
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