KR101259896B1 - 바이폴라 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 바이폴라 트랜지스터 및 그 제조 방법에 관한 것으로, 개시된 바이폴라 트랜지스터는 p형의 반도체 기판에 형성되어 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 제 1 트렌치 소자분리막 및 제 2 트렌치 소자분리막과, 제 1 트렌치 소자분리막과 이미터 영역과 제 1 베이스 영역 및 제 2 베이스 영역을 포함하는 반도체 기판에 p형 불순물이 주입되어 형성된 제 1 웰과, 제 2 트렌치 소자분리막과 콜렉터 영역을 포함하는 반도체 기판에 n형 불순물이 주입되어 형성된 제 2 웰과, 제 1 트렌치 소자분리막과 제 2 웰과의 사이에 위치하는 이미터 영역에 n형 불순물이 주입되어 형성된 이미터와, 제 1 웰과 제 2 트렌치 소자분리막과의 사이에 위치하는 콜렉터 영역에 n형 불순물이 주입되어 형성된 콜렉터와, 제 1 트렌치 소자분리막에 의해 이미터 영역으로부터 분리된 제 1 베이스 영역 및 이미터 영역과 제 2 웰과의 사이에 위치하는 제 2 베이스 영역에 p형 불순물이 주입되어 형성된 베이스를 포함하며, 트리거링 전압을 낮출 수 있는 능력이 크고, 유지 전압의 증가를 가져오며, 항복 전압이 높아지기 때문에 바이폴라 트랜지스터의 크기를 증가시키지 않으면서도 정전기 방전 보호 성능을 향상시킬 수 있는 이점이 있다.
Description
본 발명은 바이폴라 트랜지스터(Bipolar Junction Transistor, BJT)에 관한 것으로서, 더욱 상세하게는 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 크기를 증가시키지 않으면서도 정전기 방전 보호 성능을 향상시킬 수 있도록 한 바이폴라 트랜지스터 및 그 제조 방법에 관한 것이다.
주지하는 바와 같이, 바이폴라 트랜지스터는 모스 트랜지스터(Metal Oxide Semiconductor Transistor)에 비해 전류 성능(current performance), 속도(speed), 그레인(grain) 측면에 있어서 우수하기 때문에 아날로그, 파워, RF IC 설계에 있어서 널리 사용되고 있다.
이미터(emitter), 베이스(base) 및 콜렉터(collector)로 구성되는 바이폴라 트랜지스터는 이미터로부터 방출된 전하의 이동 방향에 따라 수직(vertical) 바이폴라 트랜지스터와 수평(lateral) 바이폴라 트랜지스터로 구분할 수 있다.
이러한 바이폴라 트랜지스터는 내부 IC 회로를 보호하기 위한 정전기 방전 보호 소자의 용도로 사용할 수 있다.
도 1은 종래 기술에 따라 정전기 방전 보호 소자용으로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도로서, npn 구조의 바이폴라 트랜지스터를 예시하였다.
이에 나타낸 바와 같이 종래의 정전기 방전 보호 소자용 수평 바이폴라 트랜지스터는, p형의 반도체 기판(11)에 형성되어 이미터 영역, 베이스 영역 및 콜렉터 영역을 정의하는 제 1 트렌치 소자분리막(14)와 제 2 트렌치 소자분리막(15) 및 제 3 트렌치 소자분리막(16)을 포함한다.
반도체 기판(11)의 제 1 트렌치 소자분리막(14)을 포함하는 이미터 영역과 베이스 영역에 p형 불순물이 주입되어 형성된 제 1 웰(12)을 포함한다.
반도체 기판(11)의 제 3 트렌치 소자분리막(16)을 포함하는 콜렉터 영역에 n형 불순물이 주입되어 형성된 제 2 웰(13)을 포함한다.
상기 제 1 트렌치 소자분리막(14)과 제 2 트렌치 소자분리막(15)과의 사이에 위치하는 베이스 영역에 p형 불순물이 주입되어 형성된 베이스(19)를 포함한다.
제 1 웰(12)과 제 3 트렌치 소자분리막(16)과의 사이에 위치하는 콜렉터 영역에 n형 불순물이 주입되어 형성된 콜렉터(18)를 포함한다.
제 1 트렌치 소자분리막(14)에 의해 베이스 영역으로부터 분리된 이미터 영역에 n형 불순물이 주입되어 형성된 이미터(17)를 포함한다.
이러한 바이폴라 트랜지스터를 정전기 방전 보호 소자의 용도로 사용하고자 할 때에는, 회로 설계시 입출력(I/O) 단자를 구성하여야 하며, 입출력 단자에 콜렉터를 연결하고, 이미터는 접지 단자(ground)에 연결하며, 베이스는 저항을 통해 접지 단자에 연결된다.
이러한 정전기 방전 보호 소자용 바이폴라 트랜지스터는 반도체 장치를 정전기로부터 보호하기 위해 사용되며, 정전기 전압이 2000V이상으로 입출력 단자로 들어왔을 때, 정전기 전류를 빠르게 접지 단자로 빼주는 역할을 한다. 따라서, 바이폴라 트랜지스터를 정전기 방전 보호 소자로 사용하기 위해서는 트리거링 전압(triggering voltage, Vt), 유지 전압(holding voltage, Vh), 항복 전압(breakdown voltage, Vb) 등과 같은 파라미터를 만족하여야 한다.
그런데, 수평 바이폴라 트랜지스터는 정전기 방전 보호 성능 측면에서는 수직 바이폴라 트랜지스터보다 열악한 특성을 나타낸다.
따라서, 종래에는 도 2의 단면도에 나타낸 바와 같이 이미터(17)와 베이스(19)의 위치를 서로 바꾸는 방안이 사용되었다. 도 2와 같이 이미터와 베이스의 위치를 서로 바꿔주면 도 1과 비교할 때에 바이폴라 트랜지스터의 터널링 효과가 더 빨리 나타나기 때문에 트리거링 시점을 앞당길 수 있다.
불구하고, 이처럼 이미터와 베이스의 위치를 서로 바꾸는 것 만으로는 만족할만한 정전기 방전 보호 성능을 확보하기 어렵기 때문에 바이폴라 트랜지스터의 크기를 증가시키는 방법이 사용되었다.
그러나, 바이폴라 트랜지스터의 크기를 증가시키면 반도체 장치 또한 그 크기가 증대되어야 하므로 바이폴라 트랜지스터의 크기를 증가시키는 방안은 한계점에 봉착된 문제점이 있었다.
본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위해 제안한 것으로서, 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 구조를 변경하여 그 크기를 증가시키지 않으면서도 정전기 방전 보호 성능을 향상시킬 수 있도록 한다.
아울러, 본 발명은 이러한 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터를 제조하는 방법을 제공한다.
본 발명의 제 1 관점으로서 바이폴라 트랜지스터는, 제 1 도전형의 반도체 기판에 형성되어 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 제 1 트렌치 소자분리막 및 제 2 트렌치 소자분리막과, 상기 제 1 트렌치 소자분리막과 상기 이미터 영역과 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역을 포함하는 상기 반도체 기판에 제 1 도전형 불순물이 주입되어 형성된 제 1 웰과, 상기 제 2 트렌치 소자분리막과 상기 콜렉터 영역을 포함하는 상기 반도체 기판에 제 2 도전형 불순물이 주입되어 형성된 제 2 웰과, 상기 제 1 트렌치 소자분리막과 상기 제 2 웰과의 사이에 위치하는 상기 이미터 영역에 제 2 도전형 불순물이 주입되어 형성된 이미터와, 상기 제 1 웰과 상기 제 2 트렌치 소자분리막과의 사이에 위치하는 상기 콜렉터 영역에 제 2 도전형 불순물이 주입되어 형성된 콜렉터와, 상기 제 1 트렌치 소자분리막에 의해 상기 이미터 영역으로부터 분리된 제 1 베이스 영역 및 상기 이미터 영역과 상기 제 2 웰과의 사이에 위치하는 상기 제 2 베이스 영역에 제 1 도전형 불순물이 주입되어 형성된 베이스를 포함할 수 있다.
여기서, 상기 바이폴라 트랜지스터는, 상기 제 1 웰 내에 제 1 도전형 불순물을 주입하여 상기 제 2 베이스 영역을 감싸도록 형성된 제 3 웰과, 상기 제 2 웰 내에 제 2 도전형 불순물을 주입하여 상기 콜렉터 영역 및 상기 제 2 트렌치 소자분리막의 하측에 형성된 제 4 웰을 더 포함할 수 있다. 상기 바이폴라 트랜지스터는, 상기 제 3 웰의 하측부터 상기 제 4 웰의 하측까지 제 2 도전형 불순물을 주입하여 상기 반도체 기판과의 경계를 따라 형성된 제 5 웰을 더 포함할 수 있다. 상기 바이폴라 트랜지스터는, 상기 이미터 영역과 상기 제 2 베이스 영역과의 사이에 형성된 제 3 트렌치 소자분리막을 더 포함할 수 있다.
본 발명의 제 2 관점으로서 바이폴라 트랜지스터는, 제 1 도전형의 반도체 기판에 형성되어 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 제 1 트렌치 소자분리막 및 제 2 트렌치 소자분리막과, 상기 제 1 트렌치 소자분리막과 상기 이미터 영역과 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역을 포함하는 상기 반도체 기판에 제 1 도전형 불순물이 주입되어 형성된 제 1 웰과, 상기 제 2 트렌치 소자분리막과 상기 콜렉터 영역을 포함하는 상기 반도체 기판에 제 2 도전형 불순물이 주입되어 형성된 제 2 웰과, 상기 제 1 트렌치 소자분리막과 상기 제 2 웰과의 사이에 순차로 위치하는 상기 제 1 베이스 영역과 상기 제 2 베이스 영역에 제 1 도전형 불순물이 주입되어 형성된 베이스와, 상기 제 1 웰과 상기 제 2 트렌치 소자분리막과의 사이에 위치하는 상기 콜렉터 영역에 제 2 도전형 불순물이 주입되어 형성된 콜렉터와, 상기 제 1 트렌치 소자분리막에 의해 상기 제 1 베이스 영역으로부터 분리된 이미터 영역에 제 2 도전형 불순물이 주입되어 형성된 이미터와, 상기 제 1 웰 내에 제 1 도전형 불순물을 주입하여 상기 제 2 베이스 영역을 감싸도록 형성된 제 3 웰과, 상기 제 2 웰 내에 제 2 도전형 불순물을 주입하여 상기 콜렉터 영역 및 상기 제 2 트렌치 소자분리막의 하측에 형성된 제 4 웰을 포함할 수 있다.
여기서, 상기 바이폴라 트랜지스터는, 상기 제 3 웰의 하측부터 상기 제 4 웰의 하측까지 제 2 도전형 불순물을 주입하여 상기 반도체 기판과의 경계를 따라 형성된 제 5 웰을 더 포함할 수 있다. 상기 바이폴라 트랜지스터는, 상기 제 1 베이스 영역과 상기 제 2 베이스 영역과의 사이에 형성된 제 3 트렌치 소자분리막을 더 포함할 수 있다.
본 발명의 제 3 관점으로서 바이폴라 트랜지스터의 제조 방법은, 제 1 도전형의 반도체 기판에 제 1 트렌치 소자분리막과 제 2 트렌치 소자분리막을 형성하여 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 단계와, 상기 제 1 트렌치 소자분리막과 상기 이미터 영역 및 상기 베이스 영역을 포함하는 상기 반도체 기판에 제 1 도전형 불순물을 주입하여 제 1 웰을 형성하는 단계와, 상기 제 2 트렌치 소자분리막과 상기 콜렉터 영역을 포함하는 상기 반도체 기판에 제 2 도전형 불순물을 주입하여 제 2 웰을 형성하는 단계와, 상기 제 1 트렌치 소자분리막과 상기 제 2 웰과의 사이에 위치하는 상기 이미터 영역에 제 2 도전형 불순물을 주입하여 이미터를 형성하는 단계와, 상기 제 1 웰과 상기 제 2 트렌치 소자분리막과의 사이에 위치하는 상기 콜렉터 영역에 제 2 도전형 불순물을 주입하여 콜렉터를 형성하는 단계와, 상기 제 1 트렌치 소자분리막에 의해 상기 이미터 영역으로부터 분리된 제 1 베이스 영역 및 상기 이미터 영역과 상기 제 2 웰과의 사이에 위치하는 상기 제 2 베이스 영역에 제 1 도전형 불순물을 주입하여 베이스를 형성하는 단계를 포함할 수 있다.
여기서, 상기 바이폴라 트랜지스터의 제조 방법은, 상기 제 1 웰을 형성하는 단계 이후에 상기 제 1 웰 내에 제 1 도전형 불순물을 주입하여 상기 제 2 베이스 영역을 감싸도록 제 3 웰을 형성하는 단계와, 상기 제 2 웰을 형성하는 단계 이후에 상기 제 2 웰 내에 제 2 도전형 불순물을 주입하여 상기 콜렉터 영역 및 상기 제 2 트렌치 소자분리막의 하측에 제 4 웰을 형성하는 단계를 더 포함할 수 있다. 상기 바이폴라 트랜지스터의 제조 방법은, 상기 제 3 웰의 하측부터 상기 제 4 웰의 하측까지 제 2 도전형 불순물을 주입하여 상기 반도체 기판과의 경계를 따라 제 5 웰을 형성하는 단계를 더 포함할 수 있다. 상기 바이폴라 트랜지스터의 제조 방법은, 상기 이미터 영역과 상기 제 2 베이스 영역과의 사이에 제 3 트렌치 소자분리막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 제 4 관점으로서 바이폴라 트랜지스터의 제조 방법은, 제 1 도전형의 반도체 기판에 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 제 1 트렌치 소자분리막 및 제 2 트렌치 소자분리막을 형성하는 단계와, 상기 제 1 트렌치 소자분리막과 상기 이미터 영역과 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역을 포함하는 상기 반도체 기판에 제 1 도전형 불순물을 주입하여 제 1 웰을 형성하는 단계와, 상기 제 1 웰 내에 제 1 도전형 불순물을 주입하여 상기 제 2 베이스 영역을 감싸도록 제 3 웰을 형성하는 단계와, 상기 제 2 트렌치 소자분리막과 상기 콜렉터 영역을 포함하는 상기 반도체 기판에 제 2 도전형 불순물을 주입하여 제 2 웰을 형성하는 단계와, 상기 제 2 웰 내에 제 2 도전형 불순물을 주입하여 상기 콜렉터 영역 및 상기 제 2 트렌치 소자분리막의 하측에 제 4 웰을 형성하는 단계와, 상기 제 1 트렌치 소자분리막과 상기 제 2 웰과의 사이에 순차로 위치하는 상기 제 1 베이스 영역과 상기 제 2 베이스 영역에 제 1 도전형 불순물을 주입하여 베이스를 형성하는 단계와, 상기 제 1 웰과 상기 제 2 트렌치 소자분리막과의 사이에 위치하는 상기 콜렉터 영역에 제 2 도전형 불순물을 주입하여 콜렉터를 형성하는 단계와, 상기 제 1 트렌치 소자분리막에 의해 상기 제 1 베이스 영역으로부터 분리된 이미터 영역에 제 2 도전형 불순물을 주입하여 이미터를 형성하는 단계를 포함할 수 있다.
여기서, 상기 바이폴라 트랜지스터의 제조 방법은, 상기 베이스를 형성하기 전에 상기 제 3 웰의 하측부터 상기 제 4 웰의 하측까지 제 2 도전형 불순물을 주입하여 상기 반도체 기판과의 경계를 따라 제 5 웰을 형성하는 단계를 더 포함할 수 있다. 상기 바이폴라 트랜지스터의 제조 방법은, 상기 제 1 웰을 형성하기 전에 상기 제 1 베이스 영역과 상기 제 2 베이스 영역과의 사이에 제 3 트렌치 소자분리막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 의하면, 트리거링 전압을 용이하게 조정할 수 있기 때문에 트리거링 전압을 낮출 수 있는 능력이 크고, 베이스 저항을 감소시켜서 유지 전압의 증가를 가져오며, 베이스 하단으로 깊은 전류 경로를 형성하기 때문에 항복 전압이 높아진다. 따라서, 본 발명은 바이폴라 트랜지스터의 크기를 증가시키지 않으면서도 정전기 방전 보호 성능을 향상시킬 수 있는 효과가 있다.
도 1은 종래 기술에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 2는 종래 기술의 변형 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 3은 본 발명의 제 1 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 4는 본 발명의 제 2 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 5는 본 발명의 제 3 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 6은 본 발명의 제 4 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 7은 본 발명의 제 5 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 8은 본 발명의 제 6 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 9는 본 발명의 제 7 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 10은 본 발명의 제 8 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 11은 본 발명의 제 9 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 12는 본 발명의 제 10 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 13은 본 발명의 제 11 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 2는 종래 기술의 변형 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 3은 본 발명의 제 1 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 4는 본 발명의 제 2 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 5는 본 발명의 제 3 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 6은 본 발명의 제 4 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 7은 본 발명의 제 5 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 8은 본 발명의 제 6 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 9는 본 발명의 제 7 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 10은 본 발명의 제 8 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 11은 본 발명의 제 9 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 12는 본 발명의 제 10 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
도 13은 본 발명의 제 11 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시 예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시 예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 본 발명의 제 1 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도로서, npn 구조의 바이폴라 트랜지스터를 예시하였다.
이에 나타낸 바와 같이 본 발명의 제 1 실시 예에 따른 바이폴라 트랜지스터는, p형의 반도체 기판(101)에 형성되어 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 제 1 트렌치 소자분리막(104) 및 제 2 트렌치 소자분리막(106)과, 이미터 영역과 제 1 베이스 영역 및 제 2 베이스 영역을 포함하는 반도체 기판(101)에 p형 불순물 이온이 주입되어 형성된 제 1 웰(102)과, 제 2 트렌치 소자분리막(106)과 콜렉터 영역을 포함하는 반도체 기판(101)에 n형 불순물 이온이 주입되어 형성된 제 2 웰(103)과, 제 1 트렌치 소자분리막(104)과 제 2 웰(103)과의 사이에 위치하는 이미터 영역에 n형 불순물 이온이 주입되어 형성된 이미터(107)와, 제 1 웰(102)과 제 2 트렌치 소자분리막(106)과의 사이에 위치하는 콜렉터 영역에 n형 불순물 이온이 주입되어 형성된 콜렉터(108)와, 제 1 트렌치 소자분리막(104)에 의해 이미터 영역으로부터 분리된 제 1 베이스 영역 및 이미터 영역과 제 2 웰(103)과의 사이에 위치하는 제 2 베이스 영역에 p형 불순물 이온이 주입되어 형성된 베이스(109, 201)를 포함한다.
이와 같이 구성된 본 발명의 제 1 실시 예에 따른 바이폴라 트랜지스터의 제조 과정을 살펴보면 다음과 같다.
먼저, p형의 반도체 기판(101)에 제 1 트렌치 소자분리막(104)과 제 2 트렌치 소자분리막(106)을 형성하여 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의한다.
이어서, 제 1 트렌치 소자분리막(104)과 이미터 영역 및 제 1, 제 2 베이스 영역을 포함하는 반도체 기판(101)에 p형 불순물 이온을 주입하여 제 1 웰(102)을 형성하며, 제 2 트렌치 소자분리막(106)과 콜렉터 영역을 포함하는 반도체 기판(101)에 n형 불순물 이온을 주입하여 제 2 웰(103)을 형성한다.
그리고, 제 1 트렌치 소자분리막(104)과 제 2 웰(103)과의 사이에 위치하는 이미터 영역에 n형 불순물 이온을 주입하여 이미터(107)를 형성한다.
제 1 웰(102)과 제 2 트렌치 소자분리막(106)과의 사이에 위치하는 콜렉터 영역에는 n형 불순물 이온을 주입하여 콜렉터(108)를 형성한다.
이미터(107)가 형성된 이미터 영역으로부터 제 1 트렌치 소자분리막(104)에 의해 분리된 제 1 베이스 영역 및 이미터(107)가 형성된 이미터 영역과 제 2 웰(103)과의 사이에 위치하는 제 2 베이스 영역에 p형 불순물 이온을 주입하여 베이스(109, 201)를 형성한다.
이와 같은 본 발명의 제 1 실시 예에 따른 도 3의 바이폴라 트랜지스터와 종래 기술에 따른 도 2의 바이폴라 트랜지스터를 비교하여 보면, 종래 기술에 따라 P형 웰(12)과 N형 웰(13)의 경계 영역에 존재하였던 제 2 트렌치 소자분리막(15)이 제거되었고, 제 1 웰(102) 내의 제 2 베이스 영역에 베이스(201)가 추가적으로 형성되었음을 알 수 있다.
이러한 본 발명의 제 1 실시 예에 따른 바이폴라 트랜지스터는 도 1에 나타낸 종래의 바이폴라 트랜지스터와 비교할 때에 이미터(107)와 베이스(109)의 위치 변경에 의해 터널링 효과가 더 빨리 나타나기 때문에 트리거링 시점을 앞당길 수 있다. 또, 제 1 웰(102)과 제 2 웰(103) 및 베이스(201)를 가지고서 트리거링 전압(Vt)을 조정할 수 있기 때문에 트리거링 전압(Vt)을 낮출 수 있는 능력(capability)이 크다.
그리고, 베이스(201)의 추가로 인하여 베이스 저항을 감소시켜서 유지 전압(Vh)의 증가를 가져온다.
또한, 베이스(201)가 추가되지 않은 구조라면 이미터(107)로부터 방출된 전자가 제 1 웰(102)과 제 2 웰(103)의 표면으로 크라우딩(crowding)되지만, 베이스(201)의 추가로 인하여 베이스(201) 하단으로 깊은 전류 경로(deep current path)를 형성하며, 이러한 깊은 전류 경로로 인하여 항복 전압(Vh)이 높아진다.
도 4는 본 발명의 제 2 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도로서, 도 3의 바이폴라 트랜지스터를 pnp 구조로 변경하여 나타낸 것이다.
도 5는 본 발명의 제 3 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도로서, npn 구조의 바이폴라 트랜지스터를 예시하였다.
이에 나타낸 바와 같이 본 발명의 제 3 실시 예에 따른 바이폴라 트랜지스터는, p형의 반도체 기판(101)에 형성되어 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 제 1 트렌치 소자분리막(104) 및 제 2 트렌치 소자분리막(106)과, 이미터 영역과 제 1 베이스 영역 및 제 2 베이스 영역을 포함하는 반도체 기판(101)에 p형 불순물 이온이 주입되어 형성된 제 1 웰(102)과, 제 2 트렌치 소자분리막(106)과 콜렉터 영역을 포함하는 반도체 기판(101)에 n형 불순물 이온이 주입되어 형성된 제 2 웰(103)과, 제 1 트렌치 소자분리막(104)과 제 2 웰(103)과의 사이에 위치하는 이미터 영역에 n형 불순물 이온이 주입되어 형성된 이미터(107)와, 제 1 웰(102)과 제 2 트렌치 소자분리막(106)과의 사이에 위치하는 콜렉터 영역에 n형 불순물 이온이 주입되어 형성된 콜렉터(108)와, 제 1 트렌치 소자분리막(104)에 의해 이미터 영역으로부터 분리된 제 1 베이스 영역 및 이미터 영역과 제 2 웰(103)과의 사이에 위치하는 제 2 베이스 영역에 p형 불순물 이온이 주입되어 형성된 베이스(109, 201)와, 제 1 웰(102) 내에 p형 불순물 이온을 주입하여 베이스(201)(제 2 베이스 영역)을 감싸도록 형성된 제 3 웰(202)과, 제 2 웰(103) 내에 n형 불순물 이온을 주입하여 콜렉터(108)(콜렉터 영역) 및 제 2 트렌치 소자분리막(106)의 하측에 형성된 제 4 웰(203)을 포함한다.
이와 같이 구성된 본 발명의 제 3 실시 예에 따른 바이폴라 트랜지스터의 제조 과정을 살펴보면 다음과 같다.
먼저, p형의 반도체 기판(101)에 제 1 트렌치 소자분리막(104)과 제 2 트렌치 소자분리막(106)을 형성하여 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의한다.
이어서, 제 1 트렌치 소자분리막(104)과 이미터 영역 및 제 1, 제 2 베이스 영역을 포함하는 반도체 기판(101)에 p형 불순물 이온을 주입하여 제 1 웰(102)을 형성하며, 제 1 웰(102) 내에 p형 불순물 이온을 주입하여 이후 공정에서 베이스(201)가 형성될 제 2 베이스 영역을 감싸도록 제 3 웰(202)을 형성한다.
그리고, 제 2 트렌치 소자분리막(106)과 콜렉터 영역을 포함하는 반도체 기판(101)에 n형 불순물 이온을 주입하여 제 2 웰(103)을 형성하며, 제 2 웰(103) 내에 n형 불순물 이온을 주입하여 이후 공정에서 콜렉터(108)가 형성될 콜렉터 영역 및 제 2 트렌치 소자분리막(106)의 하측에 제 4 웰(203)을 형성한다.
이어서, 제 1 트렌치 소자분리막(104)과 제 2 웰(103)과의 사이에 위치하는 이미터 영역에 n형 불순물 이온을 주입하여 이미터(107)를 형성한다.
제 1 웰(102)과 제 2 트렌치 소자분리막(106)과의 사이에 위치하는 콜렉터 영역에는 n형 불순물 이온을 주입하여 콜렉터(108)를 형성한다.
이미터(107)가 형성된 이미터 영역으로부터 제 1 트렌치 소자분리막(104)에 의해 분리된 제 1 베이스 영역 및 이미터(107)가 형성된 이미터 영역과 제 2 웰(103)과의 사이에 위치하는 제 2 베이스 영역에 p형 불순물 이온을 주입하여 베이스(109, 201)를 형성한다.
이와 같은 본 발명의 제 3 실시 예에 따른 도 5의 바이폴라 트랜지스터와 도 3의 바이폴라 트랜지스터를 비교하여 보면, 제 3 웰(202)과 제 4 웰(203)이 추가적으로 형성되었음을 알 수 있다.
이러한 본 발명의 제 3 실시 예에 따른 바이폴라 트랜지스터는 도 3의 바이폴라 트랜지스터와 비교할 때에 제 1 웰(102)과 제 2 웰(103), 제 3 웰(202) 및 베이스(201)를 가지고서 트리거링 전압(Vt)을 조정할 수 있기 때문에 트리거링 전압(Vt)을 낮출 수 있는 능력(capability)이 더욱 향상된다.
도 6은 본 발명의 제 4 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도로서, 도 5의 바이폴라 트랜지스터를 pnp 구조로 변경하여 나타낸 것이다.
도 7은 본 발명의 제 5 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도로서, npn 구조의 바이폴라 트랜지스터를 예시하였다.
이에 나타낸 바와 같이 본 발명의 제 5 실시 예에 따른 바이폴라 트랜지스터는, p형의 반도체 기판(101)에 형성되어 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 제 1 트렌치 소자분리막(104) 및 제 2 트렌치 소자분리막(106)과, 이미터 영역과 제 1 베이스 영역 및 제 2 베이스 영역을 포함하는 반도체 기판(101)에 p형 불순물 이온이 주입되어 형성된 제 1 웰(102)과, 제 2 트렌치 소자분리막(106)과 콜렉터 영역을 포함하는 반도체 기판(101)에 n형 불순물 이온이 주입되어 형성된 제 2 웰(103)과, 제 1 트렌치 소자분리막(104)과 제 2 웰(103)과의 사이에 위치하는 이미터 영역에 n형 불순물 이온이 주입되어 형성된 이미터(107)와, 제 1 웰(102)과 제 2 트렌치 소자분리막(106)과의 사이에 위치하는 콜렉터 영역에 n형 불순물 이온이 주입되어 형성된 콜렉터(108)와, 제 1 트렌치 소자분리막(104)에 의해 이미터 영역으로부터 분리된 제 1 베이스 영역 및 이미터 영역과 제 2 웰(103)과의 사이에 위치하는 제 2 베이스 영역에 p형 불순물 이온이 주입되어 형성된 베이스(109, 201)와, 제 1 웰(102) 내에 p형 불순물 이온을 주입하여 베이스(201)(제 2 베이스 영역)을 감싸도록 형성된 제 3 웰(202)과, 제 2 웰(103) 내에 n형 불순물 이온을 주입하여 콜렉터(108)(콜렉터 영역) 및 제 2 트렌치 소자분리막(106)의 하측에 형성된 제 4 웰(203)과, 제 3 웰(202)의 하측부터 제 4 웰(203)의 하측까지 n형 불순물 이온을 주입하여 반도체 기판(101)과의 경계를 따라 형성된 제 5 웰(204)을 포함한다.
이와 같이 구성된 본 발명의 제 5 실시 예에 따른 바이폴라 트랜지스터의 제조 과정을 살펴보면 다음과 같다.
먼저, p형의 반도체 기판(101)에 제 1 트렌치 소자분리막(104)과 제 2 트렌치 소자분리막(106)을 형성하여 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의한다.
이어서, 제 1 트렌치 소자분리막(104)과 이미터 영역 및 제 1, 제 2 베이스 영역을 포함하는 반도체 기판(101)에 p형 불순물 이온을 주입하여 제 1 웰(102)을 형성하며, 제 1 웰(102) 내에 p형 불순물 이온을 주입하여 이후 공정에서 베이스(201)가 형성될 제 2 베이스 영역을 감싸도록 제 3 웰(202)을 형성한다.
그리고, 제 2 트렌치 소자분리막(106)과 콜렉터 영역을 포함하는 반도체 기판(101)에 n형 불순물 이온을 주입하여 제 2 웰(103)을 형성하며, 제 2 웰(103) 내에 n형 불순물 이온을 주입하여 이후 공정에서 콜렉터(108)가 형성될 콜렉터 영역 및 제 2 트렌치 소자분리막(106)의 하측에 제 4 웰(203)을 형성한다.
또, 제 3 웰(202)의 하측부터 제 4 웰(203)의 하측까지 n형 불순물 이온을 깊게 주입하여 반도체 기판(101)과의 경계를 따라 제 5 웰(204)을 형성한다.
이어서, 제 1 트렌치 소자분리막(104)과 제 2 웰(103)과의 사이에 위치하는 이미터 영역에 n형 불순물 이온을 주입하여 이미터(107)를 형성한다.
제 1 웰(102)과 제 2 트렌치 소자분리막(106)과의 사이에 위치하는 콜렉터 영역에는 n형 불순물 이온을 주입하여 콜렉터(108)를 형성한다.
이미터(107)가 형성된 이미터 영역으로부터 제 1 트렌치 소자분리막(104)에 의해 분리된 제 1 베이스 영역 및 이미터(107)가 형성된 이미터 영역과 제 2 웰(103)과의 사이에 위치하는 제 2 베이스 영역에 p형 불순물 이온을 주입하여 베이스(109, 201)를 형성한다.
이와 같은 본 발명의 제 5 실시 예에 따른 도 7의 바이폴라 트랜지스터와 도 5의 바이폴라 트랜지스터를 비교하여 보면, 제 5 웰(204)이 추가적으로 형성되었음을 알 수 있다.
이러한 본 발명의 제 5 실시 예에 따른 바이폴라 트랜지스터는 도 5의 바이폴라 트랜지스터와 비교하면, 이미터(107)로부터 방출된 전자가 제 5 웰(204)을 따라 베이스(201) 하단으로 깊은 전류 경로를 형성하게 된다.
도 8은 본 발명의 제 6 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도로서, npn 구조의 바이폴라 트랜지스터를 예시하였다.
이에 나타낸 바와 같이 본 발명의 제 6 실시 예에 따른 바이폴라 트랜지스터는, p형의 반도체 기판(101)에 형성되어 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 제 1 트렌치 소자분리막(104)과 제 2 트렌치 소자분리막(106) 및 제 3 트렌치 소자분리막(205)과, 이미터 영역과 제 1 베이스 영역 및 제 2 베이스 영역을 포함하는 반도체 기판(101)에 p형 불순물 이온이 주입되어 형성된 제 1 웰(102)과, 제 2 트렌치 소자분리막(106)과 콜렉터 영역을 포함하는 반도체 기판(101)에 n형 불순물 이온이 주입되어 형성된 제 2 웰(103)과, 제 1 트렌치 소자분리막(104)과 제 3 트렌치 소자분리막(205)과의 사이에 위치하는 이미터 영역에 n형 불순물 이온이 주입되어 형성된 이미터(107)와, 제 1 웰(102)과 제 2 트렌치 소자분리막(106)과의 사이에 위치하는 콜렉터 영역에 n형 불순물 이온이 주입되어 형성된 콜렉터(108)와, 제 1 트렌치 소자분리막(104)에 의해 이미터 영역으로부터 분리된 제 1 베이스 영역 및 제 3 트렌치 소자분리막(205)과 제 2 웰(103)과의 사이에 위치하는 제 2 베이스 영역에 n형 불순물 이온이 주입되어 형성된 베이스(109, 201)와, 제 1 웰(102) 내에 p형 불순물 이온을 주입하여 베이스(201)(제 2 베이스 영역)을 감싸도록 형성된 제 3 웰(202)과, 제 2 웰(103) 내에 n형 불순물 이온을 주입하여 콜렉터(108)(콜렉터 영역) 및 제 2 트렌치 소자분리막(106)의 하측에 형성된 제 4 웰(203)을 포함한다.
이와 같이 구성된 본 발명의 제 6 실시 예에 따른 바이폴라 트랜지스터의 제조 과정을 살펴보면 다음과 같다.
먼저, p형의 반도체 기판(101)에 제 1 트렌치 소자분리막(104)과 제 2 트렌치 소자분리막(106) 및 제 3 트렌치 소자분리막(205)을 형성하여 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의한다.
이어서, 제 1 트렌치 소자분리막(104)과 이미터 영역 및 제 1, 제 2 베이스 영역을 포함하는 반도체 기판(101)에 p형 불순물 이온을 주입하여 제 1 웰(102)을 형성하며, 제 1 웰(102) 내에 p형 불순물 이온을 주입하여 이후 공정에서 베이스(201)가 형성될 제 2 베이스 영역을 감싸도록 제 3 웰(202)을 형성한다.
그리고, 제 2 트렌치 소자분리막(106)과 콜렉터 영역을 포함하는 반도체 기판(101)에 n형 불순물 이온을 주입하여 제 2 웰(103)을 형성하며, 제 2 웰(103) 내에 n형 불순물 이온을 주입하여 이후 공정에서 콜렉터(108)가 형성될 콜렉터 영역 및 제 2 트렌치 소자분리막(106)의 하측에 제 4 웰(203)을 형성한다.
이어서, 제 1 트렌치 소자분리막(104)과 제 3 트렌치 소자분리막(205)과의 사이에 위치하는 이미터 영역에 n형 불순물 이온을 주입하여 이미터(107)를 형성한다.
제 1 웰(102)과 제 2 트렌치 소자분리막(106)과의 사이에 위치하는 콜렉터 영역에는 n형 불순물 이온을 주입하여 콜렉터(108)를 형성한다.
이미터(107)가 형성된 이미터 영역으로부터 제 1 트렌치 소자분리막(104)에 의해 분리된 제 1 베이스 영역 및 제 3 트렌치 소자분리막(205)과 제 2 웰(103)과의 사이에 위치하는 제 2 베이스 영역에 p형 불순물 이온을 주입하여 베이스(109, 201)를 형성한다.
이와 같은 본 발명의 제 6 실시 예에 따른 도 8의 바이폴라 트랜지스터와 도 5의 바이폴라 트랜지스터를 비교하여 보면, 제 3 트렌치 소자분리막(205)이 추가적으로 형성되었음을 알 수 있다.
이러한 본 발명의 제 6 실시 예에 따른 바이폴라 트랜지스터는 도 5의 바이폴라 트랜지스터와 비교하면, 정션 브레이크다운이 표면으로 올라오지 않고 제 3 트렌치 소자분리막(205)의 아래에서 발생하므로 상대적으로 소자의 신뢰성이 향상된다.
도 9는 본 발명의 제 7 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도로서, 도 8의 바이폴라 트랜지스터를 pnp 구조로 변경하여 나타낸 것이다.
도 10은 본 발명의 제 8 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도로서, 도 8의 바이폴라 트랜지스터에 제 5 웰(204)을 추가로 형성한 것이다. 제 5 웰(204)을 포함하는 바이폴라 트랜지스터에 대해서는 도 7를 참조하여 설명하였기에, 상세한 설명은 생략하기로 한다.
한편, 도 5를 참조하여 설명한 본 발명의 제 3 실시 예, 도 6을 참조하여 설명한 본 발명의 제 4 실시 예, 도 7을 참조하여 설명한 본 발명의 제 5 실시 예, 도 8을 참조하여 설명한 본 발명의 제 6 실시 예, 도 9를 참조하여 설명한 본 발명의 제 7 실시 예 및 도 10를 참조하여 설명한 본 발명의 제 8 실시 예 등에서 이미터(107)와 베이스(109)의 위치를 도 1과 같이 서로 바꿔서 구현 및 제조할 수도 있다. 이러한 변형 실시 예 중에서 몇 가지를 도 11 내지 도 13을 참조하여 살펴보기로 한다.
도 11은 본 발명의 제 9 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도로서, 도 5의 바이폴라 트랜지스터에서 이미터(107)와 베이스(109)의 위치로 상호 변경한 변형 예이다.
이러한 본 발명의 제 9 실시 예에 따른 수평 바이폴라 트랜지스터는, p형의 반도체 기판(101)에 형성되어 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 제 1 트렌치 소자분리막(104) 및 제 2 트렌치 소자분리막(106)과, 제 1 트렌치 소자분리막(104)과 이미터 영역, 상기 제 1 베이스 영역 및 제 2 베이스 영역을 포함하는 반도체 기판(101)에 p형 불순물 이온이 주입되어 형성된 제 1 웰(102)과, 제 2 트렌치 소자분리막(106)과 콜렉터 영역을 포함하는 반도체 기판(101)에 n형 불순물 이온이 주입되어 형성된 제 2 웰(203)과, 제 1 트렌치 소자분리막(104)과 제 2 웰(103)과의 사이에 순차로 위치하는 제 1 베이스 영역과 제 2 베이스 영역에 p형 불순물 이온이 주입되어 형성된 베이스(109, 201)와, 제 1 웰(102)과 제 2 트렌치 소자분리막(106)과의 사이에 위치하는 콜렉터 영역에 n형 불순물 이온이 주입되어 형성된 콜렉터(108)와, 제 1 트렌치 소자분리막(104)에 의해 제 1 베이스 영역으로부터 분리된 이미터 영역에 n형 불순물 이온이 주입되어 형성된 이미터(107)와, 제 1 웰(102) 내에 p형 불순물 이온을 주입하여 제 2 베이스 영역을 감싸도록 형성된 제 3 웰(202)과, 제 2 웰(103) 내에 n형 불순물 이온을 주입하여 콜렉터 영역 및 제 2 트렌치 소자분리막(106)의 하측에 형성된 제 4 웰(203)을 포함한다.
이와 같이 구성된 본 발명의 제 9 실시 예에 따른 바이폴라 트랜지스터의 제조 과정을 살펴보면 다음과 같다.
먼저, p형의 반도체 기판(101)에 제 1 트렌치 소자분리막(104) 및 제 2 트렌치 소자분리막(106)을 형성하여 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의한다.
이어서, 제 1 트렌치 소자분리막(104)과 이미터 영역 및 제 1, 제 2 베이스 영역을 포함하는 반도체 기판(101)에 p형 불순물 이온을 주입하여 제 1 웰(102)을 형성하며, 제 1 웰(102) 내에 p형 불순물 이온을 주입하여 이후 공정에서 베이스(201)가 형성될 제 2 베이스 영역을 감싸도록 제 3 웰(202)을 형성한다.
그리고, 제 2 트렌치 소자분리막(106)과 콜렉터 영역을 포함하는 반도체 기판(101)에 n형 불순물 이온을 주입하여 제 2 웰(103)을 형성하며, 제 2 웰(103) 내에 n형 불순물 이온을 주입하여 이후 공정에서 콜렉터(108)가 형성될 콜렉터 영역 및 제 2 트렌치 소자분리막(106)의 하측에 제 4 웰(203)을 형성한다.
이어서, 제 1 트렌치 소자분리막(104)과 제 2 웰(103)과의 사이에 순차로 위치한 제 1 베이스 영역 및 제 2 베이스 영역에 p형 불순물 이온을 주입하여 베이스(109, 201)를 형성한다.
다음으로, 제 1 웰(102)과 제 2 트렌치 소자분리막(106)과의 사이에 위치하는 콜렉터 영역에는 n형 불순물 이온을 주입하여 콜렉터(108)를 형성한다.
끝으로, 제 1 트렌치 소자분리막(104)에 의해 베이스(109)(제 1 베이스 영역)로부터 분리된 이미터 영역에 n형 불순물 이온을 주입하여 이미터(107)를 형성한다.
도 12는 본 발명의 제 10 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도로서, 도 11의 바이폴라 트랜지스터에 제 5 웰(204)이 추가적으로 형성되었음을 알 수 있다. 제 5 웰(204)을 포함하는 바이폴라 트랜지스터에 대해서는 도 7를 참조하여 설명하였기에, 상세한 설명은 생략하기로 한다.
도 13은 본 발명의 제 11 실시 예에 따라 정전기 방전 보호 소자로 사용할 수 있는 수평 바이폴라 트랜지스터의 단면도로서, 도 12의 바이폴라 트랜지스터에 제 3 트렌치 소자분리막(205)이 추가적으로 형성되었음을 알 수 있다. 제 3 트렌치 소자분리막(205)을 포함하는 바이폴라 트랜지스터에 대해서는 도 8를 참조하여 설명하였기에, 상세한 설명은 생략하기로 한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101 : 반도체 기판 102 : 제 1 웰
103 : 제 2 웰 104 : 제 1 트렌치 소자분리막
106 : 제 2 트렌치 소자분리막 107 : 이미터
108 : 콜렉터 109, 201 : 베이스
202 : 제 3 웰 203 : 제 4 웰
204 : 제 5 웰
103 : 제 2 웰 104 : 제 1 트렌치 소자분리막
106 : 제 2 트렌치 소자분리막 107 : 이미터
108 : 콜렉터 109, 201 : 베이스
202 : 제 3 웰 203 : 제 4 웰
204 : 제 5 웰
Claims (14)
- p형의 반도체 기판에 형성되어 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 제 1 트렌치 소자분리막 및 제 2 트렌치 소자분리막과,
상기 제 1 트렌치 소자분리막과 상기 이미터 영역과 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역을 포함하는 상기 반도체 기판에 p형 불순물이 주입되어 형성된 제 1 웰과,
상기 제 2 트렌치 소자분리막과 상기 콜렉터 영역을 포함하는 상기 반도체 기판에 n형 불순물이 주입되어 형성된 제 2 웰과,
상기 제 1 트렌치 소자분리막과 상기 제 2 웰과의 사이에 위치하는 상기 이미터 영역에 n형 불순물이 주입되어 형성된 이미터와,
상기 제 1 웰과 상기 제 2 트렌치 소자분리막과의 사이에 위치하는 상기 콜렉터 영역에 n형 불순물이 주입되어 형성된 콜렉터와,
상기 제 1 트렌치 소자분리막에 의해 상기 이미터 영역으로부터 분리된 제 1 베이스 영역 및 상기 이미터 영역과 상기 제 2 웰과의 사이에 위치하는 상기 제 2 베이스 영역에 p형 불순물이 주입되어 형성된 베이스를 포함하는
바이폴라 트랜지스터. - 제 1 항에 있어서,
상기 바이폴라 트랜지스터는, 상기 제 1 웰 내에 p형 불순물을 주입하여 상기 제 2 베이스 영역을 감싸도록 형성된 제 3 웰과,
상기 제 2 웰 내에 n형 불순물을 주입하여 상기 콜렉터 영역 및 상기 제 2 트렌치 소자분리막의 하측에 형성된 제 4 웰을 더 포함하는
바이폴라 트랜지스터. - 제 2 항에 있어서,
상기 바이폴라 트랜지스터는, 상기 제 3 웰의 하측부터 상기 제 4 웰의 하측까지 n형 불순물을 주입하여 상기 반도체 기판과의 경계를 따라 형성된 제 5 웰을 더 포함하는
바이폴라 트랜지스터. - 제 2 항 또는 제 3 항에 있어서,
상기 바이폴라 트랜지스터는, 상기 이미터 영역과 상기 제 2 베이스 영역과의 사이에 형성된 제 3 트렌치 소자분리막을 더 포함하는
바이폴라 트랜지스터. - p형의 반도체 기판에 형성되어 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 제 1 트렌치 소자분리막 및 제 2 트렌치 소자분리막과,
상기 제 1 트렌치 소자분리막과 상기 이미터 영역과 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역을 포함하는 상기 반도체 기판에 p형 불순물이 주입되어 형성된 제 1 웰과,
상기 제 2 트렌치 소자분리막과 상기 콜렉터 영역을 포함하는 상기 반도체 기판에 n형 불순물이 주입되어 형성된 제 2 웰과,
상기 제 1 트렌치 소자분리막과 상기 제 2 웰과의 사이에 순차로 위치하는 상기 제 1 베이스 영역과 상기 제 2 베이스 영역에 p형 불순물이 주입되어 형성된 베이스와,
상기 제 1 웰과 상기 제 2 트렌치 소자분리막과의 사이에 위치하는 상기 콜렉터 영역에 n형 불순물이 주입되어 형성된 콜렉터와,
상기 제 1 트렌치 소자분리막에 의해 상기 제 1 베이스 영역으로부터 분리된 이미터 영역에 n형 불순물이 주입되어 형성된 이미터와,
상기 제 1 웰 내에 p형 불순물을 주입하여 상기 제 2 베이스 영역을 감싸도록 형성된 제 3 웰과,
상기 제 2 웰 내에 n형 불순물을 주입하여 상기 콜렉터 영역 및 상기 제 2 트렌치 소자분리막의 하측에 형성된 제 4 웰을 포함하는
바이폴라 트랜지스터. - 제 5 항에 있어서,
상기 바이폴라 트랜지스터는, 상기 제 3 웰의 하측부터 상기 제 4 웰의 하측까지 n형 불순물을 주입하여 상기 반도체 기판과의 경계를 따라 형성된 제 5 웰을 더 포함하는
바이폴라 트랜지스터. - 제 5 항 또는 제 6 항에 있어서,
상기 바이폴라 트랜지스터는, 상기 제 1 베이스 영역과 상기 제 2 베이스 영역과의 사이에 형성된 제 3 트렌치 소자분리막을 더 포함하는
바이폴라 트랜지스터. - p형의 반도체 기판에 제 1 트렌치 소자분리막과 제 2 트렌치 소자분리막을 형성하여 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 단계와,
상기 제 1 트렌치 소자분리막과 상기 이미터 영역 및 상기 베이스 영역을 포함하는 상기 반도체 기판에 p형 불순물을 주입하여 제 1 웰을 형성하는 단계와,
상기 제 2 트렌치 소자분리막과 상기 콜렉터 영역을 포함하는 상기 반도체 기판에 n형 불순물을 주입하여 제 2 웰을 형성하는 단계와,
상기 제 1 트렌치 소자분리막과 상기 제 2 웰과의 사이에 위치하는 상기 이미터 영역에 n형 불순물을 주입하여 이미터를 형성하는 단계와,
상기 제 1 웰과 상기 제 2 트렌치 소자분리막과의 사이에 위치하는 상기 콜렉터 영역에 n형 불순물을 주입하여 콜렉터를 형성하는 단계와,
상기 제 1 트렌치 소자분리막에 의해 상기 이미터 영역으로부터 분리된 제 1 베이스 영역 및 상기 이미터 영역과 상기 제 2 웰과의 사이에 위치하는 상기 제 2 베이스 영역에 p형 불순물을 주입하여 베이스를 형성하는 단계를 포함하는
바이폴라 트랜지스터의 제조 방법. - 제 8 항에 있어서,
상기 바이폴라 트랜지스터의 제조 방법은, 상기 제 1 웰을 형성하는 단계 이후에 상기 제 1 웰 내에 p형 불순물을 주입하여 상기 제 2 베이스 영역을 감싸도록 제 3 웰을 형성하는 단계와,
상기 제 2 웰을 형성하는 단계 이후에 상기 제 2 웰 내에 n형 불순물을 주입하여 상기 콜렉터 영역 및 상기 제 2 트렌치 소자분리막의 하측에 제 4 웰을 형성하는 단계를 더 포함하는
바이폴라 트랜지스터의 제조 방법. - 제 9 항에 있어서,
상기 바이폴라 트랜지스터의 제조 방법은, 상기 제 3 웰의 하측부터 상기 제 4 웰의 하측까지 n형 불순물을 주입하여 상기 반도체 기판과의 경계를 따라 제 5 웰을 형성하는 단계를 더 포함하는
바이폴라 트랜지스터의 제조 방법. - 제 9 항 또는 제 10 항에 있어서,
상기 바이폴라 트랜지스터의 제조 방법은, 상기 이미터 영역과 상기 제 2 베이스 영역과의 사이에 제 3 트렌치 소자분리막을 형성하는 단계를 더 포함하는
바이폴라 트랜지스터의 제조 방법. - p형의 반도체 기판에 이미터 영역, 제 1 베이스 영역, 제 2 베이스 영역 및 콜렉터 영역을 정의하는 제 1 트렌치 소자분리막 및 제 2 트렌치 소자분리막을 형성하는 단계와,
상기 제 1 트렌치 소자분리막과 상기 이미터 영역과 상기 제 1 베이스 영역 및 상기 제 2 베이스 영역을 포함하는 상기 반도체 기판에 p형 불순물을 주입하여 제 1 웰을 형성하는 단계와,
상기 제 1 웰 내에 p형 불순물을 주입하여 상기 제 2 베이스 영역을 감싸도록 제 3 웰을 형성하는 단계와,
상기 제 2 트렌치 소자분리막과 상기 콜렉터 영역을 포함하는 상기 반도체 기판에 n형 불순물을 주입하여 제 2 웰을 형성하는 단계와,
상기 제 2 웰 내에 n형 불순물을 주입하여 상기 콜렉터 영역 및 상기 제 2 트렌치 소자분리막의 하측에 제 4 웰을 형성하는 단계와,
상기 제 1 트렌치 소자분리막과 상기 제 2 웰과의 사이에 순차로 위치하는 상기 제 1 베이스 영역과 상기 제 2 베이스 영역에 p형 불순물을 주입하여 베이스를 형성하는 단계와,
상기 제 1 웰과 상기 제 2 트렌치 소자분리막과의 사이에 위치하는 상기 콜렉터 영역에 n형 불순물을 주입하여 콜렉터를 형성하는 단계와,
상기 제 1 트렌치 소자분리막에 의해 상기 제 1 베이스 영역으로부터 분리된 이미터 영역에 n형 불순물을 주입하여 이미터를 형성하는 단계를 포함하는
바이폴라 트랜지스터의 제조 방법. - 제 12 항에 있어서,
상기 바이폴라 트랜지스터의 제조 방법은, 상기 베이스를 형성하기 전에 상기 제 3 웰의 하측부터 상기 제 4 웰의 하측까지 n형 불순물을 주입하여 상기 반도체 기판과의 경계를 따라 제 5 웰을 형성하는 단계를 더 포함하는
바이폴라 트랜지스터의 제조 방법. - 제 12 항 또는 제 13 항에 있어서,
상기 바이폴라 트랜지스터의 제조 방법은, 상기 제 1 웰을 형성하기 전에 상기 제 1 베이스 영역과 상기 제 2 베이스 영역과의 사이에 제 3 트렌치 소자분리막을 형성하는 단계를 더 포함하는
바이폴라 트랜지스터의 제조 방법.
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