CN105470250B - 过电压保护设备及方法 - Google Patents

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Abstract

提供展现一纳秒或更少的时间的打开时间的保护设备。该设备为集成电路提供增强保护，以防静电放电事件。这依次降低在使用中的设备故障的风险。保护设备可包括连接在被保护的节点和放电路径之间的双极晶体管结构。

Description

过电压保护设备及方法
背景
技术领域
本申请涉及电路以提供具有过压保护的其他组件，诸如静电放电(ESD)和/或电过载(EOS)事件。
背景技术的描述
现代电子依赖于其中在单个封装中提供大量晶体管的集成电路。对于诸如速度的性能，晶体管通常仅设计以在例如几伏和数十千伏之间相对低的电压进行操作。
集成电路经封装以保护它们，但需要通过引腿或引脚或类似结构的方式连接到封装之外的组件。这些可依次连接到在产品上提供的端子、连接器或插座，在所述产品中提供集成电路。因此，即使当集成电路被安装在电路板上，可以进行静电冲击。已知等待放置在电路板上的集成电路特别容易受到静电放电或其它过电压事件。
理想并已知以提供提供过压保护的电路。简单的示例是在被保护的节点和集成电路的电源轨之间提供反向偏置二极管。
然而，在更复杂的电压保护电路中，理想的是：
1)该电路不会触发，直到达到触发电压。
2)即一旦电路触发，电压“弹回”到较小的保持电压。
3)电路是快速的，以便它可以在损害发生到集成电路之前对ESD事件作出反应。
可以相对多种公布的测试标准评估电路性能。一个这样的标准是国际电工委员会(IEC)CDM(带电装置模型)，其中峰值电流可以是在6A的范围，具有小于400微微秒的上升时间。这种性质的ESD事件可引起MOSFET的栅氧化物损害、接线损坏和集成电路的电荷捕集。
期望的是提供一种健壮和快速的保护电路。
摘要
根据本公开的第一方面，提供了一种包括双极晶体管的过电压保护设备。双极晶体管具有基极、集电极和发射极区。集电极和发射极区域设置彼此相邻。
通过改变集电极和发射极区之间的距离，过电压保护设备的穿通驱动触发发生的电压可被控制。由此，集电极和发射极区域之间的特定距离可被选择，以实现过电压保护设备所需的触发电压。
导体可延伸在集电极和发射极区域之间的半导体至少，并从半导体电隔离。该导体可以在诸如发射极电压的电压下维持，使得其作为场板或RESURF结构。替代地，导体可以用作栅极，以便形成在双极晶体管中具有沟道的MOSFET。
该过电压保护设备还可以包括在被保护的节点和晶体管的基极(或基极/栅极)之间连接的电容器。
根据本公开的第二方面，提供了一种包括双极型晶体管结构的过电压保护设备。双极型晶体管结构具有基极、集电极和发射极区。集电极和发射极区域处于被连接到以免受过电压事件的节点的电流流动路径中。电流流路延伸到放电路径。过电压保护装置进一步包括诸如合适的连接电容器或二极管的组件，以促进打开保护设备。
有利地，电容器具有连接到基极端子的第一端子，和连接到收集器和/或被保护的节点的第二端子。在某些配置中，双极晶体管结构可以具有其各个区域内的掺杂浓度，使得该设备非对称(即，集电极基极和基极发射极区域是不同的)。但是，它仍然能够提供一种电路，其中所述双极型晶体管的结构是对称的或基本对称的，以得到双向保护。例如，双向保护设备可用于保护集成电路免受正极性ESD事件和负极性ESD事件。在这样的布置中，电容器可在基极和集电极之间以及基极和发射极之间连接。
双极型晶体管结构可关联于第二双极晶体管结构，以形成硅控整流器(SCR)。硅的区域可以由两个晶体管共享。
该双极晶体管结构的基极可以连接到具有电阻性阻抗与电感性阻抗的至少一个的第二电流通路，以当晶体管打开时控制晶体管中的基极电流。
根据本公开的第三方面，提供了一种包括双极晶体管的过电压保护设备，其中双极晶体管具有基极、集电极和发射极区。集电极连接到被保护的节点，而发射极被连接到放电路径，诸如电力轨或接地电源。晶体管具有设置在发射区下方(或上方)的相对薄的基区。因此，可能修改该双极晶体管的结构，使其更快速响应。例如，实施具有相对薄的基区的双极晶体管可以提高导通速度，可以辅助在ESD和/或EOS事件期间减少电压积聚。
在一个实施例中，过电压保护设备包括连接在被保护的节点和排出通路之间的双极晶体管。晶体管的基极宽度被选择，使得横跨基极的托架过境时间产生基本上等于ESD事件的上升时间的倒数的晶体管的单位增益频率(FT)值。优选地，FT值大于1GHz，使得对应的上升时间小于一纳秒。
优选地，该晶体管的基极进一步包括布置相邻集电极但是从中分离的另外的基部区域。另外的基部区域和集电极通过减少掺杂的区域分开。集电极和另外的基部区域分开的距离控制所述设备的击穿电压。
根据本公开的第四方面，提供了一种过电压保护设备，包括晶体管或可控硅整流器结合至少一个钳位二极管。
钳位二极管可并联和串联设置，以合成具有所需电特性的复合二极管。二极管或复合二极管可与晶体管或可控硅并联设置。另外地或可选择地，钳位二极管可连接到晶体管或可控硅整流器的控制节点。所述晶体管可以是双极晶体管或场效应晶体管。
在另一个方面，提供了一种向节点提供过电压保护的方法。该方法包括：形成具有第一半导体类型的主体和第二半导体类型的第一和第二区域的晶体管，所述第一和第二区域中的一个被连接到被保护的节点和连接到放电路径的其他区域。此外，如下中的一个或多个应用：(a)主体形成晶体管的基区，和在所要保护的节点和体区之间设置电容，以注入变化导通晶体管；(b)第一半导体类型的层被提供在区域的一个的下方，作为该晶体管的发射极，以形成具有大于1GHz的单位增益频率的双极晶体管；(c)至少一个钳位二极管延伸在第一和第二区域之间；(d)第一和第二区域彼此相邻，但不是连续的，使得穿透发生，以指示晶体管导通；(e)第一和第二区域彼此相邻并彼此分开，并且在它们之间形成栅电极，以允许被保护的节点的电压超过阈值电压，以使第一和第二区域之间沿着沟道的传导；(f)通过在连接到被保护的结点的任一侧或至少部分周围形成基极，而扩大基极-集电极界面区域；和/或(g)晶体管形成场效应晶体管，和钳位二极管被连接到场效应晶体管的栅极，用于一旦达到二极管的击穿电压则打开。
附图说明
现在将通过非限制性示例的方式参考附图描述过电压保护设备的实施例。
图1示出如在US2011-0101444中描述的已知ESD保护设备。
图2是横向NPN晶体管的横截面，其用作用于建模或测试变化如何修改保护设备的打开时间的代表性设备。
图3a至3d示出响应于过电压(ESD)事件的冲击电离区域的进化。
图4是电路图，其中图2的横向NPN晶体管的集电极连接到以免受ESD事件的节点，以及其中电容器被连接在被保护节点和晶体管的基底之间。
图5是其中电容器被断开以及当它具有800fF的值时，比较图4的电路的瞬态响应的曲线图。
图6是当电容器断开时以及当它具有80pF值时，比较图4的电路的瞬态响应的曲线图。
图7是当80pF电容器被连接到被保护的节点和地面之间时比较响应的曲线图，连接电容器到晶体管的基极的响应。
图8再现图2的晶体管，增加晶体管中基极宽度和双极路径的指示。
图9示出其中基极薄得多时的改进结构。
图10比较集电极电压的响应，作为图9的晶体管相比于图2的时间的函数。
图11示出具有平行保护二极管的修改保护设备。
图12是曲线图，表示由图11所示的电路保护的节点的节点电压与电流流动。
图13是示出选择减小钳位二极管的钳位电压便于限制最大节点电流的峰值电压的曲线图。
图14是示出肖特基二极管性能的曲线图，用于计算图11的钳位二极管所需的的晶片面积的目的。
图15是示出齐纳二极管性能的曲线图，用于计算所需的裸片面积的目的。
图16是修改二极管结构的横截面，以便形成垂直二极管。
图17是修改晶体管结构的横截面，其中集电极和发射极区形成彼此相邻，以便击穿晶体管。
图18是示出名义上截止状态的图17所示的设备的I-V特性的模拟的曲线图，并且指示在哪里击穿并然后冲击电离效应开始导通晶体管。
图19比较图17的击穿晶体管和图2的晶体管响应于IEC CDM事件的瞬态响应。
图20示意性地示出在图17的击穿晶体管中的有效基极宽度调制。
图21是保护设备的另一实施例的横截面，其中双极型晶体管和场效应晶体管基本上在半导体材料内一致。
图22示出在图21中所示的晶体管中的沟道电流的区域。
图23示出图21所示的晶体管中的基极电流的区域。
图24示出图2所示的布置的进一步修改。
图25示出图24的设备中冲击电离的区域。
图26示出保护设备的另一实施例。
具体实施方式
美国2011-0101444公开了一种基于围绕横向NPN晶体管的过电压保护设备5，所述横向NPN晶体管形成在绝缘阱中，但应当理解，本公开并不限于使用这样的硅绝缘体上的晶体管。这种设备示于图1。
如图1所示，绝缘层22形成在衬底10上。衬底可以是半导体。有利地，半导体是硅，但其他半导体也可以使用。相对重掺杂的P+层24设置在绝缘层22上，或只是在它的一部分上，而其在成品设备中在晶体管的基区域B下方，如图1所示。P型材料的外延层30设置在P+区24上。外延层30的P型材料形成过电压保护设备的主体。P+区24有助于抑制形成寄生垂直晶体管，并也被重掺杂，有助于屏蔽设备的基区域B和发射极区域E免受从相对于基板10处于不同电势的外延层30产生的静电场。
如图1所示，第一N型区域40形成朝向设备的左手侧。在这个示例中，设备5具有旋转对称，使得同一区域40也存在于设备5的右侧。该区域形成集电极C。
P+区50被注入以形成基区域B，P+区50被植入相邻但隔开N型区40。形成发射极E的另一N+区域60注入在P+区50内。当晶体管5被故意制造为水平结构时，集电区40仅需要提供在该表面的附近。可替换地，N+区域40可以通过形成区40a、或区域40a和40b延伸，如图所示。应当理解，由于该设备可以通过在初始(手柄)晶片上生长外延层来形成，然后在容纳区域40a的层生长在晶片上之前，区域40b可以被植入或以其他方式掺杂。类似地，在容纳区域40的顶层生长在晶片上之前，区域40a可以注入掺杂剂，或者它可以在同一时间内完成。
对于提供保护防止任一极性的过电压状态(诸如，静电放电事件)的双向过电压保护设备，优选为40和50被掺杂为类似浓度，使得可以作为横向NPN晶体管的集电极或发射极。然而，在某些配置中，诸如单向配置中，晶体管可被制造成使得它具有这样的区域，其中当该区域被用作发射极时性能增强。
在这里所讨论的例子中，N型区40和50被掺杂至每立方厘米约1016施主杂质，同时与P型体相关联的外延层30被更轻易掺杂以每立方厘米约1015受主杂质。
当横跨它的电压增加时，该设备会自动触发。通过在集电极区的边缘和基底区域的边缘之间控制距离D的横向范围以调整触发电压而提供和控制触发机构，并且距离L代表基区的宽度来调整保持电压。
距离D和L可以在生产时通过使用掩模定位来选择。因此，通过控制距离D和L，击穿发生并触发设备导通的电压能够得到控制。设备触发也可通过调整冲击电离驱动击穿机制进行控制。
该设备的保持电压也可以通过控制在水平晶体管中的基极电流进行控制。
上述设备符合瞬态响应方面的传输线脉冲(TLP)的测试要求。然而，提供过电压和ESD保护的水平NPN晶体管的响应由器件物理约束。
在有些简单化方面，半导体设备中的电流流动可以归因于少数载流子电流的流动以及多数载流子的电流流动的组合。通常情况下，多数载流子的电流流动机制是比较快的，而少数载流子的机制相对较慢。
如果我们考虑图1的设备由于冲击电离的打开机制，然后当设备的电压升高时，集电极-基极电压产生冲击电离，其具有非常快速的(例如，亚微微-第二)的响应时间，因为它是多数载流子击穿事件。然而，冲击电离启动击穿用于将电子注入到双极晶体管的P型材料，并且因为这是少数载流子的电流流动，它略慢，从而产生该设备的自然开启时间的限制。
尽管基于图1中所示的围绕晶体管的过电压保护还可以在其中包括垂直晶体管，用于提供SCR动作，用于模拟和解释修改以导通时间，仅需要考虑横向晶体管的操作。
晶体管的操作由本发明人对横向NPN晶体管进行模拟，其结构示于图2中。图2所示的晶体管包括形成在收集极接触202下方的集电极区域200，射极区210之下的发射极接触212，和基极接触222下方的基极区域220。所有这些区域提供在外延层223中。区域200和210(在本例中)是N掺杂硅，以及区域220是高度掺杂P型硅。附加非常高度掺杂区域200a、210a可以设置，其中硅被掺杂到其极限或接近其极限，以便在集电极和发射极接触202和212中提供低电阻界面区域。设备的表面覆盖有内层钝化，诸如氧化物层225和另外的绝缘层228，绝缘层228也可以是氧化物或可能是氮化物或其它合适的介电材料。应当理解，通过交换半导体设备，PNP晶体管可以形成。例如，保护设备的所有层、区域和孔的掺杂类型可以与上述那些相反，以提供PNP晶体管。
可选地，通过扩散220'和相关孔(via)形成的第二基极触点B'可在集电器200的另一侧制成，如图所示。第二基极触点B'使得设备更加对称(从电气观点来看)，并有助于防止侧向穿通，其中集电极的耗尽区围绕设备行进(当从以上观看时，设备不具有环绕底座和发射极的环形集电极)到发射极。
图3a到3d显示在应用ESD事件之后冲击电离的区域的发展和耗尽区分别在0.4微微秒、0.6纳秒(NS)、15NS和100ns的周期的边界。在各图中，集电极掺杂的边缘由虚线300表示。同样地，耗尽区的空间范围由链点线302表示。相对高冲击电离的区域由阴影区域310和较小区域表示，但仍影响显著电离由区域320表示。
冲击电离趋向于集中在高场强区域或中等场强和高电流密度区。通过时间序列开始(图3a)，在0.4ps，集电极基极二极管的二极管击穿已经启动，区域310可以表现出非常大的冲击电离，和区域320显示出较少量的冲击电离。也可以看出，对于大多数设备，耗尽区302在其非导通状态的设备轮廓之后。在0.6纳秒(图3b)之后，设备被启动以进行集电极电流，因此当设备在该区域的电位差变小时，该设备表面附近的冲击电离的区域范围变得减少。
到到达时间15ns，如图3c所示，该设备主要接通，和冲击电离的区域是相对适度的并约束到区域320。
到100ns，设备完全导通，并比较图3d至图3c，很少改变。
假如电子电流被示出的，然后在0.4ps和0.6ns，在基极和集电极接触之间已有相对强的电子流。但是，到15ns和100ns，当正常晶体管操作接管时，该流动将显著降低。
本发明人研究了修改图1和2所示设备的选项，以进一步提高其导通时间，同时仍允许所述击穿和保持电压为布局可调和/或由外部元件来控制。
多种方式被识别，以及以下一个或多个选项可以单独或组合使用：
1.连接集电极与基极之间的电容器，以便更迅速地导通双极型晶体管。电容降低开关打开时间，因为它不再需要等待冲击电离以提供全部基极电流到双极晶体管。
2.提供具有相同结构但具有更小的基极宽度(即，垂直深度)的高速双极型晶体管。基极宽度的减小降低了少数载流子跨越发射极-基极结传播的时间，并由此加快了该设备的响应。然而，快速晶体管往往占用显著更大的面积，一般在五和十倍的区域之间，因此所涉及的成本显著更大。
3.提供跨晶体管的钳位二极管。该二极管可被提供为并行设备，但需要占用芯片上的区域。在这样的布置中，可希望减小晶体管的触发电压，使得它更接近保持电压，这使得其中操作二极管的更大电压窗口。当二极管可以是相当电阻时，二极管需要物理膨胀。当它们给予局部击穿时，可以使用肖特基和齐纳二极管。为了减少可以设置在半导体基板上所需要的“不动产”或区域量，可提供垂直二极管。垂直二极管给出较为统一的击穿特性，以及故障发生在较大区域。因此，该设备相对于横向二极管是更区域有效的。在一些实施例中，二极管可以通过使晶体管对称而内部被提供给晶体管，并放置基底在集电极的外侧面。
4.通过调节集电极和发射极之间的空间，提供击穿二极管。
5.提供高电压MOS设备。这可以通过在集电极和基极之间的硅上形成板来实现，从而有效地在设备的表面上形成信道，其在双极型晶体管的结构中提供快速MOSFET。当MOS沟道导通时，这引起在漏/集电极边缘的冲击电离，其产生提供基极电流以打开双极晶体管的电流。
6.提供内部二极管。
7.更换双极型晶体管，快速MOS设备和钳位。
图4示意性示出装有双极NPN晶体管405的保护设备或电路400，其可以使用图1或图2所示的双极型晶体管结构来实现。节点410对应于免受过压(诸如，ESD和/或EOS事件)的节点。通过该保护电路400被保护的电路可电连接至节点410。
晶体管405的集电极连接到通过保护电路400保护免受过电压事件的节点410，所述保护电路400包括晶体管405。节点410可以是集成电路中的任何节点，诸如输入节点或输出节点、内部节点或电源轨之一。被保护的节点410通过电容器430耦合到晶体管405的基极420。电容器430对应于明确的电容结构，而不是仅仅寄生电容。在一个实施例中，电容器430具有大于40pF的值，例如，50pF和100pF之间的值。任选的，电阻器440可以耦合在晶体管405的基极420和发射极之间，其可以连接到充当放电路径450的本地接地或供电轨，用于过电压事件。设备响应的模拟关于过电压事件执行，如通过IEC CDM标准所限定的，其中，过电压事件包括快速瞬态，上升时间小于1ns。
当没有提供电容器430以及当提供800fF(8×10-13F)电容器430时，图5比较当暴露于IEC过电压事件时该设备的夹紧作用。可以在没有电容器可见，瞬态电压超过150伏，而在存在800fF电容器时，最大电压稍稍超过100伏。在这两种情况下设备可以被认为约0.3ns接通。
当电容器430被断开时以及当电容器430具有80pF值时，图6是比较用于图4的电路400的过渡响应的曲线图。虽然图6示出其中电容器430断开的相同数据，如图5的情况，该图是在不同的尺度。这里可以看出，使用80pF电容器，最大电压瞬变为约40伏，设备走向30伏的保持电压。因此，当使用80pF电容器时，相对于在其中该电容器430被断开的配置，过冲电压大大减少。
图7示出类似的数据，但80pF电容器或从集电极端子接地，或者从集电端子连接到基底。被保护节点(410)和接地之间提供电容器限制了IEC过电压事件到约90伏，而在被保护节点410和晶体管405的基极之间连接相同的电容器在本示例中限制过电压事件为约50伏。使用在特征尺寸和掺杂水平方面略微不同的设备结构，进行图6和7的模拟，因此钳位电压略有不同，但是这并不有损于这些比较的有效性。
可用于提高导通时间的另一种方法是修改晶体管结构，以便使其更快。图8基本上再现图2所示的晶体管结构，但还示出了载流子在集电极与双极型器件的发射极之间采用的双极性电流路径910。通过对比的方式，图9示出类似的设备，但是其中基极现已修饰，使得它现在可以被认为是由第一和第二基极区域920和922形成。第一基极区920被布置成相邻集电极(或集电极或电连接到集电极的集电极状注入的至少邻近部分)，使得第一基极区920和集电极200(或者电或物理连接到集电极的集电极状区域)之间的分离通过击穿和/或冲击电离触发机制而控制触发电压。第二基极区922形成在发射极下方延伸的非常薄的基极区域。在图示的配置中，双极设备的基极是锥形的，使得其第一基极区920的厚度大于第二基极区922的厚度。在一个实施例中，第二基极区的基极宽度922是在约80nm至100nm的范围内。例如，该第二基极区922(布置为发射极区之下的层)可对于40伏的设备具有基本上为80nm至100nm的标称宽度。
提供薄的第二基极区922允许单位增益频率fT从图8的设备中的例如22兆赫增加至图9的设备中的1.7GHz，其中，两个晶体管使用同一个制造“过程”进行制造。此外，在每一种情况下，触发电压通过基极和集电极的边缘之间的距离是布局可调。这种更快的设备可以通过掺杂收集区来实现，使得其在空间上更广泛，使得它强调的基极和发射极区，以促进垂直电流路径910。这可以通过改变(增加)外延层向晶体管的表面的掺杂而实现，使其更象集电极。
如本领域的普通技术人员理解，存在快速双极晶体管的最佳速度，该晶体管是电流的函数，如最初增加设备电流使峰值速度增加，但随着电流上升，进一步Kirk效应发生并开始降低设备速度。如本领域的技术人员将理解，Kirk效应使基极宽度增加在较高的电流密度。
图10比较图8的晶体管的瞬态响应与图9的晶体管的瞬态响应，分别指定1000和1010。由此可以看出，使用快速双极晶体管，实际上没有任何过冲，因为该设备几乎立即响应。
对于快速双极晶体管，电流密度
Jc≤q vs Nc
其中
Jc为电流密度，
q是电子上的电荷，
VS是电子热速度，
Nc为载流子的数目。
对于设备，Nc可以是约每立方厘米3×1015载体。JC可具有不超过50uA每um-2的目标值。目标电流可以是约60安培，给予320000um2的设备区域。
可以通过使晶体管少更快、具有更接近图8的稍宽基极或设计、引入基极和集电极之间的电容以提高导通时间而权衡设备尺寸。
图11示出进一步的变化，其中保护晶体管(例如，图1、图2或图9所示的类型，并且指定1100)被提供在被保护的节点410和放电路径450之间的电流路径中。晶体管1100可以设置串联类似配置的第二晶体管1102和保护二极管1104，所述保护二极管1104用于防止反向电流的流动。例如，当被保护的节点410的电压小于与放电路径450相关联的功率低或地面供应时，该保护二极管1104可防止电流从放电路径450流到被保护的节点410。如果晶体管1100和1102显示出轻微的泄漏电流，则它们也将以或多或少相等方式共享它们之间的电压。因此，当单个晶体管可以保护到40伏的数量级，2个晶体管可以保护到80伏。这可进一步扩展到更高的电压。另外，钳位二极管或二极管1120提供在被保护的节点410和放电通路450之间，以及另外的保护二极管1125，其用于防止反向电流。晶体管1100以及被提供时晶体管1102可以在基极和发射极之间提供有各自的电阻器1130和1132，以控制该设备的保持电压。可以替代使用电感器或以及电阻器，以控制基极电流的流动，因为这会影响保持电压。二极管1120的功能是迅速击穿和夹紧被保护的节点410上的电压，而晶体管1100和1102导通。如前所述，晶体管可以相关联另外的PNP晶体管，使得它们形成硅可控整流器布置。正如前面关于图4所描述地，晶体管还可以关联于在它们的集电极及其基极或节点410与它们的基极之间的电容器，以增强设备导通时间。，如果只有单一的晶体管被提供，或者其中多个晶体管串联设置的晶体管的总和，晶体管1100的击穿电压被设定为小于钳位二极管的击穿电压。这确保了晶体管导通。类似的电路可以围绕PNP晶体管横向建成以提供保护，防止相反极性的ESD事件。
图12示意性地图示并比较设置成使用晶体管1100在70伏分解的二极管钳位的操作任选地与晶体管1102，所述晶体管1102经提供和操作以提供电压钳位与折回。在击穿或触发发生之后，对于基于双极晶体管的保护设备，电压折回至约50至55伏的保持电压，然后慢慢地增大，当ESD电流增大给予约1.7欧姆的有效导通电阻，如由线1200示出。通过比较，二极管一旦开始导通则表现出电阻特性，因此，电压继续上升而增加ESD电流，如线1202所表示。这意味着连接到节点410(其应该被保护)的设备的电压可超过限定电压，例如损害发生时的120伏。因此，希望减少在二极管1120的明显电阻，它在本例中为大约12欧姆。
如本领域技术人员公知的，降低二极管的电阻可通过将多个二极管并联来实现，这相当于制成较大的(较宽)二极管。然而，这在模腔或区域而言可是昂贵的。减小面积开销的一种方法是是改变二极管击穿电压，使得在更接近该晶体管的额定保持电压的较低电压导通(分解)。因此，如图13中所示，如果二极管被布置成在大约50伏打开，那么为了导通12安培的所需最大电流，而不超过120伏的损伤阈值，二极管的有效导通电阻可以是在5.8欧姆计算。因此，二极管区域可显著变小。此外，具有较低的击穿电压通常需要较少的串联连接二极管，以实现该击穿电压，给予进一步减少的芯片面积。从而，降低击穿电压减少所需的裸片面积。
图14和15比较裸片面积为二极管类型的函数，以便说明如何选择二极管技术的也可以是显著的。在每种情况下，大约40伏的击穿电压是理想的。对于图14，当反向偏置时，肖特基二极管用于各具有击穿电压13.61伏，因此，使用三个串联的二极管以得到所需的击穿电压。
当二极管导通时，他们有630欧姆的有效电阻。平行放置二极管池允许有效二极管电阻减少到2.6欧姆或2.5欧姆目标(使用较低电阻的允许击穿电压再次增加)，并考虑到这一点，我们具有969乘以单元二极管面积的有效面积，得到约48450um2的总裸片面积。
如果需要使用齐纳二极管技术的相同性能，则反向偏置时齐纳二极管在约5.15伏击穿，因此使用串联的8个。然而，当二极管导通时，它们得到有效的270欧姆电阻。因此，考虑用来实现击穿电压的串联二极管的数量，以及需要实现所需的导通电阻的并行路径的数量，这引起了1038的区域乘法，其中考虑齐纳设备大小，给出了约96858um2的芯片足迹。
因此，可以看出，尽管肖特基二极管的较高导通电阻，考虑它们的击穿电压，相比于齐纳二极管技术，用以实现所需夹紧性能的“不动产”或芯片上区域减少。
二极管区域可通过采用垂直制作二极管被减少。
图16是根据本发明实施例形成的垂直二极管的剖面图。因此，制造过程的许多步骤可以类似于图2中所示的晶体管。在本示例中，N-型外延层1600被形成在衬底1602上，并且可以通过与绝缘体上硅(SOI)的制造工艺相关联的绝缘层被从中分离。接下来，N区域1610形成在N型区域1600上，和到表面上，其中它与导体1620接触，可操作地通过高掺杂N+区域1622。
P型区域1630形成在N阱1610内，和电连接进一步的接触1640，可选通过高度掺杂的P++区1642。高度掺杂区1622和1642被包括以降低接触的欧姆电阻。当反向偏置时，P型区1630和N型区1610可经历冲击电离驱动击穿。然而，图16所示的二极管布置的物理结构趋于引起冲击电离要相当均匀地沿着这样区域1630的下表面分布。因此，因为二极管的显著比例用于在击穿条件下电导通，它提供了相对紧凑的结构。另外，二极管的击穿电压相对容易地通过操纵P+区1630中杂质的受主浓度进行控制。
例如，如果该区域1630被掺杂以每立方厘米(其类似于区域1642的掺杂)约1014杂质原子的浓度，则击穿电压约为11.9伏。如果杂质的浓度降低到6.4×1012，则击穿电压增大到大约46伏。减少杂质浓度到4.4×1012产生大约51.9伏的击穿电压，而降低杂质浓度为每立方厘米2.0×1012原子数产生大约62.3伏的击穿电压。
在进一步变化中，双极型晶体管结构可以变化，以便促进在集电极和发射极之间的击穿。为了实现这一目标，该集电极和发射极区可形成彼此相邻，如图17所示。在此，集电极200和其接触区200a被形成为相对于被前图2描述。然而，在这个例子中，发射器现在包含电极212的发射极接触下方的非常高掺杂区域210a。电极212可朝向集电极延伸，但不触及它，以便形成场板(它也可以称为RESURF结构)。基极可以由重掺杂区220形成，其将基极连接到P+材料或主体223的区域。因此，发射极和集电极接触区彼此相邻(基极接触不是在它们之间)，但不是彼此连续。
在使用中，集电极和发射极之间的电流流动一般约束在设备的表面附近。这可以提供快速的设备，因为导通路径的基极宽度是有效非常小的，由于该设备的修改的几何形状。集电极和发射极区之间的间距可以调节以调节击穿量和设备导通电压。在模拟中，并且如图18中所示，穿通就可以例如开始以约35伏左右，其中它开始增加设备电流超过约10-12安培的设备漏电流电压。打穿然后保持约35伏至约45伏主导，其中冲击电离接管以向设备提供更大的基极电流。
图19比较了图17所示的设备和图2所示的设备的击穿速度。相比图2的设备，打开击穿设备所用的时间显著较少，并且在IEC测试条件下表现降低的电压尖峰。然而，当操作击穿晶体管时，设计者应考虑kirk效果，因为如图20所示，在设备在由链点线表示并具有有效基极宽度Bon的打开条件以及由链线表示并具有有效基极宽度Boff的断开条件之间，基极改变值ΔB，其中这些线代表基极的有效边界区域。
在图17的击穿设备中，保持电压变成相关的触发电压。掺杂浓度和器件尺寸可以确定触发电压，但发射极通常可以被操纵以改变保持电压。例如，发射极深度可以被制成较深或较浅，以改变保持电压。改变发射极深度而变化基极电流，并因而该晶体管的增益，以及保持电压基本上反比于增益。此外，基极和发射极之间的距离也可以变化以调节设备的增益，并因此其保持电压。
图21示出进一步的改进，它在许多方面类似于图17所示，不同之处在于现在并非延伸朝向集电极的发射极，集电极电极202延伸朝向发射区。可替代地，单独的电极可以在集电极和发射极区之间来制造并偏置到适当的电压。电极可以由金属或多晶硅形成。在图21所示的结构中，集电电极202的延伸部202a由绝缘区域228从该晶体管的P型体223分离。因此，电极延伸202a有效地形成发射极区210a和集电极区200之间的栅极区。因此，可能制造与NPN双极晶体管一致的MOSFET晶体管。MOSFET的动作可以相当迅速引起在设备的表面上形成相对浅的导电沟道。导电通道的集电极和发射极区连接在一起，使得它们充当MOSFET的漏极和源极。与此同时，电压仍可能开始建立横跨甚至在MOSFET导通时的双极型晶体管，从而引发击穿和/或冲击电离驱动击穿机制。因此，图17的击穿晶体管结构可以在系统设备中关联于图21的高压MOS，由于该集电极和发射极区形成彼此相邻，并且该基极接触区形成在设备的一侧，以便不在集电极和发射极之间。
据信，形成场效应晶体管可实际上提高双极晶体管的操作，因为形成相对薄的沟道引起在通道内的冲击电离，进而驱动双极型晶体管的基极电流。因此，该场效应晶体管可以在一定程度上被视为打开双极晶体管。
在一些实施例中，从上方观察时，集电电极的形状可以具有不规则的形状，从而扩展202a可以形成在收集电极202的某些区域而不在其他，因此，设备的一些部分肯定更双极状，以及设备的一些部分是更像场效应晶体管。另外，也可以改变在设备的表面上的掺杂浓度，在其中将与集电极扩展器202a(或具有单独形成的电极)合作以修改场效应晶体管的电性能的这些区域中。图21所示的设备可以是基本上线性的，或者可以表现出反射或旋转对称。因此，例如，该设备可以显示出反射或旋转对称的基极/栅极电极222，或实际上如果需要围绕漏极/集极电极。在这种情况下，扩展202a将从区域200a的两侧延长。
图22是仿真，示出了信道电流在所述场效应晶体管的导通相位期间的主要流动。如图22所示，通道电流被限制为相对薄的区域2310，当它通过发射极和集电极区域之间，在扇出到更广泛的区域2312之前。在图22中，点划线2314表示广义空间范围的信道，链点线2320代表耗尽区的边缘，并且，实线2330表示漏掺杂的标称空间范围。
图23类似于图22，但示出一旦该双极动作已建立的基极电流的电流流动区域。该基极电流发生在区域2400，其边界由虚线2402分隔。
该击穿晶体管或击穿加上这里描述的FET的晶体管结构可以关于图4和图11的电路并且以及垂直二极管结构使用。
在简要地前面提到的另一个变化中，图2的晶体管可以被修改，以增加基极和集电极区它们之间的相对界面面积。这种设备的示例示于图24，其中另外的基极接触222'和另外的基极区域220'形成朝向图的左手侧称，基极区200和222形成朝向图的右手侧。包括另外的基极接触222'和另外的基极区域220'提供集电极和基极区之间增加反转偏置的二极管区域，使得一旦二极管开始分解有传导涉及的大量半导体，因此二极管的导通电阻较低。在双极晶体管成为导通的时间段期间，内部二极管的崩溃限制设备的电压驱动。
图25示意性地示出区域2600，其中冲击电离触发基极电流的形成。冲击电离区域大约增加一倍，从而产生更多的基极电流，以导通晶体管并降低电阻，而集电极基极结充当钳位二极管，而晶体管或可控硅处于接通的过程中。
在进一步的变形中，图11中所示的配置可被修改，使得反向偏置二极管被布置成在触发电压击穿，并打开快速的场效应晶体管。这样的布置示于图26，其中FET 2700连接在被保护的节点410和放电通路450之间。晶体管的栅极可以直接连接到晶体管的源极，如果器件的阈值电压VTH被设定为合适值，以作为触发电压，或者通过掺杂或通过形成FET的半导体上栅极的间距。可替代地，具有合适触发电压的反向偏置二极管2710可以连接在被保护的节点410和FET 2700的栅极之间。电阻器2720可被提供以保持在放电路径的电压的栅极电压，由此在导通晶体管的二极管2710呈现漏电流。
除非上下文清楚地要求，否则遍及说明书和权利要求中，词语“包含”、“正包含”、“包括”、“正包括”等将被解释为包含的意义，而不是排他性或穷尽感；也就是说，“包括但不限于”的意义。如通常在此使用的词语，“耦合”或“连接”指可以直接连接或通过一个或多个中间元件的方式连接。另外，在本申请中使用时，词语“本文中”、“以上”、“以下”和类似含义的词语应指本申请的整体而不是此申请的任何特定部分。如果上下文允许，在详细说明中，使用单数或复数数量也可以包括分别复数或单数。词语“或”在参照两个或多个项目的列表时意在覆盖所有单词的以下解释：列表中的任何项目、列表中的所有项目，和列表中项目的任何组合。本文所提供的所有数值或距离也意图包括测量误差相似的值。
虽然在某些实施例进行了说明，这些实施例已通过举例的方式而已，而不是意在限制本公开的范围。的确，新颖的晶体管、装置、设备、系统和本文描述的方法可以体现在其他各种形式。此外，可以对本文描述的晶体管、装置、设备、系统和方法的形式进行各种省略、替换和变化，而不脱离本公开的精神。所附权利要求旨在覆盖这些形式或修改将落入本公开的范围和精神内。因此，本发明的范围通过参考权利要求书限定。虽然权利要求书已在适于在美国专利商标局的单依赖性格式被提出，但应理解的是，任何权利要求可以依赖于相同类型的任意前述权利要求，除非这显然在技术上是不可行的。

Claims (26)

1.一种过电压保护设备，包括：
连接在被保护的节点和放电路径之间的双极型晶体管结构，其中，所述双极型晶体管结构包括：
半导体层，掺杂有第一导电类型的第一杂质；
在所述半导体层中的基极区，所述基极区比所述半导体层更重地掺杂有第一杂质，并具有基极接触；
在所述半导体层中的集电极区，所述集电极区掺杂有与第一导电类型相反的第二导电类型的第二杂质，并具有集电极接触和设置在所述集电极区和所述集电极接触之间的掺杂有到所述半导体层的极限或接近所述极限的第二杂质的非常高掺杂的区域；
在所述半导体层中的发射极区，所述发射极区通过掺杂有到所述半导体层的极限或接近所述极限的第二杂质的非常高掺杂的区域形成，并具有发射极接触，
其中，所述基极区和基极接触不位于所述集电极区和集电极接触与所述发射极区和发射极接触之间，
所述过电压保护设备还包括：
场板，在所述集电极区和所述发射极区之间的所述半导体层的部分之上，其中所述场板电连接到所述集电极区、所述发射极区或所述被保护的节点。
2.如权利要求1所述的过电压保护设备，其中所述半导体层是包括所述半导体层的基片或阱，其中所述场板与所述基片或阱绝缘并基本上在集电极区和发射极区之间延伸。
3.如权利要求2所述的过电压保护设备，其中，所述场板被连接到所述双极型晶体管结构的发射极区，以及所述集电极区和所述发射极区之间的距离能够被选择以设置所述过电压保护设备的触发电压。
4.如权利要求2所述的过电压保护设备，其中，所述场板被连接到所述双极型晶体管结构的集电极区或被保护的节点，其中，施加到所述场板的电压可操作以使在集电极区和发射极区之间的半导体层的部分耗尽，以形成所述双极型晶体管结构内的通道。
5.如权利要求1所述的过电压保护设备，进一步包括连接在被保护的节点和所述双极型晶体管结构的基极区之间的电容器。
6.如权利要求5所述的过电压保护设备，其中，所述电容器具有经选定以响应于过电压事件启动所述双极型晶体管结构中的传导的值。
7.如权利要求5所述的过电压保护设备，其中，所述电容器具有在40pF和100pF之间的值。
8.如权利要求1所述的过电压保护设备，进一步包括在被保护的节点和放电路径之间的至少一个电压钳位二极管。
9.如权利要求1所述的过电压保护设备，其中，所述基极区的一部分被布置为发射极区域下面的层，使得对于40伏设备所述基极区具有80nm至100nm的标称宽度。
10.如权利要求1所述的过电压保护设备，进一步包括在所述基极区和放电路径之间的电阻器。
11.如权利要求1所述的过电压保护设备，进一步包括在所述基极区和发射区之间的电阻和/或电感路径。
12.一种过电压保护设备，包括：
双极型晶体管结构，包括：
半导体层，掺杂有第一导电类型的第一杂质；
在所述半导体层中的集电极区，以及耦合到所述集电极区的集电极接触，所述集电极区掺杂有与第一导电类型相反的第二导电类型的第二杂质，并具有设置在所述集电极区和所述集电极接触之间的掺杂有到所述半导体层的极限或接近所述极限的第二杂质的非常高掺杂的区域；
在所述半导体层中的发射极区，以及耦合到所述发射极区的发射极接触，所述发射极区通过掺杂有到所述半导体层的极限或接近所述极限的第二杂质的非常高掺杂的区域形成；
在所述半导体层中的基极区，以及耦合到所述基极区的基极接触，所述基极区比所述半导体层更重地掺杂有第一杂质，
其中所述集电极区处于具有被保护免受过电压事件的节点和放电路径的电流路径中，
其中所述基极区和基极接触不位于所述集电极区和集电极接触与所述发射极区和发射极接触之间；以及
场板，在所述集电极区和所述发射极区之间的所述半导体层的部分之上，其中所述场板电连接到所述集电极区、所述发射极区或所述被保护的节点，
其中所述过电压保护设备进一步包括连接在所述基极区和被保护的节点之间的电容器。
13.如权利要求12所述的过电压保护设备，其中，所述电容器具有被选择来响应于所述过电压事件启动所述双极型晶体管结构的传导的值。
14.如权利要求12所述的过电压保护设备，其中，所述电容器具有大于40pF的值。
15.如权利要求12所述的过电压保护设备，其中，所述电容器具有在50pF和100pF的之间的值。
16.如权利要求12所述的过电压保护设备，进一步包括在被保护的节点和放电路径之间的至少一个电压钳位二极管。
17.一种过电压保护设备，包括与至少一个钳位二极管组合的晶体管或硅可控整流器，
所述晶体管或硅可控整流器包括连接在被保护的节点和放电路径之间的双极型晶体管结构，其中，所述双极型晶体管结构包括：
半导体层，掺杂有第一导电类型的第一杂质；
在所述半导体层中的基极区，以及耦合到所述基极区的基极接触，所述基极区比所述半导体层更重地掺杂有第一杂质；
在所述半导体层中的集电极区，以及耦合到所述集电极区的集电极接触，所述集电极区掺杂有与第一导电类型相反的第二导电类型的第二杂质，并具有设置在所述集电极区和所述集电极接触之间的掺杂有到所述半导体层的极限或接近所述极限的第二杂质的非常高掺杂的区域；和
在所述半导体层中的发射极区，以及耦合到所述发射极区的发射极接触，所述发射极区通过掺杂有到所述半导体层的极限或接近所述极限的第二杂质的非常高掺杂的区域形成，
其中，所述基极区和基极接触不位于所述集电极区和集电极接触与所述发射极区和发射极接触之间；以及
场板，在所述集电极区和所述发射极区之间的所述半导体层的部分之上，其中所述场板电连接到所述集电极区、所述发射极区或所述被保护的节点。
18.如权利要求17所述的过电压保护设备，其中，多个反向偏置的二极管被设置在并联连接的串联连接二极管串中，以当导通时实现期望的触发电压或期望的保持电压和期望的电阻。
19.如权利要求17所述的过电压保护设备，其中所述二极管中的至少一个是垂直二极管。
20.如权利要求17所述的过电压保护设备，其中所述晶体管是连接在被保护的节点和放电路径之间的双极型晶体管结构，其中，所述双极型晶体管结构包括基极区、集电极区和发射极区，其中所述集电极区和所述发射极区是彼此相邻的。
21.如权利要求17所述的过电压保护设备，其中，所述晶体管结构还包括FET，所述FET包括所述发射极区、所述集电极区以及所述场板。
22.一种过电压保护设备，包括：
连接在被保护的节点和放电路径之间的双极型晶体管结构，其中，所述双极型晶体管结构具有基极区、集电极区和发射极区，其中，基极区包括与集电极区相邻但通过降低掺杂浓度的中间区域与其相隔的第一基极区，使得触发电压通过在所述集电极区和所述第一基极区之间的间隔设置，其中，基极区进一步包括相对于所述发射极区垂直设置的第二基极区，
其中所述集电极区、所述基极区和所述发射极区被配置用于操作作为横向双极型晶体管，以及
场板，在所述集电极区和所述发射极区之间的半导体层的部分之上，其中所述场板电连接到所述集电极区、所述发射极区或所述被保护的节点。
23.如权利要求22所述的过电压保护设备，其中，所述基极区进一步连接到如下的一个或多个：
连接到被保护的节点的电容器；
连接到所述集电极的电容器；
连接到所述放电路径的电阻器；
连接到所述放电路径的电感器；
布置成在触发电压导通的至少一个二极管。
24.如权利要求23所述的过电压保护设备，其中，所述基极区被进一步连接到所述至少一个二极管，其中所述至少一个二极管中的一个或多个是垂直二极管。
25.一种过电压保护设备，包括连接在被保护的节点和放电通路之间的双极型晶体管，其中，所述双极型晶体管结构包括：
半导体层；
在所述半导体层中的基极区；
在所述半导体层中的集电极区；
在所述半导体层中的发射极区，其中，所述集电极区和所述发射极区彼此相邻，其中所述集电极区、所述基极区和所述发射极区被配置用于操作作为横向双极型晶体管；以及
场板，在所述集电极区和所述发射极区之间的所述半导体层的部分之上，其中所述场板电连接到所述集电极区、所述发射极区或所述被保护的节点，
其中所述双极型晶体管的基极宽度经选择，使得横跨双极型晶体管的基极的载流子传输时间产生双极型晶体管的单位增益频率(FT)值，其中频率的倒数基本上等于ESD事件的预定上升时间，并且其中所述上升时间小于1纳秒。
26.一种过电压保护设备，包括连接在被保护的节点和放电路径之间的双极型晶体管，其中，钳位二极管组件与所述双极型晶体管并行设置，并且其中二极管导通电阻和击穿电压被选择以减少所述钳位二极管的装配尺寸，
其中，所述双极型晶体管结构包括：
半导体层，掺杂有第一导电类型的第一杂质；
在所述半导体层中的基极区，以及耦合到所述基极区的基极接触，所述基极区比所述半导体层更重地掺杂有第一杂质；
在所述半导体层中的集电极区，以及耦合到所述集电极区的集电极接触，所述集电极区掺杂有与第一导电类型相反的第二导电类型的第二杂质，并具有设置在所述集电极区和所述集电极接触之间的掺杂有到所述半导体层的极限或接近所述极限的第二杂质的非常高掺杂的区域；
在所述半导体层中的发射极区，以及耦合到所述发射极区的发射极接触，所述发射极区通过掺杂有到所述半导体层的极限或接近所述极限的第二杂质的非常高掺杂的区域形成，
其中所述基极区和基极接触不位于所述集电极区和集电极接触与所述发射极区和发射极接触之间；以及
场板，在所述集电极区和所述发射极区之间的所述半导体层的部分之上，其中所述场板电连接到所述集电极区、所述发射极区或所述被保护的节点。
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