KR101772374B1 - ２단자 다중 채널 ｅｓｄ 디바이스 및 이를 위한 방법 - Google Patents

Abstract

하나의 실시예에서, 2단자 다중 채널 ESD 디바이스는 제너 다이오드 및 복수의 P-N 다이오드들을 포함하도록 구성된다. 다른 실시예에서, ESD 디바이스들은 비대칭 특성을 갖는다.

Description

２단자 다중 채널 ＥＳＤ 디바이스 및 이를 위한 방법{TWO TERMINAL MULTI-CHANNEL ESD DEVICE AND METHOD THEREFOR}

관련 출원들의 상호 참조

본 출원은 "TWO TERMINAL LOW CAPACITANCE MULTI-CHANNEL ESD DEVICE"라는 명칭으로 2009년 10월 7일자로 이전에 출원된 대한민국 특허출원 제10-2009-0095091호의 일부 계속(continuation-in-part) 출원이다. 본 출원은 또한 "MULTI-CHANNEL ESD DEVICE AND METHOD THEREFOR"라는 명칭으로 2008년 8월 29일자로 이전에 출원된 대한민국 특허출원 제10-2008-0085294호에 관한 것이다.

본 발명은 일반적으로 전자장치(electronics)에 관한 것으로, 특히 반도체 디바이스(device)들 및 구조들을 형성하는 방법들에 관한 것이다.

과거에, 반도체 산업은 정전기 방전(electrostatic discharge: ESD) 보호 디바이스들을 형성하기 위해 다양한 방법들 및 구조들을 이용하였다. 하나의 국제 규격인, IEC 61000-4-2(레벨 2)로서 흔히 칭해지는 International Electrotechnical commision(IEC) 규격에 따르면, ESD 디바이스는 약 1 나노초(nanosecond) 내에 높은 입력의 전압 및 전류에 응답하는 것이 바람직하다(IEC는 주소가 3, ruede Varembe, Geneve 20, Switzerland이다).

일부 종래의 ESD 디바이스들은 제너 다이오드(zener diode) 및 P-N 접합(junction) 다이오드를 사용하여 ESD 보호를 제공하고자 하였다. 일반적으로, 종래의 ESD 디바이스들은 급격한 브레이크다운 전압(breakdown voltage) 특성을 가지 않도록 저 커패시턴스(low capacitance)를 트레이드 오프(trade off)해야만 했다. ESD 디바이스에 낮은 클램프 전압(clamp voltage)을 제공하기 위해서 급격한 브레이크다운 전압 특성이 필요하다. 대부분의 경우, 디바이스 구조들은 높은, 일반적으로 약 일 내지 육(1 ∼ 6) 피코패럿(picofarad)보다 더 큰 고 커패시턴스(high capacitance)를 갖는다. 고 커패시턴스(high capacitance)는 ESD 디바이스의 응답 시간을 제한하였다. 일부 종래의 ESD 디바이스들은 펀치 스루(punch-through) 모드에서 동작하였으며, 상기 모드는 상기 ESD 디바이스들이 일반적으로 두께가 2미크론(micron) 미만인 매우 얇고 정확하게 제어되는 에피택셜(epitaxial) 층을 가지기 위해 필요로 하였고, 상기 에피택셜 층에서의 저 도핑(low doping)에 필요하였다. 이 구조들은 일반적으로 ESD 디바이스의 클램핑 전압을 정확하게 제어하는 것을 어렵게 하고, 특히 약 십 볼트(10V) 미만의 전압과 같은 낮은 클램핑 전압들을 제어하는 것을 어렵게 한다. 그와 같은 ESD 디바이스의 하나의 예는 Bin Yu 등에게 1999년 3월 9일자로 허여된 미국 특허 제5,880,511호에 개시되었다. 다른 ESD 디바이스는 밑에 놓인 에피택셜 층과의 경계면(interface)에서 제너 다이오드를 형성하기 위해 수직 MOS 트랜지스터의 바디 영역(body region)을 사용하였다. ESD 디바이스에 대해 사용되는 도핑 프로파일(profile)들 및 깊이들은 고 커패시턴스 및 저속 응답 시간을 초래하였다. 게다가, ESD 디바이스의 브레이크다운 전압을 제어하기 어렵게 하는 박층(thin layer)들에서 미량의 도핑(light doping) 레벨들을 제어하는 것이 어려웠다. 그와 같은 ESD 디바이스의 예는 2007년 3월 29일에 공개되고 발명자가 Madhur Bobde인 미국 특허 공개 제2007/0073807호에 개시되었다.

흔히 2 단자들을 갖는 ESD 디바이스들을 형성하여 상기 ESD 디바이스가 2 단자 반도체 패키지로 조립될 수 있는 것이 바람직하다.

따라서, 2 단자들을 가지고, 저 커패시턴스를 가지고, 고속 응답 시간을 가지고, 양(positive) 및 음(negative)의 ESD 이벤트 모두에 반응하고, 충분히 제어된 클램프 전압을 가지고, 제조 시에 제어하기 용이하며, 저전압에서 고전압까지의 전압의 범위에 걸쳐 제어될 수 있는 클램프 전압을 가지는 정전기 방전(ESD) 디바이스를 갖는 것이 바람직하다.

본 발명의 일 특징에 따르면, 제 1 및 제 2 표면들을 가지며, 제 1 도핑 농도를 갖고 제 1 전도성 유형인 반도체 기판; 상기 반도체 기판의 제 1 표면에 대향하는 제 1 표면 및 제 2 도핑 농도를 가지며, 상기 반도체 기판의 제 1 표면상에 있는 제 2 전도성 유형의 제 1 반도체 층; 상기 제 1 반도체 층의 제 1 표면에 대향하는 제 1 표면 및 제 3 도핑 농도를 가지며, 상기 제 1 반도체 층의 제 1 표면 위에 놓이는 상기 제 2 전도성 유형의 제 2 반도체 층; 제너 다이오드 부분을 형성하며, 상기 제 2 반도체 층 내에 적어도 일부를 갖는 상기 제 2 전도성 유형의 제 1 반도체 영역; 제 1 둘레(periphery)를 가지는 제 1 다중 접속 도메인(multiply-connected domain)으로 형성되고 상기 제 2 반도체 층의 상기 제 1 표면으로부터 상기 제 1 반도체 영역으로 신장되지만, 상기 제 1 반도체 영역을 통과하지 않고 신장되는 제 1 차단 구조로서, 상기 제 1 둘레는 상기 제 2 반도체 층의 적어도 제 1 부분을 둘러싸는, 제 1 차단 구조; 및 상기 제 2 반도체 층의 상기 제 1 부분 내에 있는 제 1 다이오드를 포함하는 ESD(electrostatic discharge) 디바이스가 제공된다.

바람직하게는, 본 발명의 ESD 디바이스는, 제 2 둘레를 갖는 제 2 다중 접속 도메인으로 형성되며, 상기 제 2 반도체 층의 상기 제 1 표면으로부터 상기 제 1 반도체 영역으로 신장되지만, 상기 제 1 반도체 영역을 통과하지 않고 신장되며, 상기 제 2 둘레는 상기 제 2 반도체 층의 제 2 부분을 둘러싸는, 제 2 차단 구조; 및 상기 제 2 반도체 층의 상기 제 2 부분에 형성되고 상기 제 1 반도체 영역 위에 놓이는 제 2 다이오드를 더 포함한다.

본 발명의 다른 특징에 따르면, 제 1 및 제 2 표면들을 가지는 제 1 전도성 유형의 반도체 기판을 제공하는 단계; 상기 반도체 기판의 상기 제 1 표면에 대향하는 제 1 표면을 가지는 버퍼 층으로서, 상기 반도체 기판의 상기 제 1 표면상에 제 2 전도성 유형의 상기 버퍼 층을 형성하는 단계; 상기 버퍼 층의 상기 제 1 표면 위에 놓인 상기 제 2 전도성 유형의 반도체 층을 형성하는 단계로서, 상기 반도체 층은 상기 버퍼 층의 상기 제 1 표면에 대향하는 제 1 표면을 갖는, 상기 제 2 전도성 유형의 반도체 층을 형성하는 단계; 상기 반도체 층 및 상기 반도체 기판 사이에 위치되는 제 1 도핑 농도 및 상기 제 2 전도성 유형의 제 1 반도체 영역을 형성하는 단계로서, 상기 제 1 반도체 영역은 제 1 제너 다이오드 부분을 형성하는, 제 1 반도체 영역을 형성하는 단계; 상기 제 1 도핑 농도보다 더 큰 제 2 도핑 농도 및 상기 제 2 전도성 유형의 제 2 반도체 영역을 형성하는 단계로서, 상기 제 2 반도체 영역은 상기 제 1 반도체 영역과 병치되며 상기 반도체 층 및 상기 반도체 기판 사이에 위치되고, 상기 제 2 반도체 영역은 제 2 제너 다이오드 부분을 형성하는, 제 2 반도체 영역을 형성하는 단계; 상기 반도체 층의 상기 제 1 표면으로부터 상기 제 1 반도체 영역으로 신장되는 제 1 차단 구조를 형성하는 단계로서, 상기 제 1 차단 구조의 둘레는 적어도 상기 제 1 반도체 영역의 제 1 부분, 상기 제 1 제너 다이오드, 및 상기 반도체 층의 제 1 부분을 둘러싸는 제 1 다중 접속 도메인을 형성하는, 제 1 차단 구조를 형성하는 단계; 상기 반도체 층의 상기 제 1 표면으로부터 상기 제 2 반도체 영역으로 신장되는 제 2 차단 구조를 형성하는 단계로서, 상기 제 2 차단 구조의 둘레는 적어도 상기 제 2 반도체 영역의 제 1 부분, 상기 제 2 제너 다이오드, 및 상기 반도체 층의 제 2 부분을 둘러싸는 제 2 다중 접속 도메인을 형성하는, 제 2 차단 구조를 형성하는 단계; 상기 반도체 층의 상기 제 1 부분에 그리고 상기 제 1 반도체 영역의 위에 놓이는 제 1 다이오드를 형성하는 단계; 및 상기 반도체 층의 상기 제 2 부분에 그리고 상기 제 2 반도체 영역의 위에 놓이는 제 2 다이오드를 형성하는 단계를 포함하는 ESD 디바이스를 형성하는 방법이 제공된다.

바람직하게는, 상기 버퍼 층을 형성하는 단계는 상기 반도체 층의 캐리어 농도보다 더 작고 상기 제 1 반도체 영역의 캐리어 농도보다 더 작은 캐리어 농도를 갖는 버퍼 층을 형성하는 단계를 포함한다.

본 발명의 또 다른 특징에 따르면, 제 1 및 제 2 표면들을 가지며, 제 1 도핑 농도 및 제 1 전도성 유형인 반도체 기판; 상기 반도체 기판의 제 1 표면에 대향하는 제 1 표면을 가지며 상기 반도체 기판의 제 1 표면상에 있는 제 2 전도성 유형의 제 1 버퍼 층; 상기 제 1 버퍼 층의 제 1 표면에 대향하는 제 1 표면을 가지며, 상기 제 1 버퍼 층의 제 1 표면 위에 놓이는 상기 제 2 전도성 유형의 반도체 층; 상기 반도체 층의 적어도 제 1 부분을 둘러싸는 제 1 다중 접속 도메인을 형성하는 둘레를 가지며, 상기 반도체 층의 제 1 표면으로부터 신장되는 제 1 차단 구조; 상기 반도체 층 및 상기 반도체 기판 사이에 위치되고, 제 1 도핑 농도를 갖는 상기 제 2 전도성 유형의 제 1 반도체 영역으로서, 상기 제 1 반도체 영역의 적어도 일부는 상기 제 1 차단 구조에 의해 둘러싸이고, 상기 제 1 반도체 영역의 상기 일부는 제 1 제너 다이오드 부분을 형성하는, 제 1 반도체 영역; 적어도 상기 반도체 층의 제 2 부분을 둘러싸는 제 2 다중 접속 도메인을 형성하는 둘레를 가지며, 상기 반도체 층의 제 1 표면으로부터 신장되는 제 2 차단 구조; 상기 반도체 층 및 상기 반도체 기판 사이에 위치되고, 상기 제 1 도핑 농도보다 더 큰 제 2 도핑 농도를 갖는 상기 제 2 전도성 유형의 제 2 반도체 영역으로서, 상기 제 2 반도체 영역의 적어도 일부는 상기 제 2 차단 구조에 의해 둘러싸이고, 상기 제 2 반도체 영역의 상기 일부는 제 2 제너 다이오드 부분을 형성하는, 제 2 반도체 영역; 상기 반도체 층의 제 1 부분에 그리고 상기 제 1 반도체 영역의 상기 일부 위에 놓이는 제 1 다이오드; 및 상기 반도체 층의 제 2 부분에 그리고 상기 제 2 반도체 영역의 상기 일부 위에 놓이는 제 2 다이오드를 포함하는 ESD 디바이스가 제공된다.

상술한 바와 같은 구성으로 인해서, 절연 층이 기판으로부터 다이오드들을 절연시키고 ESD 디바이스를 2단자 디바이스로 형성하는 것이 용이해지고, 다이오드들의 애노드들을 서로 상호접속하도록 하는 측방향 전류 경로를 형성하는 것이 용이해지며. 추가적으로, 측방향 전류 흐름이 도체 층 내에서 발생하도록 하고 다이오드들을 서로 단락시킬 수 있는 측방향 전류 흐름을 방지한다.

도 1은 본 발명에 따른 정전기 방전(ESD) 보호 디바이스의 회로 표시의 일부의 실시예를 개략적으로 도시하고,
도 2는 본 발명에 따른 도 1의 EDS 디바이스의 실시예의 단면 부분를 도시하고,
도 3 내지 도 5는 본 발명에 따른 도 1의 ESD 디바이스를 형성하는 바람직한 방법에서의 일부 단계들의 다양한 연속 국면들을 도시하고,
도 6은 본 발명에 따른 도 1 내지 도 5의 ESD 디바이스의 실시예의 부분의 확대 평면도이고,
도 7은 본 발명에 따른 도 1 내지 도 6의 ESD 디바이스의 V-I 특성을 도시한 그래프이고,
도 8은 본 발명에 따른 도 1 내지 도 7의 ESD 디바이스의 캐리어 농도(carrier concentration)들의 일부 캐리어 농도를 도시한 그래프이고,
도 9는 본 발명에 따른 도 1 내지 도 8의 ESD 디바이스의 대안 실시예의 V-I 특성을 도시한 그래프이고,
도 10은 본 발명에 따른 도 1 내지 도 8의 ESD 디바이스의 대안 실시예인 또 다른 정전기 방전(ESD) 보호 디바이스의 회로 표시의 일부의 실시예를 개략적으로 도시하고,
도 11은 본 발명에 따른 도 10의 ESD 디바이스의 V-I 특성을 도시한 그래프이고,
도 12는 본 발명에 따른 다른 정전기 방전(ESD) 보호 디바이스의 회로 표시의 일부의 실시예를 개략적으로 도시하고,
도 13은 본 발명에 따른 도 12의 ESD 디바이스의 실시예의 단면 부분를 도시하고,
도 14는 본 발명에 따른 정전기 방전(ESB) 보호 디바이스의 회로 표시의 일부의 실시예를 개략적으로 도시하고,
도 15는 본 발명에 따른 도 14의 ESD 디바이스의 실시예의 단면 부분를 도시하고,
도 16은 본 발명에 따른 도 14 및 도 15의 ESD 디바이스의 대안 실시예인 비대칭 정전기 방전(ESD) 보호 디바이스의 단면 부분를 도시하고,
도 17은 본 발명에 따른 도 16의 ESD 보호 디바이스의 회로 표시의 일부의 실시예를 개략적으로 도시하고,
도 18은 본 발명에 따른 도 16 및 도 17의 ESD 디바이스의 V-I 특성을 도시한 그래프이고,
도 19는 본 발명에 따른 다른 비대칭 정전기 방전 (ESD) 보호 디바이스의 회로 표시의 일부의 실시예를 개략적으로 도시하고,
도 20은 본 발명에 따른 도 19의 ESD 디바이스의 실시예의 단면 부분를 도시하고,
도 21 내지 도 22는 본 발명에 따른 도 19의 ESD 디바이스를 형성하는 방법의 예에서의 일부 단계들의 다양한 국면들을 도시하고,
도 23 및 도 24는 본 발명에 따른 도 19의 ESD 디바이스를 형성하는 다른 방법의 예에서의 일부 단계들의 다양한 국면들을 도시한다.

설명의 간소화 및 명료화를 위해서 도면들 내의 요소들은 반드시 축적대로일 필요는 없으며, 상이한 도면들에서의 동일한 참조 번호들은 동일한 요소들을 나타낸다. 게다가, 널리 공지되어 있는 단계들 및 요소들의 설명들 및 세부사항들은 설명의 간소화를 위해 생략된다. 본원에서 사용되는 바와 같이, 전류 운반 전극은 MOS 트랜지스터의 소스(source) 또는 드레인(drain), 바이폴라(bipolar) 트랜지스터의 이미터(emitter) 또는 콜렉터(collector) 또는 다이오드의 캐소드(cathod) 또는 애노드(anode)와 같은 디바이스를 통하여 전류를 운반하는 디바이스의 요소를 의미하고, 제어 전극은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스(base)와 같은 디바이스를 통해 전류를 제어하는 디바이스의 요소를 의미한다. 디바이스들이 본원에서 어떤 N-채널 또는 P-채널 디바이스들, 또는 어떤 N형 또는 P형으로 도핑된 영역들로서 설명될지라도, 당업자는 본 발명에 따라 상보적인 디바이스들이 또한 가능하다는 것을 인식할 것이다. 본원에서 사용되는 단어 "중에(during)", "동안(while)", 및 "때(when)"는 동작을 개시하자마자 즉각적으로 동작이 발생함을 의미하는 정확한 용어들이 아니며, 전파 지연(propagation delay)과 같이 초기 동작에 의해 개시되는 반응 사이의 얼마간의 작지만 적당한 지연이 존재할 수 있다는 것이 당업자에 의해 인식될 것이다. 단어 "약(approximately)" 또는 "실질적으로(substantially)"는 요소의 값이 진술된 값 또는 위치에 매우 근접하리라 예상되는 파라미터를 갖는 것을 의미한다. 그러나, 당업계에 널리 공지되어 있는 바와 같이, 값들 또는 위치들이 진술한 바대로 정확하지 못하게 하는 작은 변화들이 항상 존재한다. 약 10 퍼센트(10%)까지(그리고 반도체 도핑 농도들에 대해서는 약 20 퍼센트(20%)까지)의 변화들은 기술된 바대로의 정확한 이상적인 목적으로부터의 합당한 변화들로 고려되는 것으로 충분히 설정된다. 청구항들, 및/또는 도면들에서의 상세한 설명들에서의 용어들, 제 1, 제 2, 제 3 등은 유사한 요소들 사이의 구별을 위하여 사용되고 순위화하거나 또는 어떤 다른 방식으로 시간적으로, 아니면 공간적으로 시퀀스(sequence)를 기술하기 위해서 반드시 필요한 것은 아니다. 그렇게 사용되는 용어들은 적절한 환경들 하에서 교환 가능하고 본원에 기술되는 본 발명의 실시예들은 본원에 기술되거나 설명되는 것과는 다른 시퀀스들로 동작할 수 있음이 이해되어야 한다. 도면들의 간소화를 위해서, 디바이스 구조들의 도핑된 영역들은 일반적으로 직선 모서리(edge)들 및 정확한 각 구석(corner)을 갖는 것으로 도시된다. 그러나, 당업자는 도펀트(dopant)들의 확산 및 활성으로 인해 도핑된 영역들의 모서리들은 일반적으로 직선들이 아닐 수 있고 구석들은 적확한 각들이 아닐 수 있음을 이해한다.

도 1은 저 커패시턴스(low capacitance), 고속 응답 시간을 가지며, 2단자 반도체 패키지 내에 2단자로서 용이하게 조립될 수 있는 정전기 방전(ESD) 보호 디바이스, 즉 ESD 디바이스(10)의 일부의 실시예를 개략적으로 도시한다. 디바이스(10)는 2 단자들인 제 1 단자(11) 및 제 2 단자(12)를 포함하고, 단자들(11 및 12) 사이에 양방향성 EDS 보호를 제공하도록 구성된다. 단자들(11 및 12) 중 어느 하나는 입력 단자이거나 또는 출력 단자일 수 있다. 출력 단자는 통상적으로 디바이스(10)에 의해 보호되어야 하는 다른 요소(도시되지 않음)에 접속된다. 예를 들어 단자들(11 및 12)은 두 부품의 전자 장비 사이의 통신 라인 또는 데이터 전송 라인을 형성하는 두 와이어들 사이에서 접속될 수 있거나, 단자(12)는 출력 단자로 사용되어 정격 전원(5V 전원과 같은)의 고압 측에 접속되고 단자(11)는 전원의 저압 측에 접속될 수 있다. 단자들(11 및 12)은 SOD323 또는 SOD923 패키지와 같은 2단자 반도체 패키지의 두 단자들과 용이하게 접속된다. 디바이스(10)를 2단자 반도체 패키지로 조립하는 것은 디바이스(10)을 사용하여 종래의 2단자 ESD 디바이스들을 대체하는 것을 용이하게 한다. 게다가, 디바이스(10)의 구성은 어떤 단자들(11 또는 12)이 패키지의 어떤 단자로 접속되는지와는 관계없이 디바이스(10)가 반도체 패키지에 조립되는 것을 가능하게 한다. 이는 유용하게도 역으로의 접속들의 조립 실수들을 제거함으로써 조립 비용들을 감소시키고 디바이스(10)의 가격을 낮춘다. 디바이스(10)는 또한 단자들(11 및 12) 사이에서 저 커패시턴스를 갖도록 구성된다. 디바이스(10)는 단자들(11 및 12) 사이에 형성되는 최대 전압을 디바이스(10)의 클램프 전압으로 제한하도록 형성된다. 더욱이, 디바이스(10)는 클램프 전압의 값을 정확하게 제어하는데 조력하는 급격한 니(knee) 또는 급격한 브레이크다운 전압 특성을 가지도록 형성된다. 저 커패시턴스는 디바이스(10)에 고속 응답 시간을 제공하는데 조력한다. 디바이스(10)는 제 1 스티어링 다이오드(steering diode)(14), 제 2 스티어링 다이오드(21), 및 제너 다이오드(18)를 포함하는 제 1 스티어링 다이오드 채널과 같은, 복수의 스티어링 다이오드 채널들을 포함한다. 제 2 스티어링 다이오드 채널은 제 3 스티어링 다이오드(20), 제 4 스티어링 다이오드(15), 및 제너 다이오드(19)를 포함한다. 디바이스(10)는 또한 다이오드들(85 및 87)로 도시되는 두(2) 백 투 백(back-to-back) 다이오드들을 포함한다. 제 1 스티어링 다이오드(14)는 단자(11)에 공통으로 접속되는 애노드 및 제너 다이오드(18)의 캐소드에 접속되는 캐소드를 갖는다. 다이오드(18)의 애노드는 제 2 스티어링 다이오드(21)의 애노드에 접속된다. 다이오드(21)의 캐소드는 단자(12)에 접속된다. 유사하게, 제 3 스티어링 다이오드(20)는 단자(12)에 접속되고 그리고 백 투 백 다이오드들의 다이오드(85)의 애노드에 접속되는 애노드를 갖는다. 다이오드(20)의 캐소드는 제너 다이오드(19)의 캐소드에 접속된다. 다이오드(19)의 애노드는 제 4 스티어링 다이오드(15)의 애노드에 접속되고, 백 투 백 다이오드들의 다이오드(87)의 애노드에 접속된다. 다이오드(87)의 캐소드는 다이오드(85)의 캐소드에 접속된다. 다이오드(15)의 캐소드는 단자(11)에 접속된다. 다이오드들(14, 15, 20, 및 21)은 저 커패시턴스를 갖는 P-N 접합 다이오드들로서 형성된다.

양의 정전기 방전(ESD) 이벤트가 단자(11)에서 수신되는 경우, 단자(11)는 단자(12)에 비해 큰 양의 전압을 가지게 된다. 큰 양의 전압은 다이오드들(14 및 21)을 순방향으로 바이어싱(biasing)하고 다이오드들(15, 19, 및 20) 이외의 다이오드(18)를 역방향으로 바이어싱한다. 단자들(11 및 12) 사이의 전압이 디바이스(10)의 양의 임계 전압(다이오드(18)의 제너 전압에 다이오드들(14 및 21)의 순방향 전압을 더한 전압)에 도달할 때, 양전류(Ip)는 단자(11)로부터 다이오드(14)를 통해 다이오드(18)로, 그리고 다이오드들(18 및 21)을 통해 단자(12)로 흐른다. 다이오드(18)의 급격한 니(knee)는 다이오드(18)가 단자들(11 및 12) 사이에 형성된 최대 전압을 다이오드(18)의 제너 전압(다이오드들(14 및 21)의 순방향 전압이 추가된)으로 신속하게 클램핑(clamping)하도록 한다. 음의 ESD 이벤트가 단자(11)에서 수신되는 경우, 단자(11)는 단자(12)에 비해 큰 음의 전압을 가지게 된다. 큰 음의 전압은 다이오드들(20 및 15)을 순방향으로 바이어싱하고 다이오드들(14, 18, 및 21)이외의 다이오드(19)를 역방향으로 바이어싱한다. 단자들(11 및 12) 사이의 전압이 디바이스(10)의 음의 임계 전압(다이오드(19)의 제너 전압에 다이오드들(20 및 15)의 순방향 전압을 더한 전압)에 도달할 때, 음전류(In)는 단자(12)로부터 다이오드(20)를 통해 다이오드(19)로, 다이오드들(19 및 15)을 통해 단자(11)로 흐른다. 다이오드(19)의 급격한 니는 다이오드(19)가 단자들(11 및 12) 사이의 최대 전압을 다이오드(19)의 제너 전압(다이오드들(15 및 20)의 순방향 전압이 추가된)으로 신속하게 클램핑하도록 한다.

도 2는 ESD 디바이스(10)의 실시예의 일부의 단면도를 도시한다. 다이오드들(14, 15, 18, 19, 20 및 21)은 화살표들에 의해 일반적인 방식으로 식별된다. 이후에 더 확인될 수 있는 바와 같이, 디바이스(10)는 절연층(24)이 형성되는 벌크(bulk) 반도체 기판(23)을 포함한다. 도체 층(25)은 이후에 더 확인될 수 있는 바와 같이, 층(24)의 표면에 형성되어 전류들(Ip 및 In)을 전도한다. 절연층(24)은 층(25) 내에서 흐르는 전류들(Ip 및 In)을 포함하는데 조력하고, 벌크 반도체 기판(23)으로부터 다이오드들(14, 15, 18, 19, 20 및 21)을 절연시킨다. 반도체 층(33)은 다이오드들(14, 15, 20, 및 21)을 형성하는데 조력하도록 층(25) 상에 형성된다. 반도체 영역(29)은 다이오드들(18 및 19)을 형성하는데 조력하기 위해서 층(33)을 형성하는 도펀트들 및 층(25)의 도펀트들 사이의 경계면 부근에서 형성된다.

도 3 내지 도 5는 디바이스(10)를 형성하는 바람직한 방법에서의 단계들의 일부의 다양한 연속 국면들을 도시한다. 도 3을 참조하면, 본 바람직한 실시예에서, 벌크 반도체 기판(23)은 P형의 전도성을 갖고 일반적으로 약 1×10¹⁹ atoms/㎤ 바람직하게는 약 1×10¹⁹atoms/^/㎤와 1×10²¹atoms/^/㎤ 사이의 도핑 농도를 갖는다. 절연층(24)은 바람직하게는 기판(23)의 표면에 N형 에피택셜 층으로 형성된다. 절연층(25)은 층(24)의 표면에 P형 에피택셜 층으로 형성된다. 반도체 영역(29)이 형성되는 층(25)의 표면의 부분(75)은 층(25)의 표면에서 N형으로 도핑된 영역을 형성할 수 있는 도펀트로 도핑된다.

도 4를 참조하면, 부분(75)이 도핑된 후에, 층(33)은 층(25)의 표면에 N형 에피택셜 층으로 형성된다. 층(33)의 형성 동안에, 부분(75) 내의 도펀트들은 통상적으로 층들(25 및 33) 사이의 경계면에서 도핑된 반도체 영역(29)을 형성하기 위해 활성화된다. 영역(29)은, 층들(33 및 35) 내부로 확장될 수 있거나, 또는 영역(29)이 층(33)과 같은 P-N 접합을 형성하는 한, 다른 위치들에서 형성될 수 있다.

다음으로, 절연 트렌치(trench)들(35, 36, 37, 및 38)과 같은 복수의 차단 구조들(blocking structure)(도 2)은 다이오드들(14, 15, 20, 및 21) 각각이 서로에 의해서 형성되어야 하는 층(33)의 부분들을 절연시키기 위해서 형성된다. 이 차단 구조들은 층(33)의 표면에서 그리고 층(33) 내부로 수직으로 신장되는 둘레(periphery)를 가지며, 이 둘레는 각각의 개별 다이오드를 둘러싸서 층(33)의 측면으로 통과하는 다이오드들(14, 15, 20, 또는 21) 중 하나로부터 전류가 흐르는 것을 방지하고 상기 다이오드들 사이의 측면 전류 흐름이 층(25) 내에서 발생하도록 한다. 절연 트렌치들(35, 36, 37, 및 38)을 형성하기 위해, 실리콘 이산화물(silicon dioxide) 또는 실리콘 질화물 층(silicon nitride layer)과 같은 마스크(mask)가 층(33) 상에 형성되고 트렌치들(35, 36, 37, 및 38)이 형성될 개구들(77)을 형성하기 위해서 패터닝(patterning)된다. 개구들(77)은 층(33)을 통하여 층(25)으로 신장되는 개구들을 형성하기 위해서 사용된다. 트렌치들(35 및 37)을 위한 개구들은 또한 영역(29)을 통하여 층(25) 내부로 신장되어서 상기 트렌치들(35 및 37)이 다이오드들(18 및 19) 사이의 영역(29)을 측면으로 통과하는 전기전도를 감소시키고 다이오드들(15 또는 21) 중 어느 하나와의 전기전도를 감소시킬 수 있다. 추가적으로, 트렌치들(35 및 37)은 영역(29)을 개별 영역들로 분리하여 개별 영역들은 영역(29) 및 층(25) 사이에 개별 P-N 접합들을 형성함으로써 영역(29)을 사용하여 2개의 제너 다이오드들(18 및 19)을 형성할 것이다. 일부 실시예들에서, 실리콘 이산화물과 같은 유전체 라이너(dielectric liner)(30)는 트렌치들(35, 36, 37, 및 38)을 위한 개구들의 측벽들 및 바닥들을 따라 형성될 수 있다. 다른 실시예들에서, 유전체 라이너는 트렌치들(35, 36, 37, 및 38)을 위한 개구들의 바닥을 따라 제거된다(또는 형성되지 않는다). 라이너(30)는 트렌치들(35, 36, 37, 및 38) 각각을 절연 트렌치로 형성하는데 조력한다. 도면들의 명료성을 위해, 라이너(30)는 개구들의 측면들을 따른 선으로 도시된다.

도 5는 상기 방법에서의 후속 단계들 이후의 디바이스(10)를 도시한다. 트렌치들(35, 36, 37, 및 38)을 위한 개구들이 형성된 이후에, 통상적으로 마스크(76)(도 4)가 제거된다. 그 후에, 트렌치들(35, 36, 37, 및 38)을 위한 개구들은 도핑된 폴리실리콘(polysilicon)과 같은 도체로 채워져서 트렌치들(35, 36, 37, 및 38) 내부로 개구들을 형성한다. 일부 실시예들에서, 개구들 내에 도체 재료를 형성한 후에 층(33)의 표면을 평탄화하는 것이 필요할 수 있다. 트렌치들(35, 36, 37, 및 38)을 형성하는 방법들은 당업계에 널리 공지되어 있다. 트렌치들(35 및 37)이 영역(29)을 통하여 신장되기 때문에, 이들은 또한 정렬 허용 오차를 감소시키고 디바이스(10)를 신뢰성 있게 생산하는 것을 더 용이하게 한다. 트렌치들(35, 36, 37, 및 38)의 각각은 원형 또는 폐쇄된 다각형들과 같이 층(33)의 일부를 둘러싸는 개구를 갖는 둘레를 가지는 다중 접속 도메인(multiply-connected domain)으로 형성되므로, 트렌치들(35, 36, 37, 및 38)의 각각은 다중 접속 도메인으로 간주될 수 있다. 다각형의 경우, 폐쇄된 다각형의 모서리들은 바람직하게도 원형이 된다. 트렌치들(35, 36, 37, 및 38)은 각각의 다이오드(14, 15, 20, 및 21)이 형성될 부분 층(33)을 각각 둘러싼다. 트렌치들(35, 36, 37, 및 38)의 각각은 디바이스(10)의 둘러싸인 부분들과 다른 부분들 사이의 전기적 연결을 최소화하는 차단 구조로서 간주될 수 있다.

도 2 및 5를 참조하면, 도체 트렌치들 또는 도체들(60)과, 절연 트렌치(57)와 같은(도 2) 차단 구조가 후속하여 형성될 수 있다. 차단 구조는 디바이스(10)의 다이오드들(14, 15 및 18 내지 21)을 도체들(60) 및 도핑된 영역(63)으로부터 절연시킨다. 이는 상기 다이오드들 중 임의의 다이오드로부터 층들(24, 25, 및 33) 중 임의의 층을 통해 측면으로 도체들(60)(또는 영역(63))에 전류가 흐르는 것을 방지한다. 이후에 더 알 수 있는 바와 같이, 트렌치(57)는 절연 트렌치로 사용되고, 전류들(Ip 및 In)이 통과하여 흐르도록 의도된 다이오드들을 지나는 층(25)을 통해 상기 전류들이 측면으로 흐르는 것을 방지한다. 도체들(60)은 층(33)의 상부면으로부터 기판(23)으로의 전기 접속을 형성하는 것을 용이하게 한다. 트렌치(57) 및 도체들(60)을 형성하기 위해서, 통상적으로 다른 마스크(79)가 적용되고 패터닝되어서, 트렌치(57) 및 도체들(60)이 형성될 마스크(79) 내에 개구들(80)이 형성된다. 마스크(79)는 통상적으로 마스크(76)와 유사하다. 개구들(80)은 층(33)의 표면으로부터 층(33), 층(25), 층(24)을 통해 기판(23) 내부로 신장되는 개구들을 형성하는데 사용된다. 유전체 라이너(58)는 트렌치(57)를 위한 개구의 측벽들을 따라(바닥을 따르지는 않는다) 형성되어 트렌치(57)가 층들(24, 25, 및 33)과 전기적으로 상호 동작하는 것을 방지한다. 일부 실시예들에서, 라이너(58)는 또한 개구의 바닥에서 형성될 수 있다. 유사한 유전체 라이너(61)는 도체(60)의 개구들의 바닥인 아닌 측벽들을 따라 형성되어 도체들(60)이 층들(24, 25, 및 33)과 전기적으로 상호 동작하는 것을 방지한다. 라이너(61)는 도체들(60)이 기판(23)과 전기적으로 접촉할 수 있도록 개구들의 바닥에는 형성되지 않는다. 도체들(60)의 수는 기판(23)에 원하는 저항률의 전기 접속을 제공하도록 선택된다. 당업자는 라이너들(58 및 61)이 일반적으로 실리콘 이산화물과 같은 유전체를 측벽들 및 바닥에 형성함으로써 형성되고, 바닥 부분은 개별 단계에 의해서 제거될 수 있다.

다시 도 2를 참조하면, 다음으로 마스크(79)가 제거될 수 있고, 도핑된 폴리실리콘과 같은 도체는 트렌치(57) 및 도체들(60)로의 개구들을 형성하기 위해 트렌치(57)의 개구들 및 도체들(60) 내에 형성된다. 도핑된 반도체 재료가 트렌치(57) 및 도체들(60) 내에 있는 도체들을 위해 사용되는 경우, 도핑된 반도체 재료는 기판(23)과의 전기 접속을 형성하기 위해 기판(23)과 동일한 전도성이 되도록 도핑되는 것이 바람직하다. 그러나, 다른 도핑 유형들이 또한 사용될 수 있다. 층(33)의 표면은 개구들 내에 도체를 형성한 후에 다시 평탄화되어야 할 수도 있다. 트렌치(57)는 원형 또는 폐쇄된 다각형들과 같이 다이오드들(14, 15, 18, 19, 20 및 21)이 형성될 층들(33, 25, 및 24)의 일부를 둘러싸는 둘레를 가지는 다중 접속 도메인으로 형성된다. 다각형의 경우에, 모서리들은 바람직하게도 원형이 된다.

다음으로, 다이오드들(14, 15, 20, 및 21)은 예를 들어 표면상에 도핑된 영역들을 형성하고 층(33) 내로 신장됨으로써 형성된다. 다이오드(14)는 층(33)의 표면에 형성되고 층(33)과 반대되는 전도성을 갖는 도핑된 영역(42)을 포함한다. 유사하게, 다이오드(20)는 층(33)의 표면상에 형성되고 층(33)과 반대되는 전도성을 갖는 도핑된 영역(48)을 포함한다. 다이오드들(14 및 20)은 층(33) 및 각각의 영역들(42 및 48) 사이의 P-N 접합에 의해 형성된다. 영역들(42 및 48)은 층(33) 내부로 신장되고 영역(29) 위에 놓이도록 형성되어서 영역들(42 및 48), 따라서 다이오드들(14 및 20)은 영역(29)의 개별 부분들과 전기적으로 접속되어 다이오드들(18 및 19)로의 전기 접속을 형성한다. 영역들(42 및 48)은 통상적으로, 층(33)의 표면에 형성되는 둘레와 같은 영역들(42 및 48) 각각의 둘레가 각각의 트렌치들(35 및 37)에 의해 완전히 둘러싸이도록 위치된다. 바람직하게도, 트렌치들(35 및 37)의 각각은 각각의 영역들(42 및 48) 주위에 형성되는 하나의 연속 트렌치이다. 트렌치들(35 및 37)이 층(33)을 통하여 신장되기 때문에, 이들은 영역들(42 및 48) 부근에 있는 층(33)의 양을 감소시킴으로써 다이오드들(14 및 20)의 커패시턴스를 감소시키는데 조력한다. 트렌치들(35 및 37)은 다이오드들(14 및 20) 사이의 상호 작용을 또한 감소시킨다.

다이오드들(15 및 21)은 층(33) 및 층(25)의 경계면에서의 P-N 접합에 의해 그리고 각각의 트렌치들(36 및 28) 내에 각각 형성된다. 도핑된 영역(49)은 층(33) 내에 형성되고, 트렌치(38)에 의해 둘러싸이며, 다이오드(21)가 형성되는 층(33)의 부분과 전기적으로 접속하기 위한 접속 영역을 형성하기 위해서 층(33)과 동일한 전도성을 갖는다. 유사하게, 도핑된 영역(41)은 층(33) 내에 형성되고 트렌치(36)에 의해 둘러싸이며, 다이오드(15)가 형성되는 층(33)의 부분과 전기적으로 접속하기 위한 접속 영역을 형성하기 위해서 층(33)과 동일한 전도성을 갖는다. 영역들(41 및 49)은 층(33)의 표면에 형성되고 바람직하게도 층(33) 내부로 영역들(42 및 48)과 대략 동일한 길이로 신장된다. 그러나, 영역들(41 및 49)은 영역(29) 위에 놓이지 않는다. 영역(41)은 층(33)의 표면에서의 둘레와 같은 영역(41)의 둘레가 트렌치(36)에 의해 완전하게 둘러싸이도록 위치되고, 영역(49)은 층(33)의 표면에서의 둘레와 같은 영역(49)의 둘레가 트렌치(38)에 의해 완전하게 둘러싸이도록 위치된다. 트렌치들(37 및 38) 각각은 하나의 연속 트렌치로 형성되는 것이 바람직하다.

다른 도핑된 영역(63)은 도체 트렌치들(60)로의 전기 접속을 형성하기 위해 도체들(60) 위에 놓이고 바람직하게는 접하도록, 층(33)의 표면에 형성된다. 영역(63)은 기판(23)과 동일한 전도성으로 형성되어 영역(63)은 트렌치들(60)을 통하여 기판(23)까지의 전도 경로를 형성한다. 바람직하게도, 도체 트렌치들(60)을 위한 개구들의 상부는 유전체 라이너가 영역(63) 내에 있는 도체들(60)의 부분으로부터 제거되도록 하여 이 사이에서 저 저항 전기 접속을 형성하는 것이 용이하게 한다. 영역들(42, 48, 및 63)은 서로 동시에 형성될 수 있다. 영역들(41 및 49)은 서로 동시에 형성될 수 있다. 도 2로부터 알 수 있는 바와 같이, 다이오드(85)는 기판(23) 및 층(24) 및 이들 사이의 경계면에 의해 형성되고, 다이오드(87)는 기판(23) 및 층(24) 및 이들 사이의 경계면에 의해 형성된다.

다음으로, 유전체(51)는 층(33)의 표면상에 형성될 수 있다. 개구들은 일반적으로 유전체(51)를 통하여 형성되어 영역들(41, 42, 48, 49, 및 63)의 부분들을 노출시킨다. 도체(52)는 통상적으로 영역들(41 및 42) 모두에 전기적으로 접속하기 위해 적용된다. 도체(53)는 일반적으로 영역들(48, 49 및 63) 모두에 전기적으로 접속하기 위해 적용된다. 당업자는 영역(63)이 생략될 수 있고 도체(52)가 도체들(60) 내에 있는 도체 재료와 직접적으로 접촉할 수 있음을 인식할 것이다. 도체들(52 및 53)은 그 후에 각각의 단자들(11 및 12)에 접속된다. 디바이스(10)의 ESD 전류 흐름은 기판(23)의 바닥면을 통하지 않으므로, 도체는 일반적으로 기판의 바닥면에 적용되지 않는다. 결과적으로, 디바이스(10)는 단일 ESD 디바이스를 형성하기 위하여 일반적으로 반도체 패키지의 2단자들에 접속되는 2단자들을 가진다. 다른 실시예들에서, 디바이스(10)의 단자들(11 및 12)은 다수의 다이(die) 반도체 패키지에서와 같이, 다른 디바이스들에 접속되어 상이한 디바이스를 형성할 수 있다.

다시 도 1 및 도 2를 참조하면, 디바이스(10)가 단자(12)에 대하여 단자(11)에서 양의 ESD 전압을 수신할 때, 다이오드들(14, 18, 및 21)은 순방향으로 바이어싱되고 다이오드들(15, 19, 및 20)은 역방향으로 바이어싱된다. 결과적으로, 전류(Ip)는 단자(11)로부터 영역(42) 및 층(33) 사이의 경계면에서의 다이오드(14)의 P-N 접합을 통해 영역(42)에서의 다이오드(14)의 애노드로, 그리고 트렌치(35)에 의해 둘러싸인 층(33)의 부분에 있는 다이오드(14)의 캐소드로 흐르기 시작한다. 전류(Ip)는 층(33)을 통해서 그리고 영역(29)에서의 다이오드(18)의 캐소드로, 그리고 트랜치(35)에 의해 둘러싸인 영역(29)의 부분 및 층(25)의 인접 부분의 경계면에서 형성되는 다이오드(18)의 P-N 접합을 통해 계속해서 흐른다. 층(25)의 이 인접 부분이 다이오드(18)의 캐소드를 형성하기 때문에, 전류(Ip)는 층(25) 내부로 흐른다. 기판(23)이 도체들(60)을 통해 바이어싱되므로, 기판(23)은 전류(Ip)가 층(24) 및 기판(23) 모두로 흐르는 것을 방지하는 층(25) 및 층(24) 사이의 경계면에서 역방향으로 바이어싱된 P-N 접합을 형성한다. 또한, 트렌치(57)는 전류(Ip)를 억제하여 전류(Ip)가 트렌치(57)에 의해 둘러싸이는 층(25)의 부분의 내부에 남아있게 한다. 결과적으로, 전류(Ip)는 층(25)을 통해서, 트렌치(38)에 의해 둘러싸이는 층(33)의 일부와 인접하는 층(25)의 일부에 의해 형성되는 다이오드(21)의 캐소드로 흐른다. 전류(Ip)는 층(25) 및 층(33)의 경계면에서의 다이오드(21)의 P-N 접합을 통해 흐르고 층(33)에 의해 형성되는 다이오드(21)의 애노드로 계속해서 흐른다. 전류(Ip)는 층(33)을 통해 영역(49) 및 단자(12)로 흐른다. 층(24)은 전류(Ip)가 기판(23)으로 흐르는 것을 방지하는 절연 층을 형성하고 층(25)은 다이오드들(18 및 21) 사이의 전류를 전도하는 도체 층을 형성하는 것이 확인될 수 있다. 그러므로, 층(25)은 다이오드(18)의 애노드를 다이오드(21)의 애노드로 전기적으로 접속시키고 층(33)은 다이오드(14)의 캐소드를 다이오드(18)의 캐소드로 접속시킨다.

도 6은 디바이스(10)의 실시예의 부분의 확대 평면도이다. 도 6은 층(33)의 표면을 도시하기 위해서 유전체(51) 및 도체들(52 및 53)이 없는 디바이스(10)를 도시한다. 도 6의 실시예들의 경우, 디바이스(10)는 두 개의 다이오드(15) 및 두 개의 다이오드들(21)을 포함한다. 상기 평면도는 다중 접속 도메인 구성 트렌치들(35, 36, 37, 38, 및 57)을 도시한다. 예를 들어, 트렌치들(35, 37, 및 57)은 둥근 모서리들을 갖는 폐쇄 다각형들로서 형성되고, 트렌치들(36 및 38)은 원형들로 형성된다. 도체들(60)은 도체들(60)이 폐쇄 다각형으로 형성되지 않고, 기판(23)과의 접속을 형성하도록 디바이스(10)의 구조의 하나의 종단에 형성되어 있는 것을 도시한다. 전형적으로, 도체들(60)은 도체들(60) 및 다이오드들(20 및 21) 모두와 전기적으로 접속하는 도체(53)를 형성하는 것을 용이하게 하기 위해 다이오드들(20 및 21)에 근접하여 형성된다.

디바이스(10)가 단자(12)에 대한 단자(11)에서 음의 전압을 수신하면, 다이오드들(20, 19, 및 15)은 순방향으로 바이어싱되고 다이오드들(14, 18, 및 21)은 역방향으로 바이어싱된다. 결과적으로, 전류(In)는 단자(12)로부터 영역(48) 및 층(33) 사이의 경계면에 있는 다이오드(20)의 P-N 접합을 통해, 영역(48)에 있는 다이오드(20)의 애노드로, 그리고 트렌치(37)에 의해 둘러싸이는 층(33)의 부분 내의 다이오드(20)의 캐소드로 흐르기 시작한다. 전류(In)는 층(33)을 통하여 영역(29)에 있는 다이오드(19)의 캐소드로, 그리고 트렌치(37)에 의해 둘러싸인 영역(29)의 부분 및 층(25)의 인접한 부분 사이의 경계면에서 형성되는 다이오드(19)의 P-N 접합을 통하여 계속 흐른다. 이 층(25)의 인접 부분이 다이오드(19)의 캐소드를 형성하기 때문에, 전류(In)는 층(25) 내부로 흐른다. 기판(23)은 다시 도체들(60)을 통해 바이어싱되고 전류(In)가 층(24) 및 기판(23) 이 둘 모두 내부로 흐르는 것을 방지하는 층(25) 및 층(24) 사이의 경계면에서 역방향으로 바이어싱된 P-N 접합을 형성한다. 또한, 트렌치(57)는 전류(In)를 억제하여 전류(In)가 트렌치(57)에 의해 둘러싸이는 층(25)의 부분의 내부에 남아있게 한다. 결과적으로, 전류(In)는 층(25)을 통하여, 트렌치(36)에 의해 둘러싸인 층(33)의 부분과 인접하는 층(25)의 부분에 의해 형성되는 다이오드(15)의 캐소드로 흐른다. 전류(In)는 트렌치(36)에 의해 둘러싸인 층(33)의 부분과 층(25)의 경계면에 있는 다이오드(15)의 P-N 접합을 통해 흐르고, 층(33)에 의해 형성되는 다이오드(15)의 애노드로 계속 흐른다. 전류(In)는 층(33)을 통해 영역(41) 및 단자(11)로 계속된다. 층(24)은 전류(In)가 기판(23)으로 흐르는 것을 방지하는 절연 층을 형성하고 층(25)은 다이오드들(20 및 15) 사이에서 전류(In)를 전도하는 도체 층을 형성한다. 그러므로, 층(25)은 다이오드(15)의 애노드를 다이오드(19)의 애노드로 전기적으로 접속시키고 층(33)은 다이오드(20)의 캐소드를 다이오드(19)의 캐소드로 접속시킨다. 양 및 음의 ESD 방전 이벤트들 모두에 대해서, ESD 전류 흐름은 층들(25 및 33)의 상부면 내부로, 그리고 상기 상부면으로부터 외부로 흐르는 것을 주목하라. ESD전류는 기판(23)을 통해 또는 심지어 기판(23) 내부로 흐르지 않는다. 추가적으로, 트렌치(57)는 트렌치(57)에 의해 둘러싸이는 층(25)의 부분을 통해 흐르도록 전류(Ip 및 In)를 한정한다. 추가적으로, 트렌치(57)는 영역(63)에서부터 층(33)을 통하여 층(24)까지의 단락을 방지한다. 그와 같은 단락은 단자(12)를 다이오드들(21 및 19)의 애노드까지 단락시킬 것이다.

층(24)의 시트 rho, 또는 Gummel 넘버는 층(24) 내의 캐리어 농도 및 층(24)의 두께에 의해 제어된다. 층(25)의 시트 rho에 대한 층(24)의 시트 rho는 층들(25, 24) 및 기판(23)에 의해 형성될 수 있는 기생 바이폴라 트랜지스터의 가능성을 방지하는데 조력하도록 제어된다. 바람직하게도, 층(24)의 캐리어 농도는 약 이 내지 이십(2 ∼ 20)미크론의 두께를 가지고, 약 1E15 atoms/^s/㎤과 1E17 atoms/㎤의 사이에 있다. 하나의 예시적인 실시예에서, 층(25)은 다이오드들(18 및 21) 사이의 효과적인 캐리어(carrier) 전도를 용이하게 하기 위해서 약 이 내지 십(2 ∼ 10) 미크론의 두께 및 약 1E19 atoms/㎤의 도핑 농도로 형성된다. 이 도핑 관계들로 인해, 다이오드들(85 및 87)은 일반적으로 디바이스(10)의 본 실시예에서 전류를 전도하지 않는다.

도 7은 디바이스(10)의 V-I 특성을 도시한 그래프이다. 가로좌표는 단자(12)에 대한 단자(11)에 인가되는 전압을 나타내고, 세로좌표는 디바이스(10)를 통하는 전류를 나타낸다. 플롯(plot)(67)은 V-I 특성을 도시한다. 층(24)은 기판(23) 및 층들(24 및 25) 사이의 기생 바이폴라 트랜지스터의 가능성을 방지하도록 형성되기 때문에, 디바이스(10)에 대한 V-I 특성은 급격한 니이고 플롯(68)에 도시되는 바와 같이 양 및 음의 ESD 방전 이벤트들에 대해 실질적으로 대칭이다.

추가적으로, 디바이스(10)의 구조는 저 커패시턴스를 갖도록 형성된다. 디바이스(10)가 전도되고 있지 않을 때의 상기 저 커패시턴스는 디바이스(10)가 접속된 데이터 송신 라인을 통해 이와 간섭하는 디바이스(10)의 커패시턴스 없이도 고속 데이터 송신을 가능하게 한다. 정상적인 동작에서, 디바이스(10)는 예를 들어 약 일 볼트(1V)를 단자(11)에 그리고 접지 기준 전압을 단자(12)에 인가함으로써 약 일 볼트(1V)와 다이오드들(18 또는 19)의 제너 전압 사이에 있는 전압과 같은 정상 동작 전압으로 바이어싱된다. 이후에 기술되는 디바이스(10)의 특성들로 인해, 디바이스(10)의 커패시턴스는 단자들(11 및 12) 사이의 전압이 이 정상 동작 전압을 초과하여 변할 때 낮은 상태로 남는다. 그러나, ESD 디바이스의 커패시턴스는 관습상 디바이스에 걸쳐서 인가되는 영(0) 전압들로 지정된다. 이 영 전압 상태는 보통 제로 바이어스 상태로 칭해진다. 이후에 더 확인되는 바와 같이, 이 제로 바이어스 상태에서 디바이스(10)의 이후 기술되는 저 커패시턴스의 특성들은 다이오드들(14, 15, 20, 및 21)에 대해 매우 낮은 커패시턴스 값들을 형성한다. 단자들(11 및 12) 사이에 두 병렬의 경로들이 존재하므로, 각각의 경로에 대한 커패시턴스 값은 각각의 경로에서의 커패시터스들의 부가 적(additive product)이다. 제 1 경로는 직렬의 다이오드들(14, 18, 및 21)의 커패시턴스들을 포함한다. 직렬의 커패시터들의 커패시턴스가 가장 작은 커패시터의 커패시턴스보다 더 작으므로, 제 1 경로의 커패시턴스는 다이오드들(14, 18, 또는 21) 중 어느 다이오드의 커패시턴스보다도 더 작다. 디바이스(10)는 다이오드들(14 및 21)의 제로 바이어스 커패시턴스가 이후에 더 확인되는 바와 같이 매우 작도록 형성된다. 유사하게, 다이오드들(20, 19, 및 15)를 포함하는 제 2 경로의 커패시턴스는 또한 매우 작다. 두 경로들의 전체의 추가 값은 디바이스(10)에 대해 작은 제로 바이어스 커패시턴스를 형성한다.

도 8은 디바이스(10)의 하나의 예시적인 실시예의 일부의 캐리어 농도 프로파일을 도시한 그래프이다. 가로좌표는 층(33)의 표면으로부터 디바이스(10) 내부로의 깊이를 나타내고, 세로좌표는 캐리어 농도의 증가 값을 나타낸다. 플롯(68)은 단자(11)로부터 단자(12)로 인가되는(예를 들어 양의 ESD 이벤트에 의한) 양 바이어스에 의해 발생되는 디바이스(10)의 캐리어 농도를 도시한다. 이 설명은 도 1, 도 2, 및 도 7과 관계가 있다. 급격한 니를 가지도록 디바이스(10)를 형성하는데 조력하기 위해서, 층(25)의 바람직한 실시예는 P형 전도성을 갖도록 형성되고 일반적으로 약 1×10¹⁹atoms/㎤, 바람직하게는 약 1×10¹⁹atoms/㎤과 1×10²¹atoms/㎤의 사이의 도핑 농도를 갖는다. 반도체 영역(29)은 약 이 내지 10볼트(2∼10V)의 클램프 전압에 대해 약 1×10¹⁹atoms/㎤, 바람직하게는 약 1×10¹⁹atoms/㎤과 1×10²¹atoms/㎤의 사이의 피크(peak) 도핑 농도를 갖는 N형 영역으로 형성된다. 디바이스(10)에 대한 저 제로 바이어스 커패시턴스를 형성하는데 조력하기 위해서, 층(24)의 바람직한 실시예(도 2)는 n형 전도성으로 형성되고 일반적으로 약 1×10¹⁶atoms/㎤, 바람직하게는 약 1×10¹⁵atoms/㎤과 1×10¹⁷atoms/㎤의 사이의 도핑 농도를 갖는다. 추가적으로, 영역(29)의 두께는 바람직하게도 약 일 및 삼(1 ∼ 3) 미크론 사이에 있다. 영역(29) 및 층(25)의 고 도핑 농도로 인해서, 디바이스(10)는 단자(11)로부터 단자(12)로의 양전압을 수신할 때, 공핍 영역(depletion region)은 층(25)과의 경계면 부근에 있는 영역(29) 및 층(25) 내의 작은 에어리어(area)로 한정된다. 이 캐리어들 및 도펀트들의 고농도는 제너 다이오드들(18 및 19)에 매우 급격한 전이(transition) 또는 니(knee)를 제공하고 다이오드(18 및 19)의 브레이크다운 전압 또는 제너 전압에 대한 정확한 제어를 가능하게 한다. 다이오드(18 및 19)의 브레이크다운 전압 또는 제너 전압은 영역(29) 및/또는 층(25)의 캐리어 농도 또는 캐리어 프로파일을 변화시킴으로써 조정될 수 있다. 이는 특정한 애플리케이션들에 대한, 예를 들어 5 또는 12 또는 24 볼트(5V, 12V, 24V) 브레이크다운 전압 애플리케이션에 대한 브레이크다운 전압을 정확하게 제어하도록 한다.

층(33)은 바람직하게 영역(29)의 도핑 농도보다 적어도 열배 미만인 저 피크 도핑 농도를 갖고 일반적으로 약 1E13 및 1E17 atoms/㎤ 사이에 있도록 형성된다.

영역(42 및 48)의 피크 도핑 농도는 일반적으로 층(33)의 피크 도핑 농도보다 더 크고 바람직하게도 층(25)의 피크 도핑 농도와 대략 동일하다. 영역들(42 및 48)은 일반적으로 표면으로부터 층(33) 내부로 약 이(2) 미크론보다 더 크지 않은, 바람직하게는 약 1/10 내지 2(0.1 ∼ 2) 미크론의 거리로 신장되도록 형성된다. 영역(42) 및 층(33) 사이 그리고 또한 영역(48) 및 층(33) 및 영역들(42 및 48)의 얕은 깊이 사이에서 큰 차이의 도핑 농도는 각각의 다이오드들(14 및 20)에 매우 작은 제로 바이어스 커패시턴스를 제공하는데 조력한다. 다이오드들(14 및 20)의 이 매우 작은 제로 바이어스 커패시턴스는 상술한 바와 같이 디바이스(10)에 대하여 작은 제로 바이어스 커패시턴스를 형성하는데 조력한다. 제로 바이어스에서의 다이오드들(14, 18, 20 및 21) 각각의 커패시턴스는 일반적으로 약 0.5 피코패럿 미만이고 다이오드들(14, 18, 20, 및 21)의 등가 직렬 커패시턴스는 0.2 피코패럿, 바람직하게는 약 0.01 피코패럿보다 더 크지 않은 디바이스(10)에 대한 커패시턴스를 형성한다.

트렌치들(36 및 38)은 층(33)을 통하여 신장되므로, 이들은 각각의 영역들(41 및 49)의 아래에 놓인 층들(25 및 33)의 부분들 사이에 형성되는 P-N 접합들의 에어리어를 감소시킴으로써, 각각의 다이오드들(15 및 21)의 커패시턴스를 감소시키는데 조력한다. 바람직한 실시에에서, 영역들(41 및 49)은 층(33)의 피크 도핑 농도보다 더 크고 바람직하게는 층(29)의 피크 도핑 농도에 거의 동일한 피크 도핑 농도를 가진다.

영역들(42 및 48)은 일반적으로 다이오드들(15 및 21)의 커패시턴스를 최소화하는데 조력하는 거리만큼 영역(29)과 이격된다. 그 간격은 일반적으로 약 이 내지 이십(2 ∼ 20) 미크론이다. 영역들(42 및 29) 사이 그리고 영역들(48 및 29) 사이에 있는 층(33)의 부분은 각각의 다이오드들(14 및 20)의 드리프트 영역(drift region)을 형성한다. 층(33)의 드리프트 영역의 두께는 기생 트랜지스터들의 형성을 감소시키고 펀치 스루 동작 영역에서 동작하지 않는 것을 보장하도록 일반적으로 적어도 약 2 미크론이다. 알 수 있는 바와 같이, 디바이스(10)는 통상적으로 층(25)과 동일하고 다이오드(14) 및 영역(29) 사이, 즉 영역들(49 및 29) 사이에 위치되는 전도성을 갖는 도핑된 영역이 존재하지 않는다.

제로 바이어스에서의 디바이스(10)의 커패시턴스는 일반적으로 약 0.5 피코패럿보다 더 작고 디바이스(10)에 대한 등가 직렬 커패시턴스는 약 0.3 피코패럿이며 바람직하게는 약 0.1 피코패럿보다 더 크지 않다.

디바이스(10)는 단자(12)에 대한 단자(11)에서 양 전압을 수신하면, 다이오드들(20 및 15)은 역방향으로 바이어싱되고 다이오드들(14 및 21)은 순방향으로 바이어싱된다. 역방향 바이어싱에 의해 형성되는 공핍 영역들로 인해서, 층(33)에서의 캐리어 밀도는 디바이스(10)의 등가 직렬 커패시턴스를 부가적으로 감소시키는데 조력하는 제로 바이어스 상태로부터 부가적으로 감소된다. 이는 커패시턴스가 심지어 바이어스 전압을 증가시키는 경우에도 낮은 상태에 있도록 한다. 실제로, 단일 다이오드들과는 달리, 디바이스(10)는 실질적으로 일정한 커패시턴스를 갖는다. 디바이스(10)의 대칭으로 인해, 커패시턴스는 단자들(11 및 12) 사이에 인가되는 양 및 음전압 모두에 대하여 일정하다. 이 고정된 커패시턴스 프로파일은 디바이스(10)의 제너 전압보다 더 낮은 전압들에 대해서 지속된다. 대조적으로, 단일 다이오드는 역방향 바이어스 하에서 저 커패시턴스를 갖고, 제로 볼트에서 상대적으로 고 커패시턴스를 가지며, 순방향 바이어스에 의해 이차로(quadratically) 증가하는 커패시턴스를 갖는다.

정전기 방전이 발생하면, 일반적으로 짧은 시간 기간에 걸쳐 발생하는 큰 전압 및 전류 스파이크(spike)가 존재한다. 일반적으로, 피크 전류 및 피크 전압을 수 나노초, 전형적으로 2 나노초(2 nsec)의 기간에 걸쳐 발생하고 단지 약 1 나노초(1nsec) 동안 지속될 수 있다. 전류는 일반적으로 다른 시간 간격, 통상적으로 이십(20) 나노초 동안에 안정화되도록 감소하고 다른 이십 내지 사십(20 ∼ 40) 나노초들에 걸쳐 서서히 감소한다. 전류의 피크값은 일 내지 삼십 암페어(1 내지 30 amp) 사이에 있을 수 있고 피크 전압은 이천과 삼만 볼트(2000 ∼ 30000V) 사이에 있을 수 있다. 디바이스(10)의 요소들의 크기 및 응답 시간은 바람직하게도 피크 전압의 시간 간격 동안 전압에 응답하고 피크 전류를 전도하도록 구성된다. 단자들(11 및 12) 사이의 ESD 이벤트 동안, 다이오드들(14 및 21) 중 어느 하나는 직렬로 접속되고 다이오드들(15 및 20)은 직렬로 접속되고, 유효 커패시턴스는 총 직렬 커패시턴스이다. 직렬의 커패시터들은 가장 작은 커패시턴스 미만인 커패시턴스를 발생시키기 때문에, 저 커패시턴스는 디바이스(10)의 커패시턴스가 충분히 낮아서 디바이스(10)가 ESD 이벤트에 응답하고 피크 ESD 전압 및 전류 동안 ESD 전류를 전도하는 것을 보장한다.

도 9는 디바이스(10)의 대안 실시예의 전류-전압(I-V) 특성들을 도시한 그래프이다. 가로좌표는 단자(11)에 대한 단자(12)로 인가되는 전압을 나타내고, 세로좌표는 디바이스(10)의 대안 실시예를 통하는 전류를 나타낸다. 플롯(88)은 I-V 특성을 도시한다. 이 디바이스(10)의 대안 실시예에서 층(24)의 시트 rho는 기판(23) 및 층들(25 및 24) 사이에 형성될 수 있는 기생 바이폴라 트랜지스터를 가능하게 하는 것을 용이하게 하기 위해서 증가된다. 기생 바이폴라 트랜지스터가 가능해짐으로써 층(25)에서 기판(23)으로의 전류 흐름 경로가 형성되고 전류가 단자(12)로부터 다이오드들(15 및 21)의 애노드로 흐르는 것이 가능해진다. 기생 바이폴라 트랜지스터를 가능하게 함으로써 V-I 특성들이 변화되고 스냅 백(snap back)을 갖고 사이리스터(thyristor)와 유사하게 기능하는 이 대안 실시예 디바이스(10)가 형성된다. 층(24)에 대한 이 도핑 농도에 있어서, 단자들(11 및 12) 사이의 전압차가 증가할수록, 기생 바이폴라 트랜지스터는 가능하게 되고, 층(25)을 기판(23)에 단락시킴으로써 전류가 층(25)으로부터 기판(23)으로 도체(60)를 통해 단자(12)로 흐르게 하여 스냅 백 특성을 발생시킨다.

특정한 애플리케이션들에서, 큰 서지 전류(surge current)를 견딜 수 있는 것이 이익일 될 수 있다. 스냅 백 특성으로 인해, 디바이스(85)는 바이폴라 트랜지스터를 통한 고 전류 서지 및 ESD 보호 이 둘 모두를 제공할 것이다. 이 기생 바이폴라 트랜지스터는 전도성 트렌치들(60)에 의해 기판(23)으로 단락되는 단자(12)의 측에 형성된다. 그러므로, 디바이스(10)의 이 대안 실시예는 단자(12)가 애노드로 지정된 경우의 전류 전압 특성들의 양의 측에만 스냅 백이 있기 때문에 비대칭이다. 캐소드 측은 이 구성에서 계속해서 차단되고 있다.

도 10은 도 1 내지 도 9에서 설명되었던 디바이스(10)의 다른 대안 실시예인 정전기 방전(ESD) 보호 디바이스, 즉 ESD 디바이스(90)의 부분의 실시예를 개략적으로 도시한다. 디바이스(90)는 층들(29 및 33)에 의해 형성되는 베이스 영역(base region)에서의 이득을 증가시키고 영역(42), 층(33)(영역(29)에 따른), 및 층(25) 사이에 형성될 수 있는 다른 기생 바이폴라 트랜지스터를 가능하게 하는 것을 용이하게 하기 위해 층(29)이거나 또는 층(33)의 시트 rho가 더 크다는 점을 제외하고 디바이스(10)와 유사하다. 이 기생 바이폴라 트랜지스터를 가능하게 하는 것은 V-I 특성들을 변화시키고 디바이스(10)로 하여금 사이리스터와 유사하게 기능하도록 하는 제너 다이오드(18) 및 다이오드(14) 사이의 스냅 백을 갖도록 디바이스(90)를 형성한다. 추가적으로, 다이오드(91)는 다이오드(91)가 단자(12) 대신에 단자(11)에 접속되는 것을 제외하고 다이오드(85)와 유사하다.

도 11은 디바이스(90)의 전류-전압 I-V 특성들을 도시하는 그래프이다. 가로좌표는 단자(11)에 대한 단자(12)에 인가되는 전압을 나타내고, 세로좌표는 디바이스(85)를 통하는 전류를 나타낸다. 플롯(94)은 I-V 특성을 도시한다. 층(33)에 대한 이 도핑 농도에 있어서, 단자들(11 및 12) 사이의 전압차가 증가할수록, 기쟁 바이폴라 트랜지스터가 가능해지고 층(33)을 층(24), 따라서 기판(23)에 단락시킴으로써 전류가 단지(12)로부터 도체들(60)을 통해 기판(23)으로 그 후에 층들(25 및 24)을 통해 층(33) 및 단자(11)로 흐르도록 한다. 플롯(94)으로부터 알 수 있는 바와 같이, 디바이스(90)는 대칭 디바이스이고 I-V 특성의 양 측들에서 스냅 백을 갖는다.

당업자는 층들(24 및 33) 및 층들(24 및 29) 모두가 기생 바이폴라 트랜지스터들 중 둘 모두를 가능하게 하도록 도핑될 수 있다. 이는 양방향성 사이리스터와 유사한 둘 모두의 전류 방향들에 대한 스냅 백 특성을 갖는 대칭 양방향성 디바이스를 형성한다.

도 12는 도 9 내지 11의 설명에 도시되었던 디바이스들(10 또는 90) 중 어느 디바이스의 대안 실시예인 정전기 방전(ESD) 보호 디바이스 즉 ESD 디바이스(100)의 부분의 실시예를 개략적으로 도시한다. 디바이스(100)는 디바이스(100)가 각각의 디바이스들(10 및 90)의 백 투 백 다이오드들(85, 87) 대신에 단일 다이오드(103)를 갖는 것을 제외하고 디바이스들(10 및 90)과 유사하다. 다이오드(15)와 병렬로 그리고 다이오드(21)와 병렬로 연결되는 다이오드(103)를 갖도록 디바이스(100)를 구성함으로써 디바이스(100)의 V-I 특성 곡선의 대칭성이 개선된다.

도 13은 ESD 디바이스(100)의 실시예의 부분의 단면도를 도시한다. 디바이스(100)는 디바이스(100)가 층(24)과 동일한 도핑 유형을 갖는 기판(105)을 갖는 것을 제외하고 디바이스들(10 및 90)과 유사하다. 그러므로, 바람직한 실시예에서, 기판(105) 및 층(24)은 모두 n형이다. 기판(105) 및 층(24) 이 둘 모두가 동일한 유형이기 때문에, 기판(105) 및 층(24) 사이에 P-N 접합이 존재하지 않으므로 다이오드(103)는 층(24) 및 층(25) 사이의 P-N 접합에 의해 형성되는 단일 다이오드이다. 기판(105)의 도핑 농도는 기판(23)의 도핑 농도와 실질적으로 동일하다. 디바이스(100)를 단일 다이오드(103)로 형성함으로써 디바이스(100)의 대칭성이 개선된다.

도 14는 디바이스들(10, 90, 또는 100) 중 하나의 대안 실시예인 정전기 방전(ESD) 보호 디바이스 즉 ESD 디바이스(110)의 부분의 실시예를 개략적으로 도시한다. 디바이스(110)는 디바이스(110)가 두 제너 다이오드들(18 및 19) 대신에 단일 제너 다이오드(112)를 갖는 것을 제외하고 디바이스들(10, 90, 또는 100)의 어는 것과도 유사하다. 다이오드(112)는 다이오드들(14 및 20)의 캐소드와 연결되는 캐소드를 갖고, 또한 다이오드들(15 및 21)의 애노드와 연결되는 애노드를 갖는다. 디바이스들(10, 90, 및 100)과 유사하게, 디바이스(110)는 전형적으로 저 캐패시턴스, 고속 응답 시간, 및 대칭 응답 특성을 갖는다.

도 15는 디바이스(110)의 실시예의 예의 단면 부분을 도시한다. 디바이스(110)는 차단 구조들, 예를 들어 트렌치들(35 및 37)의 일부가 반도체 영역(29) 내부로 그러나 통과하지 않게 신장되도록 형성된다. 영역(29)을 통하여 신장되지 않도록 차단 구조들을 형성함으로써 영역(29)은 도체 층(25)을 통해 다이오드들(15 및 21)의 애노드에 공통으로 접속되는 애노드를 갖는 하나의 제너 다이오드(112)를 형성하도록 하고, 또한 다이오드들(15 및 21)에서 다이오드들(14 및 20) 사이의 크로스토크(cross-talk)를 감소시킨다. 일부 실시예들에서, 당업자는 최외부 차단 구조들, 예를 들어 트렌치들(57)이 생략될 수 있고, 도체들(60) 및 영역(63)이 또한 생략될 수 있음을 인식할 것이다. 디바이스(110)의 차단 구조들의 더 짧은 깊이가 또한 디바이스들(10, 90, 및 100) 중 어느 하나를 위해 사용될 수 있음이 또한 당업자에 의해 인식될 것이다. 일부 실시예들에서, 트렌치들(36 및 38)은 트렌티들(35 및 37)이 영역(29)을 통하여 신장되지 않도록 하는 깊이와 유사한 깊이를 가지도록 형성될 수 있다. 그러한 실시예는 보다 간단한 프로세스를 제공하고 제조 비용을 감소시킬 수 있다. 당업자는 도 14 및 15의 기술에서 설명되는 디바이스 및 방법들이 디바이스들(10 및 103)에 적용될 수 있음을 인식할 것이다.

도 16은 도 14 및 15의 설명에서 기술되는 디바이스(110)의 대안 실시예인 비대칭 ESD 디바이스(120)의 실시예의 예의 단면 부분을 도시한다.

도 17은 디바이스(120)의 회로 표시의 부분의 실시예를 개략적으로 도시한다. 이 기술은 도 16 및 도 17을 참조한다. 디바이스(120)는 다이오드(20)를 제외하고 2개의 추가 제너 다이오드들(126 및 127)을 형성하는데 사용되는 도핑된 영역들(122 및 124)을 포함한다. 다이오드들(126 및 127)은 다이오드(19)의 캐소드에 접속되는 다이오드(127)의 캐소드(127)과의 백 투 백 구성으로 형성된다. 다이오드(127)는 또한 다이오드(126)의 애노드에 접속되는 애노드를 가지고, 다이오드(126)는 단자(12)에 접속되는 캐소드를 갖는다. 영역(124)은 영역(48)을 형성하기 전에 영역(29)의 도핑 농도와 유사한 도핑 농도를 갖는 N형으로 도핑된 영역으로서 형성될 수 있다. 도핑된 영역(122)은 통상적으로 영역(29)의 도핑 농도와 역시 유사한 도핑 농도를 갖는 P형 영역으로 영역(124) 내에 형성된다. 그 후에, 영역(48)은 영역(122) 내에 형성될 수 있다. 당업자는 다이오드들(126 및 127)이 또한 백 투 백 애노드들 대신에 백 투 백 캐소드들로 접속될 수 있음을 인식할 것이다. 영역들(122, 124) 및 층(33)의 큰 차이의 도핑 농도들은 다이오드들(126 및 127)의 제너 특성들을 형성하는데 조력한다.

도 18은 디바이스(120)의 V-I 특성들을 도시한 그래프이다. 플롯(129)은 V-I 특성들을 도시한다. 다이오드들(19 및 20) 사이에서 다이오드들(126 및 127)을 직렬로 형성함으로써 디바이스(120)는 음의 ESD 이벤트들에 대해서보다 양의 ESD 이벤트들에 대해서 더 높은 브레이크다운 전압을 갖게 된다. 이 특성은 도 18에 도시된다. 디이오드들(126 및 127)은 단자(12)가 단자(11)보다 더 높은 전압을 가질 때 디바이스(120)에 양의 ESD 이벤트에 대한 더 높은 브레이크다운 전압을 제공하는 비대칭 브레이크다운을 제공한다. 당업자는 영역들(122 및 124)이 영역(49) 대신에 교호하면서 영역(41) 주위에 형성되어서 다이오드들(126 및 127)이 다이오드들(19 및 20) 사이 대신 다이오드들(14 및 18) 사이에서 직렬로 접속될 수 있음이 인식될 것이다. 이 교호 구성은 음의 ESD 이벤트가 양의 ESD 이벤트보다 더 큰 브레이크다운 전압을 가지도록 할 것이다. 게다가, 영역들(122 및 124)은 다이오드들(126 및 127)과 함께, 디바이스들(10, 90, 100, 또는 110) 중 임의의 디바이스에서 사용될 수 있다.

도 19는 비대칭 정전기 방전(ESD) 보호 디바이스 즉 ESD 디바이스(135)의 회로 표시의 부분의 실시예를 개략적으로 도시한다.

도 20은 디바이스(135)의 실시예의 예의 단면 부분을 도시한다. 이 기술은 도 19 및 도 20을 참조한다. 디바이스(135)는 다이오드들(85, 91, 및 103)이 제외되는 것을 제외하고 디바이스들(10, 90, 및 100)과 유사하다. 절연 층(24) 및 도체 층(25)이 또한 제외된다. 더욱이, 제너 다이오드들(18 및 19)은 제너 다이오드들(144 및 142)로 대체된다. 다이오드들(18 및 19)과는 달리, 다이오드들(142 및 144)은 서로 상이한 브레이크다운 전압들을 갖도록 형성된다. 그러므로, 디바이스(135)는 상술한 바와 같이 저 커패시턴스 및 고속 응답 시간을 갖는 비대칭 ESD 디바이스이다. 디바이스(135)는 기판(23)의 표면에 형성되는 버퍼 층(137)을 갖는 기판(23)을 포함한다. 버퍼 층(137)은 전형적으로 N형 전도성 및 저 피크 도핑 농도 및 저 캐리어 농도를 갖는다. 바람직하게도, 층(137)의 캐리어 농도는 약 1E13 atoms/㎤에서 1E17 atoms/㎤ 사이에서 약 일 내지 이십(1 ∼ 20) 미크론의 두께를 갖는다. 층(137)의 피크 도핑 농도는 통상적으로 약 1×10¹⁶atoms/㎤, 바람직하게는 약 1×10¹⁵atoms/㎤에서 1×10¹⁷atoms/㎤의 사이에 있다. 반도체 영역(138)은 층(137)의 부분에 형성되고 반도체 영역(140)은 층(137)의 다른 부분에 형성된다. 영역들(138 및 140)은 층(137)을 통해 전기적 그리고 물리적으로 접속 기판(23)으로 신장되도록 형성되어 기판(23) 및 영역들(138 및 140)이 각각의 제너 다이오드들(142 및 144)를 형성할 수 있다. 영역들(138 및 140)은 상이한 도핑 및 캐리어 농도들을 갖도록 형성되어 다이오드들(142 및 144)은 상이한 브레이크다운 전압들을 갖는다. 상이한 브레이크다운 전압들로 인해 디바이스(135)는 양 및 음의 DED 이벤트들에 대한 상이한 브레이크다운 전압들을 가지게 되므로, 디바이스(135)는 비대칭 ESD 디바이스이다. 당업자는 영역들(138 및 140)이 다이오드들(142 및 144)과 함께 ESD 디바이스들(10, 90, 및 100)에 대해 사용될 수 있음을 인식할 것이다.

일부 실시예들에서, 추가 차단 구조, 예를 들어 트렌치(57)는 점선들로 도시되는 바와 같이, 다이오드들(14, 15, 20, 21, 142, 및 144)의 요소들을 둘러싸도록 형성될 수 있다. 일부 실시예들에서, 디바이스(135)는 또한 영역(63) 및 도체들(60)(도시되지 않음)을 포함할 수 있다.

도 21 내지 도 22는 ESD 디바이스(135)를 형성하는 예시적인 방법에서의 단계들의 일부의 다양한 국면들을 도시한다. 버퍼 층(137)은 기판(23)의 표면상에 예를 들어 에피택셜 증착에 의해 형성된다. 층(137)의 두께는 약 1 내지 20(1 ∼ 20) 미크론들로 선택될 수 있다. 층(137)의 부분은 예를 들어 이온 주입에 의해 도핑되어 영역(138)이 형성될 층(137)의 표면에 도핑된 영역(145)을 형성한다. 도시되지 않았지만, 마스크는 전형적으로 영역(145)만이 도핑되도록 디바이스(135)의 나머지 부분을 마스크 오프(mask off)하는데 사용된다. 영역(145)의 위치는 점선으로 도시된다. 영역(145)을 형성한 후에, 층(137)의 다른 부분은 적어도 영역(146)의 한 측을 따라, 영역(145)와 병치(juxtapose)되는 도핑된 영역(146)을 형성하도록 도핑될 수 있다. 도시되지 않은 다른 마스크는 전형적으로 영역(146)만이 도핑되도록 디바이스(135)의 나머지 부분을 마스크 오프하는데 사용될 수 있다. 영역(146)은 영역(140)이 형성되도록 원하는 층(137)의 부분에 형성된다. 일부 실시예들에서, 영역들(145 및 146)은 상이한 캐리어 농도들을 갖는다. 일부 실시예들에서, 더 낮은 캐리어 농도를 갖는 영역은 더 높은 캐리어 농도를 갖는 영역으로 오버랩(overlap)될 수 있다. 이는 더 단순하고 비용이 더 낮은 프로세스를 제공할 수 있고 게다가 비대칭 ESD 디바이스를 달성할 수 있다.

하나의 실시예에서, 층(137)은 실질적으로 도핑되지 않은 실리콘의 에피택셜 증착에 의해 기판(23) 상에 형성된다. 후속 동작들 동안, 기판(23)으로부터의 도펀트들은 층(137)의 원하는 두께를 달성하는데 조력하기 위해 층(137) 내로 상향하여 확산한다. 게다가, 층(33)으로부터의 도펀트들은 기판(23) 및 층(33) 사이의 층(137)의 부분을 포함하는 층(137)의 희망하는 캐리어 농도를 형성하는데 조력하기 위해 층(137) 내부로 하향하여 확산한다. 이 방법의 실시예는 층(137)의 희망하는 두께 및 캐리어 농도를 형성하면서도 제조 비용을 줄이는데 조력한다. 당업자가 이해하는 바와 같이, 기판(23)으로부터의 도펀트의 상향 확산은 영역들(138 및 140)의 도핑 및 캐리어 농도에 실질적으로 영향을 미치지 않는다.

도 22를 참조하면, 영역들(145 및 146)은 후속해서 어닐링(annealing)되어서 그 결과에 따른 영역들(138 및 140)을 형성할 수 있다. 대안으로, 영역들(145 및 146)은 후속해서 층(137) 상에 형성되는 층(33)의 형성 동안 형성되는 열의 결과로서 어닐링될 수 있다. 다른 실시예에서, 디바이스(135)는 영역(145)을 형성한 후에 어닐링되고나서 다시 영역(146)을 형성한 후에 어닐링될 수 있다. 어닐링 영역(145)은 더 많은 캐리어들을 기판(23)으로 두 번 이동시키고, 이는 영역(138)의 캐리어 농도를 감소시키고 결과적인 다이오드(142)의 브레이크다운 전압을 낮춘다. 영역(146)을 형성하기 위해 사용되는 선량(dose) 및 에너지는 영역(145)을 형성하는데 사용되는 선량 및 에너지 미만이어서 영역(138)의 그 결과적인 피크 도핑 및 캐리어 농도는 영역(140)보다 더 크다. 그러므로, 일부 실시예들에서, 영역(138)은 영역(140)보다 기판(23) 내부로 더욱 신장될 수 있다. 영역(138)의 피크 도핑 농도는 전형적으로 약 1E18 atoms/㎤에서 1E21 atoms/㎤ 사이에 있다. 영역(140)의 피크 도핑 농도는 전형적으로 영역(138)보다 작아서 다이오드들(142 및 144)은 상이한 브레이크다운 전압들을 갖는다. 영역들(145 및 146)이 형성되고 그 결과에 따른 영역들(138 및 140)은 각각 물리적이면서도 전기적으로 모두 기판(23)에 접속되고 각각 제너 다이오드들(144 및 142)을 형성한다.

하나의 예시적인 실시예에서, 영역(140)의 피크 도핑 농도는 영역(138)의 피크 도핑 농도의 약 절반이다. 이 예시적인 실시예의 경우, 영역(138)은 약 2E18 atoms/㎤의 피크 도핑 농도를 갖고, 영역(140)은 약 1E18 atoms/㎤의 피크 도핑 농도를 갖는다. 그 결과에 따른 다이오드들(142 및 144)의 브레이크다운 전압들은 약 14 볼트(14V) 및 11 볼트(11V)이다. 다른 실시예에서, 영역(140)의 피트 도핑 농도는 영역(138)의 피크 도핑 농도의 약 오분의 일 내지 십분의 일(0.2 ∼ 0.1)이다. 캐리어 농도 및 기판의 위치에 대한 피크 도핑 농도의 위치를 제어함으로써, 각각의 제너 다이오드의 브레이크다운 전압은 광범위한 브레이크다운 전압값들로부터 선택될 수 있다.

도 23 내지 도 24는 ESD 디바이스(135)를 형성하는 다른 방법의 예에서의 단계들의 일부의 다양한 국면들을 도시한다. 층(137)의 부분은 예를 들어 이온 주입에 의해 도핑되어 층(137)의 표면에 도핑된 영역을 형성할 수 있다. 영역(148)은 영역(138)이 형성되고자 희망하는 층(137)의 부분에 형성된다. 후속해서 디바이스(135)는 영역(148)의 점선 위치에 의해 도시되는 바와 같이 영역(148)의 도펀트들을 더욱더 층(137) 속으로 들어가게 하도록 어닐링될 수 있다.

도 24를 참조하면, 영역(148)을 형성한 후에, 층(137)의 다른 부분은 영역(148)과 병치되는 점선에 의해 도시되는 도핑된 영역(149)를 형성하도록 도핑될 수 있다. 영역(149)은 영역(140)이 형성되기를 희망하는 층(137)의 부분에 형성된다. 바람직한 실시예에서, 개별 어닐링 단계는 영역(149)의 도펀트들을 어닐링하거나 활성화하는데 사용되지 않는다. 그 후에, 층(33)은 층(23) 상에 형성된다. 예를 들어, 에피택션 증착에 의해 층(33)을 형성하는 단계는 디바이스(135)를 가열하고 영역을 형성하기 위해 영역(149)의 도펀트들을 움직이게 하거나 활성화시키는데 사용된다. 층(33)을 형성하면서 나오는 열은 또한 영역(138)을 형성하기 위해 영역(148)의 도펀트들을 더욱 움직이게 한다. 영역들(148 및 149)은 물리적이면서도 전기적으로 기판과 접속하도록 형성되어 그 결과에 따른 영역들(138 및 140) 각각은 제너 다이오드들(144 및 142)을 각각 형성한다.

상술한 모든 것으로부터, 당업자는, 하나의 실시예에서 ESD 디바이스가, 기판(23)과 같이, 제 1 및 제 2 표면들을 가지며, 제 1 도핑 농도를 갖고 제 1 전도성 유형인 반도체 기판; 상기 반도체 기판의 제 1 표면에 대향하는 제 1 표면 및 제 2 도핑 농도를 가지며, 상기 반도체 기판의 제 1 표면상에 있는 제 2 전도성 유형의 제 1 반도체 층, 예를 들어 층(24); 상기 제 1 반도체 층의 제 1 표면에 대향하는 제 1 표면 및 제 3 도핑 농도를 가지며, 상기 제 1 반도체 층의 제 1 표면 위에 놓이는 상기 제 2 전도성 유형의 제 2 반도체 층, 예를 들어 층(33); 다이오드(112)와 같은 제너 다이오드의 부분을 형성하며, 상기 제 2 반도체 층 내에 적어도 일부를 갖는 상기 제 2 전도성 유형의 제 1 반도체 영역, 예를 들어 영역(29); 제 1 둘레를 가지는 제 1 다중 접속 도메인으로 형성되고 상기 제 2 반도체 층의 상기 제 1 표면으로부터 상기 제 1 반도체 영역 내로 그러나 상기 제 1 반도체 영역을 통하지 않는 제 1 차단 구조로서, 상기 제 1 둘레는 상기 제 2 반도체 층의 적어도 제 1 부분을 둘러싸는, 제 1 차단 구조, 예를 들어 트렌치들(35 및 37); 및 상기 제 2 반도체 층의 제 1 부분 내에 있는 제 1 다이오드, 예를 들어 다이오드들(14 또는 20) 중에 하나를 포함할 수 있음을 인식할 것이다.

당업자는 또한 다른 실시예에서 ESD 디바이스를 형성하는 방법은 또한: 제 1 및 제 2 표면들을 가지고 제 1 전도성 유형인 반도체 기판, 예를 들어 기판(23)을 제공하는 단계; 상기 반도체 기판의 상기 제 1 표면에 대향하는 제 1 표면을 가지고 상기 반도체 기판의 상기 제 1 표면상에 제 2 전도성 유형의 버퍼 층, 예를 들어 버퍼 층(137)을 형성하는 단계; 상기 버퍼 층의 제 1 표면 위에 놓인 상기 제 2 전도성 유형의 반도체 층, 예를 들어 층(33)을 형성하는 단계로서, 상기 반도체 층, 층(33)은 상기 버퍼 층의 상기 제 1 표면에 대향하는 제 1 표면을 갖는, 상기 제 2 전도성 유형의 반도체 층을 형성하는 단계; 상기 반도체 층 및 상기 반도체 기판 사이에 위치되는 제 1 도핑 농도 및 상기 제 2 전도성 유형의 제 1 반도체 영역, 예를 들어 영역(140)을 형성하는 단계로서, 상기 제 1 반도체 영역은 제 1 제너 다이오드, 예를 들어 다이오드(144)의 부분을 형성하는, 제 1 반도체 영역을 형성하는 단계; 상기 제 1 도핑 농도보다 더 큰 제 2 도핑 농도 및 상기 제 2 전도성 유형의 제 2 반도체 영역, 예를 들어 영역(138)을 형성하는 단계로서, 상기 제 2 반도체 영역은 상기 제 1 반도체 영역과 병치되고 상기 반도체 층 및 상기 반도체 기판 사이에 위치되고, 상기 제 2 반도체 영역은 제 2 제너 다이오드의 부분을 형성하는, 제 2 반도체 영역을 형성하는 단계; 상기 반도체 층의 상기 제 1 표면으로부터 상기 제 1 반도체 영역으로 신장되는 제 1 차단 구조, 예를 들어 트렌치(35)를 형성하는 단계로서, 상기 제 1 차단 구조의 둘레는 적어도 상기 제 1 반도체 영역의 제 1 부분, 상기 제 1 제너 다이오드, 및 상기 반도체 층의 제 1 부분을 둘러싸는 제 1 다중 접속 도메인을 형성하는, 제 1 차단 구조를 형성하는 단계; 상기 반도체 층의 상기 제 1 표면으로부터 상기 제 2 반도체 영역으로 신장되는 제 2 차단 구조, 예를 들어 트렌치(37)를 형성하는 단계로서, 상기 제 2 차단 구조의 둘레는 적어도 상기 제 2 반도체 영역의 제 1 부분, 상기 제 2 제너 다이오드, 및 상기 반도체 층의 제 2 부분을 둘러싸는 제 2 다중 접속 도메인을 형성하는, 제 2 차단 구조를 형성하는 단계; 상기 반도체 층의 상기 제 1 부분에 그리고 상기 제 1 반도체 영역의 위에 놓이는 제 1 다이오드, 예를 들어 다이오드(14)를 형성하는 단계; 및 상기 반도체 층의 상기 제 2 부분에 그리고 상기 제 2 반도체 영역의 위에 놓이는 제 2 다이오드, 예를 들어 다이오드(20)를 형성하는 단계를 포함할 수 있음을 인식할 것이다.

ESD 디바이스의 다른 실시예는: 제 1 및 제 2 표면들을 가지며, 제 1 도핑 농도 및 제 1 전도성 유형인 반도체 기판, 예를 들어 기판(23); 상기 반도체 기판의 제 1 표면에 대향하는 제 1 표면을 가지며 상기 반도체 기판의 제 1 표면상에 있는 제 2 전도성 유형의 제 1 버퍼 층, 예를 들어 층(137); 상기 제 1 버퍼 층의 제 1 표면에 대향하는 제 1 표면을 가지며, 상기 제 1 버퍼 층의 제 1 표면 위에 놓이는 상기 제 2 전도성 유형의 반도체 층, 예를 들어 층(33); 적어도 상기 반도체 층의 제 1 부분을 둘러싸는 제 1 다중 접속 도메인을 형성하는 둘레를 가지며, 상기 반도체 층의 제 1 표면으로부터 신장되는 제 1 차단 구조, 예를 들어 트렌치(35); 상기 반도체 층 및 상기 반도체 기판 사이에 위치되고, 제 1 도핑 농도를 갖는 상기 제 2 전도성 유형의 제 1 반도체 영역, 예를 들어 영역(140)으로서, 적어도 상기 제 1 반도체 영역의 일부는 상기 제 1 차단 구조에 의해 둘러싸이고, 상기 제 1 반도체 영역의 부분은 제 1 제너 다이오드, 예를 들어 다이오드(142)의 부분을 형성하는, 제 1 반도체 영역; 적어도 상기 반도체 층의 제 2 부분을 둘러싸는 제 2 다중 접속 도메인을 형성하는 둘레를 가지며, 상기 반도체 층의 제 1 표면으로부터 신장되는 제 2 차단 구조, 예를 들어 트렌치(37); 상기 반도체 층 및 상기 반도체 기판 사이에 위치되고, 상기 제 1 도핑 농도보다 더 큰 제 2 도핑 농도를 갖는 상기 제 2 전도성 유형의 제 2 반도체 영역, 예를 들어 영역(138)으로서, 적어도 상기 제 2 반도체 영역의 일부는 상기 제 2 차단 구조에 의해 둘러싸이고, 상기 제 2 반도체 영역의 부분은 제 2 제너 다이오드, 예를 들어 다이오드(142)의 부분을 형성하는, 제 2 반도체 영역; 상기 반도체 층의 제 1 부분에 그리고 상기 제 1 반도체 영역의 위에 놓이는 제 1 다이오드, 예를 들어 다이오드(14); 및 상기 반도체 층의 제 2 부분에 그리고 상기 제 2 반도체 영역의 위에 놓이는 제 2 다이오드, 예를 들어 다이오드(20);를 포함할 수 있다.

상술한 모든 것을 고려하면, 신규한 발명 및 방법이 개시된 것이 명백하다. 다른 특징들 중에서도, ESD 디바이스의 다이오드들 및 상기 다이오드가 형성되는 기판 사이에 절연 층을 갖는 ESD 디바이스를 형성하는 것이다. 절연 층은 기판으로부터 다이오드들을 절연시키고 ESD 디바이스를 2단자 디바이스로 형성하는 것을 용이하게 한다. 다이오드들 밑에 놓이는 도체 층을 형성하는 것은 다이오드들의 애노드들을 서로 상호접속하도록 하는 측방향 전류 경로를 형성하는 것을 용이하게 한다. 추가적으로, 다이오드들 각각을 둘러싸는 차단 구조를 형성하는 것은 측방향 전류 흐름이 도체 층 내에서 발생하도록 하고 다이오드들을 서로 단락시킬 수 있는 측방향 전류 흐름을 방지한다. 기판으로의 전기 접속을 형성하는 것을 용이하게 하기 위해 수직 도체를 형성하는 것은 2단자들로부터 동작하는 디바이스를 구성하는데 조력한다. 수직 도체로부터 다이오드들을 절연시키기 위해 다른 차단 구조를 형성하는 것은 다이오드들로부터 ESD 디바이스의 단자들로의 단락들을 방지하는데 조력한다. 추가적으로, ESD 디바이스는 통상적으로 다이오드들이 형성되는 다량 도핑된 P형 기판, 미량 도핑된 N형 기판, 및 제너 다이오드를 형성하기 위해 미량 도핑된 N형 층의 부분에 인접하여 위치되는 다량 도핑된 N형 층을 갖는다. 또한 P-N 다이오드들을 형성하기 위해 미량 도핑된 N형 층 위에 있는 다량 도핑된 P형 층이 포함된다. 도핑 농도들 및 두께들은 ESD 디바이스가 일 나노미터(1 nsec.) 미만 내의 ESD 이벤트에 응답할 수 있도록 한다. 다른 실시예에서, ESD 디바이스는 비대칭이고 음 및 양의 ESD 이벤트들에 대한 상이한 브레이크다운 전압을 갖도록 형성된다.

발명들의 주제가 특정한 바람직한 실시예들로 기술될지라도, 많은 대체들 및 변형들이 당업자에게는 명백할 것임이 분명하다. 예를 들어, 모든 도핑 유형들은 역방향일 수 있다. 절연 층(24)은 층(25) 및 실리콘 이산화물과 같은 반도체 유전체를 포함하는 기판(33) 사이의 절연을 제공하는 임의의 유형의 층일 수 있다. 반도체 영역(29)이 에피택셜 층의 일부를 도핑함으로써 형성되는 것으로 기술될지라도, 영역(29)은 널리 공지된 다양한 기술들에 의해 형성될 수 있다. 추가적으로, 절연 층(24)에 대하여 기술된 도핑은 바이폴라 트랜지스터를 가능하게 하는 것을 억제하기 위해서 층(24) 내의 캐리어 수명을 없애거나 충분히 감소시키는 다른 기술들로 대체될 수 있다. 당업자는 버퍼 층이 에피택셜 증착 이외의 수단에 의해 형성될 수 있음을 인식할 것이다. 더욱이, 다이오드들(142 및 144)의 브레이크다운 전압들이 다르지 않는 한 영역들(138 및 140)은 결과적인 다이오드들(142 및 144)과 함께 다양한 기술들을 사용하여 형성될 수 있다.

이후의 청구항들이 반영하는 바와 같이, 발명의 양상들은 상기에 개시된 단독의 실시예의 모든 특징들보다 적게 해당된다. 그러므로, 이후에 표현되는 청구항들은 이로써 도면들의 본 상세한 설명들로 명백하게 통합되지만, 각각의 청구항은 본 발명의 개별 실시예로써 독자적이다. 게다가, 본원에서 기술된 일부 실시예들은 다른 실시예들에 포함되는 일부, 그렇지만 다른 특징들을 포함할지라도, 상이한 실시예들의 특징들의 결합은 당업자에 의해 이해되는 바와 같이, 본 발명의 범위 내에 있고 상이한 실시예들을 형성하도록 의도된다. 디바이스들이 본원에서 실리콘 기판 상에서 형성되는 것으로 도시되었을지라도, 당업자는 갈륨 비소(gallium arsenide), 실리콘 탄화물(silicon carbide), 갈륨 질화물(gallium nitride), 및 다른 반도체 재료들을 포함하는 다른 반도체 재료들이 사용될 수 있음을 인식할 것이다. 추가적으로, 단어 "접속되는"은 설명의 명료성을 위해 전체에 걸쳐 사용되었지만, 단어 "연결되는"과 같은 동일한 의미를 가지도록 의도된다. 따라서, "접속되는"은 직접적인 접속 또는 간접적인 접속 중 하나를 포함하는 것으로 해석되어야 한다.

10, 100, 135: ESD 디바이스 14: 제 1 스티어링 다이오드
15: 제 4 스티어링 다이오드 18, 19, 126, 127: 제너 다이오드
20: 제 3 스티어링 다이오드 21: 제 2 스티어링 다이오드
23: 반도체 기판 24: 절연층
25: 도체 층 29: 반도체 영역
30: 라이너 35, 36, 37, 38: 트렌치
51: 유전체 57: 절연 트렌치
79: 마스크 85, 87: 백 투 백 다이오드
103: 단일 다이오드 137: 버퍼 층

Claims (5)

1. ESD 디바이스에 있어서:
   제 1 도핑 농도를 가지는 제 1 전도성 유형의 반도체 기판으로서, 제 1 및 제 2 표면들을 갖는, 상기 제 1 전도성 유형의 반도체 기판;
   상기 반도체 기판의 상기 제 1 표면 상에 있는 제 2 전도성 유형의 제 1 반도체 층으로서, 상기 반도체 기판의 제 1 표면에 대향하는 제 1 표면 및 제 2 도핑 농도를 갖는, 상기 제 2 전도성 유형의 제 1 반도체 층;
   상기 제 1 반도체 층의 상기 제 1 표면 위에 놓이는 상기 제 2 전도성 유형의 제 2 반도체 층으로서, 상기 제 1 반도체 층의 제 1 표면에 대향하는 제 1 표면 및 제 3 도핑 농도를 갖는, 상기 제 2 전도성 유형의 제 2 반도체 층;
   상기 제 2 반도체 층 내에 적어도 일부를 갖는 상기 제 2 전도성 유형의 제 1 반도체 영역으로서, 제너 다이오드(zener diode)의 일부를 형성하는, 상기 제 2 전도성 유형의 제 1 반도체 영역;
   제 1 둘레(periphery)를 가지는 제 1 다중 접속 도메인(multiply-connected domain)으로서 형성되고 상기 제 2 반도체 층의 상기 제 1 표면으로부터 상기 제 1 반도체 영역으로 신장되지만, 상기 제 1 반도체 영역을 통과하지 않고 신장되는 제 1 차단 구조로서, 상기 제 1 둘레는 상기 제 2 반도체 층의 적어도 제 1 부분을 둘러싸는, 상기 제 1 차단 구조; 및
   상기 제 2 반도체 층의 제 1 부분 내에 있는 제 1 다이오드를 포함하는, ESD 디바이스.
2. 제 1 항에 있어서,
   제 2 둘레를 갖는 제 2 다중 접속 도메인으로서 형성된 제 2 차단 구조로서, 상기 제 2 반도체 층의 상기 제 1 표면으로부터 상기 제 1 반도체 영역으로 신장되지만, 상기 제 1 반도체 영역을 통과하지 않고 신장되며, 상기 제 2 둘레는 상기 제 2 반도체 층의 제 2 부분을 둘러싸는, 상기 제 2 차단 구조; 및
   상기 제 2 반도체 층의 제 2 부분에 형성되고 상기 제 1 반도체 영역 위에 놓이는 제 2 다이오드를 추가로 포함하는, ESD 디바이스.
3. ESD 디바이스를 형성하는 방법에 있어서:
   제 1 및 제 2 표면들을 가지는 제 1 전도성 유형의 반도체 기판을 제공하는 단계;
   상기 반도체 기판의 상기 제 1 표면 상에 제 2 전도성 유형의 버퍼 층을 형성하는 단계로서, 상기 제 2 전도성 유형의 버퍼 층은 상기 반도체 기판의 상기 제 1 표면에 대향하는 제 1 표면을 갖는, 상기 제 2 전도성 유형의 버퍼 층 형성 단계;
   상기 버퍼 층의 상기 제 1 표면 위에 놓인 상기 제 2 전도성 유형의 반도체 층을 형성하는 단계로서, 상기 반도체 층은 상기 버퍼 층의 제 1 표면에 대향하는 제 1 표면을 갖는, 상기 제 2 전도성 유형의 반도체 층 형성 단계;
   상기 반도체 층 및 상기 반도체 기판 사이에 위치되는 제 1 도핑 농도 및 상기 제 2 전도성 유형의 제 1 반도체 영역을 형성하는 단계로서, 상기 제 1 반도체 영역은 제 1 제너 다이오드의 일부를 형성하는, 상기 제 1 반도체 영역 형성 단계;
   상기 제 1 도핑 농도보다 더 큰 제 2 도핑 농도 및 상기 제 2 전도성 유형의 제 2 반도체 영역을 형성하는 단계로서, 상기 제 2 반도체 영역은 상기 제 1 반도체 영역과 병치되며 상기 반도체 층 및 상기 반도체 기판 사이에 위치되고, 상기 제 2 반도체 영역은 제 2 제너 다이오드의 일부를 형성하는, 상기 제 2 반도체 영역 형성 단계;
   상기 반도체 층의 상기 제 1 표면으로부터 상기 제 1 반도체 영역으로 신장되는 제 1 차단 구조를 형성하는 단계로서, 상기 제 1 차단 구조의 둘레는 적어도 상기 제 1 반도체 영역의 제 1 부분, 상기 제 1 제너 다이오드, 및 상기 반도체 층의 제 1 부분을 둘러싸는 제 1 다중 접속 도메인을 형성하는, 상기 제 1 차단 구조 형성 단계;
   상기 반도체 층의 상기 제 1 표면으로부터 상기 제 2 반도체 영역으로 신장되는 제 2 차단 구조를 형성하는 단계로서, 상기 제 2 차단 구조의 둘레는 적어도 상기 제 2 반도체 영역의 제 1 부분, 상기 제 2 제너 다이오드, 및 상기 반도체 층의 제 2 부분을 둘러싸는 제 2 다중 접속 도메인을 형성하는, 상기 제 2 차단 구조 형성 단계;
   상기 반도체 층의 상기 제 1 부분에 그리고 상기 제 1 반도체 영역의 위에 놓이는 제 1 다이오드를 형성하는 단계; 및
   상기 반도체 층의 상기 제 2 부분에 그리고 상기 제 2 반도체 영역의 위에 놓이는 제 2 다이오드를 형성하는 단계를 포함하는, ESD 디바이스를 형성하는 방법.
4. 제 3 항에 있어서,
   상기 버퍼 층을 형성하는 단계는 상기 반도체 층의 캐리어 농도보다 더 작고 상기 제 1 반도체 영역의 캐리어 농도보다 더 작은 캐리어 농도를 갖는 버퍼 층을 형성하는 단계를 포함하는, ESD 디바이스를 형성하는 방법.
5. ESD 디바이스에 있어서:
   제 1 및 제 2 표면들을 가지는 제 1 도핑 농도 및 제 1 전도성 유형의 반도체 기판;
   상기 반도체 기판의 상기 제 1 표면에 대향하는 제 1 표면을 가지는 상기 반도체 기판의 상기 제 1 표면 상에 있는 제 2 전도성 유형의 제 1 버퍼 층;
   상기 제 1 버퍼 층의 상기 제 1 표면 위에 놓이는 상기 제 2 전도성 유형의 반도체 층으로서, 상기 제 1 버퍼 층의 상기 제 1 표면에 대향하는 제 1 표면을 갖는, 상기 제 2 전도성 유형의 반도체 층;
   상기 반도체 층의 상기 제 1 표면으로부터 신장되는 제 1 차단 구조로서, 상기 반도체 층의 적어도 제 1 부분을 둘러싸는 제 1 다중 접속 도메인을 형성하는 둘레를 갖는, 상기 제 1 차단 구조;
   제 1 도핑 농도를 갖는 상기 제 2 전도성 유형의 제 1 반도체 영역으로서, 상기 반도체 층 및 상기 반도체 기판 사이에 위치되고, 상기 제 1 반도체 영역의 적어도 일부는 상기 제 1 차단 구조에 의해 둘러싸이고, 상기 제 1 반도체 영역의 일부는 제 1 제너 다이오드의 일부를 형성하는, 상기 제 2 전도성 유형의 제 1 반도체 영역;
   상기 반도체 층의 상기 제 1 표면으로부터 신장되는 제 2 차단 구조로서, 적어도 상기 반도체 층의 제 2 부분을 둘러싸는 제 2 다중 접속 도메인을 형성하는 둘레를 갖는, 상기 제 2 차단 구조;
   상기 제 1 도핑 농도보다 더 큰 제 2 도핑 농도를 갖는 상기 제 2 전도성 유형의 제 2 반도체 영역으로서, 상기 반도체 층 및 상기 반도체 기판 사이에 위치되고, 상기 제 2 반도체 영역의 적어도 일부는 상기 제 2 차단 구조에 의해 둘러싸이고, 상기 제 2 반도체 영역의 일부는 제 2 제너 다이오드의 일부를 형성하는, 상기 제 2 전도성 유형의 제 2 반도체 영역;
   상기 반도체 층의 상기 제 1 부분에 그리고 상기 제 1 반도체 영역의 일부 위에 놓이는 제 1 다이오드; 및
   상기 반도체 층의 상기 제 2 부분에 그리고 상기 제 2 반도체 영역의 일부 위에 놓이는 제 2 다이오드를 포함하는, ESD 디바이스.

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