JP5274882B2 - 横方向シリコン制御整流素子及びこれを備えるesd保護素子 - Google Patents
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図1(a)は、本実施の形態に係る横方向シリコン制御整流素子1(Lateral Silicon Controlled Rectifier:Lateral SCR)の構造を示す横断面図であり、図1(b)は、本実施の形態に係る横方向シリコン制御整流素子の電圧−電流特性と、従来の横方向シリコン制御整流素子の電圧−電流特性とを比較したグラフである。
(1)式において、VBEPNP及びVBENPNは各トランジスタのベース−エミッタ間電圧であり、VBB’はベース−ベース間電圧である。電流は各トランジスタのコレクタ領域を流れるので、ベース−ベース間電圧VBB’は、後述する高インピーダンス要素10の抵抗値RCの増加に比例して高くなる。
本実施例2では、保持電圧を高くした新しい横方向シリコン制御整流素子1の構造及び製造方法について述べる。横方向シリコン制御整流素子の最先端の変形例に対して組み込むために、上記構造を修正すること及び上記構造を適合させることは、当業者にとって容易である。
本実施例3では、図4に示される横方向シリコン制御整流素子23について記載されている。横方向シリコン制御整流素子23は、従来周知の技術によりNウェル領域3が形成されたP型シリコン基板2から始めるCMOSプロセスにおいて実施される。P型シリコン基板2のドーピング濃度は、1×1014at/cm3〜1×1017at/cm3である。Nウェル領域3は、深さが1μm〜5μmであり、ドーピング濃度が1×1015at/cm3〜1×1017at/cm3である。
本実施例4では、図5に示される横方向シリコン制御整流素子25について記載されている。横方向シリコン制御整流素子25は、従来周知の技術によりNウェル領域3が形成されたP型シリコン基板2から始めるCMOSプロセスにおいて実施される。P型シリコン基板2のドーピング濃度は、1×1014at/cm3〜1×1017at/cm3である。Nウェル領域3は、深さが1μm〜5μmであり、ドーピング濃度が1×1015at/cm3〜1×1017at/cm3である。
本実施例5では、図7に示される横方向シリコン制御整流素子28について記載されている。横方向シリコン制御整流素子28は、従来周知の技術によりNウェル領域3が形成されたP型シリコン基板2から始めるCMOSプロセスにおいて実施される。P型シリコン基板2のドーピング濃度は、1×1014at/cm3〜1×1017at/cm3である。Nウェル領域3は、深さが1μm〜5μmであり、ドーピング濃度が1×1015at/cm3〜1×1017at/cm3である。
本発明の実施形態に係るの横方向シリコン制御整流素子18は、上記課題を解決するために、第1の導電型のP型シリコン基板2上に形成され、P型シリコン基板2上に形成される第2の導電型のNウェル領域3と、Nウェル領域3上に形成される第1の導電型のP+アノード領域4と、P型シリコン基板2上に形成される第2の導電型のN+カソード領域7とを備える横方向シリコン制御整流素子において、Nウェル領域3に接触して形成される第2の導電型のN型半導体領域22と、N型半導体領域22上に形成される第1の導電型のP型半導体領域21とを備える。
2 P型シリコン基板(半導体基板)
3 Nウェル領域(ウェル領域)
4 P+アノード領域(アノード領域)
5 最上層
6 パッド
7 N+カソード領域(カソード拡散領域)
8 PNP型寄生バイポーラトランジスタ
9 NPN型寄生バイポーラトランジスタ
10、11 高インピーダンス要素
12、15 領域
13 領域(第1の領域)
14 領域(基板接触領域)
16、17 特性
19 縦方向PNPバイポーラトランジスタ(第1のバイポーラトランジスタ)
20 横方向NPNバイポーラトランジスタ(第2のバイポーラトランジスタ)
21 P型半導体領域(高インピーダンス形成領域)
22 N型半導体領域(ウェル接触領域)
22’ 接合部
24 端子
26 P型半導体領域(埋め込み拡散領域)
27 接合型電界効果トランジスタ
29 N型半導体領域(第2ウェル領域)
30 N+アノード領域
31 P+カソード領域
32 ゲート電極
40 ゲート酸化膜
L 長さ
RC 抵抗値
RSUB 基板抵抗
Rnw、Rpw 抵抗
t 厚さ
Vak アノード−カソード間電圧
Vdd 動作電源電圧
Vh 保持電圧
Vt1 トリガ電圧
ρs シート抵抗
Claims (9)
- 第1の導電型である半導体基板上に形成され、
上記半導体基板上に形成される第2の導電型のウェル領域と、
上記ウェル領域上に形成される第1の導電型のアノード領域と、
上記半導体基板上に形成される第2の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、
上記ウェル領域に接触して形成される第2の導電型のウェル接触領域と、
上記ウェル接触領域上に形成される第1の導電型の高インピーダンス形成領域とを備えており、
上記半導体基板は、第1の導電型の第1の領域と、第1の導電型の基板接触領域とを有し、
上記基板接触領域は、該第1の領域上に形成され、上記カソード拡散領域と上記第1の領域とを接続し、
上記第1の領域のインピーダンスは、上記基板接触領域のインピーダンスよりも高いことを特徴とする横方向シリコン制御整流素子。 - 第1の導電型である半導体基板上に形成され、
上記半導体基板上に形成される第2の導電型のウェル領域と、
上記ウェル領域上に形成される第1の導電型のアノード領域と、
上記半導体基板上に形成される第2の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、
上記ウェル領域に接触して形成される第2の導電型のウェル接触領域と、
上記ウェル接触領域上に形成される第1の導電型の高インピーダンス形成領域とを備えており、
上記高インピーダンス形成領域のドーピング濃度は、1×10 16 at/cm 3 〜1×10 19 at/cm 3 であることを特徴とする横方向シリコン制御整流素子。 - 第1の導電型である半導体基板上に形成され、
上記半導体基板上に形成される第2の導電型のウェル領域と、
上記ウェル領域上に形成される第1の導電型のアノード領域と、
上記半導体基板上に形成される第2の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、
上記ウェル領域に接触して形成される第2の導電型のウェル接触領域と、
上記ウェル接触領域上に形成される第1の導電型の高インピーダンス形成領域とを備えており、
上記半導体基板と上記ウェル接触領域との接合部は、上記半導体基板と上記ウェル領域との接合部より浅く、
上記ウェル接触領域のインピーダンスは、上記ウェル領域のインピーダンスより高くすることを特徴とする横方向シリコン制御整流素子。 - 第1の導電型である半導体基板上に形成され、
上記半導体基板上に形成される第2の導電型のウェル領域と、
上記ウェル領域上に形成される第1の導電型のアノード領域と、
上記半導体基板上に形成される第2の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、
上記ウェル領域に接触して形成される第2の導電型のウェル接触領域と、
上記ウェル接触領域上に形成される第1の導電型の高インピーダンス形成領域とを備えており、
上記高インピーダンス形成領域に、0V以上15V以下の電圧を印加する端子を備えることを特徴とする横方向シリコン制御整流素子。 - 上記ウェル接触領域と上記半導体基板との間に第1の導電型の埋め込み拡散領域をさらに備え、
上記埋め込み拡散領域のドーピング濃度は、上記ウェル領域のドーピング濃度よりも高くされることを特徴とする請求項4に記載の横方向シリコン制御整流素子。 - 端子を電気的に接地することを特徴とする請求項4に記載の横方向シリコン制御整流素子。
- 第1の導電型である半導体基板上に形成され、
上記半導体基板上に形成される第2の導電型のウェル領域と、
上記ウェル領域上に形成される第1の導電型のアノード領域と、
上記半導体基板上に形成される第2の導電型のカソード拡散領域とを備える横方向シリコン制御整流素子において、
上記ウェル領域に接触して形成される第2の導電型のウェル接触領域と、
上記ウェル接触領域上に形成される第1の導電型の高インピーダンス形成領域とを備えており、
上記高インピーダンス形成領域を設ける代わりに上記ウェル接触領域を延長して第2ウェル領域を形成し、上記第2ウェル領域の上部にゲート酸化膜を形成し、ゲート酸化膜の上にゲート電極を備えることを特徴とする横方向シリコン制御整流素子。 - 上記ゲート電極は、電気的に接地されていることを特徴とする請求項7に記載の横方向シリコン制御整流素子。
- 請求項1〜請求項8の何れか1項に記載の横方向シリコン制御整流素子を備えることを特徴とするESD保護素子。
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