CN111710674A - 超低压触发器件及其制作方法 - Google Patents

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张鹏
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Abstract

超低压触发器件，包括从下到上依次为背面金属电极、P+衬底层、N型外延层、绝缘介质层、正面金属层，N型外延层端面一边到另一边依次设P+隔离层、N+多晶硅和P型基区；P+隔离层穿通至P+衬底层；N+多晶硅、P型基区两个区域中均设P+源区、N+源区。超低压触发器件的制作方法，包括如下步骤：淀积N型外延层；高温推进形成P+隔离层；淀积N+多晶硅，露出N型外延层；推结形成P型基区；在N+多晶硅、P型基区区域中，形成P+源区，随后光刻注入高浓度N型杂质形成N+源区；淀积绝缘介质层，完成正面金属层；淀积背面金属电极。本发明有效减少成本及触发电压，拥有超低触发电压及强泄放电荷能力。

Description

超低压触发器件及其制作方法
技术领域
本发明属于电子科学与技术领域，具体涉及超低压触发器件及其制作方法。
背景技术
静电放电(ESD)现象广泛存在于日常环境中，它对于精密的集成电路来讲确实致命的威胁，是造成集成电路产品损伤甚至失效的重要原因之一。集成电路产品在其生产、制造、装配以及工作过程中极易受到ESD的影响，造成产品内部损伤、可靠性降低。并且其应用环境会也会对电容、击穿电压、钳位特性等参数有相应要求。
现如今，人工智能结合物联网的时代正式来临，智能家居也在生活中扮演着越来越重要的角色。随着技术的不断发展，物联网所需芯片向着高集成度、更低功耗进一步发展，这也就要求其制作工艺的线宽进一步降低。而窄线宽、低功耗也使得芯片遭受到静电放电效应时更显的脆弱与敏感，导致静电放电的测试越来越严苛。随着功耗进一步降低，其电源电压也进一步降低，随着也对低触发电压，强泄放能力的ESD器件有了进一步的要求。
根据低功耗系统的低工作电压的特征。现有1.2V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的低压ESD保护器件要求。而现阶段已有的大部分低压系统的ESD保护器件，其击穿电压在5V~10V之间，并未实现真正意义上的低压ESD保护。通常用作ESD保护的器件有二极管、GGNMOS(栅接地的NMOS)、BJT(三极管)、SCR(可控硅)等，低压ESD保护器件常采用SCR来得到强泄放能力。但由于对ESD器件尺寸要求越来越高，所以在一定尺寸提高其ESD泄放能力也越发显得重要。
发明内容
本发明的目的是针对现有纵向SCR产品结构中的不足，提供一种低触发电压、高泄放电流能力的超低压触发器件及制作方法。通过在SCR基区注入触发电流来降低SCR的折回电压。触发电流由正偏PN串来提供，而触发电压的高低可以通过调整正偏PN串的数量来实现。并且通过集成的多晶硅电阻来对二极管路径进行限流，防止触发区过流烧毁失去低触发特性。
超低压触发器件，包括背面金属电极，背面金属电极上设P+衬底层，P+衬底层上淀积N型外延层，N型外延层端面从一边到另一边依次高温推进形成P+隔离层、淀积形成N+多晶硅、推结形成P型基区；P+隔离层穿通至P+衬底层；N+多晶硅、P型基区两个区域中均设P+源区，然后在P+隔离层与N+多晶硅之间、N+多晶硅和P型基区区域中的P+源区侧注入N型杂质形成N+源区；N型外延层上淀积绝缘介质层，绝缘介质层上刻蚀正面金属层。
进一步的，N+多晶硅与N型外延层之间设热氧化层。
进一步的，绝缘介质层位于N型外延层与正面金属层之间。
进一步的，P+衬底层、N型外延层形成D1，P+源区、N+源区形成D2，D1与D2形成二极管串。
进一步的，P+衬底层、N型外延层、P型基区、P+隔离层与N+多晶硅之间的N+源区形成PNPN型晶闸管。
超低压触发器件的制作方法，包括如下步骤：
一、准备P+衬底层材料，淀积N型外延层材料；
二、在N型外延层表面光刻并注入硼离子，高温推进使得硼离子扩散与P+衬底层形成P+隔离层；
三、在硅片表面淀积掩膜层，光刻刻蚀槽形成深槽，去掉刻蚀掩膜层；槽的深度为1~5μm；槽刻蚀完成后，湿氧生长3000~8000Å的热氧化层，热氧化温度为950~1150℃之间；随后淀积3~5μm的原位掺杂N+多晶硅；然后进行CMP平坦化直至未刻蚀区域露出N型外延层；
四、CMP完成后，进行预氧生长，光刻离子注入P型杂质并通过推结形成P型基区，推结温度为1150℃~1250℃，推结时间为60min~300min；优选实施推结条件为1200℃，150min。
五、在N+多晶硅、P型基区区域中，光刻注入P型杂质然后形成P+源区，随后光刻注入N型杂质形成N+源区；P型杂质注入剂量为1E15~1E16cm-2，优选实施计量为2E15cm-2。N型杂质注入剂量为1E15~1E16cm-2，优选实施计量为5E15cm-2。
六、随后淀积绝缘介质层；采用回流致密，温度为800℃~900℃，推结时间为15min~60min；优选实施推结条件为850℃，30min；光刻刻蚀接触孔区域；淀积金属层，并光刻、刻蚀、合金化完成正面金属层；
七、随后对P+衬底层进行减薄，淀积背面金属电极。
进一步的，步骤二中的高温推进，所用温度为1200℃~1270℃，推结时间为300min~600min。优选实施推结条件为1250℃，480min。
进一步的，P型杂质能量为30kev~90kev。
本发明的有益效果如下：
一、本发明采用槽内氧化层淀积多晶硅的隔离方法，有效避免寄生器件的产生。
二、作为小电流触发作用的正偏二极管串，利用了二极管及四个角落区域形成的多晶硅二极管，有效地提高了芯片的利用率，降低了芯片成本。
三、N+多晶硅位于深坑刻蚀后生长的热氧化层后，形成了有效的电学隔离，且N+多晶硅淀积完成后进行CMP平坦化处理。其多晶硅中的结构形成与后续常规工艺相兼容。并且触发区电流由第一层引入P型基区，其触发电流经由最短路径流入基区触发区。在尽量减小面积损失的情况下，制造出一系列超低触发电压的器件。
四、本发明采用正偏二极管串可以将SCR的回扫电流降低至1.5V，通过调整多晶硅区域正偏二极管数目，可以实现触发电压为1.4V、2.1V、2.8V、3.5V等电压。可实现工作电压为1.2V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的超低压触发器件。
五、本发明制造超低压触发器件的方法，可以通过优化器件尺寸，实现超低残压。
附图说明
图1为本发明的基于纵向SCR结构的低压ESD保护器件的版图布局示意图。
图2为本发明的基于纵向SCR结构的低压ESD保护器件的等效电路图。
图3是本发明的基于纵向SCR结构的低压ESD保护器件的A-A’截面位置示意图。
图4是本发明的基于纵向SCR结构的低压ESD保护器件的A-A’截面的纵向结构示意图。
图5是本发明的基于纵向SCR结构的低压ESD保护器件的另一种实施结构。
图6为本发明的A-A’截面的工艺步骤一，P+衬底层材料及N型外延层生长。
图7为本发明的A-A’截面的工艺步骤二，进行穿通P+隔离层的注入及推进。
图8为本发明的A-A’截面的工艺步骤三，进行隔离槽刻蚀及隔离氧化层的生长，多晶硅的淀积，表面CMP平坦化处理，最终漏出硅材料表面。
图9为本发明的A-A’截面的工艺步骤四，进行P型基区的注入及推结。
图10为本发明的A-A’截面的工艺步骤五，N+源区及P+源区的注入及推结。
图11为本发明的A-A’截面的工艺步骤六，绝缘介质层及顶层正面金属层的光刻形成。
图12为本发明的A-A’截面的工艺步骤七，背部P+衬底层的减薄及背面金属电极金属化处理。
图13为本发明TLP 测试结果图。
图中，101、P+衬底层，102、N型外延层，103、P+隔离层，104、热氧化层，105、N+多晶硅，106、P型基区，107、P+源区，108、N+源区，109、绝缘介质层，110、正面金属层，111、背面金属电极。
具体实施方式
以下结合附图和实施方式对本发明作进一步的详细描述。以P型衬底材料，1.2V电压等级为例做详细说明。本发明所述的技术方案仅仅是本发明的一部分实施实例，基于本发明提出的纵向SCR的在隔离的区域内引入正偏二极管串来控制SCR的回扫电压的低压ESD保护器件，二极管串的个数可以是1至10个中间，通过一次工艺形成，均属于本发明的保护范围。
如图1所示的本发明的版图布局图，图中灰色区域为金属层，最边缘一圈为隔离电位接触区，中心区域为GND电极区域。
如图2所示的等效电路图，本发明ESD泄放电流方向为：CH到GND，该通道包含经由正偏二极管D1、D2及电阻R2、电阻R1的小电流路径L1，及PNPN的SCR大电流泄放路径L2。当两条电流路径独立时，其小电流路径的开启电压为两个二极管的正偏电压1.4V。大电流路径PNPN管的开启电压主要由基区PN结决定，其雪崩耐压BV>6V。当电压脉冲冲击CH端口时，由于小电流路径的开启电压低，电流I1首先从路径L1通过，电流I1注入NPN管的P基区中，流经基区短路电阻R1。当I1·R1>0.7V时，SCR中的NPN导通，其电流I2注入PNP管的N型基区中，随之SCR开启从而迅速泄放掉脉冲电荷。其中R2为集成在L1路径上的串联电阻，防止大电流下此路径的分流过大，引起路径烧毁。
如图3、4所示，超低压触发器件，包括背面金属电极111，背面金属电极111上设P+衬底层101，P+衬底层101上淀积N型外延层102，N型外延层102端面从左往右依次高温推进形成P+隔离层103、淀积形成N+多晶硅105、推结形成P型基区106；P+隔离层103穿通至P+衬底层101；N+多晶硅105、P型基区106两个区域中均设P+源区107，然后在P+隔离层103与N+多晶硅105之间、N+多晶硅105和P型基区106区域中的P+源区107侧注入N型杂质形成N+源区108；N型外延层102上淀积绝缘介质层109，绝缘介质层109上刻蚀正面金属层110。
绝缘介质层109位于N型外延层102与正面金属层110之间。
P+衬底层101、N型外延层102形成D1，P+源区107、N+源区108形成D2，D1与D2形成二极管串。
P+衬底层101、N型外延层102、P型基区106、P+隔离层103与N+多晶硅105之间的N+源区108形成PNPN型晶闸管。
进一步的，可以看到M1~M4四块正面金属为A-A’方向上的四块正面金属。M4为GND电极。背面为背面金属电极CH，电流为纵向走向。M1~M3正面金属区位于版图边缘区域，根据电流需求进行面积匹配，电位浮空，最大程度合理利用芯片面积。
其中N+多晶硅105与N型外延层102被热氧化层104隔开，其多晶硅中的P+源区107与N+源区108形成二极管串，当脉冲电压超过1.5V后，多晶硅二极管串开启后，电流经由金属层流入SCR的触发区域P型基区106中，从而触发SCR导通。由于触发电流可以通过调整P型基区106的电阻R1来调整，通常控制在50mA以内。且集成的多晶硅电阻可以通过调整多晶硅浓度及间距来调节，防止SCR导通后，大电流情况下残压上升后二极管路径通过大电流。
进一步的，N+多晶硅位于深坑刻蚀后生长的热氧化层后，形成了有效的电学隔离，且N+多晶硅105淀积完成后进行了CMP平坦化处理。其多晶硅中的结构形成与后续常规工艺相兼容。
如图6-12所示，超低压触发器件的制作方法，包括如下步骤：
一、准备P+衬底层101材料，淀积N型外延层102材料。
二、在N型外延层102表面光刻并注入硼离子，高温推进使得硼离子扩散与P+衬底层101形成P+隔离层103。
三、在硅片表面淀积掩膜层，光刻刻蚀槽形成深槽，去掉刻蚀掩膜层；槽的深度为1~5μm；槽刻蚀完成后，湿氧生长3000~8000Å的热氧化层，热氧化温度为950~1150℃之间；随后淀积3~5μm的原位掺杂N+多晶硅105；然后进行CMP平坦化直至未刻蚀区域露出N型外延层102。
四、CMP完成后，进行预氧生长，光刻离子注入P型杂质并通过推结形成P型基区106。
五、在N+多晶硅105、P型基区106区域中，光刻注入高浓度P型杂质形成然后形成P+源区107，随后光刻注入N型杂质形成N+源区108。
六、随后淀积绝缘介质层109，致密后，光刻刻蚀接触孔区域。淀积金属层，并光刻、刻蚀、合金化完成正面金属层110。
七、随后对P+衬底层101进行减薄，淀积背面金属电极111。
进一步地，步骤二的高温推进，其温度为1250℃，推结时间为300min，采用穿通阱隔离以保证芯片双向可耐压，提高器件可靠性。
步骤三中槽刻蚀及热氧化需要较小圆片应力，避免圆片应力过大产生翘曲。进而保证CMP平坦化后保证圆片内多晶硅有效厚度一致性高。
步骤五中的P+源区107，N+源区108采用高浓度离子注入，其能量为30kev~90kev。采用较低注入能量结合快速热退火工艺，实现较浅的结深，以便减小元胞尺寸，以提高芯片单位面积电流密度。
步骤六中刻蚀引线孔完成后，淀积一层TI/TIN再进行金属层AlSiCu合金的生长。在减小接触电阻的同时能有效降低金属过热的失效比例。
步骤七中背部金属为背部电极，纵向电流走向，减小封装电阻。
N+多晶硅105与N型外延层102被热氧化层104隔开，其中P+衬底层101与N型外延层102形成的D1与其多晶硅中的P+源区107与N+源区108的D2形成二极管串。
P+衬底层101、N型外延层102、P型基区106与N+源区108形成具有夹层电阻R1的PNPN型晶闸管。其中基区夹层电阻R1的电阻决定了SCR的开启电流。其触发电流由正偏二极管串提供。
所述热氧化层104、P+衬底层101及N+多晶硅105，不存在于材料表面其他地方，在CMP平坦化这一步骤被去除掉。
绝缘介质层109位于N型外延层102及正面金属层110之间。
通过调节多晶硅中的P+源区107，N+源区108的的布局，增加间距引入串联多晶硅电阻。有利于对小电流路径进行限流，避免由于电流过大引起小电流路径过流失效。
可以采用P型基区106来替代热氧化层104及N+多晶硅105，简化工艺。
N型掺杂离子也可以采用磷、砷、锑粒子。
本发明制造工艺如下：
先衬底电阻率为0.001~0.005Ω·cm电阻率的掺磷P型衬底片，优选0.002Ω·cm，晶向为<111>。并在表面生长电阻率为10~50Ω·cm电阻率的掺磷N型外延，厚度为10~30μm。优选电阻率20Ω·cm、厚度20μm。
在外延淀积掩膜层，光刻刻蚀槽形成深槽，去掉刻蚀掩膜层。槽的深度为1~5μm，优选为3μm。槽深太深会造成原片应力过大，且增加成本。槽刻蚀完成后，湿氧生长3000~8000Å的热氧化层，厚度优选5000Å，热氧化温度为950~1150℃之间。
随后淀积3~5μm的原位掺杂N+多晶硅105。厚度优选3μm。然后进行CMP平坦化直至未刻蚀区域露出N型材料。
CMP完成后，进行预氧生长，光刻离子注入P型boron杂质，注入剂量为1E13~1E14cm-2，优选5E14cm-2。高温推结形成形成3~5μm的结深。
在N+多晶硅中、N型基区及P型基区区域中，光刻注入高浓度P型杂质形成然后形成P+源区，随后光刻注入高浓度N型杂质形成N+源区。P+源区及N+源区结深的剂量为2E15~1E16cm-2，优选剂量为5E15cm-2，结深为0.5μm左右。
随后淀积隔离介质层，采用低压四乙氧基硅烷生长工艺（LPTEOS）淀积7000Å的介质层，回流后进行接触孔刻蚀。再淀积一层TI/TIN再进行金属层AlSiCu合金的生长。在减小接触电阻的同时能有效降低金属过热的失效比例。
随后对衬底101进行减薄，厚度为100~300μm，优选140μm，淀积背面金属电极111。
利用上述本发明的低压ESD保护器件的制造方法，只需调整二极管区域的正偏二极管的串联个数，既可以调整SCR的回扫电压，并应用于1.2V、1.8V、2V、2.5V、2.8V、3.3V等低压系统的ESD防护，调整P型基区的基区电阻R1可以调整SCR的回扫电流。同时通过结深及高阻区间距的调整，可以实现超低残压的低压ESD防护。
图5为本发明的一种改良型A-A’结构剖面图。将刻蚀槽内氧化后填充多晶硅更改为PN结隔离，也可以实现相同性能。
本发明超低压触发器件的 TLP 测试结果如图13所示。

Claims (8)

1.超低压触发器件，其特征在于：包括背面金属电极（111），背面金属电极（111）上设P+衬底层（101），P+衬底层（101）上淀积N型外延层（102），N型外延层（102）端面从一边到另一边依次推进形成P+隔离层（103）、淀积形成N+多晶硅（105）和推结形成P型基区（106）；P+隔离层（103）穿通至P+衬底层（101）；N+多晶硅（105）、P型基区（106）两个区域中均设P+源区（107），然后在P+隔离层（103）与N+多晶硅（105）之间、N+多晶硅（105）和P型基区（106）区域中的P+源区（107）侧注入N型杂质形成N+源区（108）；N型外延层（102）上淀积绝缘介质层（109），绝缘介质层（109）上刻蚀正面金属层（110）。
2.按照权利要求1所述的超低压触发器件，其特征在于：所述N+多晶硅（105）与N型外延层（102）之间设热氧化层（104）。
3.按照权利要求1所述的超低压触发器件，其特征在于：所述绝缘介质层（109）位于N型外延层（102）与正面金属层（110）之间。
4.按照权利要求1所述的超低压触发器件，其特征在于：所述P+衬底层（101）、N型外延层（102）形成D1，P+源区（107）、N+源区（108）形成D2，D1与D2形成二极管串。
5.按照权利要求1所述的超低压触发器件，其特征在于：所述P+衬底层（101）、N型外延层（102）、P型基区（106）、P+隔离层（103）与N+多晶硅（105）之间的N+源区（108）形成PNPN型晶闸管。
6.超低压触发器件的制作方法，其特征在于，包括如下步骤：
一、准备P+衬底层（101）材料，淀积N型外延层（102）材料；
二、在N型外延层（102）表面光刻并注入硼离子，高温推进使得硼离子扩散与P+衬底层（101）形成P+隔离层（103）；
三、在硅片表面淀积掩膜层，光刻刻蚀槽形成深槽，去掉刻蚀掩膜层；槽的深度为1~5μm；槽刻蚀完成后，湿氧生长3000~8000Å的热氧化层，热氧化温度为950~1150℃之间；随后淀积3~5μm的原位掺杂N+多晶硅（105）；然后进行CMP平坦化直至未刻蚀区域露出N型外延层（102）；
四、CMP完成后，进行预氧生长，光刻离子注入P型杂质并通过推结形成P型基区（106），推结温度为1150℃~1250℃，推结时间为60min~300min；
五、在N+多晶硅（105）、P型基区（106）区域中，光刻注入P型杂质然后形成P+源区（107），随后光刻注入N型杂质形成N+源区（108）；P型杂质注入剂量为1E15~1E16cm-2；N型杂质注入剂量为1E15~1E16cm-2；
六、随后淀积绝缘介质层（109）；采用回流致密，温度为800℃~900℃，推结时间为15min~60min；优选实施推结条件为850℃，30min；光刻刻蚀接触孔区域；淀积金属层，并光刻、刻蚀、合金化完成正面金属层（110）；
七、随后对P+衬底层（101）进行减薄，淀积背面金属电极（111）。
7.按照权利要求6所述的超低压触发器件的制作方法，其特征在于：所述步骤二中的高温推进，所用温度为1200℃~1270℃，推结时间为300min~600min。
8.按照权利要求6所述的超低压触发器件的制作方法，其特征在于：所述步骤四中P型杂质能量为30kev~90kev。
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