CN111710675A - 一种低压esd保护器件及其制作方法 - Google Patents

一种低压esd保护器件及其制作方法 Download PDF

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宋文龙
李泽宏
张鹏
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Abstract

本发明公开了一种低压ESD保护器件及其制作方法，本发明有效地提高了芯片的利用率，降低了芯片成本；不增加元胞尺寸，减小了由于保持金属间距造成的芯片面积占用，可以将元胞尺寸缩小20%左右，电流泄放能力至少提高50%；采用正偏二极管串可以将SCR的回扫电流降低至1.5V，通过调整正偏二极管数目，可以实现1.2V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的超低触发电压ESD保护器件；通过优化器件尺寸，超低残压，适用于低压系统的超高速信号的防护，同时通过版图优化可以实现双向ESD保护，为低压系统的超高速信号的双向防护提供一种解决方案。

Description

一种低压ESD保护器件及其制作方法
技术领域
本发明涉及电子科学与技术领域，特别涉及一种低压ESD保护器件及其制作方法。
背景技术
现如今，人工智能结合物联网的时代正式来临，智能家居也在生活中扮演着越来越重要的角色。随着技术的不断发展，物联网所需芯片向着高集成度、更低功耗进一步发展，这也就要求其制作工艺的线宽进一步降低。而窄线宽、低功耗也使得芯片遭受到静电放电效应时更显的脆弱与敏感，导致静电放电的测试越来越严苛。随着功耗进一步降低，其电源电压也进一步降低，随着也对低触发电压，强泄放能力的ESD器件有了进一步的要求。
根据低功耗系统的低工作电压的特征。现有1V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的低压ESD保护器件要求。而现阶段已有的大部分低压系统的ESD保护器件，其击穿电压在5V~10V之间，并未实现真正意义上的低压ESD保护。通常用作ESD保护的器件有二极管、GGNMOS(栅接地的NMOS)、BJT(三极管)、SCR(可控硅)等，低压ESD保护器件常采用SCR来得到强泄放能力。但由于对ESD器件尺寸要求越来越高，所以在一定尺寸提高其ESD泄放能力也越发显得重要。
发明内容
本发明的目的在于提供一种低压ESD保护器件及其制作方法，针对1V~3.3V的特定低压应用，致力于得到真正意义上的低触发电压、高ESD泄放电流的ESD保护器件，解决现阶段存在的低压系统所用的ESD触发电压高、8/20电流密度低等问题。
本发明采用的技术方案是：
一种低压ESD保护器件，其特征在于：包括N型单晶材料层、N+多晶硅、N型基区、P型基区，所述N型单晶材料层上一次设置第一层隔离介质、第一金属层、第二层隔离介质、第二金属层，所述N+多晶硅、N型基区、P型基区均设于N型单晶材料层顶部，所述N+多晶硅内设有P+源区、N+源区，外部与N型单晶材料层之间设有热氧化层，所述N型基区内设有P+源区，所述P型基区内依次设有P+源区、N+源区、N+源区、P+源区。
所述的一种低压ESD保护器件的制作方法，其特征在于，包括以下步骤：
步骤1：准备N型高阻单晶材料，进行表面清洗及平坦化处理；
步骤2：在硅片表面淀积掩膜层，光刻刻蚀槽形成深槽，去掉刻蚀掩膜层，槽的深度为1~5μm，优选为3μm，槽深太深会造成原片应力过大，且增加成本，槽刻蚀完成后，湿氧生长3000~8000Å的热氧化层，厚度优选5000Å，热氧化温度为950~1150℃之间；
步骤3：随后淀积3~5μm的原位掺杂N+多晶硅，厚度优选3μm。然后进行CMP平坦化直至未刻蚀区域露出N型材料；
步骤4：CMP完成后，进行预氧生长，光刻离子注入N型杂质及P型杂质并通过高温推结形成N型基区及P型基区；
步骤5：在N+多晶硅、N型基区及P型基区区域中，光刻注入高浓度P型杂质形成然后形成P+源区，随后光刻注入高浓度N型杂质形成然后形成N+源区；
步骤6：随后淀积第一层隔离介质，致密回流后，光刻刻蚀第一层接触孔区域，淀积第一金属层，并完成第一金属层，最后完成第一金属层的光刻、刻蚀、合金化；
步骤7：随后淀积第二层隔离介质，致密回流后，光刻刻蚀第二层接触孔区域，淀积第二金属层，并完成第二金属层，最后完成第二金属层的光刻、刻蚀、合金化，形成引线区。
所述P+源区、N+源区形成二极管串。
所述步骤5中的P+源区，N+源区采用高浓度离子注入，其能量为30kev~90kev，采用较低注入能量结合快速热退火工艺。
所述步骤6中第一层刻蚀引线孔完成后，淀积一层TI/TIN再进行第一金属层AlSiCu合金的生长。
所述步骤7中第二层刻蚀引线孔完成后，淀积的第二金属层比第一金属层厚。
本发明的优点：小电流触发作用的多晶硅正偏二极管串置于引线区下方，有效地提高了芯片的利用率，降低了芯片成本；N+多晶硅位于深坑刻蚀后生长的热氧化层后，形成了有效的电学隔离，且N+多晶硅103淀积完成后进行了CMP平坦化处理。其多晶硅中的结构形成与后续常规工艺相兼容，并且触发区电流由第一层引入P型基区105，其触发电流走线方向与SCR的金属走向方向相垂直，触发区电流接入点的区域为调整其他注入区域图形所得，并不会增加元胞尺寸，减小了由于保持金属间距造成的芯片面积占用，本发明制造的低压ESD保护器件，可以将元胞尺寸缩小20%左右，电流泄放能力至少提高50%；采用正偏二极管串可以将SCR的回扫电流降低至1.5V，通过调整正偏二极管数目，可以实现1.2V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的超低触发电压的ESD保护器件；通过优化器件尺寸，超低残压，适用于低压系统的超高速信号的防护，同时通过版图优化可以实现双向ESD保护，为低压系统的超高速信号的双向防护，提供一种解决方案。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细叙述。
图1为本发明的低压ESD保护器件的版图布局示意图;
图2为本发明的低压ESD保护器件的等效电路图；
图3为本发明的低压ESD保护器件的第一金属层、第二层接触孔版图图形；
图4是本发明的低压ESD保护器件的第二金属层版图；
图5是本发明的低压ESD保护器件的A-A’截面及B-B’截面的位置示意图；
图6是本发明的低压ESD保护器件的A-A’截面的纵向结构示意图；
图7为本发明的低压ESD保护器件的B-B’截面的纵向结构示意图；
图8为本发明的B-B’截面的工艺步骤1的示意图；
图9为本发明的B-B’截面的工艺步骤2的示意图；
图10为本发明的B-B’截面的工艺步骤3的示意图；
图11为本发明的B-B’截面的工艺步骤4的示意图；
图12为本发明的B-B’截面的工艺步骤5的示意图；
图13为本发明的B-B’截面的工艺步骤6的示意图；
图14为本发明的B-B’截面的工艺步骤7的示意图；
图15为本发明的一种改良型B-B’结构剖面图。
其中：101、N型单晶材料层；102、热氧化层；103、N+多晶硅；104、N型基区；105、P型基区；106、P+源区；107、N+源区；108、第一层隔离介质；109、第一金属层；110、第二层隔离介质；111、第二金属层。
具体实施方式
如图1-15所示，一种低压ESD保护器件，包括N型单晶材料层101、N+多晶硅103、N型基区104、P型基区105，N型单晶材料层101上一次设置第一层隔离介质108、第一金属层109、第二层隔离介质110、第二金属层111，N+多晶硅103、N型基区104、P型基区104均设于N型单晶材料层101顶部，N+多晶硅103内设有P+源区106、N+源区107，外部与N型单晶材料层101之间设有热氧化层102，N型基区104内设有P+源区106，P型基区105内依次设有P+源区106、N+源区107、N+源区107、P+源区106。
一种低压ESD保护器件的制作方法，包括以下步骤：
步骤1：准备N型高阻单晶材料101，先选电阻率为1000~10000Ω·cm电阻率的掺磷N型单晶片，优选2000Ω·cm，晶向为<100>，进行表面清洗及平坦化处理，保证材料表面具有高平整度；
步骤2：在硅片表面淀积掩膜层，光刻刻蚀槽形成深槽，去掉刻蚀掩膜层。槽的深度为1~5μm，优选为3μm，槽深太深会造成原片应力过大，且增加成本，槽刻蚀完成后，湿氧生长3000~8000Å的热氧化层，厚度优选5000Å，热氧化温度为950~1150℃之间；
步骤3：随后淀积3~5μm的原位掺杂N+多晶硅103，厚度优选3μm，然后进行CMP平坦化直至未刻蚀区域露出N型材料101；
步骤4：CMP完成后，进行预氧生长，光刻离子注入N型杂质及P型杂质，注入P型boron杂质，注入剂量为1E13~1E14cm-2，优选5E13cm-2，高温推结形成形成3~5μm的结深，随后进行N型磷杂质的注入，注入剂量为1E14~1E15cm-2，优选5E14cm-2，并通过高温推结形成N型基区104及P型基区105，，结深优选2μm；
步骤5：在N+多晶硅103、N型基区104及P型基区105区域中，光刻注入高浓度P型杂质形成然后形成P+源区106，随后光刻注入高浓度N型杂质形成然后形成N+源区107，P+源区106及N+源区107结深的剂量为2E15~1E16cm-2，优选剂量为5E15cm-2，结深为0.5μm左右；
步骤6：随后淀积第一层隔离介质108，采用低压四乙氧基硅烷生长工艺（LPTEOS）淀积3000Å的介质层，然后再淀积一层6000Å的磷硅玻璃PSG隔离介质，致密回流后，光刻刻蚀第一层接触孔区域，第一层刻蚀引线孔完成后，淀积一层TI/TIN再进行第一金属层AlSiCu合金的生长，在减小接触电阻的同时能有效降低金属过热的失效比例，完成第一金属层109，最后完成第一金属层的光刻、刻蚀、合金化；
步骤7：随后淀积第二层隔离介质110，第二层为四乙氧基硅烷（TEOS）、磷硅玻璃PSG、硼磷硅玻璃BPSG的组合，厚度为1.5~2.5μm，厚度优选2μm，致密回流后，光刻刻蚀第二层接触孔区域，淀积第二金属层，并完成第二金属层111，厚度优选2~5μm，优选3μm，最后完成第二金属层的光刻、刻蚀、合金化，形成引线区。
本发明中，N型掺杂离子也可以采用磷、砷、锑等粒子。
P+源区106、N+源区107形成二极管串，当脉冲电压超过1.5V后，多晶硅二极管串开启后，电流经由第一金属层流入SCR的触发区域，从而触发SCR导通，由于触发电流可以通过调整P型基区105的电阻R1及N型基区104的电阻R2来调整，通常控制在50mA以内，所以第一金属层通常比较薄也能满足这部分的电流需求；多晶硅中的P+源区106、N+源区107的布局可以调节，增加间距可以引入串联多晶硅电阻，有利于对小电流路径进行限流，避免由于电流过大引起小电流路径过流失效。
SCR元胞区的N型基区104、P型基区105、P+源区106，N+源区107形成集成R1、R2基区电阻的PNPN型晶闸管，其中基区夹层电阻R1与R2的电阻决定了SCR的开启电流，其触发电流由正偏二极管串提供。
第一绝缘108介质层位于N型单晶材料101及第一金属层109之间；第二绝缘110介质层位于第一金属层109之间及第二金属层111之间；N型单晶材料层101材料也可以采用P型单晶材料。
本发明中，N+多晶硅位于深坑刻蚀后生长的热氧化层后，形成了有效的电学隔离，且N+多晶硅103淀积完成后进行了CMP平坦化处理。其多晶硅中的结构形成与后续常规工艺相兼容，并且触发区电流由第一层引入P型基区105，其触发电流走线方向与SCR的金属走向方向相垂直，触发区电流接入点的区域为调整其他注入区域图形所得，并不会增加元胞尺寸，减小了由于保持金属间距造成的芯片面积占用。
上述步骤2中槽刻蚀及热氧化需要尽可能较小圆片应力，避免圆片应力过大产生翘曲，进而保证CMP平坦化后保证圆片内多晶硅有效厚度一致性高，高温退火温度为950℃~1250℃，退火时间为一个小时；其中N型基区104及P型基区105的注入浓度及推结温度可以影响基区电阻R1及R2及高阻区间距。具体的温度及注入剂量需要根据实际工艺条件进行条件，R1及R2电阻直接影响了SCR的导通电流。
上述步骤5中的P+源区106，N+源区107采用高浓度离子注入，其能量为30kev~90kev，采用较低注入能量结合快速热退火工艺，可以实现较浅的结深，以便减小元胞尺寸，以提高芯片单位面积电流密度。
上述步骤6中第一层刻蚀引线孔完成后，淀积一层TI/TIN再进行第一金属层AlSiCu合金的生长，在减小接触电阻的同时能有效降低金属过热的失效比例。
步骤7中第二层刻蚀引线孔完成后，淀积的第二金属层比第一金属层厚，增加走线电流能力，防止由于金属厚度造成的防护失效。
本发明的版图布局图如图1所示，为第一金属层、第二层接触孔、第二金属层的整体叠加图，第一金属层为图3中的灰色区域，第二金属层为图3中的深色区域，由第二金属层可以看出，两侧的大面积第二金属层为芯片级封装的引线区。可以看到引线区之间的区域为SCR有效区域，泄放电流直接需要直接达到第二金属层并由引线端引出，而较薄的第一金属层不能满足强ESD保护需求，基于强泄放电流及芯片级封装的要求，两次引线区的第二金属层下方不能制造主要泄放电流的SCR区，因此将作为小电流触发作用的多晶硅正偏二极管串置于引线区下方，有效地提高了芯片的利用率。
如图2所示，本发明为低触发电压ESD保护器件，其ESD泄放电流方向为：CH到GND，该通道包含经由正偏二极管D1、D2及电阻R1的小电流路径L1，及PNPN的SCR大电流泄放路径L2。当两条电流路径独立时，其小电流路径的开启电压为两个二极管的正偏电压1.4V。大电流路径PNPN管的开启电压主要由基区PN结决定，其雪崩耐压BV>6V。当电压脉冲冲击CH端口时，由于小电流路径的开启电压低，电流I1首先从路径L1通过，电流I1注入NPN管的P基区中，流经基区短路电阻R1。当I1·R1>0.7V时，SCR中的NPN导通，其电流I2注入PNP管的N型基区中，当I2·R3 >0.7V后SCR继而导通，从而迅速泄放掉脉冲电荷。
如图5中所示，A-A’方向包含了SCR的电流触发区的纵向结构。
如图5中B-B’位置所示，其纵向结构为包含了SCR的有效泄放区域的纵向结构，进一步的，由于有效SCR区并没有电流注入接触区，故有利于进一步减小SCR的高阻区宽度，降低了器件大电流泄放的残压，减小器件功耗，提高了保护器件的电流泄放能力。并且SCR为两侧都可以开启，并非单侧导通的SCR，电流能力大幅提高。
如图15，本发明的结构也可以采用图中所示的采用PN结隔离的正偏二极管串，此工艺与本发明工艺相兼容。
利用本本发明的低压ESD保护器件的制造方法，只需调整二极管区域的正偏二极管的串联个数，既可以调整SCR的回扫电压，并应用于1.2V、1.8V、2V、2.5V、2.8V、3.3V等低压系统的ESD防护，调整N基区、P型基区的基区电阻可以调整SCR的回扫电流，同时通过结深的及高阻区间距的调整，可以实现超低残压的低压ESD防护。
本发明的低压ESD保护器件，两侧的引线区主要针对于芯片级封装，主要应用于低压电源系统的高速信号传输防护，要求防护器件具有低残压、低触发电压等特性。且芯片级相较传统封装形式，极大地降低了成本以及体积。
本发明小电流触发作用的多晶硅正偏二极管串置于引线区下方，有效地提高了芯片的利用率，降低了芯片成本；N+多晶硅位于深坑刻蚀后生长的热氧化层后，形成了有效的电学隔离，且N+多晶硅103淀积完成后进行了CMP平坦化处理。其多晶硅中的结构形成与后续常规工艺相兼容。并且触发区电流由第一层引入P型基区105，其触发电流走线方向与SCR的金属走向方向相垂直，触发区电流接入点的区域为调整其他注入区域图形所得，并不会增加元胞尺寸。减小了由于保持金属间距造成的芯片面积占用。本发明制造的低压ESD保护器件，可以将元胞尺寸缩小20%左右，电流泄放能力至少提高50%；采用正偏二极管串可以将SCR的回扫电流降低至1.5V，通过调整正偏二极管数目，可以实现1.2V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的低压ESD保护器件；通过优化器件尺寸，超低残压，适用于低压系统的超高速信号的防护，同时通过版图优化可以实现双向ESD保护，为低压系统的超高速信号的双向防护提供一种解决方案。

Claims (6)

1.一种低压ESD保护器件，其特征在于：包括N型单晶材料层、N+多晶硅、N型基区、P型基区，所述N型单晶材料层上一次设置第一层隔离介质、第一金属层、第二层隔离介质、第二金属层，所述N+多晶硅、N型基区、P型基区均设于N型单晶材料层顶部，所述N+多晶硅内设有P+源区、N+源区，外部与N型单晶材料层之间设有热氧化层，所述N型基区内设有P+源区，所述P型基区内依次设有P+源区、N+源区、N+源区、P+源区。
2.根据权利要求1所述的一种低压ESD保护器件的制作方法，其特征在于，包括以下步骤：
步骤1：准备N型高阻单晶材料，进行表面清洗及平坦化处理；
步骤2：在硅片表面淀积掩膜层，光刻刻蚀槽形成深槽，去掉刻蚀掩膜层，槽的深度为1~5μm，优选为3μm，槽深太深会造成原片应力过大，且增加成本，槽刻蚀完成后，湿氧生长3000~8000Å的热氧化层，厚度优选5000Å，热氧化温度为950~1150℃之间；
步骤3：随后淀积3~5μm的原位掺杂N+多晶硅，厚度优选3μm,然后进行CMP平坦化直至未刻蚀区域露出N型材料；
步骤4：CMP完成后，进行预氧生长，光刻离子注入N型杂质及P型杂质并通过高温推结形成N型基区及P型基区；
步骤5：在N+多晶硅、N型基区及P型基区区域中，光刻注入高浓度P型杂质形成然后形成P+源区，随后光刻注入高浓度N型杂质形成然后形成N+源区；
步骤6：随后淀积第一层隔离介质，致密回流后，光刻刻蚀第一层接触孔区域，淀积第一金属层，并完成第一金属层，最后完成第一金属层的光刻、刻蚀、合金化；
步骤7：随后淀积第二层隔离介质，致密回流后，光刻刻蚀第二层接触孔区域，淀积第二金属层，并完成第二金属层，最后完成第二金属层的光刻、刻蚀、合金化，形成引线区。
3.根据权利要求1所述的一种低压ESD保护器件，其特征在于：所述P+源区、N+源区形成二极管串。
4.根据权利要求2所述的一种低压ESD保护器件的制作方法，其特征在于：所述步骤5中的P+源区，N+源区采用高浓度离子注入，其能量为30kev~90kev，采用较低注入能量结合快速热退火工艺。
5.根据权利要求2所述的一种低压ESD保护器件的制作方法，其特征在于：所述步骤6中第一层刻蚀引线孔完成后，淀积一层TI/TIN再进行第一金属层AlSiCu合金的生长。
6.根据权利要求2所述的一种低压ESD保护器件的制作方法，其特征在于：所述步骤7中第二层刻蚀引线孔完成后，淀积的第二金属层比第一金属层厚。
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