CN101064304A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置及其制造方法。在以往的半导体装置中，当对电极焊盘施加过电压时，芯片内的电路元件会被破坏。本发明的半导体装置中，N型外延层(3)由分离区域(4、5)划分为多个元件形成区域。在元件形成区域之一上形成有NPN晶体管(1)。在NPN晶体管(1)的周围形成具有PN结区域(21、22)的保护元件。PN结区域(21、22)比NPN晶体管(1)的PN结区域(20)的结击穿电压低。根据该结构，当对基电极用的焊盘施加负的ESD电涌时，PN结区域(21、22)击穿，能够保护NPN晶体管(1)。

Description

半导体装置及其制造方法
技术领域
本发明涉及使ESD(Electro-Static Discharge：静电放电)容量提高的半导体装置及其制造方法。
技术背景
作为以往的半导体装置的一实施例，公知有如下的电涌保护元件。例如，在矩形或大致矩形的焊盘的四边附近各配置一个、共四个电涌保护元件。焊盘与各电涌保护元件的一个电极通过配线连接，并且将流过电涌电流的配线与各电涌保护元件的另一电极通过配线连接。另外，焊盘的电位经由配线向内部电路供给。并且，各电涌保护元件例如是齐纳二极管、PMOS二极管或NMOS二极管。根据该结构，通过使施加在焊盘上的电涌电流分散到焊盘周边配置的各电涌保护元件而提高电涌破坏耐性(例如参照专利文献1)。
作为以往的半导体装置的一实施例，公知有如下的内设有电涌保护元件的绝缘栅型双极晶体管。例如，在作为集极层的P型半导体基板上形成有作为漂移层的N型外延层。在用作内部元件部分的N型外延层上形成作为沟道区域的P型扩散层，在P型扩散层上形成有作为发射极区域的N型扩散层。另外，在用作电极焊盘或场电极部的N型外延层上形成有与作为沟道区域的P型外延层形状相同的P型扩散层。该结构在集电极上施加有ESD电涌的情况下，芯片整体产生均等的电子雪崩击穿。并且，防止电流向一部分区域集中，提高芯片整体对ESD的电涌容量(例如参照专利文献2)。
专利文献1：日本特开2002-313947号公报(第10～11页、第11～13图)
专利文献2：日本特开2003-188381号公报(第5～6页、第1～3图)
但是，以往的半导体装置中，公知有如下的结构：如上所述，在焊盘周边配置多个电涌保护元件，施加在焊盘上的电涌电流向各电涌保护元件分散。通过该结构，防止电涌电流流入内部电路，破坏内部电路。但是，由于电涌电流的大小等原因，仅通过焊盘周边的电涌保护元件是不能够解决问题的，仍存在电涌电流流入内部电路，破坏内部电路的问题。
另外，以往的半导体装置中，公知有如下的结构：如上所述，例如，当在集电极上施加ESD电涌的情况下，芯片整体均等地产生电子雪崩击穿。由于该结构在施加有ESD电涌时，在内部元件部分也产生电子雪崩击穿，所以由施加的ESD电涌的大小，会使内部元器件部分破坏。
发明内容
本发明是鉴于上述问题而研发的，其目的在于提供一种半导体装置，其具有：半导体层；形成在所述半导体层上的双极晶体管；构成所述双极晶体管的扩散层与所述半导体层的结区域的第一结区域；保护元件，该保护元件配置在所述双极晶体管的形成区域周围，具有结击穿电压比所述第一结区域的结击穿电压低的第二结区域。因此，本发明中，保护元件的第二结区域比双极晶体管的第一结区域先击穿，通过该结构能够保护双极晶体管不受过电压的影响。
另外，本发明的半导体装置具有划分所述半导体层的分离区域，所述双极晶体管形成在由所述分离区域划分的区域上，所述保护元件利用包围所述双极晶体管的形成区域周围的所述分离区域来形成。因此，本发明中，保护元件利用分离区域来形成，根据该结构，由过电压产生的电流经由分离区域流入基板，从而分散。
另外，本发明的半导体装置中，所述半导体层通过在一导电型半导体基板上层叠一层或多层逆导电型外延层而构成，所述第二结区域由与作为所述双极晶体管的基极区域的扩散层配线连接的第一个一导电型扩散层和形成在所述外延层上的逆导电型扩散层构成，所述逆导电型扩散层与连接于所述半导体基板上的第二导型扩散层重叠配置。因此，本发明中，由过电压产生的电流经由与基板连接的一导电型扩散层而流入基板，从而分散。
另外，本发明的半导体装置具有划分所述外延层的分离区域，所述第二个一导电型扩散层是构成所述分离区域的扩散层。因此，本发明中，由过电压产生的电流经由分离区域向基板分散。另外，通过利用分离区域能够在各半导体元件上形成专用的保护元件。
另外，本发明的半导体装置中，所述第一个一导电型扩散层和所述逆导电型扩散层与所述分离区域的形成区域配合而在所述双极晶体管的形成区域周围配置成一环状。因此，在本发明中，通过利用分离区域，能够防止由过电压产生的电流在保护元件上电流集中。
另外，本发明的半导体装置，所述保护元件进行双极晶体管动作。因此，本发明中，保护元件进行双极晶体管动作，所以能够提高保护元件的电流能力。
另外，本发明的半导体装置，所述半导体层通过在一导电型半导体基板上层叠一层或多层逆导电型外延层而构成，所述第二结区域由与用作所述双极晶体管的集极区域的扩散层配线连接的第一个一导电型扩散层和形成在所述外延层上的逆导电型扩散层构成，所述逆导电型扩散层与连接于所述半导体基板上的第二个一导电型扩散层重叠配置。因此，在本发明中，也能够保护NPN晶体管及PNP晶体管不受过电压的影响。
另外，本发明还提供一种半导体装置的制造方法，在一导电型半导体基板上形成一层或多层逆导电型外延层，形成将所述外延层划分成多个元件形成区域的分离区域，在所述多个元件形成区域的一区域上形成双极晶体管，其特征在于，在所述双极晶体管的形成区域周围形成第一个一导电型扩散层，并形成逆导电型扩散层，使所述第一个一导电型扩散层以及构成所述分离区域的第二个一导电型扩散层分别与所述逆导电型扩散层的一部分区域重叠，在所述外延层上由配线层连接作为所述双极晶体管的基极区域的扩散层和所述第一个一导电型扩散层。因此，本发明中，通过在双极晶体管的形成区域周围形成保护元件，能够保护双极晶体管不受过电压影响。
另外，本发明的半导体装置的制造方法中，作为所述双极晶体管的基极区域的扩散层和所述第一个一导电型扩散层由共同工序形成。因此，本发明中，由共同工序形成背栅用的扩散层和保护元件用的扩散层，从而能够降低制造成本。
另外，本发明的半导体装置的制造方法中，在一导电型半导体基板上形成一层或多层逆导电型外延层，形成将所述外延层划分成多个元件形成区域的分离区域，在所述多个元件形成区域的一区域上形成双极晶体管，其中，在所述双极晶体管的形成区域周围形成第一个一导电型扩散层，并形成逆导电型扩散层，使所述第一个一导电型扩散层以及构成所述分离区域的第二个一导电型扩散层分别与所述逆导电型扩散层的一部分区域重叠，在所述外延层上由配线层连接作为所述双极晶体管的集极区域的扩散层和所述第一个一导电型扩散层。因此，在本发明中，能够保护NPN晶体管及PNP晶体管不受过电压影响。
在本发明中，在双极晶体管的周围形成具有先于双极晶体管的结区域击穿的结区域的保护元件。根据该结构，能够保护NPN晶体管不受过电压的影响。
另外，本发明中，形成于双极晶体管周围的保护元件进行双极晶体管动作。根据该结构，能够提高由过电压产生的电流排出的能力。
另外，本发明中，具有先于双极晶体管的结区域击穿的结区域的保护元件经由分离区域与基板连接。根据该结构，由过电压产生的电流能够流入基板，而在基板处分散。
另外，本发明中，具有先于双极晶体管的结区域击穿的结区域的保护元件利用分离区域形成。根据该结构，各元件形成区域上能够形成适应于各半导体元件的保护元件。
附图说明
图1是说明本发明的实施方式的半导体装置的剖面图。
图2是说明本发明的实施方式的半导体装置的保护元件的特性的图。
图3是说明本发明的实施方式的半导体装置的剖面图。
图4是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图5是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图6是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图7是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图8是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图9是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图10是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图11是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图12是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图13是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图1 4是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图15是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图16是说明本发明的实施方式的半导体装置的制造方法的剖面图。
图17是说明本发明的实施方式的半导体装置的制造方法的剖面图。
附图标记说明
1：NPN晶体管
2：P型单晶硅基板
3：N型外延层
4：分离区域
5：分离区域
20：PN结区域
21：PN结区域
22：PN结区域
51：PNP晶体管
具体实施方式
下面，参照附图1～2详细说明本发明一实施方式的半导体装置。图1是用于说明本实施方式的半导体装置的剖面图。图2是说明本实施方式的保护元件的特性的图。
如图1所示，NPN晶体管1主要包括：P型单晶硅基板2；N型外延层3；分离区域4、5；N型掩埋扩散层6；用作基极区域的P型扩散层7、8；用作发射极区域的N型扩散层9；用于集极区域的N型扩散层10。
N型外延层3形成在P型单晶硅基板2上。另外，本实施方式中，表示的虽是在基板2上形成一层外延层3的情况，但并不限定于该情况。例如也可以是在基板上面层叠多个外延层。
分离区域4、5形成在基板2和外延层3上。外延层3由分离区域4、5划分为多个元件形成区域。例如，分离区域4、5包围NPN晶体管1的形成区域而形成一环状。
N型掩埋扩散层6跨设形成在基板2和外延层3两区域上。如图所示，N型掩埋扩散层6跨设形成在由分离区域4、5划分开的NPN晶体管1的形成区域上。
P型扩散层7形成在外延层3上。P型扩散层7用作基极区域。另外，P型扩散层8与P型扩散层7重叠而形成。P型扩散层8用作基极引出区域。
N型扩散层9形成在P型扩散层7上。N型扩散层9用作发射极区域
N型扩散层10形成在外延层3上。N型扩散层10用作集极区域。
LOCOS(Local Oxidation of Silicon：硅的局部氧化)氧化膜11、12、13形成在外延层3上。LOCOS氧化膜11、12、13的平坦部的膜厚为例如3000～10000左右。
P型扩散层14、15形成在外延层3上。P型扩散层14、15在由分离区域4、5划分的区域内配置在NPN晶体管1的形成区域周围。并且，如图所示，P型扩散层14、15配线成与NPN晶体管1的基极电位等电位。另外，P型扩散层14、15也可以是与分离区域4、5的配置区域配合而在NPN晶体管1的形成区域的周围配置成一环状。
N型扩散层16、17形成在外延层3上。N型扩散层16、17的至少一部分区域分别与P型扩散层14、15重叠而形成。另外，N型扩散层16、17的至少一部分区域分别与构成分离区域4、5的P型扩散层18、19重叠而形成。并且，N型扩散层16、17不直接与外延层3上的配线层(未图示)连接，而是经由外延层3实质上被施加集极电位。另外，N型扩散层16、17也可以与分离区域4、5的配置区域配合而在NPN晶体管1的形成区域周围配置成一环状。
接着，如粗实线所示，形成有作为NPN晶体管1的基极区域的P型扩散层7和作为集极区域的N型外延层3的PN结区域20。如上所述，在P型扩散层14、15上施加有基极电位。另一方面，在N型外延层3上经由N型扩散层10施加集极电位。即，在NPN晶体管1的PN结区域20上施加有反偏压。
另外，如图所示，在NPN晶体管1上，跨越P型扩散层7和外延层3的边界区域形成PN结区域。但是，在本实施方式中，作为基极区域的P型扩散层7与作为集极区域的N型扩散层10相对配置，用粗线表示成为电流路径的区域。即，在实线所示的PN结区域20是在被施加过电压时产生电流集中而容易破坏的区域。
另外，如粗实线所示，在NPN晶体管1的形成区域的周围形成有P型扩散层14、15和N型扩散层16、17的PN结区域21、22。如上所述，在P型扩散层14、15上由外延层3上的配线层而施加与基极电位相同的电位。另一方面，N型扩散层16、17上经由外延层3实质上施加集极电位。即，PN结区域21、22上施加实质上与PN结区域20相同条件的反偏压。
在此，PN结区域21、22的结击穿电压比PN结区域20低。例如，如图所示，P型扩散层7和P型扩散层14、15由不同的工序形成。将P型扩散层7形成得比P型扩散层14、15的杂质浓度低。另外，在N型外延层3上形成N型扩散层16、17。即，PN结区域21、22与PN结区域20相比，在其P型区域及N型区域，杂质浓度变高。并且进行调整，使PN结区域21、22的结击穿电压成为所希望的特性值。
另外，虽未作图示，P型扩散层7、14、15由共同工序形成，形成为相同的杂质浓度。此时，PN结区域21、22与PN结区域20相比，通过在N型外延层3上形成N型扩散层16、17，N型区域侧的杂质浓度变高。即，通过调整N型扩散层16、17的杂质浓度，将PN结区域21、22的结击穿电压调整到所希望的特性值。
根据该结构，例如，对NPN晶体管1的集电极用的焊盘施加过电压、例如负的ESD电涌时，PN结区域20击穿之前，PN结区域21、22击穿。由于击穿电流流过PN结区域21、22，能够防止PN结区域20的破坏，保护NPN晶体管1不受ESD电涌的影响。即，通过使具有PN结区域21、22的保护元件对ESD电涌动作，从而能够保护NPN晶体管1。
进而，具有PN结区域21、22的保护元件通过与分离区域4、5的配置区域配合来配置P型扩散层14、15和N型扩散层16、17，从而使PN结区域21、22形成在宽广的区域。根据该结构，能够防止击穿电流集中在PN结区域21、22上，因此能够抑制具有PN结区域21、22的保护元件的破坏。
进而，具有PN结区域21、22的保护元件在由分离区域4、5划分的元件形成区域内利用分离区域4、5构成。根据该结构，保护元件能够对应于在由分离区域划分的元件形成区域形成的各半导体元件而决定其结击穿电压。即，能够将适于各自的半导体元件的保护元件分别配置，能够保护各半导体元件不受ESD电涌等的影响。例如，即使在基电极用的焊盘周围配置ESD电涌保护元件的情况下，通过进一步在各半导体元件的形成区域上形成上述保护元件，也能够更可靠地保护半导体元件。另外，通过在各元件形成区域内利用分离区域组装保护元件，从而能够有效利用芯片的实际动作区域。
图2中，横轴表示PNP晶体管的集极-发射极间电压(VCE)，纵轴表示PNP晶体管的集极-发射极间电流(ICE)。另外，图2表示PNP晶体管的数据，其以P型扩散层14、15(参照图1)为发射极区域，以N型扩散层16、17(参照图1)为基极区域，以P型扩散层18、19、23、24(参照图1)为集极区域。
如上所述，形成PN结区域21、22的N型扩散层16、17也与P型扩散层18、19重叠形成。并且，P型扩散层18、19、23、24由于构成分离区域4、5，所以与基板2电连接。根据该结构，在具有PN结区域21、22的保护元件中，作为由P型扩散层14、15、N型扩散层16、17以及P型扩散层18、19、23、24构成的PNP晶体管动作。
例如，考虑到在NPN晶体管1的基电极用的焊盘上施加负的ESD电涌的情况。由于PN结区域21、22击穿而在PNP晶体管的基极-发射极间流动电流，PNP晶体管ON动作。并且，由于PNP晶体管ON动作而使得击穿电流流入基板2。即，在具有PN结区域21、22的保护元件中，双极晶体管动作而使得击穿电流流入基板2，在基板2分散。
这时，如图2所示，在PNP晶体管的集极-发射极间施加反偏压，例如，VCE为42(V)，则PNP晶体管ON动作。并且，PNP晶体管ON动作使得作为集极区域的P型扩散层18、19、23、24电导率调制，电阻值大幅度降低，电流能力提高。即，具有PN结区域21、22的保护元件进行双极晶体管动作而使得击穿电流流入基板2的能力提高。
另外，如图1所示，在分离区域4、5中流过击穿电流，从而分离区域4、5和基板2的电位变动，但保护元件通过双极晶体管动作而能够抑制分离区域4、5和基板2的电位变动幅度。并且，通过基板2的电位变动而能够防止在其他元件形成区域上形成的半导体元件误动作。
另一方面，例如，在NPN晶体管1的基电极用的焊盘上施加正的ESD电涌的情况下，在PN结区域20和PN结区域21、22上施加正偏压。此时，如上所述，在PN结区域21、22侧由N型扩散层16、17而变为低电阻区域。另外，P型扩散层14、15和N型扩散层16、17与分离区域4、5配合而配置在宽广的区域，从而电流路径宽度变宽，在PN结区域21、22侧进一步成为低电阻区域。根据该结构，通过施加正的ESD电涌而产生的电流主要经由PN结区域21、22而流入基板2。这时，具有PN结区域21、22的保护元件也进行双极晶体管动作，从而提高电流流入基板2的能力。并且，PN结区域21、22中，能够防止由于施加正的ESD电涌而产生的电流的集中导致的破坏，保护NPN晶体管1。
接着，参照图4～图10详细说明本发明一实施方式的半导体装置的制造方法。图4～图10是用于说明本实施方式的半导体装置的制造方法的剖面图。另外，图4～图10中，说明图1所示的半导体装置的制造方法。
首先，如图4所示，准备P型单晶硅基板2。在基板2上形成氧化硅膜30，以在N型掩埋扩散层6的形成区域上形成开口部的方式而有选择地除去氧化硅膜30。并且，以氧化硅膜30作为掩模使用，在基板2的表面上通过旋涂法涂敷含有N型杂质例如锑(Sb)的浆液31。之后，将锑(Sb)热扩散，形成N型扩散层6后，除去氧化硅膜30和浆液31。
接着，如图5所示，在基板2上形成氧化硅膜32，在氧化硅膜32上形成光致抗蚀剂33。并且，使用公知的光刻技术，在将要形成P型掩埋扩散层23、24的区域上的光致抗蚀剂33上形成开口部。之后，从基板2的表面以加速电压40～180(keV)、导入量1.0×1013～1.0×1016(/cm2)离子注入P型杂质例如硼(B)。然后，除去光致抗蚀剂33，进行热扩散，形成P型掩埋扩散层23、24后，除去氧化硅膜32。
接着，如图6所示，将基板2配置在气相外延生长装置的接受器上，在基板2上形成N型外延层3。气相外延生长装置主要由气体供给系统、反应炉、排气系统、控制系统构成。本实施方式中，通过使用立式反应炉，能够提高外延层的膜厚均匀性。通过该外延层3的形成工序的热处理，使N型掩埋扩散层6和P型掩埋扩散层23、24热扩散。
接着，使用公知的光刻技术，在外延层3上形成P型扩散层18、19。在外延层3上形成氧化硅膜34，在氧化硅膜34上形成光致抗蚀剂35。然后，用公知的光刻技术，在将要形成N型扩散层16、17的区域上的光致抗蚀剂35上形成开口部。然后，从外延层3的表面以加速电压40～180(keV)、导入量1.0×1013～1.0×1016(/cm2)离子注入N型杂质例如磷(P)。之后，除去光致抗蚀剂35并进行热扩散，形成N型扩散层16、17。另外，调整N型扩散层16、17的杂质浓度，使PN结区域21、22(参照图1)的结击穿电压比PN结区域20(参照图1)的结击穿电压低。
接着，如图7所示，在氧化硅膜34上形成光致抗蚀剂36。使用公知的光刻技术，在将要形成P型扩散层14、15的区域上的光致抗蚀剂36上形成开口部。然后，从外延层3的表面以加速电压30～200(keV)、导入量1.0×1016～1.0×1018(/cm2)离子注入P型杂质例如硼(B)。之后，除去光致抗蚀剂36并进行热扩散，形成P型扩散层14、15后，除去氧化硅膜34。另外，调整P型扩散层14、15的杂质浓度，使PN结区域21、22(参照图1)的结击穿电压比PN结区域20(参照图1)的结击穿电压低。
接着，如图8所示，在外延层3的希望区域上形成LOCOS氧化膜11、12、13。然后，在外延层3上形成氧化硅膜37，在氧化硅膜37上形成光致抗蚀剂38。然后，使用公知的光刻技术，在将形成P型扩散层7的区域上的光致抗蚀剂38上形成开口部。之后，从外延层3的表面以加速电压40～180(keV)、导入量1.0×1013～1.0×1015(/cm2)离子注入P型杂质例如硼(B)。然后，除去光致抗蚀剂38并进行热扩散，形成P型扩散层7。
接着，如图9所示，在氧化硅膜37上形成光致抗蚀剂39。使用公知的光刻技术，在将形成N型扩散层9、10的区域上的光致抗蚀剂39上形成开口部。然后，从外延层3的表面以加速电压70～190(keV)、导入量1.0×1014～1.0×1016(/cm2)离子注入P型杂质例如磷(P)。之后，除去光致抗蚀剂39并进行热扩散，形成N型扩散层9、10，去除氧化硅膜37。
接着，如图10所示，在外延层3上作为绝缘层40堆积例如BPSG(BoronPhospho Silicate Glass：硼磷硅玻璃)膜、SOG(Spin On Glass：旋涂玻璃)膜等。然后，使用公知的光刻技术，例如通过采用CHF3或CF4类的气体的干蚀刻在绝缘层40上形成接触孔41、42、43、44。在接触孔41、42、43、44上有选择地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜，形成发射电极45、基电极46、集电极48以及与P型扩散层15连接的电极48。
另外，本实施方式中，说明了P型扩散层7和P型扩散层14、15由不同的工序形成的情况，但是本发明不限定于该情况。例如，也可以是P型扩散层7、14、15由共同工序形成的情况。此时，P型扩散层7、14、15成为以相同条件形成的扩散层，形成杂质浓度实质上相同的扩散层。结果，通过调整N型扩散层16、17的形成条件例如杂质浓度，使PN结区域21、22的结击穿电压比PN结区域20的结击穿电压低。即，由于根据N型扩散层16、17的形成条件决定结击穿电压，所以结击穿电压的调整变得容易。另外，在不脱离本发明的宗旨的范围内可以作各种变更。
接着，参照图3详细说明作为本发明一实施方式的半导体装置。图3是用于说明本实施方式的半导体装置的剖面图。
如图3所示，PNP晶体管51主要由P型单晶硅基板52、N型外延层53、分离区域54、55、N型掩埋扩散层56、用作集极区域的P型扩散层57、58、用作发射极区域的P型扩散层59和用作基极引出区域的N型扩散层60构成。
N型外延层53形成在P型单晶硅基板52上。另外，本实施方式中，表示了基板52上形成一层外延层53的情况，但是本发明不限定于此情况。例如也可以是在基板上面层叠多个外延层的情况。
分离区域54、55形成在基板52和外延层53上。外延层53由分离区域54、55划分为多个元件形成区域。例如，分离区域54、55形成为包围PNP晶体管51的形成区域的一环状。
N型掩埋扩散层56跨设形成在基板52和外延层53的两区域上。如图所示，N型掩埋扩散层56跨设形成在由分离区域54、55划分的PNP晶体管51的形成区域上。
P型扩散层57、58形成在外延层53上。P型扩散层57、58用作集极区域。另外，P型扩散层57、58也可以是形成为包围P型扩散层79的周围的一环状的情况。
P型扩散层59形成在外延层53上。P型扩散层59用作发射极区域。
N型扩散层60形成在外延层53上。N型扩散层60用作基极引出区域。
LOCOS(Local Oxidation of Silicon)氧化膜61、62、63形成在外延层53上。LOCOS氧化膜61、62、63的平坦部分的膜厚例如是3000～10000左右。
P型扩散层64、65形成在外延层53上。P型扩散层64、65在由分离区域54、55划分的区域上配置在PNP晶体管51的形成区域周围。并且，如图所示，P型扩散层64、65配线成与PNP晶体管51的集极电位相同的电位。另外，P型扩散层64、65也可以是与分离区域54、55的配置区域配合而在PNP晶体管51的形成区域周围配置成一环状。
N型扩散层66、67形成在外延层53上。N型扩散层66、67至少一部分区域分别与P型扩散层64、65重叠。另外，N型扩散层66、67至少一部分区域分别与构成分离区域54、55的P型扩散层68、69重叠。并且，N型扩散层66、67虽然不与外延层53上的配线层(未图示)直接连接，但是经由外延层53实质上施加基极电位。另外，N型扩散层66、67也可以是与分离区域54、55的配置区域配合而在PNP晶体管51的形成区域周围配置成一环状。
接着，如粗实线所示，形成作为PNP晶体管51的集极区域的P型扩散层57、58和作为基极区域的N型外延层53的PN结区域70、71。如上所述，在P型扩散层57、58上施加集极电位。另一方面，在N型外延层53上经由N型扩散层60施加基极电位。即，PNP晶体管51的PN结区域70、71上施加反偏压。
另外，如图所示，在PNP晶体管51上跨越P型扩散层57、58和外延层53的边界区域形成PN结区域。但是，本实施方式中，使用粗线表示作为集极区域的P型扩散层57、58与作为发射极区域的P型扩散层59相对配置并且成为电流路径的区域。即，实线表示的PN结区域70、71是在施加有过电压时产生电流集中并以破坏的区域。
另外，如粗实线所示，在PNP晶体管51的形成区域周围形成P型扩散层64、65和N型扩散层66、67的PN结区域72、73。如上所述，在P型扩散层64、65上由外延层53上的配线层施加与集极电位相同的电位。另一方面，在N型扩散层66、67上经由外延层53上实质上施加基极电位。即，在PN结区域72、73上施加与PN结区域70、71实质上相同条件的反偏压。
在此，PN结区域72、73比PN结区域70、71的结击穿电压低。例如，如图所示，P型扩散层57、58与P型扩散层64、65由不同的工序形成。然后，在N型外延层53上形成有N型扩散层67、77。即，PN结区域72、73与PN结区域70、71相比，在其N型区域，杂质浓度变高。即，通过调整N型扩散层66、67的杂质浓度，将PN结区域72、73的结击穿电压调整到所希望的特性值。
另外，虽未作图示，P型扩散层57、58、64、65由共同工序形成，形成为相同的杂质浓度。此时，PN结区域72、73与PN结区域70、71相比，通过在N型外延层53上形成N型扩散层66、67，提高N型区域侧的杂质浓度。即，通过调整N型扩散层66、67的杂质浓度，将PN结区域72、73的结击穿电压调整到所希望的特性值。
根据该结构，例如，在PNP晶体管51的集电极用的焊盘上施加过电压、例如负的ESD电涌的情况下，在PN结区域70、71击穿之前，PN结区域72、73击穿。并且，由于击穿电流流过PN结区域72、73，从而防止PN结区域70、71的破坏，能够保护PNP晶体管51不受ESD电涌的影响。即，具有PN结区域72、73的保护元件相对ESD电涌动作，从而能够保护PNP晶体管51。
进而，具有PN结区域72、73的保护元件，通过与分离区域54、55的配置区域配合而配置P型扩散层64、65和N型扩散层66、67，从而能够跨越宽广的区域而形成PN结区域72、73。根据该结构，能够防止击穿电流集中于PN结区域72、73，所以能够抑制具有PN结区域72、73的保护元件的破坏。
进而，具有PN结区域72、73的保护元件，在由分离区域54、55划分的元件形成区域内利用分离区域54、55而构成，根据该结构，保护元件能够对应于在由分离区域划分的元件形成区域上形成的各半导体元件而决定其结击穿电压。即，能够将适于各自的半导体元件的保护元件分别配置，而能够保护各半导体元件不受ESD电涌等的影响。例如，即使在集电极用的焊盘周围配置ESD电涌保护元件的情况下，通过进一步在各半导体元件的形成区域上形成上述保护元件，也能够更可靠地保护半导体元件。另外，在各元件形成区域内利用分离区域组装保护元件，从而能够有效利用芯片的实际动作区域。
接着，在图3所示的PNP晶体管51中，也与图1～图2中说明的NPN晶体管1同样，具有PN结区域72、73的保护元件进行双极晶体管动作。PNP晶体管51中，以P型扩散层64、65为发射极区域，以N型扩散层66、67为基极区域，以P型扩散层68、69、74、75为集极区域。
例如，考虑到在PNP晶体管51的集电极用的焊盘上施加负的ESD电涌的情况。由于PN结区域72、73击穿而在PNP晶体管的基极-发射极间流过电流，PNP晶体管ON动作。并且，通过PNP晶体管ON动作而使得击穿电流流入基板52。即，具有PN结区域72、73的保护元件中，通过双极晶体管动作而使得击穿电流流入基板52，在基板52分散。
如用图1和图2所述那样，通过在PNP晶体管的基极-发射极间流过击穿电流，PNP晶体管ON动作。这时，通过PNP晶体管ON动作而使得作为集极区域的P型扩散层68、69、74、75电导率调制，电阻值大幅度降低，电流能力提高。即，具有PN结区域72、73的保护元件进行双极晶体管动作而使得击穿电流流入基板52的能力提高。
另外，如用图1和图2所述那样，由于在分离区域54、55中流过击穿电流，分离区域54、55和基板52的电位变动，但通过保护元件的双极晶体管动作而能够抑制分离区域54、55和基板52的电位变动幅度。并且，通过基板52的电位变动而能够防止在其他元件形成区域上形成的半导体元件误动作。
另一方面，例如，在PNP晶体管51的集电极用的焊盘上施加正的ESD电涌的情况下，PN结区域70、71和PN结区域72、73上施加正偏压。此时，如上所述，PN结区域72、73侧由于N型扩散层66、67而变为低电阻区域。另外，P型扩散层64、65和N型扩散层66、67沿分离区域54、55配置，从而使电流路径宽度变宽，在PN结区域72、73侧进一步成为低电阻区域。根据该结构，通过施加正的ESD电涌而产生的电流主要经由PN结区域72、73而流入基板52。这时，也通过具有PN结区域72、73的保护元件进行双极晶体管动作，而提高电流流入基板52的能力。并且，PN结区域70、71中，能够防止由于施加正的ESD电涌而产生的电流的集中导致的破坏，保护PNP晶体管51。
接着，参照图11～图17详细说明作为本发明一实施方式的半导体装置的制造方法。图11～图17是用于说明本实施方式的半导体装置的制造方法的剖面图。另外，图11～图17中，说明图3所示的半导体装置的制造方法。
首先，如图11所示，准备P型单晶硅基板52。在基板52上形成氧化硅膜80，以在N型掩埋扩散层56的形成区域上形成开口部的方式有选择地除去氧化硅膜80。并且，以氧化硅膜80作为掩模使用，在基板52的表面上利用旋涂法涂敷含有N型杂质例如锑(Sb)的浆液81。之后，将锑(Sb)热扩散，形成N型扩散层56后，除去氧化硅膜80和浆液81。
接着，如图12所示，在基板52上形成氧化硅膜82，在氧化硅膜82上形成光致抗蚀剂83。并且，使用公知的光刻技术，在形成P型掩埋扩散层74、75的区域上的光致抗蚀剂83上形成开口部。之后，从基板52的表面以加速电压40～180(keV)、导入量1.0×1013～1.0×1016(/cm2)离子注入P型杂质例如硼(B)。然后，除去光致抗蚀剂83，进行热扩散，形成P型掩埋扩散层74、75后，除去氧化硅膜82。
接着，如图13所示，将基板52配置在气相外延生长装置的接受器上，在基板52上形成N型外延层53。气相外延生长装置主要由气体供给系统、反应炉、排气系统、控制系统构成。本实施方式中，通过使用立式反应炉，从而能够提高外延层的膜厚均匀性。通过该外延层53的形成工序的热处理使N型掩埋扩散层56和P型掩埋扩散层74、75热扩散。
接着，使用公知的光刻技术，在外延层53上形成P型扩散层68、69。在外延层53上形成氧化硅膜70，在氧化硅膜70上形成光致抗蚀剂71。然后，使用公知的光刻技术，在形成N型扩散层66、67的区域上的光致抗蚀剂71上形成开口部。然后，从外延层53的表面以加速电压40～180(keV)、导入量1.0×1013～1.0×1016(/cm2)离子注入N型杂质例如磷(P)。之后，除去光致抗蚀剂71并进行热扩散，形成N型扩散层66、67。另外，调整N型扩散层66、67的杂质浓度，使PN结区域72、73(参照图3)的结击穿电压比PN结区域70、71(参照图3)的结击穿电压低。
接着，如图14所示，在氧化硅膜70上形成光致抗蚀剂72。使用公知的光刻技术，在形成P型扩散层64、65的区域上的光致抗蚀剂72上形成开口部。然后，从外延层53的表面以加速电压30～200(keV)、导入量1.0×1016～1.0×1018(/cm2)离子注入P型杂质例如硼(B)。除去光致抗蚀剂72并进行热扩散，形成P型扩散层64、65后，除去氧化硅膜70。另外，调整P型扩散层64、65的杂质浓度，使PN结区域72、73(参照图3)的结击穿电压比PN结区域70、71(参照图3)的结击穿电压低。
另外，如图15所示，在外延层53的希望区域上形成LOCOS氧化膜61、62、63。然后，在外延层53上形成氧化硅膜73，在氧化硅膜73上形成光致抗蚀剂74。使用公知的光刻技术，在将形成N型扩散层60的区域上的光致抗蚀剂74上形成开口部。然后，从外延层53的表面以加速电压70～190(keV)、导入量1.0×1014～1.0×1016(/cm2)离子注入N型杂质例如磷(P)。之后，除去光致抗蚀剂74并进行热扩散，形成N型扩散层60。
接着，如图16所示，在氧化硅膜73上形成光致抗蚀剂75。使用公知的光刻技术，在将形成P型扩散层57、58、59的区域上的光致抗蚀剂75上形成开口部。然后，从外延层53的表面以加速电压30～200(keV)、导入量1.0×1016～1.0×1018(/cm2)离子注入P型杂质例如硼(B)。之后，除去光致抗蚀剂75并进行热扩散，形成P型扩散层57、58、59。
接着，如图17所示，在外延层53上作为绝缘层76堆积例如BPSG(Boron Phospho silicate Glass：硼磷硅玻璃)膜、SOG(Spin On Glass：旋涂玻璃)膜等。然后，使用公知的光刻技术，例如通过采用CHF3或CF4类的气体的干蚀刻在绝缘层76上形成接触孔77、78、79、80、81。在接触孔77、78、79、80、81上有选择地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜，形成集电极82、83、发射电极84、基电极85以及与P型扩散层65连接的电极86。
另外，本实施方式中，说明了P型扩散层57、58和P型扩散层64、65由不同的工序形成的情况，但是本发明不限定于此情况。例如，也可以是P型扩散层57、58、64、65由共同工序形成的情况。这种情况下，P型扩散层57、58、64、65成为以相同条件形成的扩散层，形成杂质浓度相同的扩散层。结果，通过调整N型扩散层66、67的形成条件、例如杂质浓度，使PN结区域72、73的结击穿电压比PN结区域70、71的结击穿电压低。即，由于根据N型扩散层66、67的形成条件决定结击穿电压，所以结击穿电压的调整变得容易。另外，在不脱离本发明的宗旨的范围内可以作各种变更。

Claims (13)

1.一种半导体装置，其特征在于，具有：半导体层；形成在所述半导体层上的双极晶体管；构成所述双极晶体管的扩散层与所述半导体层的结区域的第一结区域；保护元件，该保护元件配置在所述双极晶体管的形成区域周围，具有结击穿电压比所述第一结区域的结击穿电压低的第二结区域。
2.如权利要求1所述的半导体装置，其特征在于，具有划分所述半导体层的分离区域，所述双极晶体管形成在由所述分离区域所划分的区域上，所述保护元件利用包围所述双极晶体管的形成区域周围的所述分离区域来形成。
3.如权利要求1所述的半导体装置，其特征在于，所述半导体层通过在一导电型半导体基板上层叠一层或多层逆导电型外延层而构成，所述第二结区域由与用作所述双极晶体管的基极区域的扩散层配线连接的第一个一导电型扩散层和形成在所述外延层上的逆导电型扩散层构成，所述逆导电型扩散层与连接于所述半导体基板上的第二个一导电型扩散层重叠配置。
4.如权利要求3所述的半导体装置，其特征在于，具有划分所述外延层的分离区域，所述第二个一导电型扩散层是构成所述分离区域的扩散层。
5.如权利要求4所述的半导体装置，其特征在于，所述第一个一导电型扩散层和所述逆导电型扩散层与所述分离区域的形成区域配合而在所述双极晶体管的形成区域周围配置成一环状。
6.如权利要求1或3所述的半导体装置，其特征在于，所述保护元件进行双极晶体管动作。
7.如权利要求1所述的半导体装置，其特征在于，所述半导体层通过在一导电型半导体基板上层叠一层或多层逆导电型外延层而构成，所述第二结区域由与用作所述双极晶体管的集极区域的扩散层配线连接的第一个一导电型扩散层和形成在所述外延层上的逆导电型扩散层构成，所述逆导电型扩散层与连接于所述半导体基板上的第二个一导电型扩散层重叠配置。
8.如权利要求7所述的半导体装置，其特征在于，具有划分所述外延层的分离区域，所述第二个一导电型扩散层是构成所述分离区域的扩散层。
9.如权利要求8所述的半导体装置，其特征在于，所述第一个一导电型扩散层和所述逆导电型扩散层与所述分离区域的形成区域配合而在所述双极晶体管的形成区域周围配置成一环状。
10.如权利要求7所述的半导体装置，其特征在于，所述保护元件进行双极晶体管动作。
11.一种半导体装置的制造方法，在一导电型半导体基板上形成一层或多层逆导电型外延层，形成将所述外延层划分成多个元件形成区域的分离区域，在所述多个元件形成区域的一区域上形成双极晶体管，其特征在于，
在所述双极晶体管的形成区域周围形成第一个一导电型扩散层，并形成逆导电型扩散层，使所述第一个一导电型扩散层以及构成所述分离区域的第二个一导电型扩散层分别与所述逆导电型扩散层的一部分区域重叠，
在所述外延层上由配线层连接作为所述双极晶体管的基极区域的扩散层和所述第一个一导电型扩散层。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，作为所述双极晶体管的基极区域的扩散层和所述第一个一导电型扩散层由共同工序形成。
13.一种半导体装置的制造方法，在一导电型半导体基板上形成一层或多层逆导电型外延层，形成将所述外延层划分成多个元件形成区域的分离区域，在所述多个元件形成区域的一区域上形成双极晶体管，其特征在于，
在所述双极晶体管的形成区域周围形成第一个一导电型扩散层，并形成逆导电型扩散层，使所述第一个一导电型扩散层以及构成所述分离区域的第二个一导电型扩散层分别与所述逆导电型扩散层的一部分区域重叠，
在所述外延层上由配线层连接作为所述双极晶体管的集极区域的扩散层和所述第一个一导电型扩散层。
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