CN100341156C - 稳压元件及其制造方法 - Google Patents
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Abstract
本发明涉及一种半导体装置及其制造方法。在占有面积变小的情况下，能够容易获得预期的稳压，而且能够防止反向耐压随时间的变动。稳压元件是由通过由P型硅酮制成的半导体基片11中的元件隔离绝缘膜12区划成的活性区域10的上部形成的、N型杂质高浓度扩散制成的N型杂质扩散层13，和在该N型杂质扩散层13的下面由P型杂质扩散成的P型杂质扩散层14构成的。N型杂质扩散层13及P型杂质扩散层14是面对半导体基片11平行设置的两层。通过该N型杂质扩散层13和P型杂质扩散层14之间的PN结形成二极管结构。P型杂质扩散层14和元件隔离绝缘膜12相邻接部分的杂质浓度设定成低于在其余的部分的该杂质的浓度。
Description
技术领域
本发明涉及在半导体集成电路中使用的半导体装置，特别是在集成电路中形成的、在内部电压升压用的、构成稳压元件的半导体装置及其制造方法。
背景技术
目前，在集成电路内部所设的升压装置中，为了保持经过升压的规定电压值，要使用称之为箝压二极管的稳压元件。该稳压元件的别名叫做齐纳二极管，是在半导体基片上形成的杂质扩散层和半导体基片之间形成的PN结中，利用反向击穿现象获得规定的稳压。
(第1现有例)
以下参照图7说明在第1现有例中涉及的稳压元件。如图7中所示，在第1现有例中涉及的稳压元件中备有：在P型半导体基片101处中被元件隔离氧化膜包围的活性区域100上部的一部分中、由N型杂质离子扩散形成的N型杂质扩散层103，和在其余的部分中由P型杂质离子扩散形成的P型杂质扩散层104。图中，在N型杂质扩散层103和P型杂质扩散层104之间构成的PN结大体上是处于活性区域100的中心部位。
在半导体基片101上形成层间绝缘膜105。在层间绝缘膜105中形成分别与各杂质扩散层103和104作电气连接的、用钨制成的连杆106。还有，在层间绝缘膜105上形成分别和连杆106连接的、用铝制成的配线107。
第1现有例涉及的稳压元件，是由N型杂质扩散层103和P型杂质扩散层104形成的PN结中的反向击穿电压值来确定元件的稳压值。因此，当在N型杂质扩散层103和P型杂质扩散层104之间施加超过稳压值的反向电压的场合，由于齐纳效应或者雪崩效应的原因，在N型杂质扩散层103和P型杂质扩散层104之间有反向电流流过。根据这种现象，在遇到施加大电压的场合，在N型杂质扩散层103和P型杂质扩散层之间的电压值大体上保持恒定。
(第2现有例)
以下，参照图8说明在第2现有例中涉及的稳压元件。在图8中所示稳压元件，是由P形半导体基片101和在其上方形成的N型杂质扩散层103之间形成的PN结构成的。
第2现有例涉及的稳压元件，是根据N型杂质扩散层103和半导体基片101之间形成的PN结中的反向击穿电压值来确定元件的稳压值的。因此，在铝配线107和P型半导体基片101之间，当按照反向而且超过稳压值施加电压的场合，由于在半导体基片101和N型杂质扩散层103之间的齐纳效应或者雪崩效应，有反向的电流流动。当遇到施加大电压的场合，在铝配线107和半导体基片101之间的电压大体上保持稳定。
专利文献1
特开平08-181334号公报
专利文献2
特开平11-026600号公报
专利文献3
特开平11-307787号公报
然而，在上述现有例和第2现有例中所涉及的稳压元件总会有以下所列的问题。
首先，在第1现有例中涉及的稳定电极元件，是在半导体基片101中的活性区域100中沿着导电类型各异的杂质扩散层103、104在基片主面的方向上并行形成的，稳压元件在集成电路内存在着占有面积增大的问题。另外，由于稳压值必须根据在N型杂质扩散层103和P型杂质扩散层104之间的界面处的PN结上所施加的反向击穿电压值进行确定，要想获得预期的稳压值，就必须对于N型杂质扩散层103和P型杂质扩散层104中的至少一方的杂质浓度进行调整。
另一方面，在第2现有例中所涉及的稳压元件，由于只有N型杂质扩散层，在集成电路中的占有面积是能够缩小了。然而，如前所述，由于元件的稳压值要取决于对N型杂质扩散层103和P型半导体基片101之间的界面上存在的PN结所施加的反向击穿电压的值，所以与第1现有例的情况相同，要想获得预期的稳压值，就必须对N型杂质扩散层103和P型杂质扩散层104中的至少一方的杂质浓度进行调整。
然而，一般的集成电路多半都是以N型杂质扩散层103、P型杂质扩散层104或半导体基片101作为阱与其它半导体元件共用，所以单独对于各个杂质扩散层103、104和半导体基片101进行调整的自由度都很低。其结果是，在稳压元件上任意确定稳压值极为困难。
另外，在第1和第2现有例中的涉及的稳压元件的反向耐压随时间变动的情况还存在问题。
图9(a)是表示在第1现有例和第2现有例中所涉及的稳压元件中施加稳压强电流时，施加时间和反向耐压的变动量的关系曲线。图9(b)是表示由于施加稳压强电流(current stress)之后高温放置时，放置时间与反向耐压之间的关系曲线，在本申请中，强电流可以理解成电流的强度能够产生一定程度的压力或应力。此时，图9(a)中的测定条件是：施加电流为200μA，评价温度是125℃。图9(b)中的测定条件是：施加2mA的电流3.5小时后，在150℃的温度的设定下的放置情况。另外，标有○符号的曲线是表示第1现有例；标有Δ符号的曲线是表示第2现有例。如图9(a)及图9(b)所示可见，在第1现有例中，稳压是在1～1.2V之间变动；在第2现有例中，稳压是在0.7～0.9V之间变动。
本发明以上述现有的问题为借鉴，其目的是为了在缩小占有面积的情况下能够获得预期的稳压，并且能够防止反向耐压随时间的变动。
发明内容
为了达到上述目的，本发明的半导体装置的结构是在形成PN结的P型杂质扩散层和N型杂质扩散层之中的至少一方的杂质浓度在和元件隔离膜相邻接的部分(附近部分)的值低于在其它部分的该杂质浓度的值。
因此，如果能够使PN结中反向击穿部分的位置从与元件隔离膜相邻接的区域移开，如以下所示可见，就能够防止反向耐压随时间的变动。
本专利申请人，有鉴于用箝压二极管等半导体装置难以获得预期的稳压、也就是预期的设计电压，经过对于图9(a)及图9(b)所示随时间变动大原因的各种讨论的结果，得出以下所列的结论和见解。
首先，说明在第1现有例中涉及的稳压元件的情况。
在图7中所示第1现有例中涉及的稳压元件的情况下，通过对于N型杂质扩散层103和P型杂质扩散层104施加反向电压产生的击穿现象，在N型杂质扩散层103和P型杂质扩散层104之间的PN结(符号A)中产生电子空穴对。在产生的电子空穴对中的作为主要部分的空穴从P型杂质扩散层104中的PN结附近注入到在其上方的层间绝缘膜105中。另一方面，在电子空穴对中的电子从N型杂质扩散层103中的PN结附近注入到在其上方的层间绝缘膜105中，由此产生反向耐压的上升，如图9(a)曲线所示，是由于施加了稳压强电流(current stress)，使反向耐压发生变动。
可是，如图9(a)所示，在PN结上端，并没有发生结击穿现象，却看到了反向耐压没有发生变化的情况。这是电子和空穴共同在早期注入到层间绝缘膜105，通过电场的中和，使反向耐压没有发生变化。
然而，纵然遇到这样的情况，在施加稳压强电流之后，在高温(150℃)下放置，由于热量容易被释放的电子在空穴之前迅速从层间绝缘膜105向其它部位释放，如图9(b)所示，使反向耐压上升。
然后，说明在图8所示的第2现有例中涉及的稳压元件的情况。
图1(a)～1(c)是表示由P型半导体基片101和N型杂质扩散层103形成的PN结和元件隔离氧化膜102之间的临界部分的放大图。
如图1(a)所示，当施加超过反向击穿电压值的电压时，在由N杂质扩散层103和P型半导体基片101形成的PN结中，由于反向击穿现象产生电子空穴对。由于半导体基片101的杂质浓度低于N型杂质扩散层103的杂质浓度，耗尽层靠近半导体基片101一边的层宽增大到大于其靠近N型杂质扩散层103一边的层宽。另外，由于PN结的面中的连接元件隔离氧化膜的部分的耐压最低，因而在该部分发生结击穿。其结果是，由于击穿现象，在已产生的电子空穴对中，主要是空穴从半导体基片101中的PN结的端部的部分注入到与该端部邻接的元件隔离氧化膜102中。与其相反，电子空穴对中的电子，从靠近N型杂质扩散层103中的PN结的端部的部分注入到与该端部邻接的元件隔离氧化膜102中。其结果是，如图1(b)所示，已注入的电子和空穴向耗尽层的横向扩展，特别是由于杂质浓度比N型杂质扩散层103低的P型半导体基片101一边的耗尽层扩展得更宽，使靠近元件隔离氧化膜102附近的耗尽层内的电场缓和。于是，P型半导体基片101和N型杂质扩散层103之间的电压，由于尚未达到足以使PN结中的反向击穿电压，使N型杂质扩散层103或铝配线107和半导体基片101之间必要的反向耐压上升。
以上就是图9(a)中的曲线所示、由于施加稳压强电流，使反向耐压上升的主要原因。
另外，如图1(c)所示，在施加稳压强电流之后于高温下放置的情况，由于电子因受热容易从元件隔离氧化膜102中释放，使PN结的元件隔离氧化膜102附近处的耗尽层更加变宽。如前所述，这就是图9(b)的曲线所示，在施加稳压强电流后由于高温放置而使反向耐压变动的主要原因。此处，在图1(a)～(c)的元件隔离氧化膜102中所绘的半圆或半椭圆是表示分别与电子或空穴密度和位置相关的模式图形。
如上所述，在现有用稳压元件组合成的半导体集成电路，不论是采用哪种结构，由于反向耐压与稳压值之间的比例的变动，都不能够正常发挥稳压元件的功能。
本专利申请发明人有鉴于这样的重要原因，通过采用由垂直于半导体基片板面的第1杂质扩散层和第2杂质扩散层构成的两层结构的杂质扩散层形成的PN结，使稳压元件在集成电路中的专有面积变小，获得能够容易获得预期的稳压的见识。另外，本专利申请发明人在第2现有例中涉及的稳压元件的结构中，查清楚了在PN结中发生的反向击穿现象是在元件隔离膜附近发生的，如果将第1杂质扩散层和第2杂质扩散层中的至少一方的杂质浓度设定成在与元件隔离膜的相邻部分的值低于所述杂质浓度在其余部分的值，获得能够抑制随时间的变化的知识。
具体地说，本发明所涉及的稳压元件备有：通过元件隔离膜划分、形成的半导体区域，和在上述半导体区域中形成的、具有与该半导体区域的导电类型相反的导电类型的第1杂质扩散层，和在半导体区域中、利用连接第1杂质扩散层的上面和下面的一同将端部与元件隔离膜保持连接而形成的、具有和半导体区域相同的导电类型的第2杂质扩散层；第2杂质扩散层中的元件隔离膜的相邻接部分的杂质浓度是按照低于它在其余部分中的该杂质的浓度来进行设定的。
采用本发明的稳压元件，因为PN结是由半导体区域中的第1杂质扩散层和第2杂质扩散层形成的，第一扩散层或第二扩散层、特别是半导体区域具有和第2杂质扩散层同样的导电类型的杂质浓度能够作任意调整，所以容易设定预期的稳压值。另外，由于第2杂质扩散层在和元件隔离膜相邻接部分的杂质浓度是按低于它在其余部分的该杂质的浓度进行设定的，由于在PN结中的反向击穿部分能够脱离元件隔离膜，所以能够抑制因为结击穿产生的电子和空穴向元件隔离膜的注入，其结果是，能够防止反向耐压随时间的变动。
在本发明的稳压元件中，第2杂质扩散层覆盖在第1杂质扩散层下面的形成是可以的。
在本发明的稳压元件中，第1杂质扩散层的侧面和上述元件隔离膜的侧面保持一段间隔的形成是可以的。
采用这样的办法，第1杂质扩散层脱离元件隔离膜的结果，由于PN结中的反向击穿部分完全从与元件隔离膜邻接的区域移开，所以能够大幅度地抑制由于结击穿产生的电子和空穴向元件隔离膜的注入。
在此场合下，第2杂质扩散层覆盖在第1杂质扩散层侧面是可以的。
另外，在此场合下，上述第1杂质扩散层设在上述半导体区域的上部，第2杂质扩散层达到上述半导体区域的表面，而且，在该表面附近的杂质浓度可以被设定成低于除了上述元件隔离膜的相邻接的部分以外的其它部分的该杂质的浓度。
另外，在本发明的稳压元件中，上述半导体区域是设在用半导体制成的基片上，第1杂质扩散层在上述基片上形成之后，在上述第1杂质扩散层上设置与上述第1杂质扩散层作电气连接的连杆是可以的。
另外，在本发明的稳压元件中，上述第2杂质扩散层是在至少3个方向上采用旋转注入(角度注入)的方式注入杂质是令人满意的。
本发明的稳压元件的制造方法包括：在半导体区域中有选择地形成元件隔离膜的工序a，和在上述半导体区域中的被上述元件隔离膜包围的区域中，形成具有与上述半导体区域相反的导电类型的第1杂质扩散层的工序b，和在上述半导体区域中，在上述元件隔离膜和第1杂质扩散层连接的状态下，形成具有和上述半导体区域相同的导电类型的第2杂质扩散层的工序c；在上述工序c中，通过以相对于上述半导体区域的表面法线倾斜、而且沿着互不相同的至少3个方向注入杂质离子，在上述第2杂质扩散层的上述元件隔离膜的相邻接部分的杂质浓度低于在它的其余部分的该杂质的浓度。
采用本发明的稳压元件的制造方法包括，在半导体装置区中形成第1杂质扩散层，和连接在其上面和下面的共用端部、与元件隔离膜连接形成具有和半导体区域相同的导电类型的第2杂质扩散层；使本发明涉及的半导体装置确实能够获得在第2杂质扩散层和元件隔离膜相邻接部分的杂质浓度设定成低于它的其余的部分的该杂质的浓度。
本发明的稳压元件的制造方法，在工序a和上述工序b之间备有：在半导体区域中包围元件隔离膜的活性区域的上方，在该活性区域的周边加掩模，形成掩蔽图形的工序d。在工序b中，通过用掩模掩蔽成掩模图形注入杂质离子，形成令人满意的第1杂质扩散层。
本发明的稳压元件的制造方法，在工序c中，在活性区域中的第1杂质扩散层和上述元件隔离膜之间形成令人满意的第2杂质扩散层。
本发明的稳压元件的制造方法，在上述工序b中，在上述活性区域的上部形成第1杂质扩散层，在工序c中，在述第2杂质扩散层中注入到达到活性区域的表面、而且在该表面附近部分的杂质浓度，除了与元件隔离膜相邻接的部分以外，低于它的其余部分的该杂质的浓度来进行注入是可以的。
本发明的稳压元件的制造方法，在工序c中，相对于半导体区域的法线的角度理想地在20°以上是令人满意的。
附图说明
图1：
(a)～(c)是用来说明第2现有例涉及的半导体装置的课题原因，表示包括PN结以及元件隔离膜在内的在载流子浓度的模式图。(a)表示刚刚结击穿后的状态，(b)表示施加稳压强电流的状态，(c)表示施加稳压电流后在高温下放置的状态。
图2：
(a)是表示本发明的第1实施形态涉及的半导体装置中备有的稳压元件的断面结构图。
(b)是表示本发明的第1实施形态涉及的半导体装置中P型杂质扩散层的基片上沿平行方向的杂质浓度分布的曲线图。
图3：
(a)～(d)是表示本发明第1实施形态涉及的半导体装置的制造方法的按工序顺序的结构断面图。
图4：
(a)及(b)是表示本发明的第1实施形态涉及的半导体装置的可靠性试验结果。(a)是表示经过施加稳压强电流时施加时间和反向耐压的变动量之间的关系曲线。。(b)是表示在施加稳压强电流后经过高温放置时的放置时间和反向耐压的变动量之间的关系图。
图5：
是表示在本发明的第2实施形态涉及的半导体装置的断面结构图。
图6：
(a)～(d)说明本发明的第2实施形态涉及的半导体装置的制造方法的按工序顺序的结构断面图。
图7：
是在第1现有例中涉及的稳压元件的结构断面图。
图8：
是在第2现有例中涉及的稳压元件的结构断面图。
图9：
(a)及(b)是表示本发明的第1现有例涉及的半导体装置的可靠性试验结果。(a)是表示经过施加稳压强电流时施加时间和反向耐压的变动量之间的关系曲线。(b)是表示在施加稳压强电流后经过高温放置时的放置时间和反向耐压的变动量之间的关系曲线图。
具体实施方式
(第1实施形态)
现参照图面说明本发明的第1实施形态。
图2(a)所示是本发明的第1实施形态所涉及的半导体装置备有的稳压元件的断面结构图。
如图2(a)所示，第1实施形态所涉及的稳压元件，例如，是由以下部分构成：用P型硅(Si)制成的半导体基片11的上部选择形成的、用浅沟隔离(STI)法制成的元件隔离绝缘膜12，和通过设在半导体基片11上的元件隔离绝缘膜12区划出的活性区域10的上部上通过N型杂质的高浓度扩散形成的N型杂质扩散层13，和在该N型杂质扩散层13的下面的、由P型杂质扩散形成的P型杂质扩散层14。N型杂质扩散层13和P型杂质扩散层14是设在面对半导体板11的朝下(垂直方向)的2个层，通过该N型杂质扩散层13和P型杂质扩散层14之间的PN结形成二极管结构。
第1实施形态的特征在于，如图2(b)所示，P型杂质扩散层14的杂质浓度的分布是所述杂质浓度按照除了和元件隔离绝缘膜12相邻接的部分以外、低于它的其余部分(中央部分)的该杂质的浓度来设定的。
在半导体基片11的活性区域10的上方，形成完全包含元件隔离绝缘膜12的层间绝缘膜15，在该层间绝缘膜15处形成与N杂质扩散层13作电气连接的、用钨(W)制成的连杆16。另外，在层间绝缘膜15的上方形成与连杆16作电气连接的、用铝(Al)制成的配线17。
以下参照图3(a)～图3(d)说明上述稳压元件的制造方法。
首先，如图3(a)所示，在P型半导体基片11的上部有选择地形成元件隔离绝缘膜12，然后利用已形成的、由活性区域12形成区划出的活性区域10。在此之后，以元件隔离绝缘膜12作掩模，在30keV～40keV的加速能量下，用量级为1012cm-2～1013cm-2的剂量的P型硼(B+)离子作离子注入。此时，要保持与半导体基片的法线成20°～45°的角度，而且要以半导体基片为基准，至少从3个方向，此处要按每次错开90度，从4个方向进行离子注入。采用这样的办法，在反向耐压调整区中形成硼离子的杂质的浓度在1018cm-3量级的P型杂质扩散层14。
然后，如图3(b)所示，利用半导体基片11的整面的元件隔离绝缘膜12作掩模，在40keV～50keV的加速能量下，用量级为1015cm-2的剂量的N型杂质砷(As+)离子作离子注入。采用这样的办法，形成杂质浓度的量级为1020cm-2的N型杂质扩散层13。
然后，如图3(c)所示，进行退火热处理，激活已注入各种杂质的离子，接着用化学气相沉积(CVD)法等，例如，用氧化硅(SiO2)在半导体基片11上沉积成整面覆盖的层间绝缘膜15。
然后，如图3(d)所示，采用石印法和干蚀刻法，在层间绝缘膜15处的N型杂质扩散层13上面的侧面部分形成从该N型杂质扩散层13中裸露出的接触孔。接着，通过溅射法或者CVD法，在形成的接触孔中充填钨，形成连杆16。在此之后，通过溅射法，在层间绝缘膜15的上面沉积铝膜。经过图形造型，在沉积成的铝膜和连杆之间形成电气连接。通过这样的办法，在层间绝缘膜15的上面，通过N型杂质扩散层13和连杆16之间的电气连接，形成用铝制成的配线17。
现时，作为确定稳压元件装置特性的稳压的N型杂质扩散层13和半导体基片11之间的电压，在N型杂质扩散层13和P型杂质扩散层14之间的PN结形成的二极管结构尚未达到反向击穿电压之前，能够通过配线17向N型杂质扩散层13持续施加正电压。
第1实施形态采用的不是像第2现有例中那样的、由N型杂质扩散层13和半导体基片11之间的PN结形成的结构，而是采用在N型杂质扩散层13和P型杂质扩散层14之间形成的PN结的结构。因此，在为了形成P型杂质扩散层14而在用硼离子进行离子注入的工序中，通过调整硼离子的剂量，就能够很容易地调整P型杂质扩散层14的杂质浓度。
通过采用这样的办法，就能够很容易地调整在N型杂质扩散层13和P型杂质扩散层14型杂质扩散层之间的PN结的二极管结构的反向击穿电压。这种情况就意味着在确定作为稳压元件的稳压值的场合，能够很容易地获得预期的稳压值。
如前所述，由于半导体集成电路大多数都是在半导体基片11或N型杂质扩散层13与其它的元件共用的状态下制作的场合，不论是P型还是N型的杂质浓度，能够个别进行调整的自由度都很低。因此，设置能够容易调整杂质浓度的P型杂质扩散层14，对于在二极管结构中抑制和防止反向耐压的变动都极为有效。
另外，在半导体基片11上形成P型杂质扩散层14的过程中，由于是在相对与半导体基片11各不相同的4个方向上、而且在与基片面的法线成20°～45°的角度上进行离子注入，在形成的P型杂质扩散层14中，靠近元件隔离绝缘膜12附近的杂质浓度比在其余部分的低。
采用这样的办法，在N型杂质扩散层13和P型杂质扩散层14之间通过PN结形成二极管结构就能够将反向的结击穿部分从元件隔离绝缘层12上移开。因此，由于能够大幅度抑制因为结击穿而产生的电子和空穴向元件隔离绝缘膜的注入，在单位时间内向元件隔离绝缘膜12中注入电子和空穴的量减少。其结果是，在PN结的端部与元件隔离绝缘层12之间的邻接区中，由于从N型杂质扩散层13向P型杂质扩散层14随时间的变动的电场缓和的速度减少，抑制了反向耐压进一步的变动。
图4(a)是表示第1实施形态涉及在稳压元件中经过施加稳压强电流时施加时间和反向耐压的变动量之间的关系。图4(b)是表示在施加稳压强电流后经过高温放置时的放置时间和反向耐压的变动量之间的关系。图4(a)中的检测条件是，施加电流200μA，评价温度125℃。图4(b)中的检测条件是按照施加电流为2mA、经过3.5的施加时间后，在150℃下进行放置设定的。
由图4(a)可见，在第1实施形态中涉及的是：对于稳压元件施加强电流的时间为1000小时的场合下，能够将反向耐压随时间的变化抑制在0.1V以下。
另外，由图4(b)可见，在本实施形态中，在施加强电流后的高温放置时间经过500小时后的场合下，能够将反向耐压的变动抑制在0.2V的程度。
由以上说明可见，在第1实施形态中涉及的半导体装置(稳压元件)，由于形成的二极管结构的N型杂质扩散层13和P型杂质扩散层14是在与基片垂直的方向单独形成的，作为稳压元件使占有的面积变小，反向耐压容易调整。
除此以外，在形成P型杂质扩散层14的注入工序中，是以各不相同的、至少是从3个方向的角度进行的注入，使P型杂质扩散层14和元件隔离绝缘膜12相邻接的部分的杂质浓度低于在其余的部分的该杂质的浓度，能够使结击穿部分从元件隔离绝缘膜12上移开。因此，能够大幅度抑制由于因结击穿所产生的电子和空穴向元件隔离绝缘膜12的注入，能够抑制反向耐压随时间的变动。
再者，在第1实施形态中，所设的与P型杂质扩散层13连接的连杆16虽然只有一个，但并不以此为限，也可以在N型杂质扩散层13中形成多个连杆。
另外，P型杂质扩散层14虽然是和包围它的元件隔离绝缘层12保持连接形成的，但并不以此为限，从元件隔离绝缘膜12的侧面移开形成也可以获得同样的效果。
再者，使P型半导体基片11、N型杂质扩散层13以及P型杂质扩散层14的导电类型各自颠倒，也可以获得同样的效果。
另外，形成P型杂质扩散层14的离子注入虽然是在形成N型杂质扩散层13的离子注入之前，但是也可以将其注入的顺序倒过来。
另外，稳压元件的二极管结构虽然是在半导体基片11上的活性区域10中形成的，但并不以此为限，也可以设置在半导体基片10上形成的其它半导体区域中的活性区域10。
(第二实施例)
以下参照图面说明本发明的第2实施形态。
图5所示是本发明的第2实施形态所涉及的半导体装置中的稳压元件的断面结构图。凡是与在图2(a)中与图5所示结构部件相同的结构部件标有同一符号者说明从略。
在第2实施形态中，在半导体基片11中的活性区域10的上部形成的N型杂质扩散层13A是在与元件隔离绝缘膜12的侧面相隔0.5μm～2.0μm程度的距离处形成的，也就是采用设置位移区C的结构。
以下参照图6(a)～图6(d)说明上述结构的稳压元件的制造方法。
首先，如图6(a)所示，与第1实施形态相同，在P型半导体基片11的上部有选择地形成元件隔离绝缘膜12，然后利用已形成的元件隔离绝缘膜12形成活性区域10。在此之后，以元件隔离绝缘膜12作掩模，在半导体基片11的整面上，在30keV～40keV的加速能量下，用量级为1012cm-2～1013cm-2的剂量的硼(B+)离子作离子注入。此时，要保持与半导体基片11的法线成20°～45°的角度，而且要以半导体基片为基准，至少从3个方向，此处要按每次错开90度，从4个方向进行离子注入。采用这样的办法，形成作为反向耐压调整区的硼离子的杂质的浓度在量级为1018cm-3的P型杂质扩散层14。
然后，如图6(b)所示，采用光刻蚀法在半导体基片11的活性区域10上，在该活性区域10的周边部形成宽度约为0.5μm～2.0μm的保护膜图形，接着，以形成的保护膜图象21作掩模，在活性区域10中，在40keV～50keV的加速能量下，用量级为1015cm-2的剂量的砷(As+)离子作离子注入。采用这样的办法，形成杂质浓度的量级为1020cm-3的、而且在与元件隔离绝缘膜12的侧面保持位移区C的N型杂质扩散层13。此时，为了使N型杂质扩散层13A在活性区域10的上方形成岛状，P型杂质扩散层14在N型杂质扩散层13A的周围直达活性区域10的表面区域、而且在该表面附近的P型杂质浓度低于除了和元件隔离绝缘膜12邻接的部分以外的其它部分的浓度。
然后，如图6(c)所示，进行退火热处理，激活已注入各种杂质的离子，接着用化学气相沉积(CVD)法等，例如，用氧化硅(SiO2)在半导体基片11上沉积成整面覆盖的层间绝缘膜15。
然后，如图6(d)所示，采用石印法和干蚀刻法，在层间绝缘膜15上的N型杂质扩散层13A的上面的侧面部分形成从该N型杂质扩散层13A中裸露的接触孔。接着，通过溅射法或者CVD法，在形成的接触孔中充填钨，形成连杆16。在此之后，通过溅射法，在层间绝缘膜15的上面沉积铝膜。然后在沉积成的铝膜和连杆16之间形成作为连接用的图形。在层间绝缘膜15上形成配线17。
此时，作为确定稳压元件装置特性的稳压的N型杂质扩散层13A和半导体基片11之间的电压，在N型杂质扩散层13A和P型杂质扩散层14之间的PN结形成的二极管结构尚未达到反向击穿电压之前，能够通过配线17向N型杂质扩散层13A持续施加正电压。
第2实施形态中涉及的稳压元件，和第1实施形态相同，在N型杂质扩散层13A和P型杂质扩散层14之间的PN结形成的二极管结构，能够容易调整反向击穿电压。因此，在确定作为稳压元件的稳压值的场合，能够容易获得预期的稳压值。
另外，N型杂质扩散层13A，由于具有位移区C，也就是在脱离元件隔离绝缘膜12相距一个间隔处形成的。所以，N型杂质扩散层13A和P型杂质扩散层14之间的二极管结构的反向击穿电压位置能够完全脱离开元件隔离绝缘膜12。因此，大体上能够确实防止由于结击穿发生电子和空穴向元件隔离绝缘膜12的注入。为了在施加反向电压的过程中，能够防止元件隔离绝缘膜12的电子和空穴的流入，由于在N型杂质扩散层13A和P型杂质扩散层14之间形成的PN结的电场随时间的变动受到大幅度地抑制，所以，达到大体上能够防止反向耐压的变动。
除此以外，由于N型杂质扩散层13A中设有位移区C，在N型杂质扩散层13A和P型杂质扩散层14之间形成的PN结和元件隔离绝缘膜12之间没有连接。其结果是，能够抑制由于在元件隔离绝缘膜12和半导体基片11之间的界面上存在的界面能级或缺陷的原因引起的泄露电流。
另外，由于在元件隔离绝缘膜12和N型杂质扩散层13A之间采用了P型杂质扩散层的夹层结构，从而抑制耗尽层向半导体基片11的方向的扩展，能够防止该稳压元件和与其相邻接的其它元件(图中未绘出)之间的穿通效应。
正如以上说明那样，采用第2实施形态，由于能够容易调整反向耐压，使结击穿部分脱离开元件隔离绝缘膜，大体上确实能够防止由于结击穿使产生的电子和空穴向元件隔离绝缘膜12的注入。
再者，在第2实施形态中，所设的与P型杂质扩散层13A连接的连杆16虽然只有一个，但并不以此为限，也可以在N型型杂质扩散层13A中形成多个连杆。
另外，P型杂质扩散层14虽然是和包围它的元件隔离绝缘层12保持连接形成的，但并不以此为限，脱离开元件隔离绝缘膜12的侧面形成也可以获得同样的效果。
再者，P型半导体基片11、N型杂质扩散层13以及P型杂质扩散层14的导电类型各自颠倒，也可以获得同样的效果。
另外，目前形成P型杂质扩散层14的离子注入虽然是在形成N型杂质扩散层13A的离子注入之前，但是也可以将其注入的顺序倒过来。
另外，稳压元件的二极管结构虽然是在半导体基片11上的活性区域10中形成的，但并不以此为限，也可以将其设置在半导体基片11上形成的其它半导体区域中的活性区域10。
采用本发明涉及的半导体装置，由于能够任意调整第1杂质扩散层或者第2杂质扩散层的杂质浓度，能够获得预期的稳压值。另外，由于将第1杂质扩散层或者第2杂质扩散层形成的结合部中的反向结击穿部分离开元件隔离绝缘膜，能够抑制在结击穿中产生的电子和空穴向元件隔离绝缘膜的注入，所以能够防止反向耐压随时间的变动。
Claims (12)
1.一种稳压元件，其特征在于，备有：
通过元件隔离膜划分、形成的半导体区域，
在上述半导体区域中形成的、具有其导电类型与该半导体区域的导电类型相反的第1杂质扩散层，
和在上述半导体区域中、通过连接在上述第1杂质扩散层的上面或下面，并且端部与上述元件隔离膜保持连接而形成的、具有和上述半导体区域相同的导电类型的第2杂质扩散层；
上述第2杂质扩散层中的与上述元件隔离膜相邻接的部分的杂质浓度被设定成低于在它的其余部分的杂质浓度。
2.权利要求1中记载的稳压元件，其特征在于：上述第2杂质扩散层是覆盖着上述第1杂质扩散层下面形成的。
3.权利要求1中记载的稳压元件，其特征在于：上述第1杂质扩散层的侧面是和上述元件隔离膜的侧面相隔一段间隔形成的。
4.权利要求3中记载的稳压元件，其特征在于：上述第2杂质扩散层也是覆盖着上述第1杂质扩散层的侧面的。
5.权利要求4中记载的稳压元件，其特征在于：将上述第1杂质扩散层设在上述半导体区域的上部，
使上述第2杂质扩散层达到上述半导体区域的表面，并且，该表面附近的杂质浓度被设定成低于除了和上述元件隔离膜相邻接的部分以外的它的其余部分的杂质浓度。
6.权利要求1～5的任何一项中记载的稳压元件，其特征在于：上述半导体区域是用半导体制成的基片，
上述第1杂质扩散层在上述基片的上部形成，在上述第1杂质扩散层的上面设置有与上述第1杂质扩散层电气连接的插塞。
7.权利要求1～5的任何一项中记载的稳压元件，其特征在于：上述第2杂质扩散层是经过从至少3个方向旋转注入的方式注入杂质形成的。
8.一种稳压元件的制造方法，其特征在于备有：在半导体区域中有选择地形成元件隔离膜的工序a，和
在上述半导体区域中的被上述元件隔离膜包围的区域中，形成具有与上述半导体区域相反的导电类型的第1杂质扩散层的工序b，和
在上述半导体区域中，以与上述元件隔离膜和第1杂质扩散层保持连接的方式形成具有和上述半导体区域相同的导电类型的第2杂质扩散层的工序c；
在上述工序c中，通过将杂质离子从相对于上述半导体区域的表面的法线倾斜、而且互不相同的至少3个方向进行注入，使在上述第2杂质扩散层中与上述元件隔离膜连接的部分的杂质浓度低于它的其余部分的杂质浓度。
9.权利要求8中记载的稳压元件的制造方法，其特征在于：在上述工序a和上述工序b之间还备有：在上述半导体区域中被上述元件隔离膜包围而形成的活性区域的上方，对于该活性区域的边缘部分加掩模，形成掩模图形的工序d。
在上述工序b中，经过将上述掩模图形作为掩模，注入杂质离子，形成上述第1杂质扩散层。
10.权利要求9中记载的稳压元件的制造方法，其特征在于：在上述工序c中，还在上述活性区域中的上述第1杂质扩散层和上述元件隔离膜之间形成上述第2杂质扩散层。
11.权利要求10中记载的稳压元件的制造方法，其特征在于：在上述工序b中，在上述活性区域的上部形成上述第1杂质扩散层，
在上述工序c中，所进行的注入是使上述第2杂质扩散层达到上述活性区域的表面并且在该表面附近部分的杂质浓度低于除了和上述元件隔离膜相邻接的部分以外的其余部分的杂质浓度。
12.权利要求8～11的任何一项中记载的稳压元件的制造方法，其特征在于：在上述工序c中，相对于上述半导体区域的表面的法线的角度大于等于20°。
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