CN1440071A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种利用SOI衬底的半导体器件结构以及制造该结构的方法，该结构能够降低寄生电容同时防止由于浮置衬底效应引起的寄生双极效应并防止支撑衬底偏压改变阈值电压。利用SOI衬底的半导体器件的特征在于仅在位于半导体薄膜中的栅电极之下的体区中形成P－阱扩散层或N－阱扩散层。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种具有SOI(绝缘体上硅)结构的MOS场效应晶体管。
背景技术
与在体硅衬底上形成的MOS晶体管不一样，在SOI衬底上形成的MOS晶体管的特征在于充分的元件隔离是可能的并且可以降低例如结电容的寄生电容。这些特征带来了例如高速工作、低功耗和高集成度的优点。
图19中示出了利用SOI衬底的这种MOS晶体管的常规结构。根据该常规结构，在半导体薄膜104的整个晶体管元件形成区中形成P-阱扩散层105或N-阱扩散层106，并且在形成栅绝缘膜和栅电极之后，通过离子注入形成N+或P+源区和漏区(例如，参见JP11-26769A(pp.2-3，图1))。
利用SOI衬底的MOS晶体管的寄生电容包括源和漏结电容。为了降低源和漏结电容，对于源和漏扩散层的底部或由源和漏扩散层和阱之间的pn结形成的耗尽层必须到达埋置绝缘膜。这就用埋置绝缘薄膜电容替代源和漏扩散层底部处的耗尽层电容，并因此降低结电容。
在某些情况下，利用SOI衬底的MOS晶体管采用一种其中阱区中的浓度上升的结构和一种其中增加半导体薄膜的厚度以满足器件的需要的结构。这些结构可以解决例如浮置衬底效应的翘曲(kink)的问题，也就是寄生双极效应，寄生双极效应是在利用SOI衬底的MOS晶体管中的突出问题，以及由于单独对SOI衬底的支撑衬底的偏压引起的阈值电压的变化。
然而，在常规的其中在半导体薄膜的整个元件形成区中形成阱的MOS晶体管中，在阱区或厚度增加的半导体薄膜中增加的杂质浓度会防碍源和漏扩散层的底部或由源和漏扩散层和阱之间的pn结形成的耗尽层到达埋置绝缘膜。结果，晶体管就不能降低源和漏电容并失去SOI结构MOS晶体管的优点。
发明内容
考虑上述问题提出本发明，因此本发明的目的是减少例如寄生双极效应和支撑衬底偏压影响的问题，以及提供一种具有可以克服这些问题并降低寄生电容的结构的MOS晶体管。
为了解决上面提及的问题，本发明采用下列措施。
提供一种半导体器件，特征在于包括一种利用SOI(绝缘体上硅)衬底的MOS晶体管，并且该MOS晶体管包括半导体支撑衬底、埋置绝缘膜和半导体薄膜，埋置绝缘膜形成在半导体支撑衬底上，半导体薄膜形成在埋置绝缘膜上，其中MOS晶体管仅在栅电极之下的半导体薄膜中的体区中具有一个阱。
附图说明
在附图中：
图1是示出根据本发明的具有SOI衬底的半导体器件的实施例1的结构剖面图；
图2是示出根据本发明的具有SOI衬底的半导体器件的实施例2的结构剖面图；
图3A和3B示出本发明的一个实施例，并且图3A是T型栅结构NMOS晶体管的平面图，而图3B是沿图3A中的线A-A｀的剖面图；
图4A和4B示出本发明的一个实施例，并且图4A是H型栅结构NMOS晶体管的平面图，而图4B是沿图4A中的线B-B｀的剖面图；
图5A至5C示出本发明的一个实施例，并且图5A是源-体结合(source-bodytie)结构NMOS晶体管的平面图，而图5B是沿图5A中的线C-C｀的剖面图，图5C是示出不同于图5A中的晶体管的结构的另一平面图；
图6是示出根据本发明具有SOI衬底的半导体器件的实施例3的结构剖面图；
图7是示出根据本发明具有SOI衬底的半导体器件的实施例4的结构剖面图；
图8是示出根据本发明具有SOI衬底的半导体器件的实施例5的结构剖面图；
图9是示出根据本发明具有SOI衬底的半导体器件的实施例6的结构剖面图；
图10是示出根据本发明具有SOI衬底的半导体器件的实施例7的结构剖面图；
图11是示出根据本发明具有SOI衬底的半导体器件的实施例8的结构剖面图；
图12A至12G是示出制造根据本发明的实施例1的半导体器件的方法的实施例的工艺剖面图；
图13A至13F是示出制造根据本发明的实施例1的半导体器件的方法的另一个实施例的工艺剖面图；
图14A至14E是示出制造根据本发明的实施例3的半导体器件的方法的实施例的工艺剖面图；
图15A至15G是示出制造根据本发明的实施例4的半导体器件的方法的实施例的工艺剖面图；
图16A至16G是示出制造根据本发明的实施例5的半导体器件的方法的实施例的工艺剖面图；
图17A至17E是示出制造根据本发明的实施例6的半导体器件的方法的实施例的工艺剖面图；
图18A至18E是示出制造根据本发明的实施例7的半导体器件的方法的实施例的工艺剖面图；以及
图19是利用SOI衬底的常规半导体器件的结构剖面图。
具体实施方式
下面将参照附图给出本发明的实施例的详细描述。
图1是利用SOI衬底的半导体器件的剖面图并示出本发明的第一种结构的一个实施例。
SOI衬底101具有由P型半导体支撑衬底102、埋置绝缘膜103和用于形成元件的P型半导体薄膜104组成的三层结构。P型半导体支撑衬底102和P型半导体薄膜104通过埋置绝缘膜103彼此绝缘。
图1中的P型半导体薄膜104具有其中形成的NMOS晶体管120(此后称为NMOS)和PMOS晶体管121(此后称为PMOS)。NMOS120具有含有高浓度的杂质并作为源和漏的N+扩散层110，形成所谓的单漏结构。类似地，PMOS121具有含有高浓度的杂质的P+扩散层111，形成单漏结构。在每个NMOS120和PMOS121中，由栅绝缘膜108上的N+多晶硅膜109形成栅电极。在半导体薄膜中，在栅电极之下的区域称为体区。仅在NMOS120的体区中形成P-阱扩散层105并仅在PMOS121的体区中形成N-阱扩散层106。NMOS120和PMOS121通过由LOCOS(硅的局部氧化)形成的环绕它们的场绝缘膜107电绝缘。
当仅在栅电极之下的体区中形成阱时，就可以获得比在贯穿半导体薄膜中形成阱时更深的源-漏扩散层。这是因为仅在体区中形成的阱可以使在后续步骤中形成源和漏的区域保持半导体薄膜初始的衬底浓度，并且初始的衬底浓度低于阱中的浓度。作为一个实例，考虑一种情况，其中SOI衬底的0.4μm厚的半导体薄膜104中的整个NMOS形成区接受离子注入以设置2.0×1015原子/cm3的P-阱浓度。例如，如果离子注入采用具有5×1015原子/cm2剂量的砷以便形成作为NMOS的源和漏的N+扩散层110，那么获得的N+扩散层仅大约0.25μm的深度(尽管它会依赖离子注入之后给定的热处理而变化)。然而，通过避免源和漏形成区中的P-阱的离子注入并随后采用砷形成源和漏就可以获得深到足以到达埋置绝缘膜的N+扩散层。
如图11中所示，通过浅沟槽隔离(STI)替代图1中所示的LOCOS可以实现元件隔离，其中埋置绝缘膜以形成场绝缘膜。
图2是利用SOI衬底的半导体器件的剖面图并示出本发明的第二种结构的一个实施例。在图2中，NMOS120的N+扩散层110的底部没有到达埋置绝缘膜。然而，由pn结形成的耗尽层114到达埋置绝缘膜并能够提供与图1的结构一样的相同效果。通过仅在NMOS120的一部分中形成阱105，用于形成源和漏的区域就允许保持低于P-阱中浓度的初始衬底浓度，因此，低浓度区域的耗尽层114就可以延伸得更远。因此，可以容易地将耗尽层114制造得深到足以到达埋置绝缘膜103，并且可以降低结电容。
在PMOS121中也一样，它的含有高浓度杂质的P+扩散层111没有到达埋置绝缘膜103。然而，在P-衬底区域115中形成P+扩散层111，因此，很明显，用于形成源和漏的区域就自动地与埋置绝缘膜连接。
图3A和3B示出根据本发明具有SOI衬底的半导体器件的平面结构的一个实施例。图3A是NMOS晶体管的平面图。在图3A中，用作栅电极的N+多晶硅膜109采用T型结构并且在W长度方向(沿线[A]-[A｀])在其一端上向源区和漏区延伸。在栅电极之上在MOS晶体管的W长度方向的一端上形成P+体接触区130。图3B是沿图3A中的线[A]-[A｀]的剖面图。除了T型N+多晶硅膜109向源区和漏区延伸的部分的下面之外，仅在用于形成沟道的部分中形成图3A中的P-阱扩散层105，并且在将用作源区和漏区的N+扩散层110中就不存在P-阱扩散层。期望形成P-阱扩散层105以至在源和漏方向上重叠N+多晶硅膜109最多大约2μm。在部分耗尽(PD)结构MOS晶体管中，P+体接触区130是必需的，为了固定体区的电势，其中它的体区不完全耗尽并且部分体区是中性(neutral)区域，而P-阱扩散层105是否重叠体接触区130都不会产生差异。在相反一侧，即在[A｀]一侧，为了降低称为驼峰(hump)的寄生沟道，P-阱扩散层105重叠LOCOS边缘上的鸟喙区。
这里给出的对NMOS的说明同样适用于PMOS。
图4A和4B示出根据本发明具有SOI衬底的半导体器件的平面结构的另一个实施例。图4A是NMOS晶体管的平面图。在图4A中，作为栅电极的N+多晶硅膜109采用H型结构并在W长度方向(线[B]-[B｀])在它的两端向源区和漏区延伸。在栅电极之上在MOS晶体管的W长度方向上的每一端上形成P+体接触区130。图4B是沿图4A中的线[B]-[B｀]的剖面图。与图3A和3B类似，除了H型N+多晶硅膜109的向源区和漏区延伸的部分的下面之外，仅在用于形成沟道的部分中形成图4A和4B中的P-阱扩散层105，并且在将作为源区和漏区的N+扩散层110中不存P-阱扩散层。与图3A和3B类似，需要以一种方式形成P-阱扩散层105，该方式使层105重叠N+多晶硅膜109最多大约2μm。P-阱扩散层105是否重叠体接触区130，不会产生差异。这里给出的对NMOS的说明同样适用于PMOS。
图5A至5C示出，作为具有体接触区的另一种结构，根据本发明具有SOI衬底的半导体器件的平面结构的再一个实施例。图5A是源-体结合结构的平面图，其中在作为源区的N+扩散层110之一的W长度方向上的每一端上形成P+体接触区130。图5B是沿图5A中的线[C]-[C｀]的剖面图。
在源-体结合结构中，采用掩模可以在源一侧上自由地布置P+体接触区130。因此可以改变P+体接触区的位置以满足需要。例如，可以采用图5C中的布图。同样在源-体结合结构中，仅在用于形成沟道的部分形成P-阱扩散层并且在作为源区和漏区的N+扩散层中不存在P-阱区扩散层。与图3A和3B类似，为了降低称为驼峰的寄生沟道，P-阱扩散层在W方向上重叠LOCOS边缘。
这里给出的对NMOS的说明同样适用于PMOS。
通过上述说明应当理解，仅在MOS晶体管的栅电极之下的体区中形成的阱扩散层就容易形成深到足以到达埋置绝缘膜的N+扩散层和P+扩散层或者由pn结产生的耗尽层，并由此降低寄生电容。当为了减少由浮置衬底效应引起的寄生双极工作并降低使半导体支撑衬底和体之间引起电位差的支撑所谓衬底偏压的影响，阱的浓度升高或增加半导体薄膜的厚度时，效果更明显。因此，本发明能够降低寄生双极效应和支撑衬底偏压的影响而保持寄生电容很低。
图6是示出本发明的第三种结构的一个实施例的剖面图。与示出实施例1的图1类似，图6具有由埋置绝缘膜103和场绝缘膜107围绕的半导体薄膜104以便其中形成具有部分阱结构的NMOS120和PMOS121。
图6与图1不同，在图6中采用所谓的单极(homopolar)栅技术，其NMOS120的栅电极具有n型导电性而PMOS121的栅电极具有p型导电性。NMOS120和PMOS121是正面沟道(front-channel)MOS晶体管。众所周知，即使当阈值电压小正面沟道MOS晶体管的亚阈值特性也不会降低许多，并因此它可以较低电压工作而消耗较低功率。NMOS120的栅电极具有由N+多晶硅膜109和高熔点金属硅化物膜118组成的叠层结构。通过在薄膜109上淀积硅化钨等获得薄膜118。PMOS121还具有多晶硅/难熔金属硅化物(polycide)栅结构，并且栅电极是P+多晶硅膜117和类似地通过在薄膜117上淀积硅化钨等获得的高熔点金属硅化物膜118的叠层。可以采用除硅化钨之外的硅化钼、硅化钛、硅化铂等。
根据本发明通过在栅电极之下选择地形成阱，这种结构也可以提供与图1中的结构一样的相同效果。
尽管在附图中未示出，通过STI替代LOCOS可以实现元件隔离。
图7是示出本发明的第四种结构的一个实施例的剖面图。与示出实施例1的图1类似，图7具有由埋置绝缘膜103和场绝缘膜107围绕的半导体薄膜104以便在其中形成具有部分阱结构的NMOS120和PMOS121(意味着120和121分别具有位于由N+多晶硅膜109形成的栅电极之下的阱)。
本实施例采用LDD(轻掺杂漏)结构，其中NMOS120和PMOS121的源和漏具有用于减弱电场的N-扩散层112和P-扩散层113，并且由N+多晶硅膜109形成栅电极。在作为栅电极的N+多晶硅膜109的侧壁上形成由绝缘膜组成的侧面隔离物119，由此保护N-扩散层和P-扩散层。图7中示出的这种LDD结构优点在于使栅极长度更微小并提高栅氧化膜的可靠性。根据本发明，通过在栅电极之下选择地形成阱扩散层，这种结构也可以提供与图1中的结构相同的效果。
尽管在附图中未示出，通过STI替代LOCOS可以实现元件隔离。
图8是示出本发明的第五种结构的一个实施例的剖面图。与图7类似，本实施例采用LDD结构，其中NMOS120和PMOS121的源和漏具有用于减弱电场的N-扩散层112和P-扩散层113。在图8中，NMOS120的栅电极具有由N+多晶硅膜109和高熔点金属硅化物膜118构成的叠层结构。通过在薄膜109上淀积硅化钨等获得薄膜118。PMOS121还具有多晶硅/难熔金属硅化物栅结构，并且它的栅电极是P+多晶硅膜117和类似地通过在薄膜117上淀积硅化钨等获得的高熔点金属硅化物膜118的叠层。与图6类似，由于单极栅技术、图8的MOS晶体管可以以低压下工作而消耗较少功率，并且因为它们的多晶硅/难熔金属硅化物结构、可以高速工作。可以采用除硅化钨之外的硅化钼、硅化钛、硅化铂等。
在栅电极的侧壁上形成由绝缘膜组成的侧面隔离物119，由此保护N-扩散层和P-扩散层。根据本发明，通过在栅电极之下选择地形成阱扩散层，图8中示出的结构也可以提供与图1、6和7中的结构相同的效果。
尽管在附图中未示出，通过STI替代LOCOS可以实现元件隔离。
图9是示出本发明的第六种结构的一个实施例的剖面图。与示出实施例1的图1类似，图9具有由埋置绝缘膜103和场绝缘膜107围绕的半导体薄膜104以便在其中形成具有部分阱结构的NMOS120和PMOS121(意味着120和121分别具有位于由N+多晶硅膜109形成的它的栅电极之下的阱)。图9不同于图1，其中为了改善在模拟电路中的沟道长度调制、防止热载流子降低栅绝缘膜和其它绝缘膜的可靠性并为了提高漏耐压，图9中的NMOS和PMOS具有漏延伸结构。在漏延伸结构中，在源和漏中或者仅在漏中形成具有低杂质浓度的N-扩散层112和P-扩散层113；并且远离栅电极，在源区和漏区中或者仅在漏区中，形成具有高杂质浓度的N+扩散层110和P+扩散层111。
栅电极和高浓度杂质扩散层之间的距离即偏移(offset)长度通常为0.5μm或更大并小于10μm，尽管它依赖于输入电压。在图9中，仅在PMOS121的漏侧采用偏移结构，而在NMOS120中源和漏二者都采用偏移结构。根据电路中使用的MOS晶体管，对于MOS晶体管可以选择适合电路的结构而与MOS晶体管的导电类型无关。作为标准的情况，当电流在两个方向上流动并随需要的出现开关源和漏时，在两个方向上的耐压都是必须的，因此源和漏两者具有偏移结构。当电流仅在一个方向上流动时并且不必要在源和漏之间开关时，为了降低寄生电阻只在一侧即仅在漏侧采用偏移结构。
本发明还可应合于图9的偏移MOS结构，换句话说，在图9的晶体管的一部分中可以形成阱扩散层以便提供与图1中的结构相同的效果。
尽管在附图中未示出，通过STI替代LOCOS可以实现元件隔离。
图10是示出本发明的第七种结构的一个实施例的剖面图。在本实施例中，与图9类似，NMOS120和PMOS121的源和漏或仅在漏采用偏移结构。在图10中，NMOS120的栅电极具有由N+多晶硅膜109和高熔点金属硅化物膜118组成的叠层结构。通过在薄膜109上淀积硅化钨等获得薄膜118。PMOS121还具有多晶硅/难熔金属硅化物的栅极结构，它的栅电极是P+多晶硅膜117和高熔点金属硅化物膜118的叠层，类似地通过在薄膜117上淀积硅化钨等获得薄膜118。与图6和8类似，由于单极的栅技术图10的MOS晶体管可以在低压下工作而消耗很小功率并因为它们的多晶硅/难熔金属硅化物结构MOS晶体管可以高速工作。可以采用除硅化钨之外的硅化钼、硅化钛、硅化铂等。
根据本发明，通过在栅电极之下选择地形成阱区扩散层，图10中所示的结构还可以提供与图1、6和9中的结构相同的效果。
尽管在附图中未示出，通过STI替代LOCOS可以实现元件隔离。
图12A至12G说明制造图1中所示的半导体器件的方法的一个实施例。图12A中所示的半导体衬底101是一种由粘结制造的p型SOI衬底，埋置绝缘膜103用于使p型半导体支撑衬底102和p型半导体薄膜104彼此绝缘。p型衬底浓度通常为大约1×1014-1×1015原子/cm3。
如图12B所示，通过LOCOS在半导体衬底101上形成场绝缘膜107。因为为了隔离元件，需要使场绝缘膜107与埋置绝缘膜103接合，所以由半导体薄膜的厚度确定场绝缘膜107的厚度。
尽管在附图中未示出，可以采用浅沟槽隔离(STI)用于元件隔离替代LOCOS。在STI中，通过蚀刻半导体薄膜104并埋置绝缘膜形成场绝缘膜。
此后，如图12C所示，涂敷光刻胶并使获得的光刻胶膜116曝光。然后构图NMOS的P-阱区并通过离子注入形成P-阱扩散层105。类似地，如图12D所示，通过光刻对PMOS的N阱区进行构图并进行离子注入以形成N-阱扩散层106。图12E中示出此时的衬底。为了形成阱，通过作为p型杂质的硼或BF2的离子注入获得P-阱扩散层105，并通过作为n型杂质的磷的离子注入获得N-阱扩散层106。
如图12F所示，仅在栅电极之下的体区中形成P-阱扩散层和N-阱区扩散层，随后由N+多晶硅膜109形成该栅电极。这里给出详细的描述关于P-阱扩散层105和N-阱扩散层106与它们各自的栅电极的位置关系，在随后步骤中由N+多晶硅膜109形成栅电极。当P-阱扩散层105和N-阱扩散层106的太小的面积与它们各自的栅电极交叠时，它留下的初始衬底区域影响阈值电压和其它因素。在另一方面，当P-阱扩散层105和N-阱扩散层106的太大的面积与它们各自的栅电极交叠时，阱就延伸到将形成源区和漏区的部分并使源区和漏区或pn结产生的耗尽层难于到达埋置绝缘膜。因此，考虑掩模未对准和热扩散的影响，期望P-阱扩散层105和N-阱扩散层106与它们各自的栅电极重叠2μm或更小。
然后，通过热氧化形成栅绝缘膜112并注入离子以便调整阈值电压。此后，通过CVD(化学气相淀积)在整个表面上淀积多晶硅。得到的多晶硅膜采用磷的预淀积以呈现n型导电性并形成N+多晶硅膜。然后形成并蚀刻光刻胶图形由N+多晶硅膜形成栅电极109。图12F示出了此时的衬底。
在形成栅电极之后，如图12G所示，对NMOS120进行n型杂质磷或砷的离子注入以便形成将作为源区和漏区的N+扩散层110。PMOS121进行p型杂质硼或BF2的离子注入以便形成将作为PMOS的源和漏的P+扩散层111。每个源区和漏区中的杂质浓度通常为约5×1019至1×1021原子/cm3。附图中并未示出后续步骤但与常规MOS晶体管的那些制造步骤相同；通过淀积形成层间绝缘膜，形成接触孔，形成金属布线，然后形成保护膜以覆盖衬底并完成具有图1中所示结构的半导体器件。在采用STI的情况下，构成如图11中所示的半导体器件。
图13A至13F示出制造图1的半导体器件的方法的另一个实施例。本实施例不同于图12A-12G中说明的一种制造方法，其中在场绝缘膜107形成之前形成阱扩散层。这里，如图13B和13C所示，在形成N-阱扩散层106和P-阱扩散层105之后形成场绝缘层107。后续步骤与图12A-12G中说明的那些制造步骤相同。尽管在附图中未示出，可以修改这种制造工艺以致在形成N-阱扩散层之后并在形成P-阱扩散层之前形成场绝缘膜。
图14A至14E是示出制造图6中所示的具有本发明的第三种结构的制造半导体器件的方法的工艺剖面图。这种制造工艺与图12A-12G中说明的工艺直到经过图12E的步骤相同，即形成阱扩散层、通过热氧化形成栅绝缘膜和离子注入以便调整阈值电压的步骤。通过通过CVD在整个表面上淀积多晶硅，并在获得的多晶硅膜上引入杂质以给该膜一种导电性。利用光刻通过离子注入用杂质以一种方式掺杂多晶硅膜，该方式使NMOS的栅电极的导电性不同于PMOS栅电极的导电性。在图14A中，在淀积多晶硅之后，首先通过利用光刻胶膜116构图和n型杂质磷或砷的离子注入在NMOS区域中选择地形成N+多晶硅膜109。然后，如图14B所示，去除光刻胶图形，给PMOS中的多晶硅膜一种导电性以便在PMOS区中选择地形成P+多晶硅膜117。以类似于NMOS区中的N+多晶硅膜109的方式，通过利用光刻胶膜116构图和p型杂质BF2的离子注入获得P+多晶硅膜117。
去除光刻胶图形。然后为了防止栅电极的薄层电阻增加并使器件能够高速工作，在多晶硅膜上淀积高熔点金属硅化物，例如硅化钨。除硅化钨之外，可以采用硅化钼、硅化钛、硅化铂等。在通过光刻构图之后，蚀刻薄膜形成栅电极(图14D)。此后，与图12F类似，在用于形成NMOS120和PMOS121的源和漏的区域中形成高浓度杂质扩散层以便形成源和漏。然后，尽管在附图中未示出，通过淀积形成层间绝缘膜，形成接触孔，形成金属布线，然后形成保护膜以便覆盖衬底并完成半导体器件。
图15A至15G是示出制造具有图7中所示的本发明的第四种结构的半导体器件的方法的一个实施例的工艺剖面图。直到形成栅电极的该制造工艺的步骤与图12A-12F或图13A-13E中说明的步骤相同。图15A的剖面图中示出在形成栅电极之后的衬底。
如图15A中所示，在由N+多晶硅膜109形成栅电极之后，如图15B中所示，通过光刻构图光刻胶膜116以便给薄膜116一个露出NMOS区域的开口。然后，在半导体薄膜104上进行离子注入以便用n型杂质磷或砷轻掺杂薄膜104，并形成NMOS的低浓度杂质扩散层的N-扩散层112。剂量通常为1012-1014原子/cm2的数量级，并且这种情况下N-扩散层112的杂质浓度为1016-1018原子/cm3的数量级。
然后去除光刻胶图形，如图15C所示，形成并构图新的光刻胶膜116以便给薄膜116一个露出PMOS区域的开口。然后，在半导体薄膜104上进行离子注入以便用p型杂质硼或BF2轻掺杂薄膜104，并形成PMOS的低浓度杂质扩散层的P-扩散层113。与NMOS类似，剂量通常为1012-1014原子/cm2的数量级，并且P-扩散层113在此情况下的杂质浓度为1016-1018原子/cm3的数量级。
随后，去除光刻胶图形，如图15D所示，通过CVD形成此后用作侧壁隔离物的绝缘膜123。然后如图15E所示，通过各向异性蚀刻在作为栅电极的N+多晶硅膜109的侧壁上形成侧壁隔离物119。虽然侧壁隔离物119依赖蚀刻条件，但它通常为0.2-0.5μm的宽度。
此后，如图15F所示，通过光刻构图光刻胶膜116以便给薄膜116一个露出NMOS区域的开口。然后，在半导体薄膜104上进行离子注入以便用n型杂质磷或砷重掺杂薄膜104，并用作源区和漏区的N+扩散层110。
去除光刻胶图形。然后，与NMOS区域中一样，形成并构图光刻胶膜116以便给薄膜116一个露出PMOS区域的开口。进行离子注入以便用p型杂质硼或BF2重掺杂该区域，并形成用作PMOS(图15G)的源和漏的P+扩散层111。用于形成NMOS和PMOS的源和漏的高浓度扩散层中的杂质浓度通常为大约5×1018-1×1021原子/cm3。
此后，尽管在附图中未示出，与图12A-12G中说明的工艺一样，形成层间绝缘膜、金属布线和保护膜。
图16A-16G是示出制造具有图8中所示的本发明第五种结构的半导体器件的方法的一个实施例的工艺剖面图。直到形成栅电极的该制造工艺的步骤与图14A-14D中说明的步骤相同。图16A的剖面图中示出在形成栅电极之后的衬底。如图16A中所示，栅电极具有叠层多晶硅/难熔金属硅化物结构，其中高熔点金属硅化物膜例如硅化钨膜放置在N+多晶硅膜109和P+多晶硅膜上。后续步骤与图15B中示出的步骤类似。
如图16B中所示，通过光刻构图光刻胶膜116以便给薄膜116一个露出NMOS区域的开口。然后，在半导体薄膜104上进行离子注入以便用n型杂质磷或砷轻掺杂薄膜104，并形成NMOS的低浓度杂质扩散层的N-扩散层112。剂量通常为1012-1014原子/cm2的数量级，并且这种情况下N-扩散层112的杂质浓度为1016-1018原子/cm3的数量级。
然后去除光刻胶图形，如图16C所示，形成并构图新的光刻胶膜116以便给薄膜116一个露出PMOS区域的开口。然后，在半导体薄膜104上进行离子注入以便用p型杂质硼或BF2轻掺杂薄膜104，并形成PMOS的低浓度杂质扩散层的P-扩散层113。与NMOS类似，剂量通常为1012-1014原子/cm2的数量级，并且在此情况下P-扩散层113的杂质浓度为1016-1018原子/cm3的数量级。
随后，去除光刻胶图形，如图16D所示，通过CVD形成此后用作侧壁隔离物的绝缘膜123。然后如图16E所示，通过各向异性蚀刻在叠层多晶硅/难熔金属硅化物的栅电极的侧壁上形成侧壁隔离物119，该栅电极由N+多晶硅膜109、P+多晶硅膜117和高熔点金属硅化物膜组成。虽然它依赖蚀刻条件，但侧壁隔离物119通常为0.2-0.5μm的宽度。
此后，如图16F所示，通过光刻构图光刻胶膜116以便给薄膜116一个露出NMOS区域的开口。然后，在半导体薄膜104上进行离子注入以便用n型杂质磷或砷重掺杂薄膜104，并形成用作源区和漏区的N+扩散层110。
然后，如图16G中所示，去除光刻胶图形。与NMOS区域类似，形成并构图光刻胶膜116以便给薄膜116一个露出PMOS区域的开口。进行离子注入以便用p型杂质硼或BF2重掺杂该区域，并形成用作PMOS的源和漏的P+扩散层111。用于形成NMOS和PMOS的源和漏的高浓度杂质扩散层中的杂质浓度通常为大约5×1019-1×1021原子/cm3。
此后，尽管在附图中未示出，与图12A-12G中说明的工艺一样，形成层间绝缘膜、金属布线和保护膜。
图17A至17E是示出制造具有图9中所示的本发明第六种结构的半导体器件的方法的一个实施例的工艺剖面图。直到形成栅电极的该制造工艺的步骤与图12A-12F中、或图13A-13E中、或图15A中说明的步骤相同。图17A中示出此阶段的衬底。
如图17A中所示，在由N+多晶硅膜109形成栅电极之后，如图17B中所示，通过光刻构图光刻胶膜116以便给薄膜116一个露出NMOS区域的开口。然后，在半导体薄膜104上进行离子注入以便用n型杂质磷或砷轻掺杂薄膜104，并形成NMOS的低浓度杂质扩散层的N-扩散层112。剂量通常为1012-1014原子/cm2的数量级，并且这种情况下N-扩散层112的杂质浓度为1016-1018原子/cm3的数量级。
在图17B的源和漏中形成N-扩散层112。然而，根据电路结构，可以选择是在源和漏的每一个中还是仅在漏中形成N-扩散层。
如图17C所示，然后去除光刻胶图形，形成并构图新的光刻胶膜116以便给薄膜116一个露出PMOS区域的开口。然后，在半导体薄膜104上进行离子注入以便用p型杂质硼或BF2轻掺杂薄膜104，并形成PMOS的低浓度杂质扩散层的P-扩散层113。与NMOS类似，剂量通常为1012-1014原子/cm2的数量级，并且在此情况下P-扩散层113的杂质浓度为1016-1018原子/cm3的数量级。
在图17C中，仅在漏中形成P-扩散层113。然而，根据电路结构，可以选择是在源和漏的每一个中还是仅在漏中形成P-扩散层。
此后，如图17D所示，通过光刻构图光刻胶膜116以便给薄膜116一个露出NMOS区域的开口。然后，在半导体薄膜104上进行离子注入以便用n型杂质磷或砷重掺杂薄膜104，并形成作为源区和漏区的N+扩散层110。
在形成N+扩散层中，构图光刻胶膜116以便部分掩蔽邻近栅电极的源和漏。该掩模的宽度决定N-扩散层的宽度，即，偏移宽度，其通常为0.5μm或更大并小于10μm。这种漏延伸结构容易通过改变掩模图形进行改进。因此，尽管在图17D的源和漏中形成N-扩散层，如果需要，可以仅在漏侧上形成一个N-扩散层。
类似地，如图17E中所示，通过光刻构图光刻胶膜116以便给薄膜116一个露出PMOS区域的开口。进行离子注入以便用p型杂质硼或BF2重掺杂该区域，并形成用作PMOS的源和漏的P+扩散层111。
在形成P+扩散层中，与NMOS区域中一样，构图光刻胶膜116以便部分掩蔽邻近栅电极的源和漏。该掩模的宽度决定P-扩散层的宽度，即，偏移宽度，其通常为0.5μm或更大并小于10μm。这种漏延伸结构容易通过改变掩模图形进行改进。因此，尽管在图17F中仅在漏侧上形成一个P-扩散层，如果需要，可以在源和漏二者中形成P-扩散层。
用于形成NMOS和PMOS的源和漏的高浓度杂质扩散层中的杂质浓度通常为大约5×1019-1×1021原子/cm3。此后，尽管在附图中未示出，与图12A-12G中说明的工艺一样，形成层间绝缘膜、金属布线和保护膜。
图18A至18E是示出制造具有图10中所示的本发明第七种结构的半导体器件的方法的一个实施例的工艺剖面图。直到形成栅电极的该制造工艺的步骤与图14A-14D中说明的步骤相同。图18A中示出在形成栅电极之后的衬底。如图18A中所示，栅电极具有叠层多晶硅/难熔金属硅化物结构，其中高熔点金属硅化物膜118例如硅化钨膜放置在N+多晶硅膜109和P+多晶硅膜上。后续步骤与图17B中示出的步骤类似。
如图18B中所示，通过光刻构图光刻胶膜116以便给薄膜116一个露出NMOS区域的开口。然后，在半导体薄膜104上进行离子注入以便用n型杂质磷或砷轻掺杂薄膜104，并形成NMOS的低浓度杂质扩散层的N-扩散层112。剂量通常为1012-1014原子/cm2的数量级，并且这种情况下N-扩散层112的杂质浓度为1016-1018原子/cm3的数量级。
在图18的源和漏中形成N-扩散层112。然而，根据电路结构，可以选择是在源和漏的每一个中还是仅在漏中形成N-扩散层。
然后去除光刻胶图形，如图18C中所示，形成并构图新的光刻胶膜116以便给薄膜116一个露出PMOS区域的开口。然后，在半导体薄膜104上进行离子注入以便用p型杂质硼或BF2轻掺杂薄膜104，并形成PMOS的低浓度杂质扩散层的P-扩散层113。与NMOS类似，剂量通常为1012-1014原子/cm2的数量级，并且在此情况下P-扩散层113的杂质浓度为1016-1018原子/cm3的数量级。
在图18C中，仅在漏中形成P-扩散层113。然而，根据电路结构，可以选择是在源和漏的每一个中还是仅在漏中形成P-扩散层。
此后，如图18D中所示，通过光刻构图光刻胶膜116以便给薄膜116一个露出NMOS区域的开口。然后，在半导体薄膜104上进行离子注入以便用n型杂质磷或砷重掺杂薄膜104，并形成用作为源区和漏区的N+扩散层110。
在形成N+扩散层中，构图光刻胶膜116以便部分掩蔽邻近栅电极的源和漏。该掩模的宽度决定N-扩散层的宽度，即，偏移宽度，其通常为0.5μm或更大并小于10μm。这种漏延伸结构容易通过改变掩模图形进行改进。因此，尽管在图18D的源和漏中形成N-扩散层，如果需要，可以仅在漏侧上形成一个N-扩散层。
类似地，如图18E中所示，通过光刻构图光刻胶膜116以便给薄膜116一个露出PMOS区域的开口。然后进行离子注入以便用p型杂质硼或BF2重掺杂该区域，并形成用作PMOS的源和漏的P+扩散层111。
在形成P+扩散层中，与NMOS区域中一样，构图光刻胶膜116以至部分掩蔽邻近栅电极的源和漏。该掩模的宽度决定P-扩散层的宽度，即，偏移宽度，其通常为0.5μm或更大并小于10μm。这种漏延伸结构容易通过改变掩模图形进行改进。因此，尽管在图18F中仅在漏侧上形成一个P-扩散层，可以在源和漏二者中均形成P-扩散层。
用于形成NMOS和PMOS的源和漏的高浓度杂质扩散层110和111中的杂质浓度通常为大约5×1019-1×1021原子/cm3。
此后，尽管在附图中未示出，与图12A-12G中说明的工艺一样，形成层间绝缘膜、金属布线和保护膜。
根据本发明，在利用SOI衬底并具有NMOS和PMOS晶体管的半导体器件中，仅在每个MOS晶体管的栅电极之下的体区中形成阱扩散层。这容易形成深到足以到达埋置绝缘膜的将用作源和漏的N+扩散层和P+扩散层或由pn结产生的耗尽层。因此，为了减少由于浮置衬底效应的寄生双极工作并防止半导体支撑衬底偏压改变阈值电压，当提高阱浓度并增加其半导体薄膜的厚度时可以获得为SOI特性具有降低的寄生电容的半导体器件。

Claims (16)

1.一种制造半导体器件的方法，包括：
在利用SOI衬底制造MOS晶体管的工艺中形成元件隔离区；
仅在此后将在半导体薄膜中形成的该MOS晶体管的栅电极之下的体区中形成阱；
在该半导体薄膜上形成栅绝缘膜；
用杂质掺杂该半导体薄膜以便控制阈值电压；
在该半导体薄膜上淀积多晶硅并构图获得的多晶硅膜以形成该栅电极；
用n型杂质轻掺杂将用作NMOS晶体管的源和漏的多晶硅膜的区域以便形成第一导电类型的低浓度杂质扩散层，该第一导电类型是n型；
用p型杂质轻掺杂将用作PMOS晶体管的源和漏的多晶硅膜的区域以便形成第二导电类型的低浓度杂质扩散层，该第二导电类型是p型；
通过在SOI衬底上淀积形成绝缘膜；
通过各向异性干法腐蚀蚀刻该绝缘膜以便在栅电极的侧壁上形成侧壁隔离物；
用n型杂质重掺杂将用作NMOS晶体管的源和漏的区域以便形成第一导电类型的高浓度杂质扩散层，该第一导电类型是n型；以及
用p型杂质重掺杂将用作PMOS晶体管的源和漏的区域以便形成第二导电类型的高浓度杂质扩散层，该第二导电类型是p型。
2.一种制造半导体器件的方法，包括：
在利用SOI衬底制造MOS晶体管的工艺中形成元件隔离区；
仅在此后将在半导体薄膜中形成的MOS晶体管的栅电极之下的体区中形成阱；
在该半导体薄膜上形成栅绝缘膜；
用杂质掺杂该半导体薄膜以便控制阈值电压；
在该半导体薄膜上淀积多晶硅；
用n型杂质掺杂将形成NMOS晶体管的多晶硅膜的区域；
用p型杂质掺杂将形成PMOS晶体管的多晶硅膜的区域；
在该多晶硅膜上形成高熔点金属硅化物膜；
构图该多晶硅膜和该高熔点金属硅化物膜以形成具有叠层结构的栅电极；
用n型杂质轻掺杂将用作NMOS晶体管的源和漏的该多晶硅膜的区域以便形成第一导电类型的低浓度杂质扩散层，该第一导电类型是n型；
用p型杂质轻掺杂将用作PMOS晶体管的源和漏的该多晶硅膜的区域以便形成第二导电类型的低浓度杂质扩散层，该第二导电类型是p型；
通过在SOI衬底上淀积形成绝缘膜；
通过各向异性干法腐蚀蚀刻该绝缘膜以便在栅电极的侧壁上形成侧壁隔离物，该栅电极是多晶硅膜和高熔点金属硅化物膜的叠层；
用n型杂质重掺杂将用作NMOS晶体管的源和漏的区域以便形成第一导电类型的高浓度杂质扩散层，该第一导电类型是n型；以及
用p型杂质重掺杂将用作PMOS晶体管的源和漏的区域以便形成第二导电类型的高浓度杂质扩散层，该第二导电类型是p型。
3.一种制造半导体器件的方法，包括：
在利用SOI衬底制造MOS晶体管的工艺中形成元件隔离区；
仅在此后将在半导体薄膜中形成的MOS晶体管的栅电极之下的体区中形成阱；
在该半导体薄膜上形成栅绝缘膜；
用杂质掺杂该半导体薄膜以便控制阈值电压；
在该半导体薄膜上淀积多晶硅并构图获得的多晶硅膜以便形成栅电极；
用n型杂质选择地并轻掺杂将用作NMOS晶体管的源和漏的该多晶硅膜的区域、或仅掺杂漏区以便形成第一导电类型的低浓度杂质扩散层，该第一导电类型是n型；
用p型杂质选择地并轻掺杂将作为PMOS晶体管的源和漏的该多晶硅膜的区域、或仅掺杂漏区以便形成第二导电类型的低浓度杂质扩散层，该第二导电类型是p型；
用n型杂质选择地并重掺杂NMOS晶体管的源和漏不与栅电极水平重叠的区域、或NMOS晶体管的源侧与栅电极水平重叠但漏侧不重叠的区域以便形成第一导电类型的高浓度杂质扩散层，该第一导电类型是n型；以及
用p型杂质选择地并重掺杂PMOS晶体管的源和漏不与栅电极水平重叠的区域、或PMOS晶体管的源侧与栅电极水平重叠但漏侧不重叠的区域以便形成第二导电类型的高浓度杂质扩散层，该第二导电类型是p型。
4.一种制造半导体器件的方法，包括：
在利用SOI衬底制造MOS晶体管的工艺中形成元件隔离区；
仅在此后将在半导体薄膜中形成的MOS晶体管的栅电极之下的体区中形成阱；
在该半导体薄膜上形成栅绝缘膜；
用杂质掺杂该半导体薄膜以便控制阈值电压；
在该半导体薄膜上淀积多晶硅；
用n型杂质掺杂将形成NMOS晶体管的多晶硅膜的区域；
用p型杂质掺杂将形成PMOS晶体管的多晶硅膜的区域；
在该多晶硅膜上形成高熔点金属硅化物膜；
构图该多晶硅膜和该高熔点金属硅化物膜以形成具有叠层结构的栅电极；
用n型杂质选择地并轻掺杂将用作NMOS晶体管的源和漏的该多晶硅膜的区域、或仅掺杂漏区以便形成第一导电类型的低浓度杂质扩散层，该第一导电类型是n型；
用p型杂质选择地并轻掺杂将用作PMOS晶体管的源和漏的该多晶硅膜的区域、或仅掺杂漏区以便形成第二导电类型的低浓度杂质扩散层，该第二导电类型是p型；
用n型杂质选择地并重掺杂NMOS晶体管的源和漏不与栅电极水平重叠的区域、或NMOS晶体管的源侧与栅电极水平重叠但在漏侧不重叠的区域以便形成第一导电类型的高浓度杂质扩散层，该第一导电类型是n型；以及
用p型杂质选择地并重掺杂PMOS晶体管的源和漏不与栅电极水平重叠的区域、或PMOS晶体管的源侧与栅电极水平重叠但漏侧不重叠的区域以便形成第二导电类型的高浓度杂质扩散层，该第二导电类型是p型。
5.根据权利要求1的制造半导体器件的方法，其中，当通过仅在之后将在半导体薄膜中形成的MOS晶体管的栅电极之下的体区中构图形成阱时，用于形成该阱的区域与该栅电极重叠0至2μm。
6.一种半导体器件，包括：
MOS晶体管，它利用SOI(绝缘体上硅)衬底，并且包括半导体支撑衬底，埋置绝缘膜；以及半导体薄膜，该埋置绝缘膜形成在该半导体支撑衬底上，并且该半导体薄膜形成在该埋置绝缘膜上，
其中该MOS晶体管具有仅在该半导体薄膜中的栅电极之下的体区中的阱。
7.根据权利要求6的半导体器件，其中该MOS晶体管的源和漏是与栅电极水平重叠的高浓度杂质扩散层，由此给该MOS晶体管一种单漏结构。
8.根据权利要求6的半导体器件，其中该MOS晶体管在源和漏两者都与栅电极水平重叠处具有低浓度杂质扩散层并且在源和漏两者都不与栅电极水平重叠处具有高浓度杂质扩散层。
9.根据权利要求7的半导体器件，其中该MOS晶体管在仅有漏与栅电极水平重叠处或在源和漏两者都与栅电极水平重叠处具有低浓度杂质扩散层，并且在只有漏不与栅电极水平重叠处或在源和漏两者都不与栅电极水平重叠处具有高浓度杂质扩散层。
10.根据权利要求7的半导体器件，其中该MOS晶体管的栅电极由第一导电类型的多晶硅膜的单层形成，该第一导电类型为n型。
11.根据权利要求7的半导体器件，其中，当该MOS晶体管是NMOS晶体管时，该MOS晶体管的栅电极采用为n导电类型多晶硅膜和高熔点金属硅化物膜的叠层的第一导电类型的多晶硅/难熔金属硅化物结构，该高熔点金属硅化物膜为硅化钼膜、硅化钨膜、硅化钛膜或硅化铂膜，以及
其中，当该MOS晶体管是PMOS晶体管时，该MOS晶体管的栅电极采用为p导电类型多晶硅膜和高熔点金属硅化物膜的叠层的第二导电类型的多晶硅/难熔金属硅化物结构，该高熔点金属硅化物膜为硅化钼膜、硅化钨膜、硅化钛膜或硅化铂膜。
12.根据权利要求7的半导体器件，
其中该MOS晶体管具有T型栅结构，并且该MOS晶体管的该栅电极形成字母T的形状，它的一端在W长度方向上延伸向源区侧和漏区侧，以及
其中用于固定在该栅电极之下的体区的电位的体接触区位于栅电极上的该MOS晶体管的W长度方向的一端上。
13.根据权利要求7的半导体器件，
其中该MOS晶体管具有H型栅结构，并且该MOS晶体管的该栅电极形成字母H的形状，它的两端在W长度方向上延伸向源区侧和漏区侧，以及
其中用于固定在该栅电极之下的体区的电位的体接触区位于栅电极上的该MOS晶体管的W长度方向的两端上。
14.根据权利要求7的半导体器件，其中该MOS晶体管具有源-体结合结构，且在连接到体的部分源区中形成用于固定在该栅电极之下的体区的电位的体接触区。
15.根据权利要求7的半导体器件，其中该半导体薄膜为0.1-0.5μm的厚度。
16.根据权利要求7的半导体器件，其中在该半导体支撑衬底上形成的该埋置绝缘膜为0.1-0.5μm的厚度。
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