CN102110711A - 减少寄生电容的mos晶体管及其制造方法 - Google Patents

Abstract

根据本发明的一个实施例，提供了一种MOS晶体管，其特征在于，该晶体管的至少一部份源和/或至少一部分漏位于所述MOS晶体管的阱之外，即MOS晶体管的至少一部分源和/或至少一部分漏位于低掺杂浓度区域。因此，和标准CMOS工艺相比，源结和漏结的寄生电容较低。

Description

减少寄生电容的MOS晶体管及其制造方法

技术领域

本发明涉及半导体器件及其制造方法，并且更具体地涉及能够减小源/漏结寄生电容的MOS晶体管，及其制造方法。

背景技术

随着半导体工艺和集成电路设计技术的发展，芯片的特征尺寸越来越小，集成度越来越高。为了保证电路的工作速度或者提高它的速度，要求减小电路的寄生电容。寄生电容的来源很多，例如金属线之间的寄生电容，多晶硅之间的寄生电容，多晶硅和基底之间的寄生电容，等等。在众多寄生电容中，晶体管源、漏与阱之间的寄生电容占较大比例。

在标准的CMOS工艺中，NMOS(PMOS)晶体管制作在p(n)阱中，它的源、漏被阱完全包围。源、漏的掺杂类型和阱相反，因此在源和阱之间、漏和阱之间形成了pn结。一般的，在电路正常工作时，源结和漏结反偏，当源极和漏极的电压发生变化时，电容将充电或者放电，当晶体管工作在频率较高的状态时，寄生电容的充放电将影响晶体管的高频特性。同时，基底的噪声将沿着寄生电容传递给晶体管，噪声还可以通过基底与各个寄生电容形成的回路向电路的各个支路传递，严重影响电路的性能。

因此，需要一种减少寄生电容的MOS晶体管。

发明内容

针对背景技术中的上述问题，本发明提供一种减少寄生电容的MOS晶体管及其制造方法。

通常，在标准CMOS工艺中，为了调整器件的阈值电压和防止源漏穿通，阱的掺杂浓度较高，导致源结和漏结耗尽层宽度较小。单位面积耗尽层电容公式如下：

$C_j=\frac{{\mathrm{\ϵ}}_S}{W},$ 其中，C_j为耗尽层电容，ε_S为耗尽层所在材料的介电常数，W为耗尽层宽度，

由上述公式，随着耗尽层宽度的减小，单位面积耗尽层电容增加。因为源、漏的掺杂浓度通常远高于阱的掺杂浓度，所以耗尽层宽度主要由阱的掺杂浓度决定，阱的掺杂浓度越高，耗尽层宽度越小，即寄生电容越大。

基于此，根据本发明的一个实施例，提供了一种MOS晶体管，其特征在于，该晶体管的至少一部份源和/或至少一部分漏位于所述MOS晶体管的阱之外。

在该实施例中，MOS晶体管的至少一部分源和/或至少一部分漏位于所述MOS晶体管的高掺杂浓度阱之外，即MOS晶体管的至少一部分源和/或至少一部分漏位于低掺杂浓度区域。因此，和标准CMOS工艺相比，源结和漏结的寄生电容较低。

根据本发明的另一个实施例，提供了一种制造MOS晶体管的方法，包括在半导体基底中形成阱、位于该阱上的栅堆栈、源和漏，其特征在于，该源的至少一部分和/或该漏的至少一部分形成于该阱之外。

通过使用本发明提供的MOS晶体管及其制造方法，可以减小源结、漏结寄生电容，从而提高器件的高频特性。并且源、漏之间仍然保留了高掺杂浓度阱，因此MOS晶体管的阈值电压、漏电流、防止源漏穿通等电学特性基本不变。

附图说明

通过阅读以下结合附图对非限定性实施例的描述，本发明的其它目的、特征和优点将变得更为明显和突出。

图1为根据本发明的一个实施例的MOS晶体管10的结构示意图；

图2为图1所示的MOS晶体管10的一个具体实施例；

图3为图2所示的MOS晶体管20的一个实施例；

图4为根据本发明的一个实施例的集成电路中的MOS晶体管50的结构示意图；

图5为根据本发明的一个实施例的MOS晶体管相串联的结构示意图；

图6a-6c为根据本发明的又一个实施例的制造MOS晶体管20的方法的步骤示意图；

图7a-7d为根据本发明的又一个实施例的制造MOS晶体管30的方法的步骤示意图。

其中，相同或相似的附图标记表示相同或相似的步骤特征/装置(模块)。

具体实施方式

以下结合附图对本发明进行详细描述。

图1为根据本发明的一个实施例的MOS晶体管10的结构示意图。图1所示的MOS晶体管10包括基底102，源104，漏106，阱108和栅堆栈110。

如图所示，源104和漏106的一部分1041、1061位于阱108中，其余部份1042、1062位于阱108外、基底102中。

通常，源、漏的掺杂浓度远高于阱、基底的掺杂浓度，因此，源、漏和阱、基底之间形成的pn结可以近似为单边突变结。基于此，源104的一部分1041和漏106的一部分1061与阱108之间形成的耗尽层宽度W₂、源104的其余部份1042和漏106的其余部份1062与基底102之间形成的耗尽层宽度W₁分别如下所示：

$W_2=\sqrt{\frac{{2\mathrm{\ϵ}}_S(V_{\mathrm{bi}}-V)}{q{N}_{108}}}$

$W_1=\sqrt{\frac{{2\mathrm{\ϵ}}_S(V_{\mathrm{bi}}-V)}{q{N}_{102}}}$

其中，ε_S为pn结材料的介电常数，V_bi为pn结内建电势，V为pn结外加反向偏置电压，为负值，q为电子电荷量，N₁₀₈、N₁₀₂分别为阱108、基底102的掺杂浓度。

因此，耗尽层宽度W₂、W₁分别由阱108、基底102的掺杂浓度N₁₀₈、N₁₀₂决定。通常，在标准CMOS工艺中，为了调整器件的阈值电压和防止源漏穿通，阱108的掺杂浓度N₁₀₈高于基底102的掺杂浓度N₁₀₂，导致源结和漏结耗尽层宽度较小。如图所示，源104的一部分1041和漏106的一部分1061与阱108之间形成的耗尽层宽度W₂较薄，源104的其余部份1042和漏106的其余部份1062与基底102之间形成的耗尽层宽度W₁较厚。

由单位电容公式 $C_j=\frac{{\mathrm{\ϵ}}_S}{W},$ 耗尽层宽度越小，单位电容越大，因此，根据本发明的一个实施例的MOS晶体管10的源104的部分区域1042和漏106的部分区域1062位于阱108外相比源、漏完全被阱包围的MOS晶体管，降低了源结、漏结的寄生电容，从而降低了电阻-电容延迟(RC延迟)，提高了晶体管的高频特性。并且源104、漏106之间仍然保留了高掺杂浓度阱108，因此MOS晶体管10的阈值电压、漏电流、防止源漏穿通等电学特性基本不变。

需要说明的是，MOS晶体管10的结构并不限于图1所示的结构。本领域的普通技术人员可以理解，MOS晶体管10的至少一部分源104和/或至少一部分漏106位于阱108之外都能够降低MOS晶体管的寄生电容。

例如，MOS晶体管10的源104完全被阱108包围，一部分漏106位于阱108之外，位于阱108之外的漏结单位电容得到了降低，因此降低了MOS晶体管10的寄生电容。

或者，MOS晶体管10的漏106完全被阱108包围，一部分源104位于阱108之外，位于阱108之外的源结单位电容得到了降低，因此降低了MOS晶体管10的寄生电容。

或者，MOS晶体管10的一部分源104和一部分漏106位于阱108之外，位于阱108之外的源结和漏结单位电容得到了降低，因此降低了MOS晶体管10的寄生电容。

需要说明的是，图1仅是以基底102和源104、漏106的导电类型相反为例进行了说明。本领域普通技术人员可以理解，如果基底102和源104、漏106的导电类型相同，可以在基底102中采用离子注入或者扩散的方法制备与基底102导电类型相反的掺杂区域，并将源104、漏106制备在该掺杂区域中以实现源104、漏106和基底102的电学隔离。

本领域的普通技术人员可以理解，MOS晶体管10的源104和/或漏106位于阱108之外的比例可以根据实际需要选择。以下以源104和漏106完全位于阱108之外进行说明。

图2为图1所示的MOS晶体管10的一个具体实施例。如图所示，MOS晶体管20包括基底202，源204，漏206，阱208和栅堆栈210。源204和漏206完全位于阱208之外、基底202中，并且阱208分别与源204和漏206邻接。

如图所示，源204、漏206与阱208邻接的一侧的耗尽层宽度W₂较小，位于基底202中的源结和漏结的耗尽层宽度W₁较大。由单位电容公式 $C_j=\frac{{\mathrm{\ϵ}}_S}{W},$ 耗尽层宽度越小，单位电容越大，因此，根据本发明的一个具体实施例的MOS晶体管20的源204和漏206位于阱208外且与阱208邻接相比源、漏完全被阱包围的MOS晶体管，降低了源结、漏结的寄生电容，从而降低了电阻-电容延迟(RC延迟)，提高了晶体管的高频特性。并且源204、漏206之间仍然保留了高掺杂浓度阱208，因此MOS晶体管20的阈值电压、漏电流、防止源漏穿通等电学特性基本不变。

需要说明的是，图2仅是以基底202和源204、漏206的导电类型相反为例进行了说明。本领域普通技术人员可以理解，如果基底202和源204、漏206的导电类型相同，可以在基底202中采用离子注入或者扩散的方法制备与基底202导电类型相反的掺杂区域，并将源204、漏206制备在该掺杂区域中以实现源204、漏206和基底202的电学隔离。以下以基底202和源204、漏206的导电类型相同为例进行说明。

图3为图2所示的MOS晶体管20的一个实施例。如图所示，MOS晶体管30包括基底302，源304，漏306，阱308，栅堆栈310和掺杂区域312。基底302和源304、漏306的导电类型相同，均为p型。为了实现基底302和源304、漏306电学隔离，在基底302中制备n型掺杂区域312，并且将源304、漏306制备在掺杂区域312中。n型阱308位于基底302中且阱308的至少一部分与掺杂区域312重叠，源304和漏306完全位于阱308之外，并且阱308分别与源304和漏306邻接。其中，n型掺杂区域312的掺杂浓度低于n型阱308的掺杂浓度。

如图所示，源304、漏306与阱308邻接的一侧的耗尽层宽度W₂较小，位于掺杂区域312中的源结和漏结的耗尽层宽度W₁较大。由单位电容公式 $C_j=\frac{{\mathrm{\ϵ}}_S}{W},$ 耗尽层宽度越小，单位电容越大，因此，根据本发明的一个具体实施例的MOS晶体管30的源304和漏306位于阱308外且与阱308邻接相比源、漏完全被阱包围的MOS晶体管，降低了源结、漏结的寄生电容，从而降低了电阻-电容延迟(RC延迟)，提高了晶体管的高频特性。并且源304、漏306之间仍然保留了高掺杂浓度阱308，因此MOS晶体管30的阈值电压、漏电流、防止源漏穿通等电学特性基本不变。

需要说明的是，图3以基底302、源304、漏306的导电类型均为p型为例进行了说明。本领域的普通技术人员可以理解，如果基底302、源304、漏306的导电类型均为n型，相应地，掺杂区域312和阱308的导电类型均为p型。

另一需要说明的是，图1、图2、图3仅是给出了MOS晶体管10、20、30的分立器件结构示意图，对于MOS晶体管集成在集成电路中的情况，如图4所示，MOS晶体管40还包括浅沟槽隔离414，分别位于源404、漏406的两侧，用来避免所述MOS晶体管和邻近器件之间产生漏电流；对于集成电路中至少两个MOS晶体管相串联的情况，如图5所示，晶体管5101、5102、5103相串联构成电路50，相邻MOS晶体管的源、漏相连，即晶体管5101的漏5061和晶体管5102的源5042相连，晶体管5102的漏5062和晶体管5103的源5043相连，电路50还包括浅沟槽隔离514，分别位于晶体管5101的源5041和晶体管5103的漏5063的两侧，用于避免晶体管和邻近器件之间产生漏电流。

以上对减少寄生电容的MOS晶体管的结构进行了说明，下面对制备减少寄生电容的MOS晶体管的方法进行说明。

图6为根据本发明的又一个实施例的制造MOS晶体管20的方法的步骤示意图。如图所示，制备减少寄生电容的MOS晶体管20的方法主要包括以下步骤：

首先，如图6a所示，在基底202中制备阱208。阱208可以采用离子注入方法制备，也可以采用热扩散等方法制备。以离子注入为例，主要包括在基底202上制备掩膜和离子注入。掩膜用于提供离子注入窗口和保护基底上其他区域不被注入离子。可以采用光刻胶作为掩膜，也可以采用氮化硅、氧化硅等材料作为掩膜。以光刻胶掩膜为例，主要包括涂覆光刻胶、曝光、显影等步骤。注入离子种类根据掺杂类型选择，例如n型掺杂可以采用磷离子、锑离子等，p型掺杂可以采用硼离子等。注入离子的深度和浓度根据所需的阱深度、阈值电压、防止源漏穿通所需的阱浓度等参数确定。通常，注入离子之后还需要对晶圆高温退火，用来激活、驱入杂质离子，并修复注入造成的晶格损伤。

然后，如图6b所示，在基底202上制备位于阱208上的栅堆栈210。栅堆栈210包括栅介质层和栅极层。栅介质层包括氧化硅、氮化硅、掺碳氮化硅、掺氮氧化硅等介质材料，栅极层包括掺杂的多晶硅、铜等材料。栅堆栈210的制备方法可以采用物理沉积方法，例如磁控溅射、真空蒸发法等，也可以采用化学沉积方法，例如化学气相沉积等。为了获得致密的栅介质层，可以采用热氧化法或化学气相沉积法制备栅介质层。栅介质层的厚度根据不同的工艺特征尺寸发生变化。

接着，如图6c所示，以栅堆栈210作为掩模，对源204、漏206进行离子注入。注入离子种类根据掺杂类型选择，例如n型掺杂可以采用磷离子、锑离子等，p型掺杂可以采用硼离子等。注入离子的深度和浓度根据所需的源、漏的掺杂浓度和源、漏结深等参数确定。制备得到的源204、漏206完全位于阱208之外、位于基底202之中，且与阱208邻接。

后续的磷硅玻璃、接触孔、蒸铝等步骤与标准CMOS工艺相同，在此不作赘述。

需要说明的是，图6仅是以源204、漏206完全位于阱208之外且与阱208邻接为例进行了说明。本领域的普通技术人员可以理解，只要MOS晶体管20的至少一部分源204和/或至少一部分漏206位于阱208之外就能够降低MOS晶体管的寄生电容。

例如，MOS晶体管20的源204完全被阱208包围，一部分漏206位于阱208之外，位于阱208之外的漏结单位电容得到了降低，因此降低了MOS晶体管20的寄生电容。

或者，MOS晶体管20的漏106完全被阱208包围，一部分源204位于阱208之外，位于阱208之外的源结单位电容得到了降低，因此降低了MOS晶体管20的寄生电容。

或者，MOS晶体管20的一部分源204和一部分漏206位于阱208之外，位于阱208之外的源结和漏结单位电容得到了降低，因此降低了MOS晶体管20的寄生电容。

另一需要说明的是，图6仅是以基底202和源204、漏206的导电类型相反为例进行了说明。本领域普通技术人员可以理解，如果基底202和源204、漏206的导电类型相同，可以在基底202中采用离子注入或者扩散的方法制备与基底202导电类型相反的掺杂区域，并将源204、漏206制备在该掺杂区域中以实现源204、漏206和基底202的电学隔离。

以下对基底202和源204、漏206的导电类型相同的情况进行详细说明。

图7为根据本发明的又一个实施例的制造MOS晶体管30的方法的步骤示意图。如图所示，制备减少寄生电容的MOS晶体管30的方法主要包括以下步骤：

首先，如图7a所示，在基底302中制备掺杂区域312。掺杂区域312可以采用离子注入方法制备，也可以采用热扩散等方法制备。以离子注入为例，主要包括在基底302上制备掩膜和离子注入。掩膜用于提供离子注入窗口和保护基底上其他区域不被注入离子。可以采用光刻胶作为掩膜，也可以采用氮化硅、氧化硅等材料作为掩膜。以光刻胶掩膜为例，主要包括涂覆光刻胶、曝光、显影等步骤。注入离子种类根据掺杂类型选择，例如n型掺杂可以采用磷离子、锑离子等，p型掺杂可以采用硼离子等。注入离子的深度和浓度根据所需的掺杂区域312的深度、浓度等参数确定。为了降低源、漏结的寄生电容，掺杂区域312的掺杂浓度较低。典型的，掺杂区域312的掺杂浓度为10¹⁴cm^-3-10¹⁶cm^-3。通常，注入离子之后还需要对晶圆高温退火，用来激活、驱入杂质离子，并修复注入造成的晶格损伤。

然后，如图7b所示，在基底302中制备阱308，使阱308的至少一部分与掺杂区域312重叠，并且阱308的掺杂浓度高于阱312的掺杂浓度。类似的，阱308可以采用离子注入方法制备，也可以采用热扩散等方法制备。注入离子种类根据掺杂类型选择，例如n型掺杂可以采用磷离子、锑离子等，p型掺杂可以采用硼离子等。注入离子的深度和浓度根据所需的阱308的深度、阈值电压、防止源漏穿通所需的阱浓度等参数确定。

之后，如图7c所示，在基底302上制备位于阱308上的栅堆栈310。栅堆栈310包括栅介质层和栅极层。栅介质层包括氧化硅、氮化硅、掺碳氮化硅、掺氮氧化硅等介质材料，栅极层包括掺杂的多晶硅、铜等材料。栅堆栈310的制备方法可以采用物理沉积方法，例如磁控溅射、真空蒸发法等，也可以采用化学沉积方法，例如化学气相沉积等。为了获得致密的栅介质层，可以采用热氧化法或化学气相沉积法制备栅介质层。栅介质层的厚度根据不同的工艺特征尺寸发生变化。

接着，如图7d所示，以栅堆栈310作为掩模，对源304、漏306进行离子注入。注入离子种类根据掺杂类型选择，例如n型掺杂可以采用磷离子、锑离子等，p型掺杂可以采用硼离子等。注入离子的深度和浓度根据所需的源、漏的掺杂浓度和源、漏结深等参数确定。制备得到的源304、漏306完全位于阱308之外，位于掺杂区域312之中，且与阱308邻接。

后续的磷硅玻璃、接触孔、蒸铝等步骤与标准CMOS工艺相同，在此不作赘述。

需要说明的是，以上仅对制造分立MOS晶体管的情况进行了说明，对于制造在集成电路中的MOS晶体管，进一步包括在半导体基底中形成浅沟槽隔离，以防止MOS晶体管和邻近器件之间产生漏电流；对于集成电路中至少两个MOS晶体管相串联的情况，相邻MOS晶体管的源、漏相连，制造得到的相互串联的MOS晶体管的结构示意图如图5所示，晶体管5101、5102、5103相串联构成电路50，相邻MOS晶体管的源、漏相连，即晶体管5101的漏5061和晶体管5102的源5042相连，晶体管5102的漏5062和晶体管5103的源5043相连，电路50还包括浅沟槽隔离514，分别位于晶体管5101的源5041和晶体管5103的漏5063的两侧，用于避免晶体管和邻近器件之间产生漏电流。

尽管在附图和前述的描述中详细阐明和描述了本发明，应认为该阐明和描述是说明性的和示例性的，而不是限制性的；本发明不限于上述实施方式。

那些本技术领域的一般技术人员可以通过研究说明书、公开的内容及附图和所附的权利要求书，理解和实施对披露的实施方式的其他改变。在权利要求中，措辞“包括”不排除其他的元素和步骤，并且措辞“一个”不排除复数。权利要求中的任何附图标记不应该理解为对范围的限制。

Claims (10)

1.一种MOS晶体管(10，20，30)，其特征在于：所述MOS晶体管的至少一部分源(104，204，304)和/或至少一部分漏(106，206，306)位于所述MOS晶体管的阱(108，208，308)之外。

2.根据权利要求1所述的MOS晶体管(20，30)，其特征在于：所述阱(208，308)位于所述源(204，304)和所述漏(206，306)中间，并且与所述源和所述漏邻接。

3.根据权利要求2所述的MOS晶体管(20)，包括：

一种导电类型半导体基底(202)；

与所述半导体基底导电类型相同的阱(208)，位于所述半导体基底中；

与所述半导体基底导电类型相反的源(204)和漏(206)，位于所述半导体基底中，分别位于所述阱的两侧，并且与所述阱邻接；以及

栅堆栈结构(210)，包括栅介质层和栅极层，位于所述阱上，

其中，所述一种导电类型为n型或者p型。

4.根据权利要求2所述的MOS晶体管(30)，包括：

一种导电类型半导体基底(302)；

与所述半导体基底导电类型相反的掺杂区域(312)，位于所述半导体基底中；

与所述半导体基底导电类型相反的阱(308)，位于所述半导体基底中；

与所述半导体基底导电类型相同的源(304)和漏(306)，位于所述掺杂区域中，分别位于所述阱的两侧，并且与所述阱邻接；以及

栅堆栈结构(310)，包括栅介质层和栅极层，位于所述阱上，

其中，所述掺杂区域的掺杂浓度低于所述阱的掺杂浓度，所述一种导电类型为n型或者p型。

5.根据权利要求1至4中任一项权利要求所述的MOS晶体管(10，20，30，40)，其特征在于：还包括浅沟槽隔离(414)。

6.一种制造MOS晶体管(10，20，30)的方法，包括在半导体基底(102，202，302)中形成阱(108，208，308)，源(104，204，304)和漏(106，206，306)，以及在所述阱上形成栅堆栈(110，210，310)，其特征在于：所述源的至少一部分和/或所述漏的至少一部分形成于所述阱之外。

7.根据权利要求6所述的方法，其特征在于：所述阱(208，308)形成于所述源(204，304)和所述漏(206，306)中间，并且与所述源和所述漏邻接。

8.根据权利要求7所述的方法，包括以下步骤：

在一种导电类型半导体基底(202)中形成与其导电类型相同的阱(208)；

形成栅堆栈结构(210)，其包括栅介质层和栅极层，并且位于所述阱上；以及

在所述半导体基底中形成与其导电类型相反的源(204)和漏(206)，所述源和漏分别位于所述阱的两侧，并且与所述阱邻接，

其中，所述一种导电类型为n型或者p型。

9.根据权利要求7所述的方法，包括以下步骤：

在一种导电类型半导体基底(302)中形成与其导电类型相反的掺杂区域(312)；

在所述半导体基底中形成与所述半导体基底导电类型相反的阱(308)；

形成栅堆栈结构(310)，包括栅介质层和栅极层，位于所述阱上；以及

在所述掺杂区域中形成与所述半导体基底导电类型相同的源(304)和漏(306)，分别位于所述阱的两侧，并且与所述阱邻接，

其中，所述掺杂区域的掺杂浓度低于所述阱的掺杂浓度，所述一种导电类型为n型或者p型。

10.根据权利要求6至9中任一项权利要求所述的方法，其特征在于：还包括在所述半导体基底(102，202，302)中形成浅沟槽隔离(414)。

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