CN106206259A - 一种降低变容器最小电容的方法 - Google Patents

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Abstract

本发明提供了一种降低变容器最小电容的方法，包括：进行浅沟槽隔离制作，形成有源区；利用第一光刻胶图案，对核心NMOS区域和输入输出NMOS区域进行阱注入形成P型阱；利用第二光刻胶图案，对核心NMOS区域和变容器区域执行离子注入；利用第三光刻胶图案，在变容器区域通过注入形成N型阱；制作栅极氧化层并淀积栅极多晶硅，而且进行栅极多晶硅的光刻和刻蚀以形成栅极；将刻蚀后的栅极多晶硅和栅极氧化层进行修复氧化；制作栅极侧墙；进行源漏注入以形成源漏极。

Description

一种降低变容器最小电容的方法
技术领域
本发明涉及半导体制造领域，具体涉及深亚微米CMOS半导体器件以及半导体器件工艺；更具体地说，本发明涉及一种降低变容器最小电容的方法。
背景技术
在集成电路设计中，特别是RF电路，需要提供变容器(变容器)，供设计公司使用。变容器的结构如图1所示，N型阱1中形成源极2和漏极3，而且一般采用N型重掺杂栅4，栅氧以及N型沟道(N型多晶硅,栅极氧化物以及N型阱)。表征变容器的三个参数为最大电容(Cmax)、零电位电容(C0)以及最小电容(Cmin)。
对设计来说，最大电容与最小电容的差值越大越好，因为最大电容Cmax取决于栅氧厚度，对于一个节点，此值为定值，所以最大电容Cmax是定值；而对于最小电容Cmin，其取决于栅极氧化物厚度以及沟道耗尽宽度，而沟道耗尽宽度取决于沟道掺杂，主要是阈值电压掺杂(阈值电压阈值电压注入)，沟道耗尽越大，则最小电容Cmin越小，而沟道阈值电压掺杂的注入掺杂越少，耗尽越大，掺杂浓度与最小电容Cmin的关系如图2所示。
因此，要降低最小电容Cmin，就需要降低阈值电压注入掺杂浓度，而阈值电压的注入剂量由长沟器件的阈值电压所确定，因此，由于传统的变容器和器件共用阱，所以最小电容Cmin也没法进一步降低。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够降低变容器最小电容的方法。
为了实现上述技术目的，根据本发明，提供了一种降低变容器最小电容的方法，包括：
第一步骤：进行浅沟槽隔离制作，形成有源区；
第二步骤：利用第一光刻胶图案，对核心NMOS区域和输入输出NMOS区域进行阱注入形成P型阱；
第三步骤：利用第二光刻胶图案，对核心NMOS区域和变容器区域执行离子注入；
第四步骤：利用第三光刻胶图案，在变容器区域通过注入形成N型阱。
优选地，所述降低变容器最小电容的方法还包括第五步骤：制作栅极氧化层并淀积栅极多晶硅，而且进行栅极多晶硅的光刻和刻蚀以形成栅极。
优选地，所述降低变容器最小电容的方法还包括第六步骤：将刻蚀后的栅极多晶硅和栅极氧化层进行修复氧化。
优选地，所述降低变容器最小电容的方法还包括：第七步骤：制作栅极侧墙；第八步骤：进行源漏注入以形成源漏极。
优选地，在第二步骤不对变容器区域进行离子注入。在第三步骤中不对输入输出NMOS区域进行离子注入。
优选地，第三步骤在核心NMOS区域的核心P型阱区域注入差值阈值电压剂量的离子。
优选地，第三步骤在变容器区域注入差值阈值电压剂量的离子。
优选地，所述降低变容器最小电容的方法还包括：执行退火，制作金属硅化物，并且制作金属前介质、通孔、金属插塞和金属层。
本发明提供了一种半导体器件的制造方法来降低变容器的最小电容，其中将核心P型阱和输入输出P型阱阈值电压注入剂量差值阈值电压剂量引入到变容器中，中和掉一部分N型阱阈值电压注入，降低N型阱阈值电压浓度，从而增加变容器耗尽，降低最小电容。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了变容器结构的示意图。
图2示意性地示出了掺杂浓度与最小电容的关系。
图3至图5示意性地示出了根据本发明优选实施例的降低变容器最小电容的方法的一部分步骤。
图6示出了针对变容器最小电容的传统制作的变容器电容曲线和本发明方法制作的变容器电容曲线的对比。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
本方法提供一种降低变容器最小电容Cmin的方法。相比传统的半导体器件制作过程，将核心P型阱和输入输出P型阱阈值电压注入剂量差值Δ阈值电压剂量引入到变容器中，中和掉部分N型阱阈值电压注入剂量，同传统制作的变容器相比，这道多注入的阈值电压剂量可以中和掉部分N型阱阈值电压注入剂量，降低变容器区域的N型阱阈值电压注入剂量，从而降低变容器最小电容Cmin。本发明的该方法在不增加成本的情况下降低了变容器的最小电容，提高变容器的电容区间，增大设计窗口。
图3至图5示意性地示出了根据本发明优选实施例的降低变容器最小电容的方法的一部分步骤。
如图3至图5所示，根据本发明优选实施例的降低变容器最小电容的方法包括：
第一步骤：进行浅沟槽隔离制作，形成有源区；这是一个常见步骤，由此该步骤形成的具体结构未在附图中示出。
第二步骤：利用第一光刻胶图案10，对核心NMOS区域20和输入输出NMOS区域30进行阱注入形成P型阱，如图3所示；
其中，在第二步骤不对变容器区域40进行离子注入。
第三步骤：利用第二光刻胶图案50，对核心NMOS区域20和变容器区域40执行离子注入，如图4所示；
其中，在第三步骤中不对输入输出NMOS区域30进行离子注入。
其中，第三步骤在核心NMOS区域20的核心P型阱区域注入差值阈值电压(ΔVt)剂量的离子。而且，第三步骤S3在变容器区域40注入差值阈值电压剂量的离子。
第四步骤：利用第三光刻胶图案60，在变容器区域40通过注入形成N型阱，如图5所示；
随后例如可以执行下述常规步骤。
第五步骤：制作栅极氧化层并淀积栅极多晶硅，而且进行栅极多晶硅的光刻和刻蚀以形成栅极；
第六步骤：将刻蚀后的栅极多晶硅和栅极氧化层进行修复氧化；
这样，MOS结构的有源区和栅极就形成了。
第七步骤：制作栅极侧墙；
第八步骤：进行源漏注入以形成源漏极。
例如，随后退火，制作金属硅化物，接着制作金属前介质、通孔、金属插塞和金属层。
在传统工艺中，分别形成核心P型阱和输入输出P型阱，包括沟道阻止注入和阈值电压注入，这样，没办法将P型阱引入到变容器区域，因为不能将沟道阻止注入引入变容器区域，由于输入输出P型阱和核心P型阱的沟道阻止注入完全一样，而核心P型阱阈值电压注入剂量比输入输出P型阱剂量大差值阈值电压剂量。本发明的方法首先将其相同部分同时注入到核心NMOS和输入输出NMOS区域，然后只在核心NMOS区域注入多出来的Δ阈值电压剂量，本发明的方法的关键是在变容器区域注入P型差值阈值电压剂量。对于多数情况，差值阈值电压剂量是小于N型阱阈值电压剂量的，这样，差值阈值电压剂量中和掉部分N型阱阈值电压剂量，等于降低了N型阱阈值电压剂量，所以降低了Cmin。
图6示出了在相同偏压Vbias下的针对变容器最小电容的传统制作的变容器电容曲线100和本发明方法制作的变容器电容曲线200的对比，从图6可以看出，本发明的新方法制作的变容器最小电容Cmin比传统方法降低40％。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (8)

1.一种降低变容器最小电容的方法，其特征在于包括：
第一步骤：进行浅沟槽隔离制作，形成有源区；
第二步骤：利用第一光刻胶图案，对核心NMOS区域和输入输出NMOS区域进行阱注入形成P型阱；
第三步骤：利用第二光刻胶图案，对核心NMOS区域和变容器区域执行离子注入；
第四步骤：利用第三光刻胶图案，在变容器区域通过注入形成N型阱。
2.根据权利要求1所述的降低变容器最小电容的方法，其特征在于还包括：
第五步骤：制作栅极氧化层并淀积栅极多晶硅，而且进行栅极多晶硅的光刻和刻蚀以形成栅极。
3.根据权利要求2所述的降低变容器最小电容的方法，其特征在于还包括：
第六步骤：将刻蚀后的栅极多晶硅和栅极氧化层进行修复氧化。
4.根据权利要求3所述的降低变容器最小电容的方法，其特征在于还包括：
第七步骤：制作栅极侧墙；
第八步骤：进行源漏注入以形成源漏极。
5.根据权利要求1或2所述的降低变容器最小电容的方法，其特征在于，在第二步骤不对变容器区域进行离子注入。在第三步骤中不对输入输出NMOS区域进行离子注入。
6.根据权利要求1或2所述的降低变容器最小电容的方法，其特征在于，第三步骤在核心NMOS区域的核心P型阱区域注入差值阈值电压剂量的离子。
7.根据权利要求1或2所述的降低变容器最小电容的方法，其特征在于，第三步骤在变容器区域注入差值阈值电压剂量的离子。
8.根据权利要求4所述的降低变容器最小电容的方法，其特征在于还包括：执行退火，制作金属硅化物，并且制作金属前介质、通孔、金属插塞和金属层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890366A (zh) * 2018-09-07 2020-03-17 长鑫存储技术有限公司 半导体存储器的制备方法及半导体存储器
CN113224097A (zh) * 2021-04-25 2021-08-06 华虹半导体(无锡)有限公司 一种改善cis产品负信号的方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872032A (en) * 1997-11-03 1999-02-16 Vanguard International Semiconductor Corporation Fabrication method for a DRAM cell with bipolar charge amplification
JP2001185594A (ja) * 1999-12-22 2001-07-06 Nec Corp ゲート絶縁膜評価方法及び装置
US6407412B1 (en) * 2000-03-10 2002-06-18 Pmc-Sierra Inc. MOS varactor structure with engineered voltage control range
US6821887B2 (en) * 2002-07-31 2004-11-23 Advanced Micro Devices, Inc. Method of forming a metal silicide gate in a standard MOS process sequence
CN101030604A (zh) * 2006-02-27 2007-09-05 国际商业机器公司 半导体结构及其制造方法
KR100769145B1 (ko) * 2006-08-17 2007-10-22 동부일렉트로닉스 주식회사 모스 바랙터 및 그 제조 방법
US20080246071A1 (en) * 2007-04-05 2008-10-09 Chartered Semiconductor Manufacturing, Ltd. Mos varactors with large tuning range
CN102110711A (zh) * 2009-12-28 2011-06-29 格科微电子（上海）有限公司 减少寄生电容的mos晶体管及其制造方法
CN103000583A (zh) * 2012-12-26 2013-03-27 上海宏力半导体制造有限公司 一种改善高压mos晶体管栅致漏电的方法
CN103033730A (zh) * 2011-10-10 2013-04-10 上海华虹Nec电子有限公司 一种判定pmosfet器件硼穿通的方法
CN103094360A (zh) * 2012-07-23 2013-05-08 北京大学 一种可变电容及其制作方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872032A (en) * 1997-11-03 1999-02-16 Vanguard International Semiconductor Corporation Fabrication method for a DRAM cell with bipolar charge amplification
JP2001185594A (ja) * 1999-12-22 2001-07-06 Nec Corp ゲート絶縁膜評価方法及び装置
US6407412B1 (en) * 2000-03-10 2002-06-18 Pmc-Sierra Inc. MOS varactor structure with engineered voltage control range
US6821887B2 (en) * 2002-07-31 2004-11-23 Advanced Micro Devices, Inc. Method of forming a metal silicide gate in a standard MOS process sequence
CN101030604A (zh) * 2006-02-27 2007-09-05 国际商业机器公司 半导体结构及其制造方法
KR100769145B1 (ko) * 2006-08-17 2007-10-22 동부일렉트로닉스 주식회사 모스 바랙터 및 그 제조 방법
US20080246071A1 (en) * 2007-04-05 2008-10-09 Chartered Semiconductor Manufacturing, Ltd. Mos varactors with large tuning range
CN102110711A (zh) * 2009-12-28 2011-06-29 格科微电子（上海）有限公司 减少寄生电容的mos晶体管及其制造方法
CN103033730A (zh) * 2011-10-10 2013-04-10 上海华虹Nec电子有限公司 一种判定pmosfet器件硼穿通的方法
CN103094360A (zh) * 2012-07-23 2013-05-08 北京大学 一种可变电容及其制作方法
CN103000583A (zh) * 2012-12-26 2013-03-27 上海宏力半导体制造有限公司 一种改善高压mos晶体管栅致漏电的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890366A (zh) * 2018-09-07 2020-03-17 长鑫存储技术有限公司 半导体存储器的制备方法及半导体存储器
CN113224097A (zh) * 2021-04-25 2021-08-06 华虹半导体(无锡)有限公司 一种改善cis产品负信号的方法
CN113224097B (zh) * 2021-04-25 2023-03-24 华虹半导体(无锡)有限公司 一种改善cis产品负信号的方法

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