CN101030604A - 半导体结构及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 230000015572 biosynthetic process Effects 0.000 claims abstract 7
- 230000007935 neutral effect Effects 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 10
- 230000006872 improvement Effects 0.000 claims description 5
- 230000008859 change Effects 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 2
- 238000005452 bending Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052710 silicon Inorganic materials 0.000 abstract description 12
- 239000010703 silicon Substances 0.000 abstract description 12
- 230000008569 process Effects 0.000 abstract description 5
- 238000000151 deposition Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 238000005530 etching Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 239000002019 doping agent Substances 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000002156 mixing Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 238000005280 amorphization Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/93—Variable capacitance diodes, e.g. varactors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66174—Capacitors with PN or Schottky junction, e.g. varactors
Abstract
公开了一种半导体结构，该半导体结构包括具有锥形几何设计的耗尽区的非平面变容二极管，从而提供改善的Cmax/Cmin以及低串联电阻。由于锥形，耗尽区的最窄部分可以被设计成完全耗尽，而耗尽区的剩余部分仅部分耗尽。该半导体结构的制造可以沿用标准的FinFET工艺，附加一些额外的或不同的步骤。这些额外的或不同的步骤可以包括形成掺杂的梯形(或三角形)形状的硅台面，生长/沉积栅极电介质，在一部分台面上方形成栅电极，以及在台面中未被栅电极覆盖的地方形成高掺杂的接触区。
Description
技术领域
本发明一般地涉及半导体器件，及制造半导体器件的方法。更具体地，本发明涉及在制造集成电路器件中在硅上形成高性能的变容二极管。
背景技术
变容二极管是电压可变的电容器。这些器件对于设计关键的射频(RF)CMOS和BiCMOS电路是必需的，并且具体地在压控振荡器(VCCs)、相移器、锁相环(PLL)电路和倍频器中用作调谐元件。
通常，变容二极管设计必须最大化多个性能。 其一是“可调谐性”，这是在施加到电路的电压范围内最大电容值与最小电容值的比率(Cmax/Cmin)。另一是“线性”。对“线性”有两种定义：1/sqrt(C)和d(LnC)/dV，其中C是电压相关的变容二极管电容。随着V变化，在第一种情形中，要求1/squr(C)是直线，而在第二种情形中，要求d(LnC)/dV是常数。再另一个性质是“Q”或品质因子，这是二极管的串联电阻以及变容二极管在电路的较高频率范围处的电容值的函数。
为了增强变容二极管的电容摆幅(capacitvie swing)，已知改变二极管的两个扩散电极或之一的掺杂剂浓度，使得扩散具有后退(retrograde)的掺杂剂剖面(即，掺杂剂浓度在扩散区的下部比在顶部更高)。这些所称的“超突变”结对于给定的电压摆幅大大地增加了变容二极管电容的变化。
实际上，已经证明在集成到CMOS或BiCMOS工艺中时难以同时增强变容二极管的可调谐性、线性和Q。例如，考虑PFET源/漏结和阱作为变容二极管器件，附加的n阱注入将降低阱电阻并增加变结和阱作为变容二极管器件，附加的n阱注入将降低阱电阻并增加变容二极管的Q，但将通过使源/漏p-n结耗尽区更小而减小变容二极管的调谐范围。
因此，在变容二极管设计的技术中存在着优化在所有这些性能之间折衷的需要，特别在集成到用于形成其它集成电路器件的工艺中时。
发明内容
本发明的目的是改善集成电路器件中的变容二极管。
本发明的另一目的是提供具有改善的Cmax/Cmin以及低串联电阻的变容二极管。
本发明的进一步目的是使用FinFET技术提供具有改善的Cmax/Cmin以及低串联电阻的变容二极管。
采用包括具有锥形几何设计的耗尽区的非平面变容二极管的半导体结构，从而提供改善的Cmax/Cmin以及低串联电阻，实现了这些和其它的目的。 优选地，该耗尽区包括较窄的部分和较宽的部分。由于锥形，耗尽区的最窄部分可以被设计成完全耗尽，而耗尽区的剩余部分仅部分耗尽。这导致在耗尽区的端部接触的低电阻。随着变容二极管的栅极电压进一步向耗尽移动，耗尽区的完全耗尽部分推进，减小了电容器的有效面积。
该半导体结构的制造可以沿用标准的FinFET工艺，附加一些额外的或不同的步骤。这些额外的或不同的步骤可以包括形成掺杂的梯形(或三角形)形状的硅台面(mesa)，生长/沉积栅极电介质，在一部分台面上方形成栅电极，以及在台面中未被栅电极覆盖的地方形成高掺杂的接触区。
考虑结合附图给出的以下详细描述，将明了本发明的进一步益处和优点，其中具体化和示出了本发明的优选实施方式。
附图说明
图1是表示实施本发明的变容二极管的顶视图。
图2是沿图1的线A-A’的侧视图。
图3是沿图1的线B-B’的侧视图。
图4示出了实施本发明并具有给定尺寸的电荷中性的n阱的变容二极管。
图5示出了具有较小的电荷中性的n阱的图4中的变容二极管。
图5A示出了实施本发明并具有曲线表面的变容二极管。
图6说明可以用于制造图1-5中的变容二极管的衬底结构。
图7描述了在图6的衬底上形成的两个硬掩模膜。
图8示出了在图7中描述的结构中蚀刻出的图案。
图9说明用于制造图1-5的变容二极管的优选工序中的掺杂工艺。
图10代表在变容二极管制造工艺中生长并且然后去除牺牲层的步骤。
图11示出了在变容二极管制造工艺中形成栅极电介质。
图12描述了在变容二极管制造工艺中形成的栅电极。
图13示出了在图案化和蚀刻之后的图12的栅电极。
图14说明了在栅电极上生长的侧壁。
图15示出了在图14中描述的栅电极上沉积的隔离物。
图16说明在图1-5的变容二极管制造中的离子注入步骤。
图17描述了在图16的结构上形成的电介质。
图18示出了在图17的电介质中形成的接触通路。
具体实施方式
图1-5说明了包括变容二极管12的半导体结构10。更具体地，结构10包括硬掩模60、台面16、栅极电介质20、接触或接触区22、栅电极14、接触26和隔离区30。具体地参见图4和5，台面16包括电荷中性区32和耗尽区34，并且该耗尽区包括部分耗尽和完全耗尽的部分36和40。
从图1中可以看到，台面16具有向下向内成锥形的形状，并且对于图1-5中说明的本发明的实施方式，该台面具有梯形的截面形状。然而，该台面可以具有其它的形状，如三角形形状或其它的形状。例如，如图5A所示，台面可以具有表面以便能够定制电容对电压的行为。对于图1-5中示出的本发明的实施方式，电荷中性区32具有三角形的截面形状，并且如图1所示，电荷中性区32从台面16的顶部沿着其中心轴向下延伸。耗尽区34位于电荷中性区32的外部，并且填充该电荷中性区外部的台面16部分。
由于锥形台面16，台面的最窄区域可以完全耗尽，而台面的剩余部分仅部分耗尽。这导致了台面端部处接触22的低电阻。随着栅极14的电压进一步移动到耗尽中，耗尽区40推进，减小了电容器的有效面积，并增加了空间电荷区(space-charge region)36的厚度。具体地参照图4和5，随着多晶硅栅极14的电压Vgs从积累变化到耗尽范围，电荷中性区32的尺寸收缩。
结构10的制造在下文中详细描述，可以沿用标准的FinFET工艺，附加一些额外的或不同的步骤。这些额外的或不同的步骤可以包括形成掺杂的梯形(或三角形)形状的硅台面16，在所述台面上方设置有硬掩模24，生长/沉积栅极电介质20，在一部分台面上形成栅电极14，以及在台面中未被栅电极覆盖的地方形成高掺杂的接触区22。
图6-18更详细地说明结构10的制造。
图6示出了衬底50，包括底层52，在底层顶部上形成的隔离层54，和在隔离层的顶部上形成的有源半导体层56。
优选地，衬底50是绝缘体上硅(SOI)衬底，其中硅的上层由埋置的氧化物层(BOX)与块材衬底之间隔开。替代地，该隔离层可以是SiGe。可以使用其它类型的衬底，例如，该衬底可以是由单晶硅制成的块材衬底，或者也可以是诸如SiGe的其它半导体材料，以及诸如GaAs或InP的III-V族半导体。并且，可以采用原子对衬底的上表面掺杂，所述原子增加应变并从而增加少数载流子的迁移率。对于硅衬底，可以使用Ge掺杂剂以实现该结果。
参照图7，在衬底50上形成硬掩模膜60和62。例如，膜60可以通过热氧化硅以形成SiO2而形成，达到5纳米到40纳米的厚度。膜62可以是Si3N4，2纳米到7纳米厚，并且通过化学气相沉积(CVD)工艺形成。可以使用其它合适的材料，如氧氮化硅，或其它合适的工序来形成硬掩模膜60和62。在替代的实施方式中，在其中将形成本发明的变容二极管的区域中，膜60和/或62可以形成比其中将要形成FinFET的区域中更大的厚度。这可以通过在变容二极管和FinFET区域中产生不同厚度的SiO2和Si3N4的常规遮蔽和蚀刻/沉积方式来实现。
参照图8，制造工艺中的下一步骤是图案化和蚀刻硬掩模膜和有源硅56，在隔离层54上停止蚀刻，并形成变容二极管的初步结构66和鳍(fin)70。可以使用任何合适的蚀刻工序蚀刻硬掩模膜和硅层。正如图8中所表示的那样，在有源半导体蚀刻期间或之后，可以蚀刻掉一些或全部硬掩模材料。可选地，使用在鳍70上开口的掩模，可以选择性地减薄或去除硬掩模。如果将要从鳍形成三栅极结构，则可以使用后一选择。
如图9所说明的那样，然后，采用掩模和离子注入对变容二极管的初步结构66选择性地掺杂。例如，可以使用As或P掺杂以实现1015至5×1018cm-3之间。替代地，例如使用硼对变容二极管的初步结构进行p掺杂。例如，该掺杂剂可以是大约1011至1014原子/cm2之间的剂量，以及大约10-40keV的能量。在替代的实施方式中，该离子注入将被采用相同掩模但倾斜一定角度的离子注入代替或补充，以便进入变容二极管台面56的暴露侧壁。在该情形中，可以选择注入的能量，以避免穿透硬掩模60，并提供对电容-电压特性的进一步定制。
在这方面，参照图10，可以使用牺牲氧化工艺修复在蚀刻期间对变容二极管的初步结构66和鳍结构70的表面的任何损伤。如果需要，也可以使用氧化以减小结构66和70的宽度，允许实现所需的尺度。例如，可以在结构66和70上生长1-3纳米厚的牺牲层72。然后，例如借助于各向同性蚀刻(BHF/HF)可以去除这些层，以露出清洁平滑的表面。
随后，如图11中说明的那样，在结构66和70上生长或沉积栅极电介质74。这些电介质74可以是热生长的氧化硅或沉积的氧化硅、氧氮化硅，或者适合于用作栅极电介质的其它高介电常数材料。
参照图12，然后，在结构66和70上方形成栅电极76。可以使用任何合适的材料形成栅极，例如，栅电极76可以是掺杂的多晶硅或诸如钨或金属硅化物的其它导体。也可以使用硅锗、难熔金属或化合物，如氮化钛或钼。并且，可选地，可以通过化学机械抛光(CMP)或反应离子蚀刻(RIE)平面化栅电极。
参照图13，制造中的下一步骤是图案化和蚀刻栅电极76，形成栅极80和82。为此，限定栅极掩模(未示出)，然后，蚀刻下面的栅极材料76以形成栅极80和82，蚀刻停止在栅极氧化物和绝缘层54上。栅极80通过栅极氧化物和变容二极管结构上方的硬掩模与变容二极管结构66电绝缘，并且，同样，栅极82通过栅极氧化物和硬掩模与鳍结构70电绝缘。在形成栅极80和82之后，可以去除栅极掩模。
随后，如图14中说明的那样，使用氧化工艺在栅极80和82的侧壁上生长1-3纳米的SiO2层84。对此，可以使用离子注入适当的掺杂剂以形成掺杂的源和漏扩展和晕圈到FinFET中。这些离子也可以可选地被注入到变容二极管的有源硅66的暴露部分中。
参照图15，该工艺中的下一步骤是在结构66和70的侧壁上形成隔离物86。这可以通过沉积和选择性地蚀刻诸如氮化硅或二氧化硅的电介质来完成。也可以使用该隔离物蚀刻去除位于栅电极顶部上的侧壁氧化物，如图15所示。
在隔离物形成之后，现在参照图16，执行对FinFET70和变容二极管66的源区和漏区的掺杂，以使这些区域导电。例如，对于所有的n型FinFET和对于变容二极管，向暴露的有源半导体中N+离子注入源/漏。替代地，如果变容二极管本体掺杂为p型(硼)，则该离子注入也必须是p型(并且，如果在侧壁氧化之后执行可选的扩展注入，则对于变容二极管也必须是p型)。该p型注入组也可以用于p型FinFET源/漏区中。
可以通过离子注入、气体浸没激光掺杂、离子淋洒掺杂(ionshower doping)、固体或气体源扩散、或其它传统的方式实现掺杂。选择该掺杂剂物质，以实现所需的器件特性，或者N型或者P型，包括掺杂剂浓度。可以使用成角度的浅离子注入，以便对源和漏区的侧壁和顶部掺杂，而不会完全使其无定形化，该无定形化可能在深垂直离子注入中导致。通过随后暴露于升高的温度，可以对任何注入损伤或无定形化退火。
如图17说明的那样，形成电介质90。例如，该电介质可以是通过CVD工艺沉积的二氧化硅。然后，可以使用其它材料和其它工艺形成电介质。
在形成电介质90之后，形成图18中92处示出的通路，以接触栅极和源/漏区。然后，可以提供接触26，形成图1-5中说明的变容二极管结构。
尽管显然对本文中公开的本发明进行了很好的考虑，以满足上述的目的，但将理解本领域的技术人员可以设计许多修改和实施方式，希望所附的权利要求覆盖所有的这种修改和实施方式，认为其在本发明的真实精神和范围之内。
Claims (20)
1.一种半导体结构，该半导体结构包括具有锥形几何设计的耗尽区的非平面变容二极管，从而提供改善的Cmax/Cmin以及低串联电阻。
2.根据权利要求1的半导体结构，其中所述耗尽区包括较窄的部分和较宽的部分，并且其中所述较窄的部分完全耗尽，所述较宽的部分仅部分耗尽。
3.根据权利要求1的半导体结构，其中所述变容二极管还包括电荷中性区，并且所述耗尽区在所述电荷中性区周围延伸。
4.根据权利要求3的半导体结构，其中所述电荷中性区的尺寸响应于施加到变容二极管的电压的变化而变化。
5.根据权利要求1的半导体结构，其中所述变容二极管包括掺杂的构成形状的台面。
6.根据权利要求5的半导体结构，其中所述台面还包括高掺杂区。
7.根据权利要求5的半导体结构，其中所述台面具有梯形或三角形形状的截面。
8.根据权利要求1的半导体结构，其中所述变容二极管还包括在所述耗尽区周围延伸的栅极材料。
9.根据权利要求8的半导体结构，其中所述变容二极管还包括将所述耗尽区与所述栅极材料隔开的栅极电介质。
10.一种制造半导体结构的方法，包括以下步骤：
提供衬底；以及
在衬底上面或上方形成具有锥形几何设计的耗尽区的非平面变容二极管，从而提供改善的Cmax/Cmin以及低串联电阻。
11.根据权利要求10的方法，其中所述形成步骤包括提供具有较窄的部分和较宽的部分的所述耗尽区的步骤，并且其中所述较窄的部分完全耗尽，所述较宽的部分仅部分耗尽。
12.根据权利要求11的方法，其中所述完全耗尽的部分的尺寸作为施加到变容二极管的电压的函数而改变。
13.根据权利要求10的方法，其中所述形成步骤包括提供具有电荷中性区、所述耗尽区在所述电荷中性区周围延伸的变容二极管的步骤。
14.根据权利要求10的方法，其中所述形成步骤包括提供具有掺杂的、构成形状的台面的变容二极管的步骤。
15.根据权利要求14的方法，其中所述台面具有梯形形状的截面。
16.根据权利要求15的方法，其中所述台面具有三角形形状的截面。
17.根据权利要求10的方法，其中所述形成步骤包括以下步骤：
在所述耗尽区周围形成栅极材料；以及
形成将耗尽区与所述栅极材料隔开的栅极电介质材料。
18.一种在半导体结构中定制变容二极管的电容对电压行为的方法，该方法包括以下步骤：
在半导体结构中形成变容二极管；以及
为变容二极管提供具有预定曲线形状的外部表面，以便为变容二极管提供预定的电容对电压行为。
19.根据权利要求18的方法，其中所述变容二极管限定一个轴，并且所述提供步骤包括使所述外部表面向下向内沿所述轴弯曲的步骤。
20.根据权利要求19的方法，其中所述变容二极管包括：
较窄的完全耗尽的部分；以及
较宽的仅部分耗尽的部分。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/276,369 US7560798B2 (en) | 2006-02-27 | 2006-02-27 | High performance tapered varactor |
| US11/276,369 | 2006-02-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101030604A true CN101030604A (zh) | 2007-09-05 |
| CN101030604B CN101030604B (zh) | 2010-06-09 |
Family
ID=38443149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007100849920A Expired - Fee Related CN101030604B (zh) | 2006-02-27 | 2007-02-26 | 半导体结构及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7560798B2 (zh) |
| CN (1) | CN101030604B (zh) |
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| CN106206259A (zh) * | 2016-08-30 | 2016-12-07 | 上海华力微电子有限公司 | 一种降低变容器最小电容的方法 |
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| US20140306286A1 (en) | 2013-04-10 | 2014-10-16 | International Business Machines Corporation | Tapered fin field effect transistor |
| US9160274B2 (en) | 2014-01-28 | 2015-10-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET varactor |
| US9472689B1 (en) | 2015-09-02 | 2016-10-18 | Sandia Corporation | Varactor with integrated micro-discharge source |
| US9520392B1 (en) | 2015-11-30 | 2016-12-13 | International Business Machines Corporation | Semiconductor device including finFET and fin varactor |
| US10522534B2 (en) | 2016-04-29 | 2019-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET varactor with low threshold voltage and method of making the same |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3938617B2 (ja) | 1997-09-09 | 2007-06-27 | 富士通株式会社 | 半導体装置及び半導体システム |
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| US6265920B1 (en) | 2000-06-07 | 2001-07-24 | Sun Microsystems, Inc. | Power/area efficient method for high-frequency pre-emphasis for intra-chip signaling |
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| US6661069B1 (en) | 2002-10-22 | 2003-12-09 | International Business Machines Corporation | Micro-electromechanical varactor with enhanced tuning range |
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-
2006
- 2006-02-27 US US11/276,369 patent/US7560798B2/en not_active Expired - Fee Related
-
2007
- 2007-02-26 CN CN2007100849920A patent/CN101030604B/zh not_active Expired - Fee Related
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2009
- 2009-05-28 US US12/473,627 patent/US8492823B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20090239350A1 (en) | 2009-09-24 |
| US8492823B2 (en) | 2013-07-23 |
| CN101030604B (zh) | 2010-06-09 |
| US20070200161A1 (en) | 2007-08-30 |
| US7560798B2 (en) | 2009-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
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|
| TR01 | Transfer of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100609 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |