CN1253946C - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种包含电容量变化范围大的变容元件的半导体装置及其制造方法。变容元件VAR具备：含可变电容区域56a的N+层56、在N+层56上由外延生长形成的由SiGe膜和Si膜组成的P+层61、以及P型电极62。NPN-HBT具备：与变容元件VAR的N+层56同时形成的集电极扩散层57、集电极层59、与变容元件的P+层21同时外延生长形成的Si/SiGe层79。因为在变容元件VAR的PN结部形成的耗尽层的延伸范围能够确保达到N+层56全部、就能抑制电容变化范围的低下。

Description

半导体装置及其制造方法
技术领域
本发明涉及具有利用PN结制作的变容元件的半导体装置，特别涉及扩大电容变化范围的对策。
背景技术
过去，变容元件被用作振荡电路中的频率替换用电路元件。特别是高性能变容元件的一种类型是利用PN结二极管结电容的变容元件。
如特开平10-74961号公报所公示的那样，顺序进行N型杂质和P型杂质的注入、形成PN结，将PN结作为变容元件电容部发挥功能、制成半导体装置。
图9示出具有设在半导体衬底上的振荡电路和外接变容元件等的现有器件的概略结构方框图。如该图所示，在现有器件中，在管壳内的半导体衬底100上设置有振荡电路(包含双极晶体管BT)、在搭载半导体衬底的母板(图中未标出)上设有可变电容二极管等的变容元件VAR和谐振电感Ind。
这样，在设计具有频率可变功能的振荡器时，为得到低相位噪声性能和可变功能，有源元件设置在振荡电路内，为实现谐振状态所必须的可变电容二极管等变容元件VAR设置在管壳的外部。而且、变容元件VAR和管壳内的振荡电路通过PAD、管壳引线等相互连接，由振荡电路、谐振电感Ind及变容元件VAR构成谐振电路。
这样，器件具备振荡电路，为改变其频率还具有使用变容元件的谐振电路，在这样的器件中，为得到频率变化范围大、噪声低的器件特性，一般都是将变容元件等高性能无源元件设置在安装了半导体集成电路的管壳的外部。
这些变容元件的电容变化率越高性能越好，一般都是利用在半导体层内PN结区形成的耗尽层范围的变化。就是说，利用PN结的变容元件，从结构上讲在耗尽层窄的状态下具有大的电容量，耗尽层宽的状态下电容量小，由此改变电容量。为此，需要使耗尽层的延伸具有足够的深度和广度。
发明内容
但是，在所述图9所示的现有器件中，由于变容二极管等变容元件配置在管壳的外面，它有以下的缺点：
因为在谐振电路内含有许多PAD、导线、金属线的寄生电容Cpara，变容元件的电容和寄生电容Cpara的和构成谐振电路全体的电容。但是，因为寄生电容Cpara是固定的，谐振电路全部振荡频率的变化范围就变窄了。另一方面，振荡频率高时，例如，处理大于1GHz的高频信号时，需要减少谐振电感Ind和变容元件VAR双方或者二者中任一方的电感值或者电容值。但是，即使将变容元件的电容减小，由于存在大的寄生电容Cpara，也很难将谐振电路全部的电容减小，因而越来越难于适应不断进步的便携式机器等的电子器件高频化(数GHz以上)的需要。
因此，最好至少将振荡电路和谐振电容部设置在同一半导体衬底上，组装在一个管壳内。就是说，因为在振荡电路(振荡元件)中主要用的是双极晶体管，最好将双极晶体管和变容元件形成在同一半导体衬底上。这时，双极晶体管的集电极层和包含PN结部的变容二极管形成在几乎同一半导体层内。
但是，随着近年高频化的进展，用于振荡电路的双极晶体管的集电极层有薄层化倾向。因此，在工艺上、与集电极层同时形成的、在半导体层内具备P型层和N型层的变容元件中，很难确保形成在PN结部的耗尽层延伸所需的足够的深度和广度。就是说，存在使谐振电路全部的电容变小的困难。
本发明的目的是提供含有电容量变化范围大的变容元件的半导体装置及其制造方法。
本发明的半导体装置是具备变容元件的半导体装置，所述变容元件具备在半导体衬底的内部设置的第1导电型的第1半导体层；在上述第1半导体层的表面部设置的元件隔离区域；从由上述第1半导体层的上面和上述元件隔离区域的上面构成的基板表面突出的、在所述第1半导体层上形成的第2导电型的第2半导体层。
由此，在PN结上施加电压、形成按照结电压变化的耗尽层，从而得到将该耗尽层作为电容部的变容元件。而且，因为耗尽层的延伸范围能确保达到第1半导体层的深度，与在第1半导体层内设置P型层和N型层的情况相比，耗尽层的延伸范围扩大了。就是说，即使是浅的集电极层容量变化范围也扩大了，能适应高频化的进展。而且，由于变容元件性能的提高(PN结浓度增大)，在某一装置内所需的变容元件的数目减少。换句话说，因为在一个半导体衬底上设置的变容元件的数目减少，能够实现半导体装置的高集成化。
还具备双极晶体管，双极晶体管具有第3半导体层和设在第3半导体层上、用外延生长法形成的第4半导体层，因为所述第4半导体层是与所述第2半导体层同时外延生长形成的包含基极层，变容元件和高频特性良好的双极晶体管能够混载在同一半导体衬底上。
因为所述第1半导体层是Si层、所述第2半导体层是Si1-X-YGeXCY(0＜x＜1、0≤y＜1)，能够发挥异质结的优秀特性。
还具备振荡电路，由于所述变容元件与所述振荡电路连接，能够构成频率调整功能优秀的谐振电路。
本发明的半导体装置制造方法是一种将变容元件和双极晶体管设置在共同的半导体衬底上的半导体装置的制造方法，它包括以下工序：(a)在变容元件形成区上在所述半导体衬底的表面形成第1导电型的第1半导体层的同时、在双极晶体管形成区域上在所述半导体衬底的表面形成第1导电型的集电极层的工序；(b)在所述工序(a)后、用外延生长法在变容元件形成区域形成从半导体衬底的表面突出的在所述第1半导体层上的第2导电型的第2半导体层、同时用外延生长法在双极晶体管形成区域形成从半导体衬底的表面突出的、在所述集电极层上的第2导电型的基极层的工序；(c)在所述基极层上形成发射极层的工序。
采用这种方法，能够在同一半导体衬底上，以不多的工序次数形成具备变容元件和双极晶体管的半导体装置。
最好在所述工序(a)中形成所述双极晶体管的集电极扩散层，在所述工序(b)中形成所述双极晶体管的基极层。
在所述工序(b)中，由于形成包含Si1-X-YGeXCY(0＜x＜1，0≤y＜1)层的第3及第4半导体层，能够形成具有优秀频率特性的双极晶体管和容量变化范围大的变容元件的半导体装置。
附图说明
图1是将本发明第1实施方式中的变容元件、MIS电容元件及电阻元件设置在同一半导体衬底上的半导体装置的剖面图。
图2(a)、(b)依次是显示现有变容元件和本实施方式的变容元件主要部分概略结构的剖面图。
图3(a)～(f)是显示具备第1实施方式的变容元件的半导体装置制造工序中前半部分的剖面图。
图4(a)～(e)是显示具备第1实施方式变容元件的半导体装置制造工序中后半部分的剖面图。
图5(a)、(b)显示在不同杂质浓度剖面分布情况下用本发明的方法形成的半导体装置中的变容元件的容量的电压的依存特性。
图6是在本发明的第2实施方式中、将变容元件及NPN-HBT设置在同一半导体衬底上的半导体装置的剖面图。
图7是显示第2实施方式中、半导体装置主要部分电路构成的方框图。
图8(a)～(e)是显示本发明第2实施方式中、半导体装置制造工序的剖面图。
图9是概略显示具备设在半导体衬底上的振荡电路与外接变容元件等的现有器件构成的方框图。
图10显示用SIMS实测的本发明第1实施方式的变容元件的N+层中的浓度剖面分布图。
符号说明
10、50-硅衬底；11、51-第1隔离区；12、52-多晶硅；13、53-氧化硅膜；15、55-第2隔离区；16、56-N+层；16a、56a-可变电容区；17-N+层；18、58-引出层；20-引出层；21、61-P+层；22、62-P型电极；23-电阻膜；24-栅绝缘膜；25-栅电极；30、65-层间绝缘膜；31、63-势垒膜；32、64-钨插头；33、67-Al合金膜；34、68-反射防止膜；57-集电极扩散层；59-集电极层；60-N+集电极引出层；66-结漏电防止层；70-第1堆积氧化膜；71-集电极开口部；72-第2堆积氧化膜；74-基极结开口部；75-P+多晶硅层；77-第3堆积氧化膜；78-基极开口部；79-Si/SiGe层；80-第4堆积氧化膜；81-侧壁；82-N+多硅层。
具体实施方式
下面，参照附图说明包含本发明的变容元件的半导体装置及其制造方法。
第1实施方式
图1是本发明第1实施方式中、将变容元件(变容二极管)、MIS电容元件及电阻元件设在同一半导体衬底上的半导体装置的剖面图。如该图所示，在Si衬底10上，设有变容二极管VAR、电阻元件RES和MIS电容元件MIS。
在硅衬底10上，将薄氧化硅膜13堆积到深沟槽内后，用多晶硅12填埋形成第1隔离区11，用氧化硅膜13填埋浅沟槽形成第2隔离区15。而且，由第1、第2隔离区11、15，将变容元件VAR、电阻元件RES及MIS电容元件MIS相互隔离，与此同时、由第2隔离区15将各元件内的有源区划开来。
这里，变容元件VAR具备：由在硅衬底10内掺杂砷(As)形成的N+层16、在N+层16表面部上掺杂高浓度砷形成的引出层18、在N+层16上由外延生长形成的，一部分区域上含硼(B)的SiGe膜及Si膜组成的厚110nm的P+层21、由覆盖P+层21的P+型多晶硅及其上的钛硅化物层组成的P型电极22。P+层21由厚40nm的未掺杂Si0.85Ge0.15膜、厚40nm的硼掺杂Si0.85Ge0.15膜及厚30nm的未掺杂Si膜构成。并且，在N+层16内与P+层21接近的可变电容区域16a上，表面附近的杂质浓度是1×1018cm-3，从表面开始向衬底内部呈现杂质浓度渐渐降低的杂质浓度分布剖面图。可变电容区域16a和引出层18由第2隔离区15相互分离。
图10显示由SIMS实测的本实施方式中变容元件的N+层16内的杂质浓度分布剖面图。该图中，横轴表示从硅衬底表面开始的深度。如图10所示、在本实施方式中，变容元件的N+层16中的杂质浓度在表面显示极大值、从表面开始向深处渐渐减小。
电阻元件RES具备由设在广泛的填埋浅沟的氧化硅膜15a上的P+型多晶硅膜组成的电阻膜23。
MIS电容元件MIS具备：在硅衬底10内掺杂砷(As)形成的N+层17，在N+层17的表面部上掺杂高浓度砷形成的、成为下部电极的N++层19，在N+层17表面部上掺杂高浓度磷(P)形成的引出层20，在N++层19上形成的由热氧化膜组成的电容绝缘膜24，由设在电容绝缘膜24上的P+型多晶硅膜及它上面的钛硅化物层组成的上部电极25。而且、N++层19和引出层20由第2隔离区15相互隔离。
进一步，设置覆盖衬底的层间绝缘膜30，贯通层间绝缘膜30与各部22、18、23、20、25连接的势垒膜31及钨接头32，和由Al合金膜33及它上面的反射防止膜34组成的布线。此外，势垒膜31延伸到层间绝缘膜30和Al合金膜33之间。
本实施方式的特征是：作为变容元件VAR电容部的PN结部不只是在硅衬底10的内部，而且形成的跨越由外延生长形成的SiGe膜组成的P+层21、硅衬底10内的N+层16及可变电容区域16a。
图2(a)、(b)依次分别概略示出现有的变容元件及本实施方式变容元件主要部分构成的剖面图。如图2(a)所示、在现有的变容元件中、在硅衬底内形成P+层和N+层，PN结部存在于硅衬底内。耗尽层(参照虚线)的延伸范围是从硅衬底内某一深度区域起到N+层的下端，N+层的厚度变薄时、耗尽层的延伸区域就变窄，变容元件电容的变化范围就变小。但是，如图2(b)所示、本实施方式的变容元件中耗尽层的延伸范围一直扩展到从硅衬底表面附近的区域到N+层的下端。由此，采用本实施方式的变容元件与PN结部存在于硅衬底内部的情况相比，由于耗尽层延伸区域能确保达到N+层深度全体上、电容变化范围就扩大了。特别是耗尽层越广变容元件电容的变化范围就越大、就能适应高频化的进展。
而且，由于变容元件性能的提高、在某一装置内必需的变容元件数目能够减少。换句话说，由于设在一个半导体衬底上的变容元件数目能够减少，就能得到半导体装置的高集成化。
其次，说明本实施方式半导体装置的制造方法。图3(a)～(f)及图4(a)～(e)示出具备本实施方式变容元件的半导体装置制造工序的剖面图。
首先，是图3(a)所示工序，将硅衬底10的表面部氧化形成厚约500nm的氧化硅膜40。
其次，是图3(b)所示工序，用光刻法和湿法腐蚀将氧化硅膜40图形化，形成将可变电容形成区Rvarc开口的注入掩膜41。而且，在去除光刻胶膜后、在注入能量30keV、剂量1.5×1015cm-2条件下，从注入掩膜41的上方向硅衬底10内注入砷离子(As+)。进一步，连续进行1000℃的氧化和退火、使As活性化并扩散、形成埋入N+层42。
接着，是图3(c)所示工序，用湿法腐蚀去除注入掩膜41和退火前形成的热氧化膜，然后，用外延生长法在硅衬底10的表面上形成厚约0.55μm的Si外延层42。这时，埋入N+层42的杂质向Si外延层42内扩散，在可变电容形成区域Rvarc内形成N+层16。
然后，是图3(d)所示工序，在形成由厚约10nm的氧化膜和厚约200nm氮化膜组成的掩蔽用膜44后，将掩蔽用膜44图形化、形成将准备形成第1隔离区部分开口的第1掩膜(图中未显示)。而且，用第1掩膜进行干法刻蚀在硅衬底10上形成深约3μm的沟槽。进一步，在位于硅衬底10内沟槽底部的区域上注入硼(B)、形成防止形成反型层的高浓度层43后，将沟槽的壁部氧化形成氧化硅膜13。再在沟槽内填埋多晶硅形成第1隔离区11。
接着，是图3(e)所示工序，将第1掩膜进一步图形化、形成在准备形成第2隔离区的区域上开口的第2掩膜45。而且，用第2掩膜45在硅衬底10上形成深约400nm的浅沟槽46。
然后，是图3(f)所示工序，进行氧化硅膜的堆积和CMP，在浅沟槽46内填埋氧化硅膜，形成第2隔离区15。
接着，是图4(a)所示工序，在去除第2掩膜后、用光刻法形成在准备形成引出层等的区域开口的光刻胶膜(图中未示出)，在Si外延层42内进行注入磷离子(P+)，在可变容形成区Rvarc内形成引出层18。然后，在950℃下退火，使引出层18低电阻化。
然后，是图4(b)所示工序，在可变电容形成区Rvarc的N+层16的上方，在注入能量30keV、剂量2.8×1012atoms·cm-2条件下注入砷离子(AS+)，形成可变电容区16a。而后，为使可变电容区16a内的As活性化，在1000℃下进行10秒的RTA处理。由这一连串的处理，形成如图10所示的从衬底表面向内部浓度逐渐减少的As浓度分布剖面图。
接着，是图4(c)所示工序，顺序形成厚约40nm的氧化膜及厚100nm的多晶硅膜后，将其图形化、形成仅在可变电容区域16a的上方开口的掩膜47。而且，在可变电容区域16a的上面上、外延生长由Si0.85Ge0.15膜及Si膜组成的厚约110nm的P+层21。这时，由in-Situ掺杂使P+层21的一部分上含有浓度为6×1018cm-3的硼。P+层21由厚40nm的未掺杂Si0.85Ge0.15膜、厚40nm的硼掺杂Si0.85Ge0.15膜和厚30nm的未掺杂Si膜构成。
然后，是图4(d)所示工序，在衬底上堆积厚100nm的多晶硅膜48。而且，在注入能量8keV、剂量1.6×1016cm-2条件下注入硼，使多晶硅膜48低电阻化。
然后，是图4(e)所示工序，将多晶硅膜48图形化、在可变电容形成区域Rvarc上形成与P+层21连接的P型电极22。进一步，用湿法腐蚀去除P型电极22上的氧化膜之后，进行溅射在衬底上堆积厚约40nm的钛膜。然后，进行RTA处理使之产生硅化物化反应，再用硫酸和过氧化氢水混合液除去氧化膜上的未反应钛膜，进行低电阻化的RTA处理，在P型电极22上形成钛硅化物层。
图中虽然省略了以后的工序、但是顺序实施通常使用的工序，例如：层间绝缘膜形成工序、用CMP的平坦化工序、接点形成工序、铝布线形成工序等，就能形成图1所示的半导体装置的变容元件。
此外，在本实施方式中，向可变电容区域16a的As注入选用的注入条件是注入能量30keV、剂量2.8×1012atoms·cm-2，也能够根据变容元件的种类和用途选择最佳注入条件，以在电路中使用的电压可变范围内得到希望的电容变化。
还有，SiGe层中硼浓度及Ge组成比最好进行最佳选择、以使PN结的漏电流控制在希望的值。还有，为抑制SiGe外延生长时的异常生长、掩膜47包含多晶硅膜，但是，在生长样式(选择性生长或者非选择性生长)能够容易控制的情况下、掩膜47也可以不含多晶硅膜。
图5(a)、(b)显示用本发明方法形成的半导体装置中在不同杂质浓度剖面分布情况下，变容元件的电容对电压的依存关系。在图5(a)、(b)中，横轴表示施加在P型电极22上的电压，纵轴表示变容元件的单位电容(C/μm2)。图5(a)所示特性是可变电容区16a的离子注入条件为注入能量30keV、剂量2.8×1012atom·Gm-2时的结果。图5(b)所示特性是可变电容区16a的离子注入条件为注入能量30keV、剂量2.2×1012atoms·cm-3时的结果。在图5(a)所示的特性中、1V-2V间的电容变化约为1.9。在图5(b)所示的特性中，1V-2V间的电容变化约为2.0。这样，就能够由变化掺杂量控制任意电压间的电容变化比。
此外、在现有的仅仅向Si外延层42(参照图3(c))注入形成变容元件时、1V-2V间的电容变化约是1.1。
还有、采用本实施方式，由于含多晶硅膜的P型电极设置在P+层21上、就能避免触点(钨插头32)直接形成在SiGe膜上，因而能够抑制在薄SiGe层上导入缺陷和触点插拔P+层引起的短接不良。
此外，在本实施方式中，P+层主要由SiGe膜组成，代替SiGe膜、用外延生长Si膜形成P+层，也能够扩大耗尽层的延伸范围而扩大电容变化的范围。但是，用SiGe膜构成P+层时，因为能够掺杂更高浓度的硼，因而能够因P+层的高浓度化更进一步扩大电容的变化范围，这是它的优点。
第2实施方式
图6是在本发明第2实施方式中，将变容元件(变容二极管)及NPN-HBT(异质结双极晶体管)设置在同一半导体衬底上的半导体装置的剖面图。在第1实施方式中，对仅设有变容元件的半导体装置例进行了说明。与此不同，如图6所示、本实施方式中将变容元件VAR和构成振荡电路的NPN-HBT设置在同一半导体衬底上。
在硅衬底50上，设置有用氧化硅膜53堆积到深沟内后、填埋多晶硅52形成的第1隔离区51，和在浅沟内填埋氧化硅膜53形成的第2隔离区55。而且，由第1、第2隔离区51、55使变容元件VAR及NPN-HBT相互分离，与此同时，由第2隔离区55使各元件内的有源区域区划开来。
这里，变容元件VAR具备：在硅衬底50内掺杂砷(As)形成的深0.55μm的N+层56，在N+层56的表面部上掺杂高浓度砷形成的引出层58，在N+层56上外延生长形成的、一部分上含有硼(B)的SiGe膜及Si膜组成的厚110nm的P+层61，由覆盖P+层61的多晶硅膜及它上面的钛硅化物层组成的P型电极62。P+层61由厚40nm的未掺杂Si0.85Ge0.15膜、厚40nm的硼掺杂Si0.85Ge0.15膜和厚30nm的未掺杂Si膜构成。还有，在N+层56内与P+层61近接的可变电容区域56中，表面附近的杂质浓度是1×1018cm-3、从表面向衬底内部杂质浓度呈现逐渐降低的杂质浓度分布剖面图。可变电容区域56a和引出层58由第2隔离区55相互隔离。
NPN-HBT具备：与变容元件VAR的N+层56同时形成的集电极扩散层57，较低浓度砷掺杂的N-型集电极层59，与电极接触用的N+集电极引出层60，有集电极开口部71的厚约30nm的第1堆积氧化膜70。在硅衬底50的上面中暴露在开口部71的部分上、设有由P型杂质掺杂厚约80nm的SiGe层和厚约30nmSi膜叠层组成的Si/SiGe层79。这层Si/SiGe层79起到基极层的功能，由选择生长形成在硅衬底50中暴露在集电极开口部71的部分上。Si/SiGe层79由厚40nm的未掺杂Si0.85Ge0.15膜、厚40nm的硼掺杂Si0.85Ge0.15膜和厚30nm的未掺杂Si膜构成。而且，Si/SiGe层79内中央部的下部起到内部基极的功能。还有，Si/SiGe层79内中央部的的上部(主要是Si膜)起到发射极的功能。还有，在跨越Si/SiGe层79及集电极扩散层57的表面部，由硼离子注入形成外部基极注入区，作为外部基极注入区的一部分，在集电极扩散层57的表面部形成浓度为3×1017atoms·cm-3左右的结漏电防止层66。
在Si/SiGe层79及第1堆积氧化膜70上，设有厚约30nm的腐蚀停止用第2堆积氧化膜72，在第2堆积氧化膜72上形成基极接合用开口部74及基极开口部78。而且，设置有填埋基极接合用开口部74并延伸到第2堆积氧化膜72上的厚约150nm的P+多晶硅层75和第3堆积氧化膜77。由所述Si/SiGe层79内除去基极开口部78下方区域的部分和由P+多晶硅层75构成外部基极。
还有，在P+多晶硅层75及第3堆积氧化膜77内，位于第2堆积氧化膜72的基极开口部78的上方部分上开口，在P+多晶硅层75的侧面上形成厚约30nm的第4堆积氧化膜80，进一步，在第4堆积氧化膜80上设置由厚约100nm多晶硅组成的侧壁81。而且，设有填埋基极开口部78并延伸到第3堆积氧化膜77上的N+多晶硅82，该N+多晶硅层82起到发射极引出电极的功能。由所述第4堆积氧化膜80使P+多晶硅层75和N+多晶硅层82电气绝缘。还有，由第3堆积氧化膜77使P+多晶硅层75的上面和N+多晶硅层82绝缘。
进一步，在P+多晶硅层75及N+多晶硅层82上分别形成钛硅化物层。
还有，设置覆盖衬底的层间绝缘膜65，贯通层间绝缘膜65、与各部62、58、60、82、75连接的势垒膜63及钨接头64，由Al合金膜67及其上的反射防止膜68组成的布线。此外，势垒膜63延伸到层间绝缘膜65和Al合金膜67之间。
这里，在本实施方式中，变容元件VAR的N+层61的杂质浓度分布剖面图也与图10所示相同。就是说，在硅衬底50的表面部上是最高浓度，向下方去浓度逐渐降低，具有与第1实施方式基本相同的杂质浓度分布剖面图。另一方面，在NPN-HBT的集电极层59及集电极扩散层57中，具有硅衬底50的表面部是较低浓度、而向下方杂质浓度逐渐升高的分布剖面图。
图7是显示本实施方式半导体装置中主要部分电路构成的方框图。如该图所示，在硅衬底50上设有包含NPN-HBT的振荡电路、变容元件VAR和谐振电感Ind，收纳在一个管壳内。而且，由振荡电路、变容元件VAR及谐振电感Ind构成谐振电路。这里，NPN-HBT及变容元件VAR的构造如图6所示。谐振电感的结构在图示中省略了，谐振电感Ind由漩涡状图形化的导体膜构成。还有，在振荡电路和变容元件VAR之间存在PAD寄生电容Cpara。
此外，在硅衬底50上也可以设置谐振电路以外的电路，例如含MIS晶体管等的逻辑电路。
采用本实施方式的半导体装置，由于能够将变容元件VAR和振荡电路(双极晶体管)设置在同一个半导体衬底上，能够发挥以下的效应。本实施方式的半导体装置，与图9所示现有的半导体装置相比，因为寄生电容Cpara仅仅是PAD周围的寄生电容，能够抑制因寄生电容使振荡频率变化范围变窄的影响。就是说，因为能够用减少变容元件VAR的电容来提高谐振电路谐振频率，因而能够适应高频化的进展。因此，能够减少变容元件变容二级管的电容变化幅度，就能减轻器件设计的负担。
那种情况下，当将变容元件和NPN-HBT设置在同一硅衬底50上时，对应随高频化而来的NPN-HBT集电极扩散层57深度的减少，与集电极扩散层57同时形成的N+层56的深度也必须减少。其结果是，在变容元件VAR的P+层61和N+层56之间形成的耗尽层的延伸范围也变窄。
但是，采用本实施方式的半导体装置，由于在外延层的P+层61和下衬的硅层N+层56(特别是可变电容区域56a)之间形成了PN结部，能够根据施加的电压、扩大耗尽层延伸的范围。换句话说，能够一面根据NPN-HBT(异质结型双极晶体管)的高频化适当维持变容元件VAR(变容二极管)的电容变化特性，一面能将变容元件VAR和NPN-HBT设置在同半导体衬底上。特别是，因为耗尽层越宽变容元件的电容越小，也能适应高频化的进展。
而且，由于变容元件性能的提高，在某一装置内必须的变容元件的数目能够减少。换句话说，因为能够减少设置在一个半导体衬底上的变容元件的数目，就能实现半导体装置的高集成化。
此外，谐振电感没有必要一定与振荡电路(NPN-HBT)及变容元件VAR设在同一半导体衬底上，例如，将它形成在母板上也能够发挥所述本实施方式的效果。
图8(a)～(e)是显示本发明第2实施方式中半导体装置制造工序的剖面图。
在图8(a)所示工序前，与第1实施方式图3(a)～图4(b)相当的工序已进行完毕。因此，在硅衬底50内形成了第1、第2隔离区51、55。还有，在可变电容形成区域R varc中设有掺杂砷(As)形成的N+层56和在N+层56的表面部上掺杂高浓度砷形成的引出层58。在HBT形成区域R hbt上形成集电极扩散层57、N-型集电极层59和N+集电极引出层60，集电极扩散层57与变容元件VAR的N+层56同时形成，N-型集电极层59含较低浓度的砷，N+集电极引出层60是为了与电极接触。
而且，在衬底上堆积厚30nm的第1堆积膜70后，将它图形化，在可变电容形成区域R varc上将可变电容区域56a的上方开口，与此同时，在HBT形成区域R hbt上形成集电极开口部71。而且，在可变电容区域56a及集电极层59的上面，分别外延生长形成由Si0.85Ge0.15膜及Si膜组成的厚约110nm的P+层61及Si/SiGe层79。这时，用in-situ掺杂使P+层61及Si/SiGe层79的一部分上含浓度为6×1018cm-3的硼。P+层61及Si/SiGe层79由厚40nm的未掺杂Si0.85Ge0.15膜、厚40nm的硼掺杂Si0.85Ge0.15膜和厚30nm的未掺杂Si膜构成。
其次，是图8(b)所示工序，在衬底上形成膜厚30nm的第2堆积氧化膜72作为腐蚀停止膜之后，用干法刻蚀将第2堆积氧化膜72图形化、形成基极接合用开口部74。这时，Si/SiGe层79的中央部被第2堆积氧化膜覆盖，在基极接合用开口部74上Si/SiGe层79的周围部分和第1堆积氧化膜70的一部分暴露出来。
再次，用在形成基极接合用开口部74时使用过的光刻胶掩膜进行硼(B)等的P型杂质离子注入，形成跨越Si/SiGe层79及集电极扩散层57表面部的外部基极注入区域。这时，作为外部基极注入区域的一部分，在集电极扩散层57的表面部上形成浓度3×1017atoms·cm-3的结漏电防止层66。
再次，用CVD法在衬底上堆积厚约150nm、1×1020atoms·cm-3以上高浓度掺杂的P+多晶硅层75，接着，堆积厚约100nm的第3堆积氧化膜77。其次，用干法刻蚀将第3堆积氧化膜77和P+多晶硅层75图形化，在HBT形成区域R hbt中、在第3堆积氧化膜77和P+多晶硅层75的中央部上形成到达第2堆积氧化膜72的基极开口部78。该基极开口部78比第2堆积氧化膜72的中央部小、基极开口部78不跨过基极接合用开口部74。由该工序形成由P+多晶硅层75和除Si/SiGe层79的中央部以外部分构成的外部基极。
再次，是图8(c)所示工序，用CVD法在晶片整个面上堆积厚约30nm的堆积氧化膜和厚约150nm的多晶硅膜。而且，用各向异性干法刻触法将堆积氧化膜及多晶硅膜深腐蚀，在P+多晶硅层75及第3堆积氧化膜77的侧面上形成夹持第4堆积氧化膜80的、由多晶硅组成的侧壁81。其次，用氟酸进行湿法腐蚀，去除第2堆积氧化膜72及第4堆积氧化膜80中暴露出的部分。这时，在基极开口部78中，Si/SiGe层79上部的Si层暴露出来。
再次，是8(d)所示工序，在堆积厚约250nm的N+多晶硅膜后，用干法刻蚀将N+多晶硅膜图形化，在HBT形成区域R hbt上形成N+多晶硅层82作为发射极引出电极。这时，P+多晶硅层75的外侧没有被图形化。
再次，是图8(e)所示工序，用干法刻蚀将第1堆积氧化膜70、第3堆积氧化膜77、P+多晶硅层75及第2堆积氧化膜72图形化，在HBT形成区域R hbt中决定外部基极的形状，在可变电容形成区域R varc中形成P型电极62。
其后的工序图中省略了，顺序实施钛硅化物层形成工序、层间绝缘膜形成工序、CMP平坦化工序、接触形成工序、铝布线形成工序等工序，形成图6所示的半导体装置。
如上所述，采用本实施方式的制造方法，能够尽量谋求变容元件VAR和NPN-HBT工序的共通化，将电容量变化范围大的变容元件VAR形成在与NPN-HBT共通的半导体衬底上。
此外，作为变容元件，由外延层组成的P+层和P+多晶硅膜是必须的，而在NPN-HBT中，为形成SiGe基极层和成为外部基极的P+多晶硅膜、利用NPN-HBT工艺，就能将NPN-HBT和变容元件形成在同一衬底上。
在本实施方式中，因为变容元件VAR的P+层61主要由SiGe膜构成，与第1实施方式一样，因P+层的高浓度化能够扩大电容变化的范围，这是它的优点。
采用本实施方式的制造方法，因为能够用共通的外延层形成变容元件VAR的P+层61和成为NPN-HBT基极层的Si/SiGe层79，用共通的多晶硅膜形成变容元件VAR的P型电极62和成为NPN-HBT的外部基极的P+多晶硅层75，能够削减工序次数，进而能使器件特性稳定化。
此外，代替所述第1、第2实施方式中的P+层21、61中的SiGe膜，也可以设置SiGeC膜。
还有，也可以设置Si膜代替变容元件VAP的P+层、NPN-HBT基极层的SiGe层。但是，采用SiGe膜能够更进一步推动NPN-HBT的高频化。此外，SiGe膜或者SiGeC膜也可以由具有倾斜组成的膜构成。那种情况的优点是在HBT中基极渡越速度能够更高。
采用本发明的半导体装置，由于利用外延生长层，能够确保扩宽成为变容元件电容部的耗尽层的延伸范围，因而能够确保扩宽电容变化范围。

Claims (12)

1.一种半导体装置，是具备变容元件的半导体装置，其特征在于：
所述变容元件具备：
在半导体衬底的内部设置的第1导电型的第1半导体层；
在上述第1半导体层的表面部设置的元件隔离区域；
从由上述第1半导体层的上面和上述元件隔离区域的上面构成的基板表面突出的、在所述第1半导体层上形成的第2导电型的第2半导体层。
2.根据权利要求1所述的半导体装置，其特征在于：
所述第1半导体层含有的第一导电型的杂质的浓度从所述半导体衬底的表面向内部逐渐降低。
3.根据权利要求1所述的半导体装置，其特征在于：
还具备：
双极晶体管，
所述双极晶体管具有：
由第1导电型的第3半导体层构成的集电极层；
由设置在所述第3半导体层上的第2导电型的第4半导体层构成的基极层；
由设置在所述第4半导体层上的第一导电型的发射极层，
由所述第3半导体层构成的集电极层设置在所述半导体衬底的内部，
由所述第4半导体层构成的基极层从所述半导体衬底的表面突出而被形成在所述第3半导体层构成的集电极层上。
4.根据权利要求3所述的半导体装置，其特征在于：
由所述第3半导体层构成的集电极层含有的第1导电型的杂质的浓度从所述半导体衬底的表面向内部逐渐增高。
5.根据权利要求1所述的半导体装置，其特征在于：
所述第1半导体层由Si层构成，
所述第2半导体层由SiGe或者SiGeC构成。
6.根据权利要求4所述的半导体装置，其特征在于：
所述第3半导体层由Si层构成，
所述第4半导体层由SiGe或者SiGeC构成。
7.根据权利要求1所述的半导体装置，其特征在于：
还具备：
振荡电路，所述变容元件与所述振荡电路连接。
8.一种半导体装置的制造方法，是一种将变容元件和双极晶体管设置在共同的半导体衬底上的半导体装置的制造方法，其特征在于：
它包括以下工序：
(a)在变容元件形成区上在所述半导体衬底的表面形成第1导电型的第1半导体层的同时、在双极晶体管形成区域上在所述半导体衬底的表面形成第1导电型的集电极层的工序；
(b)在所述工序(a)后、用外延生长法在变容元件形成区域形成从半导体衬底的表面突出的在所述第1半导体层上的第2导电型的第2半导体层、同时用外延生长法在双极晶体管形成区域形成从半导体衬底的表面突出的、在所述集电极层上的第2导电型的基极层的工序；
(c)在所述基极层上形成发射极层的工序。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于：
还具有：
在所述工序(a)和所述工序(b)之间通过加热所述半导体衬底使所述第1半导体层含有的第1导电型的杂质扩散，以使所述第1导电型的杂质的浓度从所述半导体衬底的表面向内部逐渐降低的工序。
10.根据权利要求8所述的半导体装置的制造方法，其特征在于：
所述第1半导体层由Si层构成，
所述第2半导体层由SiGe或者SiGeC构成。
11.根据权利要求8所述的半导体装置的制造方法，其特征在于：
所述集电极层由Si层构成，
所述基极层由SiGe或者SiGeC构成。
12.根据权利要求8所述的半导体装置的制造方法，其特征在于：
还具备：
振荡电路，所述变容元件与所述振荡电路连接。
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