KR19980702366A - 에피택시를 통하여 제공된 피엔 접합을 갖는 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 pn 접합(pn junction)을 갖는 반도체 소자의 제조 방법에 관한 것으로서, 이 방법에 의해 제 1 전도성 타입(conductivity type)의 제 1 영역(3) 및 제 1 전도성 타입과는 반대인 제 2 전도성 타입의 제 2 영역(4)을 갖는 에피택셜층(2)이 실리콘 기판(1)위에 제공되며, pn 접합(5)은 제 2 영역(4)과 제 1 영역(3) 사이에 형성된다. 본 발명에 따르면, 이 방법은 800oC 이하의 온도에서 CVD 처리에 의해 에피택셜층(2)이 형성되는데, 제 1 영역(3)이 먼저 기판(1)상에서 에피택셜로 형성된후 다음에 제 2 영역(4)이 형성되며, 에피택셜층(2)이 형성된 후에는 800oC 이상의 온도의 열처리는 행하지 않는 것을 특징으로 하는 방법이다. 본 발명에 따른 처리에 따르면, 본 발명에 따라, 예를 들어, 세부항목에 따른 많은 제한된 범위내에서, 바리캡 다이오드(varicap diode)의 캐패시턴스-전압(CV) 관계에 따라 제조된 반도체 소자의 특성을 가질 수 있다. 그 외에도, 본 발명에 따른 방법에 의해 제조된 반도체 소자는 세부항목에 따른 반도체 소자의 특성을 가질 수 있도록 후확산(post-diffusion) 또는 처리 단계를 필요로 하지 않는다.
Description
본 발명은 pn 접합(pn junction)을 갖는 반도체 소자의 제조 방법에 관한 것으로서, 이 방법에 의해 제 1 전도성 타입(conductivity type)의 제 1 영역 및 제 1 전도성 타입과는 반대인 제 2 전도성 타입의 제 2 영역을 갖는 에피택셜층이 실리콘 기판위에 형성되며, pn 접합은 제 2 영역과 제 1 영역사이에 형성된다.
이러한 방법으로 제조된 pn 접합은 다양한 형태의 반도체 소자에 이용된다. 그러므로 pn 접합은, 예를 들어, 소위 바리캡 다이오드(varicap diode)를 제조하는데 사용될 수 있다. 이러한 다이오드에서 pn 접합은 pn 접합 양단에 역전압(reverse voltage)이 인가되는 동안 역바이어스(reverse bias)된다. pn 접합 부근의 영역은 전하 캐리어가 공핍되어, 절연 캐패시터(a dielectric of a capacitance) 작용을 한다. 이러한 캐패시터의 값(캐패시턴스)은 역전압과, 반도체 물질내의 각각의 전도성 타입의 원자의 도핑(doping) 농도에 의존한다. 따라서, pn 접합은 어떤 캐패시턴스-전압(CV) 관계를 얻는데 사용된다. 그러나, 바이폴라 트랜지스터(bipolar transistor)의 베이스-에미터 pn 접합과 같은 다른 pn 접합의 특성, 또는 이 방법에 의한 제너 다이오드(zener diode)의 특성에 영향을 미칠 수도 있다.
미국 특허 출원 제 3,638,301 호는 서두에서 언급한 종류의 방법을 개시하고 있는데, 이 방법에 의해 바리캡 다이오드가 제조된다. 이러한 방법에서, p--타입 에피택셜층이 실리콘 기판위에 형성되며, 그 위에서 도우펀트 원자는 제 1의 n+-타입 및 제 2의 p+-타입 영역을 형성하기 위해 확산을 통하여 에피택셜층안에 제공된다.
기술된 공지의 방법은 융통성이 부족하다는 단점이 있다. 공지된 방법에 의해 제조된 바리캡 다이오드의 캐패시턴스-전압(CV) 특성은 오직 매우 제한된 정도로만 변할 수 있다. 만약 매우 높은 균일성이 요구될 경우, 실제로 조치해야 할 방법이 추가로 많이 필요하다는 것이 발견되었다. 즉, 제 2 영역을 만들기 위한 확산이 처음에 너무 짧은 기간동안 실행된다. 그 다음, 기판위에서의 바리캡 다이오드가 테스트되며, 다음에 하나 또는 수 개의 후확산(post-diffusion) 및 처리 단계들이 수반된다. 다음에, 기판위의 모든 바리캡 다이오드는 한 번 더 테스트되며, 바리캡 다이오드는 복잡한 계산 방법, 소위 매칭 알고리즘(matching algorithm)에 의한 최종 장착(mounting)을 위해 선택된다.
본 발명은 pn 접합을 제조하는 방법에 의해 상기 단점을 감소시키는데 특히 목적이 있으며, 이러한 방법에 의해, 후확산 및 처리 단계와 같은 추가적인 조치들이 최소로 생략될 수 있도록 하기 위해 이러한 특성들의 재생성이 향상되는 동시에, 예를 들어, 역바이어스된 pn 접합의 특정한 캐패시턴스-전압 관계와 같은 보다 다양한 특성들이 이용 가능하다.
본 발명에 따르면, 에피택셜층은 800oC 이하의 온도에서 CVD 처리에 의해 제공되는데, 기판상에서 제 1 영역이 에피택셜로 먼저 성장되고 다음에 제 2 영역이 성장되되, 이러한 제 1 영역과 제 2 영역으로 구성되는 에피택셜층이 성장된 후에는 800oC 이상의 열처리는 행해지지 않는 것에 특징이 있다. CVD는 화학 기상 증착(Chemical Vapor Deposition)을 의미하는 것으로, 이러한 증착에 의해 처리 가스가 리액터내에서 분해되고, 반응물들이 기판의 표면에서 고체 물질로서 증착된다. 어떤 전도성 타입의 영역을 제조하는데 사용된 반도체 물질과 도우펀트(dopant) 원자는 이러한 경우에 기체 상태로부터 동시에 제공된다. 그러므로, 본 발명에 따르면 제 1 및 제 2 영역은 소위 저온 CVD 처리에 의해 제공된다.
본 발명에 따른 처리에 의하면, 처리 가스의 조성이 증착동안 변화되도록 제 1 및 제 2 영역의 도핑 단면도(profile), 즉, 표면 아래의 깊이의 함수로서 도우펀트 원자 농도의 그래디언트(gradient)를 원하는 대로 변화시킬 수 있다. 에피택셜층이 제공된 후에는 800oC 이상의 온도의 처리 단계가 발생되지 않기 때문에, 에피택셜층에서는 확산이 전혀 또는 거의 없으며, 표면 아래의 깊이의 함수로서의 전도성 타입의 원자의 도핑 농도 그래디언트, 즉, 도핑 단면도는 CVD 에피택시 동안에 제공되었을 때 있던 그대로 유지될 것이다. 제 1 및 제 2 영역의 도핑 단면도는 pn 접합의 특성, 예를 들어, 역바이어스된 pn 접합의 캐패시턴스가 pn 접합 양단의 전압에 어떻게 의존하는가를 결정한다.
공지의 방법에 의해 제조된 pn 접합의 CV 특성은 제 1 및 제 2 영역의 도우펀트 원자가 확산에 의해 제공되기 때문에 오직 매우 제한된 정도로만 변할 수 있으며, 도우펀트 원자의 확산은 고정된 패턴을 따라 진행된다. 한편, 본 발명에 따른 방법은 정해진 특성을 갖는 pn 접합을 제조하기 위한 매우 많은 가능성을 제공한다. 더욱이, 본 발명에 따른 방법에 의해 제조된 pn 접합은 후확산 또는 처리 단계를 필요로 하지 않으며, pn 접합의 도핑 단면도의 재생성이 우수하여 반도체 소자의 선택이 단순화된다. 매칭 알고리즘은 제거되거나 또는 매우 단순해질 수 있다.
바람직하게, 에피택셜층은 750oC 이하의 온도에서 CVD 처리에 의해 형성되지만, 에피택셜층이 제공된 후에는 700oC 이상의 온도의 열처리는 행해지지 않는다. 제 2 영역이 750oC 이하의 낮은 온도에서 형성될 때 에피택셜층이 성장하는 동안 제 1 및 제 2 영역에서 도핑 단면도에서의 교란(disturbance)이 발생되지 않는다.
pn 접합은 반도체 소자에서 다양한 방식으로 사용될 수 있다. pn 접합은 이온 주입에 의해 반도체의 다른 영역으로부터 절연될 수 있다. 그러나, 바람직하게, 에피택셜층은, 일단 증착되면, pn 접합을 통해 잘려진 그루브(groove)들이 제공되며, 그루브에 의해 상호 절연된 pn 접합을 갖는 메사 구조(mesa structure)가 형성되며, 메사 구조상에서 기판과 에피택셜층은 각각 메사 구조를 포함하는 반도체 소자로 세분된다. 이러한 메사 구조는 저온에서 에칭(etching)을 행함으로써 형성될 수 있다. 이러한 방법으로, 예를 들어, 바이폴라 트랜지스터의 일부를 형성하는 pn 접합 또는 바리캡이나 제너 다이오드를 형성하는 pn 접합이 형성될 수 있다.
바람직하게, 에피택셜층에 그루브(groove)가 형성된 후에, 그루브의 표면에는 700oC 이하의 온도에서의 LPCVD 처리에 의해 표면 안정화(passivating)층이 제공된다. 여기서 LPCVD는 저압 CVD(Low Pressure CVD) 처리, 즉, 대기압 이하의 압력에서의 CVD 처리를 나타낸다. 실제로, 대략 700oC 이상의 온도는 표면 안정화층을 형성하는 동안 도핑 단면도에 약간의 교란을 일으킬 수도 있다. 표면 안정화층이 700oC 이하의 온도로 증착될 때, 제 1 및 제 2 영역에서 도우펀트 원자의 도핑 단면도의 교란은 발생되지 않는다.
반도체 소자가 바리캡 다이오드로 제조되고, 도우펀트 원자가 1018원자/cm3이하의 도핑 농도로 pn 접합과 인접하고 있는 제 1 영역에 제공되고, 1019원자/cm3보다 크거나 같은 도핑 농도로 pn 접합과 인접하고 있는 제 2 영역에 제공될 때, 추가적인 장점을 얻을 수 있다. pn 접합과 인접하고 있는 도우펀트 원자의 이러한 농도는 바리캡 다이오드를 사용하는 동안 pn 접합 부근에 비교적 낮은 전계 세기를 유발시켜 역바이어스된 pn 접합을 통한 누설 전류(leakage current)를 포함하는 문제가 발생되지 않게 한다. 제 2 영역의 비교적 높은 도핑 레벨은 다이오드를 접촉시키는데 사용되는 금속층에 대해 낮은 접촉 저항을 제공하며, 제 2 영역의 내부 저항은 비교적 낮다.
본 발명은 도면을 참조하여 실시예에 의해 아래에서 보다 상세히 설명될 것이다.
도 1, 3, 4 및 5는 본 발명에 따른 바리캡 다이오드의 여러 제조 단계들을 도시하며,
도 2는 본 발명에 따라 제조된 바리캡 다이오드의 도핑 단면도를 도시하며, 그리고
도 6은 본 발명에 따른 바리캡 다이오드의 캐패시턴스-전압(CV) 관계를 도시한다.
도면들은 단지 개략적인 것이며, 실척으로 도시되어 있지 않다. 일반적으로 도면에서 대응 부분들은 동일한 참조 번호가 부여되었다.
실시예에서, 본 발명에 따른 방법에 의해 제조된 pn 접합은 바리캡 다이오드를 갖는 반도체 소자를 제조하는데 사용된다.
바리캡 다이오드의 pn 접합은 pn 접합 양단에 역전압이 인가되는 동안 역바이어스된다. pn 접합 부근의 영역은 전하 캐리어가 공핍되어, 절연 캐패시터로서 작용한다. 역전압이 높을수록, 공핍 영역은 더욱 커지며, 캐패시턴스는 더욱 낮아진다. 바리캡 다이오드는 때로는 LC 회로(L=코일, C=캐패시터)가 동조된 응용예에서 가변 캐패시터로서 사용된다. 이 회로는 예를 들어, 캐패시턴스 C에서의 변화를 통하여 다른 주파수로 동조될 수도 있다. 바리캡 다이오드는 예를 들어, 라디오 및 TV 수상기의 동조 장치에 널리 사용된다.
도 1은 실리콘 기판(1)을 도시하며, 이 실시예에서 낮은 오옴의 Sb-도핑된 n+실리콘 웨이퍼(wafer) 위의 에피택셜층(2)에는, 제 1 전도성 타입(본 실시예에서는 n 타입)의 제 1 영역(3)과, 제 1 전도성 타입과는 반대이며 에피택셜층(2)의 표면(6)에 인접하는 제 2 전도성 타입(본 실시예에서는 p 타입)의 제 2 영역(4)이 형성되며, pn 접합(5)은 제 2 영역(4)과 제 1 영역(3) 사이에 형성된다. 본 발명에 따르면, 에피택셜층(2)은 800oC 이하의 온도에서 CVD 처리에 의해 형성되는데 에피택셜층(2)의 제 1 영역(3)이 기판(1)상에 에피택셜로 형성된 후 제 2 영역(4)이 형성되며, 제 1 영역(3)과 제 2 영역(4)으로 구성되는 에피택셜층(2)이 형성된 후에는 800oC 이상의 온도의 열처리는 행해지지 않는다. 바람직하게, 에피택셜층(2)은 에피택셜층이 750oC 이하의 온도에서 CVD 처리에 의해 형성된 후에는 700oC 이상의 온도의 열처리는 행해지지 않는다. 에피택셜층(2)이 이러한 온도로 형성될 때, 에피택셜층(2)이 성장하는 동안 제 1 영역(3)과 제 2 영역(4)의 도핑 단면도의 교란은 발생되지 않는다. 그러므로, 본 발명에 따르면, 제 1 영역(3)과 제 2 영역(4)은 소위 저온 CVD 처리에 의해 형성된다. 본 발명에 따른 처리에 의하면, 제 1 영역(3)과 제 2 영역(4)의 도핑 단면도, 즉, 표면 아래의 깊이의 함수로서의 도우펀트 원자 농도 그래디언트를, 특정의 응용에 대해 요구되는 많은 제한된 범위내에서 제공할 수 있다. 에피택셜층(2)이 제공된 후에는 800oC 이상의 온도에서의 처리 단계가 발생되지 않으므로, CVD 에피택시 동안 확산은 전혀 또는 거의 남지 않을 것이며, 도핑 단면도는 원래 CVD 에피택시 동안 형성된 그대로 남게 될 것이다.
에피택셜층(2)은 소위 입실론 리액터(Epsilon reactor)에 제공되어, 700oC의 온도와 105N/m2(1 at)의 압력에서 ASM을 만든다. SiH2Cl2와 PH3의 혼합물은 제 1 영역(3)의 n-타입 물질을 위해 분리되며, SiH2Cl2와 B2H6의 혼합물은 제 2 영역(4)의 p-타입 물질을 위해 분리된다. SiH2Cl2와 PH3사이의 비율 또는 SiH2Cl2와 B2H6사이의 비율은 소정의 도핑 단면도를 갖는 반도체 물질 제조를 위해 변화된다. 제 1 영역(3)과 제 2 영역(4)의 도핑 단면도는 바리캡 다이오드의 CV 특성을 결정하므로, 본 발명에 따른 방법에 의해 세부사항에 따른 CV 특성을 갖는 바리캡 다이오드를 보다 우수하게 제조할 수 있다.
도 2는 에피택셜층(2)에서의 도핑 단면도를 도시한다. 제 2 영역의 표면(6) 아래의 깊이 d는 수평축상에 도시되며, 전도성 타입의 원자의 농도 n은 수직축상에 도시된다. 도우펀트 원자는 1019원자/cm3보다 크거나 같은 도핑 농도로 pn 접합 부근의 제 2 영역에 제공되지만, pn 접합(5) 부근의 제 1 영역(3)에는 1018원자/cm3이하의 도핑 농도의 도우펀트 원자, 본 실시예에서는 4.5 x 1017원자/cm3의 도핑 농도의 도우펀트 원자가 제공된다.
실제로, pn 접합(5) 부근의 도우펀트 원자의 농도는 본 발명에 따라 제조된 바리캡 다이오드를 사용하는 동안 pn 접합(5) 부근에 비교적 낮은 전계 세기를 발생시켜 역바이어스된 pn 접합(5) 양단에서 누설 전류가 발생되는 문제는 발생되지 않는다.
다음에, 에피택셜층(2)의 표면(6)에 에칭 마스크(etching mask)층(7)(도 3)이 형성된다. 이러한 목적을 위해 표면(6)에는, 예를 들어, PECVD(Plasma Enhanced CVD)와 같은 표준 기법에 의해 실리콘 옥사이드층이 형성된다. 이러한 실리콘 옥사이드층은 차후에 표준 리소그래픽(lithographic) 및 에칭 기법에 의해 에칭 마스크(7)안으로 패터닝된다. 그 다음, 에피택셜층에는 에칭 기법, 이 예에서는 KOH를 갖는 에칭 단계에 의해 pn 접합(5)을 절단하는 그루브(8)가 형성된다. 이 실시예에서 그루브(8)는 기판(1)안으로 연장된다. 이러한 방법에 의해 상호 절연된 pn 접합(5), 즉, 그루브(8)로 둘러싸인 위로 올라온 플래토(plateau)에 제공된 pn 접합(5)을 갖는 메사 구조가 형성된다. 에칭 마스크층(7)은 차후에 표준 옥사이드 에칭 처리로 제거된다.
pn 접합(5)은 그루브(8)의 표면이 된다. 그러므로, 그루브(8)가 제공된 후에 노출된 표면(9)에는 표면 안정화층(10)이 형성된다(도 4 참조). 표면(9)은 소위 고유의 옥사이드층을 형성하기 위해 우선, HNO3로 처리된다. 본 발명에 따르면, 표면 안정화층(10)은 700oC 이하의 온도에서 LPCVD 처리에 의해 형성된다. 본 실시예에서, 테트라에톡시 실란(tetraethoxy silane ; TEOS)은 30N/m2의 압력과 400oC의 온도에서 분해되며, 이 분해에 의해 1 μm 두께의 실리콘 옥사이드층이 에피택셜층(2)의 표면(6)과 노출된 표면(9)위에 증착된다. 표면 안정화층(10)이 700oC 이하의 온도로 증착될 때, 제 1 영역(3) 및 제 2 영역(4)에서 도우펀트 원자의 도핑 단면도의 교란은 발생되지 않는다.
표면 안정화층(10)에는 표준 리소그래픽 및 에칭 처리에 의해 메사 구조의 상부면(6)상의 콘택트 홀(contact hole)(11)이 형성된다. 그 다음, 0.5μm 두께의 알루미늄(aluminum)층이 표준 리소그래픽 및 에칭 기법에 의해 표면(6)에 증착되며 패터닝된다(도 5 참조). 이 알루미늄층(12)은 제 2 영역(4)과 접촉하는 역할을 한다. 바리캡 다이오드의 직렬 저항을 감소시키기 위해, 기판(1)은 연마(grinding) 처리되며, 이 처리에 의해 바리캡 다이오드의 두께는 대략 140μm로 감소된다. 다음에, 기판의 아래 부분에는 기판(1)을 접촉시키기 위한 금층(gold layer)(13)이 형성된다.
다음, 이렇게 만들어진 구조는 각각 메사 구조를 포함하는 각각의 바리캡 다이오드로 세분된다. 본 실시예에서의 바리캡 다이오드는 190 x 190 μm의 활성 표면적을 갖는다. 바리캡 다이오드는 최종적으로 표준 포장(envelope)에 장착(mount)된다. 도 6은 다이오드 양단에 인가된 역전압 Vs의 함수로서 역바이어스된 바리캡 다이오드의 캐패시턴스 C가 어떻게 변하는가를 도시한다. 대략 8 V의 전압 스위프(sweep)는 대략 40pF의 캐패시턴스 변화를 일으킨다. 기존의 기법에 의해 제조된 바리캡 다이오드는 40pF 정도의 캐패시턴스 변화를 위해서는 대략 25V의 전압 스위프가 필요하다. 본 실시예에 따른 바리캡 다이오드는 VHF 중간 밴드(170-460MHz)용의 동조(tuning) 다이오드로서 사용하기에 매우 적합하며, 특히 작은 전압 스위프에 대해 큰 캐패시턴스 변화가 요구되는 휴대용의 배터리로 동작되는 유닛에 적합하다.
실제로, 실리콘 웨이퍼에 에피택셜층이 형성될 때, 웨이퍼에서의 도핑 단면도는 거의 변화하지 않으며, 게다가 이 변화는 재생성이 매우 우수하다는 것이 발견되었다. 따라서, 본 발명에 따른 방법에 의해 제조된 바리캡 다이오드는 실제로 후확산 또는 처리 단계들을 필요로 하지 않는다. 매칭 알고리즘은 웨이퍼의 재생가능한 결과 덕분에 매우 단순해 질 수 있다.
본 발명은 전술한 실시예에 국한되는 것은 아니다. 그러므로, 소정의 CV 특성을 갖는 바리캡 다이오드가 실시예에 의해 제조되었다. 다른 CV 특성을 갖는 바리캡 다이오드는 에피택셜층의 제 1 및 제 2 영역의 도핑 단면도의 변화를 통해 제조될 수도 있음은 명백한 일이다. 또한, 다른 반도체 소자도 제조될 수 있다. 그러므로, 예를 들어, pn 접합은 트랜시스터에서 베이스-에미터 접합으로, 또는 제너(zenor)나 임패트(impatt) 다이오드로도 사용될 수 있다. 이러한 트랜지스터 및 다이오드의 특성들, 예를 들어, 제너 전압, 직렬 저항, 브랙다운 전압(breakdown voltage), 및 역바이어스 캐패시턴스와 같은 특성들은 제 1 및 제 2 영역의 도핑 단면도가 적응되는 본 발명에 따른 방법의 세부사항에 따라 만들어 질 수 있다. 그러므로, 트랜지스터의 베이스-에미터 pn 접합에서 에미터와 베이스 영역사이에 어느 하나의 전도성 타입으로 비교적 엷게 도핑된 반도체 물질의 박막층을 제공할 수 있다. 이러한 베이스-에미터 접합은 누설 전류가 작은 매우 고속의 트랜지스터를 만든다. 또한, 유사한 방법으로 제조된 pn 접합은 임패트(impatt) 다이오드의 p-i-n 접합으로 사용될 수도 있다. 또한, 특정의 도핑 단면도를 통하여 트랜지스터내의 베이스-콜렉터 접합으로서 사용된 pn 접합에서 전계의 분포에 영향을 미칠 수도 있다. 반도체 소자에서 pn 접합의 설계 및 원하는 도핑 단면도를 위해 S. M. Sze에 의해 기술되어 John Wiley Sons에 의해 간행된Physics of semiconductor devices이 참조된다.
pn 접합을 제조하기 위한 소정의 기법이 위에서 언급되었다. 본 발명에 따른 방법은 오직 이러한 기법에 의해서만 구현된다고 말할 수는 없다. 그러므로, 예를 들어, 에피택셜층을 형성하기 위해 사용되는 비교적 높은 압력에서의 CVD 처리는 매우 감소된 압력에서의 CVD 처리, 소위 UHVCVD 처리로 대체될 수 있다. 또한, 플라즈마 여기(Plasma Enhanced) CVD 처리 대신에 저압(Low Pressure) CVD 처리를 사용하는 것도 가능하다.
보다 상세한 내용 및 공지의 기법에 대한 대안은 S. M. Sze에 의해 기술되어 Mc-Graw-Hill Book Company에 의해 간행된VLSI Technology및 S. Wolf에 의해 기술되어 Lattice Press에 의해 간행된Silicon Processing for the VLSI Era이란 명칭의 문헌의 vol. 1, 2에 설명되고 있다.
Claims (5)
- 제 1 전도성 타입의 제 1 영역과 제 1 전도성 타입과는 반대인 제 2 전도성 타입의 제 2 영역을 갖는 에피택셜층이 실리콘 기판위에 형성되는 pn 접합을 갖는 반도체 소자 제조 방법에 있어서,pn 접합은 상기 제 2 및 제 1 영역 사이에 형성되며,에피택셜층은 800oC 이하의 온도에서 CVD 처리에 의해 형성되며,에피택셜층의 제 1 영역이 상기 기판상에 에피택셜로 먼저 형성되고 다음에 제 2 영역이 에피택셜로 형성되며, 에피택셜층이 형성된 후에는 800oC 이상의 온도의 열처리는 행해지지 않는 것을 특징으로 하는 pn 접합을 갖는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 에피택셜층은 750oC 이하의 온도에서 CVD 처리에 의해 형성되지만, 에티택셜층이 형성된 후에는 700oC 이상의 온도의 열처리는 행해지지 않는 것을 특징으로 하는 pn 접합을 갖는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 에피택셜층은, 일단 증착되면, pn 접합을 절단하는 그루브가 제공되며, 이 그루브에 의해 상호 절연된 pn 접합을 갖는 메사 구조가 형성되며, 메사 구조상에서 기판과 에피택셜층은 각각 메사 구조를 포함하는 반도체 소자로 세분되는 것을 특징으로 하는 pn 접합을 갖는 반도체 소자 제조 방법.
- 제 3 항에 있어서,그루브가 에피택셜층에 형성된 후, 그루브의 표면에는 700oC 이하의 온도에서의 LPCVD 처리에 의해 표면 안정화층이 형성되는 것을 특징으로 하는 pn 접합을 갖는 반도체 소자 제조 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,반도체 소자는 바리캡 다이오드를 포함하며, 도우펀트 원자는 1018원자/cm3이하의 도핑 농도로 pn 접합 부근의 제 1 영역과, 1019원자/cm3보다 크거나 같은 도핑 농도로 pn 접합 부근의 제 2 영역에 제공되는 것을 특징으로 하는 pn 접합을 갖는 반도체 소자 제조 방법.
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