KR100451764B1 - 전력 분배기로 사용하기 위한 반도체 장치 - Google Patents
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Abstract
본 발명은 금속 캐패시터를 이용하여 AC 신호를 탐지하고, 디플리션(depletion) 현상을 최소화하여 신호를 안정하게 전달할 수 있도록한 전력 분배기로 사용하기 위한 반도체 장치에 관한 것으로, 기판의 일 영역에 형성된 제 1 트랜지스터의 드레인 영역에 제 1 전극을 갖고, 그 상부에 유전막, 캐핑층 및 제 2 전극을 구성한 제 1 캐패시터와, 기판의 일 영역과 이격된 이 영역에 형성된 제 2 트랜지스터의 드레인 영역에 제 1 전극을 갖고, 그 상부에 유전막, 캐핑층 및 제 2 전극을 구성한 제 2 캐패시터와, 상기 제 1 캐패시터의 제 2 전극과 연결되어 제 1 캐패시터에서 탐지된 AC 전력 신호를 전송하는 제 1 금속라인과, 상기 제 2 캐패시터의 제 2 전극과 연결되어 제 2 캐패시터에서 탐지된 AC 전력 신호를 전송하는 제 2 금속라인과, 상기 제 1 캐패시터와 제 1 금속라인의 콘택 영역과, 상기 제 2 캐패시터와 제 2 금속라인의 콘택 영역과 연결된 폴리 레지스터와, 상기 제 1, 제 2 금속라인과 연결되어, 제 1, 제 2 금속라인에 공통으로 흐르는 AC 전력 신호를 반분하여 전송하는 제 3 금속라인을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히, 금속 캐패시터를 이용하여 AC 신호를 탐지하고, 디플리션(depletion) 현상을 최소화하여 신호를 안정하게 전달할 수 있도록한 전력 분배기로 사용하기 위한 반도체 장치에 관한 것이다.
현재 무선 호출 서비스의 형태가 다양해지고 고급화되면서 서비스 공급 업체에 있어서 유지 보수 측면의 중요성이 대두되고 있다. 특히, 무선 호출 서비스를 이용하는 가입자 수가 늘어날수록 신호를 공중 경로(air path)를 이용하여 전달할 수 있는 무선 호출 송신기 수가 비례하여 증가된다. 하지만 서비스 공급 업체로서는 늘어나는 가입자를 위해 무한정으로, 인력 및 부대 시설이나 무선 호출 장비를 늘릴 수 없다.
만일 여러 형태의 신호를 한 번에 고속으로 전송하고 무선 호출 송신기가 송출한 신호가 더욱 더 넓은 지역까지 도달할 수 있다면, 가입자수가 늘어난다 해도 기존의 무선호출 장비나 인력 및 부대 시설만으로도 서비스가 가능하다. 결국, 더욱 더 넓은 지역으로 신호를 송출하기 위하여 고출력 증폭기가 요구되고 있다.
한편, 현재 무선 신호를 증폭하는 데 사용되는 증폭 디바이스는 출력의 한계가 있기 때문에 대다수의 고출력 증폭기들은 이들을 병렬로 합성하여 고출력을 얻고 있다. 이와 같이 무선 신호를 분배하고 결합하는 데 사용되는 디바이스들을 고주파(RF) 전력 분배기(Power Divider) 또는 결합기(combiner)라고 칭한다.
고주파 전력 분배기들의 종류로서는 T-접합(T-junction) 전력 분배기, 윌킨슨(Wilkilson) 전력 분배기, 쿼드러춰 하이브리드(Quadratue hybrid) 등이 있어. 이들 중에서 사용 목적 및 특성에 부합되는 디바이스가 선택되어 사용된다.
이러한 전력 분배기는 2가지 이상의 신호의 벡터 합을 수행할 수 있는 이상적으로 손실이 없는 상호 보완적인 소자이다.
마이크로웨이브(Microwave) 영역의 주파수에서 이진 전력 분배기는 전형적으로 마이크로 스트립(micro strip)이나 스트립 라인(strip line) 윌킨슨 전력 분배기(Wilkilson Power Divider)의 형태로 구현된다.
이 중 윌킨슨 전력 분배기는 입력 신호의 임피던스를 다중 출력의 병렬적 조합으로 변환하는 캐스캐이디드(cascaded) λ/4 변환기들의 직렬연결로 구현된다. 이 분배기의 입력 정재파비(VSWR)는 임피던스(impedance) 변환기의 좋고 나쁨에 의해서 영향을 받고 소자의 출력을 터미네이션(termination)시키는 부하의 정재파비(VSWR)에도 영향을 받는다.
간단한 윌킨슨 전력 분배기는 제한된 대역폭을 사용하는 부분에 유용하다. 소자의 대역폭을 증가시키기 위해서, 추가적인 λ/4 변환기와 격리 저항(isolation resistor)이 필요하다. 다시 말해서 대역폭을 증가시키려면 더 많은 변환기가 필요하고 결과적으로 분배기는 더 커지고 저항으로 인한 손실도 많아지게 된다.
이와 같은 전력 분배기를 기판상에 형성하는 경우에는, 기판 상에 형성되는 캐패시터의 각 전극이 폴리 실리콘층으로 형성되는 것이 보통인데, 이와 같이 폴리 실리콘으로 전극을 형성하는 경우에는 캐패시터 전극간의 전압차가 클수록, 전극간에 발생하는 디플리션(depletion) 현상이 커지기 때문에, 캐패시터의 전압 계수(voltage coefficient) 특성이 열화된다.또한, 상부 금속 배선과의 연결을 위해 기판상의 드레인에 형성된 콘택 영역을 이용하여, 출력되는 신호를 금속 캐패시터로 탐지한다면 AC 신호를 얻을 수 있겠지만, 본래의 신호, 즉, AC + DC 신호를 이용할 수 없는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 기판 상의 드레인 영역 상에 구성된 금속 캐패시터를 이용하여 고주파 신호를 탐지하고 상기 고주파 신호에 공통된 전력을 반분하는 전력 분배기로 사용하기 위한 반도체 장치를 제공하는 데 그 목적이 있다.
도 1은 기판 상에 형성된 본 발명의 전력 분배기가 적용된 반도체 장치의 레이아웃도
도 2a 내지 도 2e는 도 1을 A ∼ A'로 자른 단면에서의 금속 캐패시터 형성 과정을 나타내 공정 단면도
도 3은 도 1을 B ∼ B'로 자른 단면에서의 폴리 레지스터를 나타낸 공정 단면도
도 4는 본 발명에 따른 전력 분배기로 사용하기 위한 반도체 장치의 레이아웃도
도면의 주요 부분에 대한 부호 설명
11 : 액티브 영역 12 : 폴리 스페이서
21 : 기판 22 : 필드 산화막
23 : 게이트 산화막/산화막 24 : 게이트 전극/폴리실리콘층
25 : LDD 영역 26 : 측벽 스페이서
27 : 소오스/드레인 28 : 살리사이드층
29 : 유전막 30 : 캐핑층
31 : 감광막 패턴 32 : 절연막
33 : 금속층
상기와 같은 목적을 달성하기 위한 본 발명에 따른 전력 분배기로 사용하기 위한 반도체 장치는 기판의 일 영역에 형성된 제 1 트랜지스터의 드레인 영역에 제 1 전극을 갖고, 그 상부에 유전막, 캐핑층 및 제 2 전극을 구성한 제 1 캐패시터와, 기판의 일 영역과 이격된 이 영역에 형성된 제 2 트랜지스터의 드레인 영역에 제 1 전극을 갖고, 그 상부에 유전막, 캐핑층 및 제 2 전극을 구성한 제 2 캐패시터와, 상기 제 1 캐패시터의 제 2 전극과 연결되어 제 1 캐패시터에서 탐지된 AC 전력 신호를 전송하는 제 1 금속라인과, 상기 제 2 캐패시터의 제 2 전극과 연결되어 제 2 캐패시터에서 탐지된 AC 전력 신호를 전송하는 제 2 금속라인과, 상기 제 1 캐패시터와 제 1 금속라인의 콘택 영역과, 상기 제 2 캐패시터와 제 2 금속라인의 콘택 영역과 연결된 폴리 레지스터와, 상기 제 1, 제 2 금속라인과 연결되어, 제 1, 제 2 금속라인에 공통으로 흐르는 AC 전력 신호를 반분하여 전송하는 제 3 금속라인을 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 전력 분배기로 사용하기 위한 반도체 장치에 관하여 상세히 설명하면 다음과 같다.
도 1은 기판 상에 형성된 본 발명의 전력 분배기가 적용된 반도체 장치의 레이아웃도이다.
도 1은 본 발명의 전력 분배기가 기판상에 형성된 모습을 나타낸 레이아웃도이며, A ~ A' 는 기판상의 액티브 영역(11)에 형성되어 있는 트랜지스터와, 금속 캐패시터를, B ~ B' 는 상기 금속 캐패시터와 금속 라인과의 콘택 영역 사이에 형성된 폴리 레지스터를 나타낸다.
이어, 본 발명의 전력 분배기 형성시 이용되는 금속 캐패시터에 대해 설명한다.
도 2a 내지 도 2e는 도 1을 A ∼ A'로 자른 단면에서의 금속 캐패시터 형성 과정을 나타내 공정 단면도이다.
도 2a와 같이, 기판(21) 상의 액티브 영역(11)상에 트랜지스터를 형성한다.
먼저, 기판(21)에 소자 격리 영역의 기판을 일정 깊이 식각하여 트렌치를 형성하고 절연 물질을 채운 후에 CMP(Chemical Mechanical Polishing) 공정으로 평탄화하여 소자 격리막을 형성하는 STI(Shallow Trench Isolation) 공정으로 필드 산화막(22)을 형성한 후, 웰 영역 형성을 위한 임플런트(implant) 공정을 진행한다.
이어, 기판(21) 전면에 산화막, 폴리 실리콘을 차례로 증착하고, 이를 선택적으로 제거하여 게이트 산화막(23), 게이트 전극(24)을 형성한다. 상기 게이트 전극(24) 양 측면에 저농도 이온 주입 공정을 통해 LDD(Lightly Doped drain) 영역(25)을 형성한다.
이어, 상기 게이트 전극(24)의 양 측면에 게이트 측벽 스페이서(26)를 형성한 후, 상기 게이트 전극(24)과 게이트 측벽 스페이서(26)를 마스크로 하여 이온 주입 공정을 하여 소오스/드레인 영역(27)을 형성한다.
계속하여, 노출되어 있는 상기 소오스/드레인 영역(27)의 상부 및 게이트 전극(24)의 상부에 금속 이온을 증착하고, 어닐링(annealing)을 진행하여 살리사이드(salicide)층(28)을 형성한다.여기서, 살리사이드(Self Aligned siLICIDE;SALICIDE)층(28)은 반도체 소자의 특정 영역 즉, 소오스/드레인 또는 게이트 전극의 표면에 셀프 얼라인으로 실리사이드 공정을 진행하는 기술에 의해 형성되는 것으로 소자의 전기적인 특성을 높이기 위해 사용한 것이다.
이와 같이, 형성된 트랜지스터를 포함한 기판 전면에, 도 2b와 같이, 유전막(29) 및 캐핑층(30)을 차례로 증착한다.
이 때, 상기 유전막(29)은 PE TEOS(Plasma Enhanced Tetra Ethyl OrthoSilicate) 혹은 PE(Plasma Enhanced) SiN을 비롯한 일반적인 캐패시터의 유전막에 사용되는 물질로 할 수 있다.
상기 캐핑층(30)은 상기 유전막(29) 상에 증착하며, 이는 캐패시터의 캐패시턴스 값을 조정하기 위함이다. 이 때, 그 조절은 증착되는 캐핑층(30)의 두께로 한다.
이 때, 상기 캐핑층(30)은 TiN으로 한다.
이어, 소오스/드레인 영역(27)의 캐패시터가 형성될 영역의 일부에 감광막 패턴(31)을 증착시킨다. 이 때, 감광막 패턴(31)이 증착되는 면적은 직접적으로 캐패시터의 캐패시턴스(capacitance)의 크기에 영향을 미친다. 따라서, 원하는 값의 캐패시터의 캐패시턴스(capacitance)에 대응하여 상기 감광막 패턴(31)을 소정 면적을 갖도록 증착한다.
도 2c와 같이, 상기 감광막 패턴(31)을 이용하여 상기 감광막 패턴(31)이 증착되지 않은 영역에 기판 상의 캐핑층(30) 및 유전막(29)을 제거한다.이와 같은 공정으로 패터닝된 캐핑층(30a)과 패터닝된 유전막(29a)이 기판(21)상에 형성된다.
이어, CVD(Chemical Vapor Deposition) 공정으로 기판 전면에 절연막(32)을 충분히 증착한 후, 상기 절연막(32)을 평탄화시킨다.
상기 절연막(32)은 주로 산화막을 이용한다.
도 2d와 같이, 상기 절연막(32)을 선택적으로 제거하여 소오스/드레인 영역(27)의 일부가 노출되도록 하여 상부 금속 배선과의 콘택을 위한 콘택 영역(33a)을 형성한다. 이 때, 상기 패터닝된 캐핑층(30a) 및 패터닝된 유전막(29a)이 남아있는 영역의 일부에도 상기 절연막(32)을 선택적으로 제거하는 공정을 진행하여 캐핑층(30a)의 일부가 노출되는 홀(34a)이 형성된다.
이 때, 이러한 콘택 영역(33a)을 형성하는 방식은 제 1 실시례로, 실선 표시처럼 구리로 매립하는 듀얼 다마신 공정을 이용할 수 있으며, 제 2 실시례로, 점선 표시처럼 플러그 물질(예를 들어, 텅스텐)로 홀을 채우는 방식을 이용할 수도 있다.여기서, 듀얼 다마신 공정은 배선 재료를 구리를 사용하는 경우에 많이 적용되는 것으로, 구리는 그 특성상 식각의 어려움이 있고, 산화가 쉽게 되는 문제를 해결하기 위한 것이다.공정 진행은 절연막을 먼저 형성하고 선택적인 식각 공정으로 트렌치 및 배선간 연결을 위한 비아홀을 형성한 후에 구리를 채우고 평탄화하는 것으로, 비아홀 콘택 및 배선을 동일 물질로 형성하기 위하여 식각 공정을 두번 진행한 후에 후속 공정을 진행하는 것이다.
도 2e와 같이, 상기 절연막(32)이 제거된 영역(33a)(34a)에 금속을 채워 매립하고, 각각 상기 콘택 영역의 플러그(33) 및 캐패시터의 제 2 전극(34)을 형성한다.
이 때, 이러한 콘택 영역을 매립하는 방식은 제 1 실시례로 플러그 물질과 금속 배선 물질을 동일한 구리로 하여 동시에 매립하여 진행한다. 제 2 실시례는 먼저, 글루층(glue layer)을 증착하고, 플러그 물질을 증착한 후, 상기 텅스텐을 상기 산화막 표면을 엔드 포인트(end point)로 하여 평탄화시킨 후, 금속(예를 들어 알루미늄) 배선을 증착시키켜 진행한다.
여기서는 콘택 영역의 매립이나 캐패시터의 제 2 전극 형성이나, 콘택 영역을 매립하는 하부층의 높이가 다를 뿐으로, 동일한 단계에서 동일한 공정으로 진행한다.
도 3은 도 1을 B ∼ B'로 자른 단면에서의 폴리 레지스터(poly resitor)를 나타낸 공정 단면도이다.
도 3과 같이, 상기 폴리 레지스터(12)는 기판(21)을 액티브 영역(11)과 필드 영역으로 정의하는 필드 영역 상부에 폴리 실리콘층을 증착하고 이를 패터닝하여 형성한다.
이 때, 상기 폴리 실리콘층 상부는 트랜지스터의 각 전극(소오스, 드레인, 게이트)을 살리사이드화하는 공정에서 살리사이드(salicide)화할 수 있으며, 혹은 상기 폴리 실리콘층 상부에 마스크를 씌여 비살리사이드(nonsalicide)화할 수도 있다.
상기 폴리 레지스터(12)는 금속 캐패시터 및 금속 라인간의 격리를 위해 증착된다.
도 4는 본 발명의 전력 분배기로 사용하기 위한 반도체 장치의 레이아웃도이다.
도 4와 같이, 본 발명의 전력 분배기는 반도체 기판상에 형성된 캐패시터를 통해 AC 전력 신호를 탐지하고 이를 분배하는 전력 분배기에 있어서, 기판(21)의 일 영역에 형성된 제 1 트랜지스터의 드레인 영역(27)에 제 1 전극을 갖고, 그 상부에 유전막(29a), 캐핑층(30a) 및 제 2 전극(34)을 구성한 제 1 캐패시터와, 기판(21)의 일 영역과 이격된 이 영역에 형성된 제 2 트랜지스터의 드레인 영역(27)에 제 1 전극을 갖고, 그 상부에 유전막(29a), 캐핑층(30a) 및 제 2 전극(34)을 구성한 제 2 캐패시터와, 상기 제 1 캐패시터의 제 2 전극(34)과 연결되어 제 1 캐패시터에서 탐지된 AC 전력 신호를 전송하는 제 1 금속라인(15a)과, 상기 제 2 캐패시터의 제 2 전극(34)과 연결되어 제 2 캐패시터에서 탐지된 AC 전력 신호를 전송하는 제 2 금속라인(15b)과, 상기 제 1 캐패시터와 제 1 금속라인(15a)의 콘택 영역과, 상기 제 2 캐패시터와 제 2 금속라인(15b)의 콘택 영역과 연결된 폴리 레지스터(12)와, 상기 제 1, 제 2 금속라인(15a)(15b)과 연결되어, 제 1, 제 2 금속라인(15a)(15b)에 공통으로 흐르는 AC 전력 신호를 반분하여 전송하는 제 3 금속라인(15c)을 포함하여 구성된다.
본 발명의 전력 분배기는 윌킨슨 전력 분배기형으로, 오드 모드(Odd mode)의 리플렉티드 신호(Reflected signal)를 폴리 레지스터(Poly Resistor)에서 전부 소모시키기 위해 캐패시터의 캐핑 임피던스(Capping Impedance)를 금속 라인의 특성 임피던스에 정합시키고, 이븐 모드(Even mode)의 신호는 각각의 AC 신호 전력의1/2만을 전달한다.
각각의 임피던스는 상기 폴리 레지스터가 2Z라 할 때, C로 표시된 라인의 특성 임피던스는 √2*Z이고, D라 표시된 라인의 특성 임피던스는 Z이다.
도 3과 같이, 필드 영역상에 증착한 폴리 실리콘층과 같이 형성한 폴리 레지스터는 본 발명의 전력 분배기 외에도 RF 소자를 사용하는 디바이스에서 격리를 위한 레지스터로 이용할 수 있다.
본 발명은 트랜지스터에 의해 증폭된 RF 신호를, 금속/캐핑층/살리사이드/N+영역으로 구성되는 2 개의 금속 캐패시터를 통해 감지하여 2 신호 간 동일 성분의 파워를 반으로 나누는 것이 가능한 전력 분배기에 관한 것이다.
특히, 윌킨슨 전력 분배기(Wilkilson Power Divider)를 이용하여, 두 개의 금속 캐패시터를 통해 각각의 금속 캐패시터를 통해 인가되어 들어오는 두 신호의 동일 성분의 파워를 반으로 나눠 전달할 수 있다.
뿐만 아니라, 본 발명의 전력 분배기를 이용하면 프론트 공정에 의해 형성되는 칩의 테스트를 수행하는 검사 공정을 포함하는 백-엔드 공정(Back-end Process)에서 AC 신호를 감지하여 주파수 신호를 프로세싱(processing) 할 수 있다.
금속 (전극) 캐패시터는 폴리 실리콘 성분으로 전극을 형성하는 캐패시터에 비해 디플리션(depletion) 현상이 없으며, 상기 금속 캐패시터 사이에 증착된 폴리 레지스터는 상기 전력 분배기의 리플렉티드 파워(reflected power) 소모를 위한 저항으로 이용된다.
본 발명의 전력 분배기에 이용하는 금속 캐패시터는, 드레인에서 발생하여나가는 직류 및 교류 신호(Directing Current, Alternating Current)에서 교류 신호만 커플링(coupling)시킴으로써 본래의 신호에 영향을 주지 않고, 또한, 추가의 회로 구성없이 두 개의 트랜지스터에서 발생되는 AC 신호의 동일 전력 성분을 반(즉, 3dB)으로 줄일 수 있다.
상기와 같은 본 발명의 전력 분배기로 사용하기 위한 반도체 장치는 다음과 같은 효과가 있다.
첫째, 본 발명의 전력 분배기에 이용되는 금속 캐패시터는 종래의 폴리 캐패시터와는 달리, 디플리션 현상이 없기 때문에, 캐패시터 전극간의 전압이 증가할수록 발생하는 캐패시터 전압 계수(voltage coefficient) 특성 열화를 방지할 수 있다.
둘째, 본 발명의 전력 분배기에 이용하면, 백-엔드(Back-end) 공정에서도 AC 신호를 감지하여 주파수 프로세싱을 진행할 수 있다.
셋째, 본 발명의 전력 분배기는 기판상의 드레인 영역 상에 형성된 금속 캐패시터를 통해 AC 신호만 커플링시켜, 본래의 신호를 손상시키지 않고, 또한 특정 회로의 추가 없이 전력 분배 가능하다.
Claims (8)
- 반도체 기판상에 형성된 캐패시터를 통해 AC 전력 신호를 탐지하고 이를 분배하는 전력 분배기로 사용하기 위한 반도체 장치에 있어서,기판의 일 영역에 형성된 제 1 트랜지스터의 드레인 영역에 제 1 전극을 갖고, 그 상부에 유전막, 캐핑층 및 제 2 전극을 구성한 제 1 캐패시터와,기판의 일 영역과 이격된 이 영역에 형성된 제 2 트랜지스터의 드레인 영역에 제 1 전극을 갖고, 그 상부에 유전막, 캐핑층 및 제 2 전극을 구성한 제 2 캐패시터와,상기 제 1 캐패시터의 제 2 전극과 연결되어 제 1 캐패시터에서 탐지된 AC 전력 신호를 전송하는 제 1 금속라인과,상기 제 2 캐패시터의 제 2 전극과 연결되어 제 2 캐패시터에서 탐지된 AC 전력 신호를 전송하는 제 2 금속라인과,상기 제 1 캐패시터와 제 1 금속라인의 콘택 영역과, 상기 제 2 캐패시터와 제 2 금속라인의 콘택 영역과 연결된 폴리 레지스터와,상기 제 1, 제 2 금속라인과 연결되어, 제 1, 제 2 금속라인에 공통으로 흐르는 AC 전력 신호를 반분하여 전송하는 제 3 금속라인을 포함하여 구성됨을 특징으로 하는 전력 분배기로 사용하기 위한 반도체 장치.
- 삭제
- 제 1항에 있어서, 상기 제 1, 제 2 트랜지스터의 소오스/드레인 및 게이트 전극 상부는 살리사이드(salicide)로 되어있음을 특징으로 하는 전력 분배기로 사용하기 위한 반도체 장치.
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 유전막은 PECVD SiO2, PECVD SiN의 어느 하나로 구성된 것을 특징으로 하는 전력 분배기로 사용하기 위한 반도체 장치.
- 제 1 항에 있어서, 상기 캐핑층은 TiN으로 구성된 것을 특징으로 하는 전력 분배기로 사용하기 위한 반도체 장치.
- 제 1항에 있어서, 상기 폴리 레지스터는 기판을 액티브 영역과 필드 영역으로 정의하는 필드 산화막 상에 폴리층을 증착하여 형성된 것을 특징으로 하는 전력 분배기로 사용하기 위한 반도체 장치.
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