CN1159768C - 横型异质结双极三极管及其制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 186
- 239000012535 impurity Substances 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 claims abstract description 31
- 239000010703 silicon Substances 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 28
- 230000015572 biosynthetic process Effects 0.000 claims description 23
- 238000002347 injection Methods 0.000 claims description 23
- 239000007924 injection Substances 0.000 claims description 23
- 230000000694 effects Effects 0.000 claims description 21
- 239000000203 mixture Substances 0.000 claims description 21
- 230000004888 barrier function Effects 0.000 claims description 19
- 238000001039 wet etching Methods 0.000 claims description 13
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 claims description 8
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- 230000008676 import Effects 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 claims description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 4
- 239000000243 solution Substances 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 2
- 238000006386 neutralization reaction Methods 0.000 claims description 2
- 238000002425 crystallisation Methods 0.000 claims 1
- 230000008025 crystallization Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 34
- 229920005591 polysilicon Polymers 0.000 abstract description 34
- 229910003811 SiGeC Inorganic materials 0.000 abstract description 26
- 238000009792 diffusion process Methods 0.000 abstract description 21
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 150000002500 ions Chemical class 0.000 description 22
- 229910052796 boron Inorganic materials 0.000 description 21
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 19
- 238000009826 distribution Methods 0.000 description 17
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 16
- 229910052698 phosphorus Inorganic materials 0.000 description 16
- 239000011574 phosphorus Substances 0.000 description 16
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 13
- 239000004020 conductor Substances 0.000 description 13
- 229910052787 antimony Inorganic materials 0.000 description 12
- 229910052785 arsenic Inorganic materials 0.000 description 12
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 230000033001 locomotion Effects 0.000 description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 6
- 230000009471 action Effects 0.000 description 5
- -1 boron ion Chemical class 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
Abstract
一种横型异质结双极三极管及其制造方法是由积层Si基板、BOX层以及半导体层形成所谓的SOI构造。然后，在半导体层中，具有由硅构成的集电极、围绕集电极的SiGeC/Si层、n型多晶硅构成的发射极和外部基极层。内部基极层由Si1-x-yGexCy层构成。利用异质结构造，可以将内部基极层低阻抗化，并且可以抑制通过外延生长形成由Si1-x-yGexCy层构成内部基极层中的杂质的扩散。该二极管具有寄生电容和寄生阻抗小、可以将内部基极层低阻抗化。
Description
技术领域
本发明涉及一种横型异质结双极三极管及其制造方法，特别涉及一种在SOI(Silicon on Insulator)等绝缘性基板上形成Si/Si1-xGexSi/Si1-x-yGexCy等异质结构造。
背景技术
迄今，提案了一种通过在绝缘层上积层硅层形成的SOI(Silicon onInsulator)等基板上，形成CMOS器件和双极三极管，降低三极管的动作电压，元件之间的完全分离，降低寄生电容等，获得三极管的优异特性的技术。特别是，在处理高频信号的通信仪器的发送接收部中，虽然在模拟电路和数字电路之间存在串线的问题，通过采用SOI基板，可以期待比现有技术大幅度除去串线。
另一方面，最近，作为在采用硅处理的技术中被认为是很难的高频的频率区域可以动作的元件，采用Si/SiGe等异质结构造的异质结双极三极管正在被实用化。这些是通过采用基极层的带隙比发射极的带隙要小的异质结构造，为了抑制从基极层向发射极的载流子的反向注入，可以让基极层的杂质浓度比Si同质接合型双极三极管要高而减小基极层的电阻等，来获得比Si同质接合型双极三极管要优异的特性。
又，在伴随近年来系统在芯片上的要求的BiCMOS技术中，要求在同一芯片上形成CMOS器件和双极三极管。但是，当将双极三极管形成在SOI基板上时，则在现有的纵型双极三极管的构造中需要将硅层的厚度做到一定程度的厚度，而另一方面对CMOS器件为了高速动作和抑制漏电流需要减薄硅层。然而，要在CMOS器件区域和双极三极管区域设置相互不同厚度的硅层，会招致工艺上的复杂化。
为此，作为在双极三极管区域中也采用和CMOS器件区域相同厚度的硅层的努力，提出了在SOI基板上形成横型异质结双极三极管的提案。即，通过采用横型异质结双极三极管构造，可以在两区域采用共同厚度的硅层，大幅度地简化工艺。另外，也有通过采用横型异质结双极三极，比采用SOI基板所形成纵型双极三极管进一步减小寄生电阻、有利于高速动作的报告。
图10(a)、(b)就是在这样的横型异质结双极三极管的尝试的一例的文献(A 31GHz fmax Lateral BJT on SOI Using Self-Algined External BaseFormation Technology；T.Shino et.al.1998 IEEE)中所揭示的设置在SOI上的横型异质结双极三极管的俯视图和截面图。如图所示，横型异质结双极三极管在包含由硅氧化膜构成的BOX层1001以及硅层1009的SOI基板上形成。通过采用SOI基板，可以降低三极管动作区域的寄生电容。硅层1009的厚度为0.1μm。在硅层1009上包括掺入了硼(B)的短扁形的p型内部基极层1004、与内部基极层两端的短边部相接并比内部基极层1004掺入了高浓度的硼(B)的2个外部基极层1006、夹持内部基极层1004的长边部设置的n型发射极1005以及集电极1002。在发射极1005中掺入了高浓度的砷(As)，在集电极1002中掺入了不均匀浓度的砷。即，在集电极1002中，形成为提高内部基极层1004以及外部基极层1006附近部分的耐压而砷浓度低，随着远离内部基极层1004以及外部基极层1006砷浓度高的逆行梯度构造。另外，为了减小基极层电极、发射极电极、集电极电极相互之间的寄生电容，让外部基极层1006、发射极1005、集电极1002的电极形成部相互之间尽量离开来设置各区域的外方侧的前端。在该文献中，报告了由这样的横型异质结双极三极管获得了31GHz的最大振荡频率fmax。
图11(a)～(e)为表示上述文献中记载的双极三极管的制造方法的立体图。
首先在图11(a)所示的工序中，在导入了磷(P)的n型硅层1009上形成氧化膜以及SiN膜(图中未画出)之后，在SiN上形成覆盖NPN活性区域的阵列形电阻掩模1108。然后，从电阻掩模1108的上方在除去了硅层1009的NPN活性区域1107的区域离子注入剂量为4×1015·原子·cm-2的硼(B)，形成P+扩散区域。然后，在图11(b)所示的工序中，以电阻掩模1108作为掩模将SiN膜构图之后，通过侧面蚀刻形成从电阻掩模1108的端部仅向内约0.2μm的SiN掩模1110，然后除去电阻掩模1108。然后，在图11(c)所示的工序中，相对于SiN掩模1110交叉形成TEOS掩模1111，进一步，在硅层1009中的除去由SiN掩模1110以TEOS掩模1111覆盖的区域的区域中，在加速能量为25KeV的条件下离子注入剂量为1×1014·原子·cm-2的硼(B)。然后在图11(d)所示的工序中，除去SiN掩模1110以TEOS掩模1111。这时，内部基极层1004的宽度由注入的硼从TEOS掩模1111的端部扩散的距离所确定。最后，在图11(e)所示的工序中，对成为发射极、集电极的部分进行台面蚀刻之后，分别在加速能量为120KeV的条件下离子注入剂量为1×1015·原子·cm-2和在加速能量为65KeV的条件下离子注入剂量为1×1018·原子·cm-2的砷(As)。硅层1009，由于通过该离子注入被非结晶化，因而通过1050℃、20秒的RTA和850℃、60分的电炉退火再结晶化。
通过以上的工序，可以形成横型、寄生电容小、fmax高、可以高速动作的双极三极管。
但是，在上述文献中记载的现有技术中，由于内部基极层1104的宽度由硼的扩散距离确定，难于稳定获得所期望的杂质分布。又，由于发射极1105、集电极1102的形成范围也是由n型杂质的扩散距离确定，难于形成急剧的pn结。
发明内容
本发明的目的在于提供一种在SOI基板上形成横型异质结双极三极管时，通过构成能按所希望的尺寸高精度地形成内部基极层的宽度等的方法所获得的具有稳定特性的横型异质结双极三极管及其制造方法。
本发明的第1种横型异质结双极三极管，包括具有绝缘层的基板、在上述绝缘层上设置的台面状的第1半导体层、在上述第1半导体层的侧面通过外延生长形成、和上述第1半导体层的带隙不同的第2半导体层、在上述第2半导体层的侧面通过外延生长形成、和上述第2半导体层的带隙不同的第3半导体层，上述第2半导体层的至少一部分成为第2导电型的内部基极层。
这样，成为内部基极层的第2半导体层的横方向的厚度不是由杂质离子的注入而是由外延生长确定。因此，内部基极层的横方向的厚度可以高精度地形成。又，由于内部基极层不是由杂质离子的注入而是由外延生长形成，可以成为一边在横方向成长一边现场掺入的构造，获得杂质扩散小、急剧的杂质浓度分布。
可以采用至少上述第1半导体层成为第1导电型的集电极、上述第3半导体层的至少一部分成为第1导电型的发射极动作区域的构造。
通过进一步包括和上述第2半导体层接触的第2导电型的外部基极层，容易形成电极。
通过上述第2半导体层的带隙比上述第3半导体层的带隙要小，可以抑制从作为内部基极层作用的第2半导体层向作为发射极动作区域作用的第3半导体层的载流子的逆注入，其结果第2半导体层的杂质浓度比同质结双极三极管中的浓度要高，减小基极层阻抗。
通过上述第1以及第3半导体层由硅层构成、上述第2半导体层由包含Si、Ge以及C中至少任两种的合金构成，利用硅工程，可以形成抑制杂质扩散的异质结双极三极管。
通过上述第1半导体层的主面为{110}面，上述第1半导体层的与上述第2半导体层接触的侧面为{111}面，可以获得第1半导体层的采用湿法蚀刻的平滑的侧面。
本发明的第1种横型异质结双极三极管的制造方法，包括在设置于基板的绝缘层上的上述半导体层上形成蚀刻掩模的工序(a)、利用上述蚀刻掩模、通过包含干法蚀刻的蚀刻对上述半导体层构图形成台面状的第1半导体层的工序(b)、在上述第1半导体层的至少一个侧面上外延生长和上述第1半导体层的带隙不同的第2半导体层的工序(c)、在上述第2半导体层的侧面上外延生长和上述第2半导体层的带隙不同的第3半导体层的工序(d)，至少上述第1半导体层作为第1导电型的集电极作用，述第2半导体层的至少一部分作为第2导电型的内部基极层作用，上述第3半导体层的至少一部分作为第1导电型的发射极动作区域作用。
这样，成为内部基极层的第1半导体层的横方向的厚度不是由杂质离子的注入而是由外延生长确定，因此，内部基极层的横方向的厚度可以高精度地形成。另外，由于内部基极层不是由杂质离子的注入而是由外延生长形成，可以成为一边在横方向成长一边现场掺入的构造，获得杂质扩散小、急剧的杂质浓度分布。
在上述工序(b)中，由干法蚀刻对上述半导体层构图成蚀刻掩模的形状之后，在留下上述蚀刻掩模的状态下通过对构图后的上述半导体层的侧部湿法蚀刻，形成上述第1半导体层，这样可以维持构图的高精度，除去蚀刻损伤。
通过在上述工序(d)之后，进一步包括基板上堆积多结晶半导体层的工序(e)和用CMP平坦化上述多结晶半导体层、形成至少与上述第3半导体层接触的发射极的工序(f)，可以简单地形成邻接发射极动作区域的低阻抗的发射极。
通过在上述工序(e)中和之后，进一步包括分别在上述多结晶半导体层的第1区域导入第1导电型杂质，在第2区域导入第2导电型杂质，除去上述多结晶半导体层中至少位于上述第1、第2区域之间的部分，从上述第1区域中形成与上述第3半导体层接触的发射极，另一方面从上述第2区域中形成与上述第2半导体层接触的外部基极层的工序(g)，利用多晶硅等多结晶膜可以容易形成低阻抗的发射极和外部基极层。
优选上述杂质的导入采用掩模通过离子注入进行。
优选上述工序(g)通过湿法蚀刻进行。
通过在上述工序(a)中，作为上述绝缘层上半导体层采用主面为{110}面的半导体，并且在上述工序(b)中，让上述第1半导体层的与上述第2半导体层接触的侧面成为{111}面来形成上述蚀刻掩模，利用蚀刻速度特别慢获得平滑的平面为{111}面，可以获得横方向的厚度均匀的内部基极层。
优选在上述工序(b)中，采用包含乙二胺、邻苯二酚、KOH、联氨中至少一个的蚀刻液进行晶体各向异性蚀刻。
本发明的第2种横型异质结双极三极管，是在绝缘层上设置的横型异质结双极三极管，包括成为集电极的第1半导体层、和上述第1半导体层的至少一个侧面接触所设置的、比上述第1半导体层的带隙要小的成为内部基极层的第2半导体层、和上述第2半导体层的至少一个侧面接触所设置的、比上述第2半导体层的带隙要大的成为发射极的第3半导体层、与上述第1、第3半导体层的侧面接触的第1电极以及第2电极、与上述第2半导体层的上面接触所设置的第3电极。
这样，比较简单的构成，就可以在绝缘层上获得寄生电容、寄生阻抗小、基极层阻抗低等优异特性的横型异质结双极三极管。
通过上述第1、第2电极由金属构成，特别是可以获得低阻抗化的发射极和集电极。
本发明的第2种横型异质结双极三极管的制造方法包括在绝缘层上设置了包含第1导电型杂质的第1半导体层所形成的基板的上述第1半导体层中导入第1导电型杂质的工序(a)、在上述第1半导体层上形成具有宽度为200nm以下的槽的蚀刻掩模的工序(b)、利用上述蚀刻掩模进行蚀刻除去位于上述半导体层的上述槽的下方的部分并形成贯通上述第1半导体层的槽的的工序(c)、从上述第1半导体层的上述槽的两侧面外延生长和上述第1半导体层的带隙不同的第2半导体层并让其埋入上述槽的的工序(d)、上述绝缘层中上述槽的两侧位于上述第1半导体层的上方的区域形成开口部的的工序(e)、从上述绝缘层的上述开口部进行上述第1半导体层的湿法蚀刻形成空隙部的同时在上述第2半导体层的两侧上留下各一部分上述第1半导体层的工序(f)、形成埋入上述空隙部的第1、第2电极的的工序(g)、形成埋入上述绝缘层的槽中与上述第2半导体层接触的第3电极的工序(h)，上述第1半导体层中分别残留在上述第2半导体层的两侧的上述部分作为集电极、发射极动作区域作用，上述第2半导体层作为内部基极层作用。
依据该方法，比较简单的工艺，就可以在绝缘层上获得寄生电容、寄生阻抗小、基极层阻抗低等优异特性的横型异质结双极三极管。
优选上述工序(f)中，采用包含乙二胺、邻苯二酚、KOH以及联氨中至少一个进行晶体各向异性蚀刻。
通过上述工序(a)中，进行在上述第1半导体层中注入第1导电型杂质离子的第1次离子注入、和在上述第1半导体层中的一部分中注入比上述第1次的离子注入的浓度要高的杂质离子的第2次离子注入，上述集电极由上述第1半导体层中没有进行上述第2次离子注入而只进行了上述第1次离子注入的部分形成，上述发射极动作区域由上述第1半导体层中进行上述第1、第2次离子注入的部分形成，可以对发射极动作区域、集电极分别按双极三极管的动作调节最适当的杂质浓度。
通过上述第1半导体层采用硅层，作为上述第2半导体层，采用包含Si、Ge、C中至少两种的合金，利用硅过程，可以制造横型异质结双极三极管。
附图说明
图1(a)、(b)为表示本发明实施例1的横型异质结双极三极管的俯视图以及立体图。
图2(a)～(h)为表示本发明实施例1的横型异质结双极三极管的制造方法的剖视图。
图3(a)、(b)为表示为说明实施例1的横型异质结双极三极管的图2(h)所示的区域A中横方向的杂质分布的图。
图4(a)、(b)为表示为说明实施例1的横型异质结双极三极管的图2(h)所示的区域B中横方向的杂质分布的图。
图5为表示实施例2的横型异质结双极三极管的俯视图。
图6(a)、(b)为表示实施例3的横型异质结双极三极管的俯视图以及剖视图。
图7(a)～(e)为表示实施例3的横型异质结双极三极管的制造工序的剖视图。
图8为表示实施例4的横型异质结双极三极管的俯视图。
图9(a)～(f)为表示实施例4的横型异质结双极三极管的制造工序的剖视图。
图10(a)、(b)为表示现有文献中的横型异质结双极三极管的俯视图以及立体图。
图11(a)～(e)为表示现有文献中的横型异质结双极三极管的制造工序的剖视图。
图中，101-集电极、102a-内部基极层、102b-发射极动作区域、103-发射极、104-外部基极层、105-p型多晶硅层、111-集电极、112a-内部基极层、112b-发射极动作区域、113-外部基极层、114-发射极、115-p型多晶硅层、150-Si基板、151-BOX层、152-半导体层、160-多晶硅膜、161-氧化膜、201a-集电极、201b-集电极导体、202a-内部基极层、202b-外部基极层、203a-发射极、203b-发射极导体、206-氧化膜、207-接缝、250-Si基板、251-BOX层、252-半导体层。
具体实施方式
实施例1
图1(a)、(b)为表示本发明实施例1的横型异质结双极三极管的俯视图以及立体图。
如图1(a)、(b)所示，本实施例的横型异质结双极三极管包括Si基板150、设置在Si基板150上的由硅氧化膜构成的BOX层151、设置在BOX层151上的半导体层152，成为所谓的SOI构造。然后，在半导体层152上具备大致正方形的平面形状的由n型单晶硅构成的集电极101、环绕集电极101的由p型SiGeC层以及n型Si层构成的SiGeC/Si层102、由n型多晶硅构成的发射极103、p型多晶硅层105。SiGeC/Si层102中介入集电极101和发射极103之间的部分中由p型SiGeC层(图中虚线内侧部分)构成的部分为内部基极层102a，SiGeC/Si层102中介入集电极101和发射极103之间的部分中由n型Si层(图中虚线外侧部分)构成的部分为发射极动作区域102b，SiGeC/Si层102中除去内部基极层102a和发射极动作区域102b的部分102c和p型多晶硅层105一起构成外部基极层104。
集电极101的厚度约为200nm，边长约为0.6μm，在集电极101内掺入了浓度约为1×1019·原子·cm-3的锑(Sb)(磷或者砷也可以)。集电极101的主面为(110)面，侧面为平滑的(111)面。不过，集电极101的主面也可以不是(110)面，侧面也可以不是(111)面。又，在本实施例中，内部基极层102a包含浓度约为2×1018·原子·cm-3的硼，由具有倾斜组成的Si1-x-yGexCy层构成，也可以由不含C的SiGe(例如具有倾斜组成的Si1-xGex等)所构成。但是，即使是包含微量的C，特别是对于防止杂质的扩散具有很大效果。进一步，发射极动作区域102b由包含浓度约为1×1018·原子·cm-3以上的磷的单晶硅构成。发射极103由包含浓度约为1×1020atoms·cm-3以上的磷的n型多晶硅构成。此外，也可以用砷代替磷掺入。即在发射极动作区域一内部基极层一集电极之间形成Si/SIGeC/Si的异质结构造。又，外部基极层104由包含浓度约为1×1020·原子·cm-3以上的硼的多晶硅构成，外部基极层104对于内部基极层102a而言起集电极区域的作用。
此外，集电极101中n型杂质(锑)的浓度具有从内部基极层102a开始越远离浓度越高的反向梯度构造。并且，在内部基极层102a中，Ge(或者Ge以及C)的含有率具有从集电极101开始越远离越小的倾斜组成，在内部基极层102a中形成电子的移动度高的构造。但是，并不是一定要在集电极101中设置反向梯度或者在在内部基极层102a中设置倾斜组成。
然后，参照图2(a)～(h)说明本实施例的横型异质结双极三极管的制造方法。
首先，在图2(a)所示的工序中，形成由Si基板150、由硅氧化膜构成的BOX层151、在BOX层151上形成的Si膜构成的SOI基板。SOI基板的形成方法虽然可以采用周知的方法(例如SXMOX法等)中的任一个，在本实施例中，采用将在表面上形成了硅氧化膜的硅圆片以及硅圆片粘贴在一起使让两硅圆片之间夹持硅氧化膜，然后将一方的硅圆片研磨打薄的方法。在BOX层151上的Si膜中，掺入了浓度约为1×1019·原子·cm-3的锑(Sb)(磷或者砷也可以)。然后，对Si膜构图，形成角部圆滑的正方形集电极101(台面部)。这时，通过采用在主面为(110)面的Si膜上所形成的具有与(211)方向平行的边的正方形电阻掩模的湿法蚀刻，利用由于结晶方位引起的蚀刻速度的各向异性，可以将集电极101的侧面做成非常平滑的(111)面。但是，集电极101的形成方法也可以采用在Si膜上形成覆盖集电极层101的蚀刻掩模之后对其进行干法蚀刻的方法。
然后，在图2(b)所示的工序中，通过CVD(Chemical Vapor Deposition)或者UHV-CVD(Ultra High Vacuum-CVD)，在集电极101的台面部的侧面上，外延生成成为集电极101的一部分厚度约为120nm的不掺杂Si层。这时，在Si层上用外延生成工序从集电极101的台面部开始扩散锑(Sb)形成反向梯度的杂质浓度分布。然后，一边现场掺入浓度约为2×1018·原子·cm-3的硼，在C的含有率为一定(约2％)的情况下，并且让Ge的含有率成如后述的图3所示的倾斜，在外延生成横方向的厚度约为80nm的SiGeC层之后，通过形成横方向的厚度约为10nm的不掺杂Si层，形成SiGeC/Si层102。这样，由于在SiGeC/Si层102中的SiGeC层含有2％的C，在以后的热处理工序中可以确实防止硼的扩散，可以实现具有更急剧的杂质浓度分布的异质结构造。
然后，在图2(c)所示的工序中，在基板上堆积多晶硅膜160之后，在图2(d)所示的工序中，用CMP(Chemical Mechanical Polishing)等方法对多晶硅膜160进行深蚀刻使其平坦化。
然后，在图2(e)所示的工序中，在基板上形成氧化膜161之后，在多晶硅膜160中成为外部基极层104的部分中注入硼离子使硼浓度达到1×1020·原子·cm-3以上，在成为发射极103的部分中离子注入磷(也可以是砷或者锑)使浓度达到1×1020·原子·cm-3以上来进行掺杂。此外，在图2(e)所示工序之后，在图中省略了Si基板150以及BOX层151。
然后，如果就这样的话，由于在外部基极层104和发射极103之间介入了多晶硅膜160的不掺杂部分有可能产生漏电，通过以下的处理除去多晶硅膜160的一部分使两者之间处于电绝缘状态。即，在图2(f)所示的工序中，从多晶硅膜160的注入了杂质离子的部分隔开给定的距离在氧化膜161上形成开口之后，在图2(g)所示的工序中，采用湿法蚀刻，直到让多晶硅膜160远离SiGeC/Si层102。这时，通过采用多晶硅和Si之间的蚀刻选择比高的蚀刻液，可以在不损伤SiGeC/Si层102的情况下达到绝缘。之后，进行为了活性化离子注入的杂质的热处理(退火)。通过该热处理，发射极103的多晶硅中掺入的磷等n型杂质扩散到发射极动作区域102b的不掺杂硅为止，作为npn双极三极管的发射极区域发挥作用。
然后，在图2(h)所示的工序中，如果除去氧化膜161，获得具有图1(b)所示构造的横型异质结双极三极管。
图3(a)、(b)为表示为说明本实施例的横型异质结双极三极管的图2(h)所示的区域A中横方向的杂质分布的图。又，图4(a)、(b)为表示为说明本实施例的横型异质结双极三极管的图2(h)所示的区域B中横方向的杂质分布的图。
如图3(a)、(b)以及图4(a)、(b)所示，在集电极101中，为了增加耐压，形成了从接近内部基极层102a的地方向远离的方向杂质的Sb的浓度越浓的反向梯度分布。为了让其产生漂移电场在内部基极层102a中的Ge含有率是倾斜的。又，由多晶硅构成发射极103中的磷浓度为5×1020·原子·cm-3的高浓度并且一定，但由于扩散向内部电极102a扩散。希望该扩散浓度尽量低。又，外部基极层104中虽然掺入了高浓度的硼，由于掺入的是和内部电极102a相同极性的杂质，在电气上和内部电极102a保持一致相同的电位。
依据本实施例，由于内部电极层102a的横方向的厚度不是由杂质离子的注入所确定，而是由现场掺杂的外延生长所确定，内部电极层102a的横方向的厚度不会由光刻的精度和杂质的扩散的程度所左右。又，由于内部电极层102a不是由杂质离子的注入形成，而是由现场掺杂的外延生长形成，可以抑制杂质的扩散，获得比较急剧的杂质浓度分布。然而，在本实施例中，由于内部电极层102a由SiGeC层构成，由于C的存在可以抑制热处理中杂质的扩散，杂质浓度分布也不会崩溃。此外，即使由SiGe层代替SiGeC层构成内部电极层102a，由于SiGe层中杂质的扩散浓度比在Si层中的扩散速度要小，在某种程度上获得适当维持杂质浓度分布的效果。
然而，在本实施例的横型异质结双极三极管中，由于利用SiGeC/Si异质结构造，和采用Si同质结构造的上述文献中所记载的横型异质结双极三极管相比，可以发挥以下的效果。即，由于内部基极层的带隙比发射极动作区域的带隙要小，抑制从内部基极层向发射极动作区域的逆注入的结果，内部基极层的杂质浓度比同质结双极三极管中的浓度要高，可以减小基极层电阻。
此外，由于利用SOI基板，和上述文献的技术相同，可以获得寄生电容小，fmax高、适合高速动作的异质结横型双极三极管。
还有，在图1的构造中，也可以让符号101所示的台面状的单晶硅层不作为集电极而作为发射极，让符号103所示的多晶硅层不作为发射极而作为集电极，让符号102b所示的单晶硅层作为集电极。这时，特别是可以获得耐压高的双极三极管。并且，这时，优选成为集电极的单晶硅区域横方向的厚度在0.2μm以上。和本实施例的集电极相同，为提高耐压，优选形成从接近内部基极层102a的地方向远离的方向杂质的Sb的浓度越浓的反向梯度分布。
实施例2
然后，说明实施例1中的横型异质结双极三极管的变换例的实施例2。
图5为表示本实施例的横型异质结双极三极管的俯视图。在本实施例中，作为npn三极管作用的部分的构造，和上述实施例1相同。
如该图所示，本实施例的横型异质结双极三极管和实施例1相同，包括Si基板、设置在Si基板上的由硅氧化膜构成的BOX层、设置在BOX层上的半导体层，构成所谓的SOI构造。在图5中仅表示了半导体层。然后，在半导体层上设置由由p型SiGeC层以及n型Si层构成的直线状的SiGeC/Si层112，在SiGeC/Si层112的两侧设置包含n型杂质单晶硅构成的集电极111、和包含n型杂质多晶硅构成的发射极113。另外，在SiGeC/Si层112中中央直线部的两端处设置包含p型杂质多晶硅层构成的外部基极层114。然后，SiGeC/Si层112中由p型SiGeC层(图中阴影线的部分)构成的部分为内部基极层112a，SiGeC/Si层112中由n型Si层(图中空白的部分)构成的部分为发射极动作区域112b。
集电极111的厚度约为200nm，边长约为1.0μm，在集电极111内掺入了浓度约为1×1019·原子·cm-3的锑(磷或者砷也可以)。集电极111的主面为(110)面，侧面为平滑的(111)面。又，在本实施例中，内部基极层112a包含浓度约为2×1018·原子·cm-3的硼，由具有倾斜组成的Si1-x-yGexCy层构成，也可以由不含C的SiGe(例如具有倾斜组成的Si1-xGex等)所构成。但是，通过即使是包含微量的C，特别是对于防止杂质的扩散具有很大效果。进一步，发射极动作区域112b由包含浓度约为1×1018·原子·cm-3以上的磷(或者砷)的单晶硅构成。发射极113由包含浓度约为1×1020·原子·cm-3以上的磷(或者砷)的n型多晶硅构成。即在发射极动作区域—内部基极层—集电极之间形成Si/SIGeC/Si的异质结构造。又，外部基极层114由包含浓度约为1×1020·原子·cm-3以上的硼的多晶硅构成，外部基极层114对于内部基极层112a而言起集电极区域的作用。进一步，外部基极层114和集电极111由第1绝缘膜115，外部基极层114和发射极113由第2绝缘膜116分别电绝缘。
此外，集电极111中n型杂质(锑)的浓度具有从内部基极层112a开始越远离浓度越高的反向梯度构造。又，在内部基极层112a中，Ge(或者Ge以及C)的含有率具有从集电极111开始越远离越小的倾斜组成，在内部基极层112a中形成电子的移动度高的构造。但是，并不是一定要在集电极111中设置反向梯度或者在在内部基极层112a中设置倾斜组成。
下面，简单说明本实施例的横型异质结双极三极管的制造方法。
在本实施例中，虽然横型异质结双极三极管的平面形状和实施例1不同，但基本的制造工序和上述实施例1相同。即，形成由Si基板、BOX层、Si膜构成的SOI基板之后，对Si膜构图，形成集电极111的台面部。这时，通过和实施例1相同的处理，集电极111中央部的侧面可以做成非常平滑的(111)面。然后，集电极111的台面部的另一侧面由第1绝缘膜115覆盖，仅让一侧面露出，之后，用CVD或者UHV-CVD在该侧面上外延生长成为集电极111的一部分的不掺杂Si层。然后，在该不掺杂Si层上C的含有率为2％Ge的含有率倾斜外延生成SiGeC层之后，进一步通过形成不掺杂Si层，形成SiGeC/Si层112。然后，在基板上堆积多晶硅膜之后，对其进行深蚀刻使其平坦化。并且，多晶硅膜中成为外部基极层114部分中注入硼离子，成为发射极113的部分中注入磷离子，然后进行多晶硅膜的构图和绝缘体的埋入，由第2绝缘膜116让发射极113和外部基极层114相互电绝缘。
之后，进行为了活性化离子注入的杂质的热处理(退火)。通过该热处理，发射极113的多晶硅中掺入的磷等n型杂质扩散到发射极动作区域112b的不掺杂硅为止，作为npn双极三极管的发射极区域发挥作用。另外，在外延生长层中成为集电极111的一部分的Si层中，从集电极的台面部开始扩散锑(Sb)形成反向梯度的杂质浓度分布。
在本实施例中，在上述制造工序中杂质的注入条件和注入的离子种类也和上述实施例1相同。
在本实施例中，虽然也获得了和上述实施例1基本相同的效果，如果考虑到和电极的导电，实施例1具有双极三极管整体的面积可以更小的优点。
实施例3
图6(a)、(b)为表示实施例3的横型异质结双极三极管的俯视图以及剖视图。
如图6(a)、(b)所示，本实施例的横型异质结双极三极管包括Si基板250、设置在Si基板250上的由硅氧化膜构成的BOX层251、设置在BOX层251上的半导体层252，成为所谓的SOI构造。然后，在半导体层252上设置具有平面形状为直线状的平面构造的p型SiGe层构成的内部基极层202a，在内部基极层202a的两侧设置由n型单晶硅构成的集电极201a、和n型单晶硅构成的发射极203a。又，本实施例的横型异质结双极三极管包括覆盖在半导体层252上的氧化膜206、通过氧化膜206的开口部与内部基极层202a接触的由p型多晶硅构成的外部基极层202b、埋入到在氧化膜206以及集电极201a上形成的槽的n型多晶硅构成的集电极导体201b、埋入到在氧化膜206以及发射极203a上形成的槽的n型多晶硅构成的发射极导体203b。
在本实施例中，虽然集电极201以及发射极203的主面为(100)面，也可以和实施例1、2相同，也可以让集电极201以及发射极203的主面为(110)面，侧面为平滑的(111)面。在集电极201以及发射极203内掺入了浓度约为1×1018·原子·cm-3的磷。另外，在本实施例中，内部基极层202a虽然由包含浓度约为5×1018·原子·cm-3的硼、由表达式Si0.7Ge0.3组成的SiGe层所构成，但是也可以包含微量C(例如2％程度)，通过包含微量的C，特别是对于防止杂质的扩散具有很大效果。在集电极导体201b、发射极导体203b以及外部基极层202b中掺入浓度约为1×1020·原子·cm-3以上的磷。
然后，参照图7(a)～(e)说明本实施例的横型异质结双极三极管的制造工序。图7(a)～(e)为表示本实施例的横型异质结双极三极管的制造工序的剖视图。
首先，在图7(a)所示的工序中，形成由Si基板250、由硅氧化膜构成的BOX层251、在BOX层251上形成的Si膜(半导体层)构成的SOI基板。半导体层252的厚度约为200nm，在半导体层252内掺入浓度约为1×1018·原子·cm-3以上的磷。
然后，在图7(b)所示的工序中，在半导体层252上形成氧化膜206，在氧化膜206的中央部形成槽207之后，在图7(c)所示的工序中，让槽207贯通到半导体层252。
然后，在图7(d)所示的工序中，通过CVD或者UHV-CVD，从槽207的两侧，外延生长Si0.7Ge0.3，并在槽207的中央合体埋入到槽207内形成内部基极层202a。这时，通过现场掺杂，让内部基极层202a包含浓度约为5×1018·原子·cm-3的硼。然后，在氧化膜206中离开槽约200nm的两侧的区域上用干法蚀刻形成槽，进一步，用湿法蚀刻扩大到半导体层252形成槽208、209。这时，通过湿法蚀刻的等方性蚀刻作用，将槽208、209向横方向扩大，让其端部到达离开槽207约100nm的位置处。
然后，在图7(e)所示的工序中，在槽208、209内埋入铝等金属，形成集电极导体201b和发射极导体203b。进一步，在基板上，沉积掺入了高浓度的硼后的多晶硅膜之后，对其构图，在槽207中形成与内部基极层202a接触的外部基极层202b。
依据本实施例的横型异质结双极三极管，由于内部基极层202a是由采用外延生长形成的SiGe层所构成，如上所述，可以形成比较急剧的浓度分布的异质结构造。
此外，依据本实施例的方法，由于内部基极层202a和外部基极层202b采用自动对准连接，可以减小寄生阻抗，特别是显著降低寄生电容。又，由于集电极导体201b和发射极导体203b可以由埋入金属构成，可以减少各导体的寄生阻抗，形成特性良好的横型异质结双极三极管。
实施例4
图8为表示实施例4的横型异质结双极三极管的俯视图。在本实施例中，虽然省略了俯视图，本实施例的横型异质结双极三极管具有和上述实施例3基本相同的平面构造。
如图8所示，本实施例的横型异质结双极三极管具有和上述实施例3基本相同的构造，但发射极203a和集电极201a中相互具有不同的杂质浓度。其他构造和实施例3相同。
即，在本实施例中，在发射极203a中掺入约为1×1020·原子·cm-3的高浓度的锑(Sb)，在集电极201a中掺入约为1×1017·原子·cm-3的比较低的浓度的锑(Sb)。这样通过分别在发射极203a和集电极201a中掺入最适合浓度的杂质，可以从发射极203a经过内部基极层202a向集电极201a有效注入电子，在本实施例中，加上上述实施例3的效果，可以实现高速并且高增益的三极管动作。
然后，参照图9(a)～(f)说明本实施例的横型异质结双极三极管的制造工序。图9(a)～(f)为表示本实施例的横型异质结双极三极管的制造工序的剖视图。
首先，在图9(a)所示的工序中，形成由Si基板250、由硅氧化膜构成的BOX层251、在BOX层251上形成的Si膜(半导体层)构成的SOI基板。半导体层252的厚度约为200nm。然后，在半导体层252上形成具有比发射极形成区域和集电极形成区域合起来的区域要宽的开口部的电阻掩模220，从该电阻掩模220的上方向半导体层252内以在半导体层252内形成浓度约为1×1017·原子·cm-3的条件注入锑(Sb)离子。依据该工序，在半导体层252内形成后面将成为集电极的低浓度杂质注入区域210和后面将成为发射极的高浓度杂质注入区域211。
然后，在图9(b)所示的工序中，在半导体层252上形成氧化膜206，在氧化膜206上，形成具有包含注入锑的区域中的发射极性形成区域、并且和形成基极层形成用槽的区域重叠的开口部的电阻掩模221，从该电阻掩模221的上方向半导体层252内以在半导体层252内形成浓度约为1×1020·原子·cm-3的条件注入锑(Sb)离子。
然后，在图9(c)所示的工序中，在氧化膜206的中央部形成槽207之后，在图9(d)所示的工序中，让槽207贯通到半导体层252。
然后，在图9(e)所示的工序中，通过CVD或者UHV-CVD，从槽207的两侧，外延生长Si0.7Ge0.3，并在槽207的中央合体埋入到槽207内形成内部基极层202a。这时，通过现场掺杂，让基极层202a包含浓度约为5×1018·原子·cm-3的硼。然后，在氧化膜206中离开槽约200nm的两侧的区域上用干法蚀刻形成槽，进一步，用湿法蚀刻扩大到半导体层252以及低浓度杂质注入区域210形成槽208，和扩大到半导体层252以及高浓度杂质注入区域211形成槽209。这时，通过湿法蚀刻的等方性蚀刻作用，将槽208、209向横方向扩大，让其端部到达离开槽207约100nm的位置处。
然后，在图9(f)所示的工序中，在槽208、209内埋入铝等金属，形成集电极导体201b和发射极导体203b。进一步，在基板上，堆积掺入了高浓度的硼后的多晶硅膜之后，对其构图，在槽207中形成与内部基极层202a接触的外部基极层202b。
依据本实施例的横型异质结双极三极管，由于发射极203a、集电极201a的杂质浓度可以根据双极三极管的动作调整适当的浓度，再加上和上述实施例3相同的效果，通过简单的工序，可以实现发射极203a、集电极201a的相互不同的杂质浓度分布。
如上所述，本发明通过在SOI基板上的简单的工序可以形成具有SiGeC的基极层并且寄生电容和寄生阻抗小可以高速动作的横型异质结双极三极管。
Claims (20)
1.一种横型异质结双极三极管，其特征是包括
具有绝缘层的基板、
在所述绝缘层上设置的台面状的第1半导体层、
在所述第1半导体层的侧面通过外延生长形成和所述第1半导体层的带隙不同的第2半导体层、
在所述第2半导体层的侧面通过外延生长形成和所述第2半导体层的带隙不同的第3半导体层，
所述第2半导体层的至少一部分成为第2导电型的内部基极层。
2.根据权利要求1所述的横型异质结双极三极管，其特征是至少所述第1半导体层成为第1导电型的集电极、所述第3半导体层的至少一部分成为第1导电型的发射极动作区域。
3.根据权利要求1所述的横型异质结双极三极管，其特征是进一步包括和所述第2半导体层接触的第2导电型的外部基极层。
4.根据权利要求1所述的横型异质结双极三极管，其特征是所述第2半导体层的带隙比所述第3半导体层的带隙要小。
5.根据权利要求1～4中任一项所述的横型异质结双极三极管，其特征是
所述第1以及第3半导体层由硅层构成，
所述第2半导体层由包含Si、Ge以及C中至少任两种的合金构成。
6.根据权利要求1～4中任一项所述的横型异质结双极三极管，其特征是所述第1半导体层的主面为{110}面，所述第1半导体层的与所述第2半导体层接触的侧面为{111}面。
7.一种横型异质结双极三极管的制造方法，其特征是包括
在设置于基板的绝缘层上的所述半导体层上形成蚀刻掩模的工序(a)、
利用所述蚀刻掩模、通过包含干法蚀刻的蚀刻对所述半导体层构图形成台面状的第1半导体层的工序(b)、
在所述第1半导体层的至少一个侧面上外延生长和所述第1半导体层的带隙不同的第2半导体层的工序(c)、
在所述第2半导体层的侧面上外延生长和所述第2半导体层的带隙不同的第3半导体层的工序(d)，
至少所述第1半导体层作为第1导电型的集电极作用，述第2半导体层的至少一部分作为第2导电型的内部基极层作用，所述第3半导体层的至少一部分作为第1导电型的发射极动作区域作用。
8.根据权利要求7所述的横型异质结双极三极管的制造方法，其特征是在所述工序(b)中，由干法蚀刻对所述半导体层构图成蚀刻掩模的形状之后，在留下所述蚀刻掩模的状态下通过对构图后的所述半导体层的侧部湿法蚀刻，形成所述第1半导体层。
9.根据权利要求7所述的横型异质结双极三极管的制造方法，其特征是在所述工序(d)之后，进一步包括基板上沉积多结晶半导体层的工序(e)和用CMP平坦化所述多结晶半导体层、形成至少与所述第3半导体层接触的发射极的工序(f)。
10.根据权利要求7所述的横型异质结双极三极管的制造方法，其特征是在所述工序(e)中和之后，进一步包括分别在所述多结晶半导体层的第1区域导入第1导电型杂质，在第2区域导入第2导电型杂质，除去所述多结晶半导体层中至少位于所述第1、第2区域之间的部分，从所述第1区域中形成与所述第3半导体层接触的发射极，另一方面从所述第2区域中形成与所述第2半导体层接触的外部基极层的工序(g)。
11.根据权利要求10所述的横型异质结双极三极管的制造方法，其特征是所述杂质的导入采用掩模通过离子注入进行。
12.根据权利要求11所述的横型异质结双极三极管的制造方法，其特征是所述工序(g)通过湿法蚀刻进行。
13.根据权利要求7～12中任一项所述的横型异质结双极三极管的制造方法，其特征是在所述工序(a)中，作为所述绝缘层上半导体层采用主面为{110}面的半导体，并且在所述工序(b)中，让所述第1半导体层的与所述第2半导体层接触的侧面成为{111}面来形成所述蚀刻掩模。
14.根据权利要求7～12中任一项所述的横型异质结双极三极管的制造方法，其特征是在所述工序(b)中，采用包含乙二胺、邻苯二酚、KOH、联氨中至少一个的蚀刻液进行结晶异方性蚀刻。
15.一种横型异质结双极三极管，是在绝缘层上设置的横型异质结双极三极管，其特征是包括
成为集电极的第1半导体层、
和所述第1半导体层的至少一个侧面接触所设置的、比所述第1半导体层的带隙要小的成为内部基极层的第2半导体层、
和所述第2半导体层的至少一个侧面接触所设置的、比所述第2半导体层的带隙要大的成为发射极的第3半导体层、
与所述第1、第3半导体层的侧面接触的第1电极以及第2电极、
与所述第2半导体层的上面接触所设置的第3电极。
16.根据权利要求15所述的横型异质结双极三极管，其特征是所述第1、第2电极由金属构成。
17.一种横型异质结双极三极管的制造方法，其特征是包括
在绝缘层上设置了包含第1导电型杂质的第1半导体层所形成的基板的所述第1半导体层中导入第1导电型杂质的工序(a)、
在所述第1半导体层上形成具有宽度为200nm以下的槽的蚀刻掩模的工序(b)、
利用所述蚀刻掩模进行蚀刻、除去位于所述半导体层的所述槽的下方的部分形成贯通所述第1半导体层的槽的的工序(c)、
从所述第1半导体层的所述槽的两侧面外延生长和所述第1半导体层的带隙不同的第2半导体层并让其埋入所述槽的的工序(d)、
所述绝缘层中所述槽的两侧位于所述第1半导体层的上方的区域形成开口部的的工序(e)、
从所述绝缘层的所述开口部进行所述第1半导体层的湿法蚀刻形成空隙部、同时在所述第2半导体层的两侧上留下各一部分所述第1半导体层的工序(f)、
形成埋入所述空隙部的第1、第2电极的的工序(g)、
形成埋入所述绝缘层的槽中与所述第2半导体层接触的第3电极的工序(h)，
所述第1半导体层中分别残留在所述第2半导体层的两侧的所述部分作为集电极、发射极动作区域作用，所述第2半导体层作为内部基极层作用。
18.根据权利要求17所述的横型异质结双极三极管的制造方法，其特征是在所述工序(f)中，采用包含乙二胺、邻苯二酚、KOH以及联氨中至少一个进行晶体各向异性蚀刻。
19.根据权利要求17所述的横型异质结双极三极管的制造方法，其特征是在所述工序(a)中，进行在所述第1半导体层中注入第1导电型杂质离子的第1次离子注入和在所述第1半导体层中的一部分中注入比所述第1次的离子注入的浓度要高的杂质离子的第2次离子注入，
所述集电极由所述第1半导体层中没有进行所述第2次离子注入而只进行了所述第1次离子注入的部分形成，
所述发射极动作区域由所述第1半导体层中进行所述第1、第2次离子注入的部分形成。
20.根据权利要求17～19中任一项所述的横型异质结双极三极管的制造方法，其特征是所述第1半导体层采用硅层，
作为所述第2半导体层，采用包含Si、Ge、C中至少两种的合金。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29964399 | 1999-10-21 | ||
| JP299643/1999 | 1999-10-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1294414A CN1294414A (zh) | 2001-05-09 |
| CN1159768C true CN1159768C (zh) | 2004-07-28 |
Family
ID=17875252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB001300237A Expired - Fee Related CN1159768C (zh) | 1999-10-21 | 2000-10-23 | 横型异质结双极三极管及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6563146B1 (zh) |
| EP (1) | EP1094523A3 (zh) |
| KR (1) | KR100644497B1 (zh) |
| CN (1) | CN1159768C (zh) |
| TW (1) | TW493278B (zh) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1020900B1 (en) * | 1999-01-14 | 2009-08-05 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| US6905542B2 (en) | 2001-05-24 | 2005-06-14 | Arkadii V. Samoilov | Waveguides such as SiGeC waveguides and method of fabricating the same |
| JP3719998B2 (ja) * | 2002-04-01 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JP2003297848A (ja) * | 2002-04-01 | 2003-10-17 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| FR2859797B1 (fr) * | 2003-09-17 | 2007-10-05 | Commissariat Energie Atomique | Procede de micro-lithographie utilisant un masque a surface courbe |
| DE10353266B4 (de) | 2003-11-14 | 2013-02-21 | Süd-Chemie Ip Gmbh & Co. Kg | Lithiumeisenphosphat, Verfahren zu seiner Herstellung und seine Verwendung als Elektrodenmaterial |
| JP2006080508A (ja) * | 2004-08-27 | 2006-03-23 | Asahi Kasei Microsystems Kk | 半導体デバイス及びその製造方法 |
| JP2006210790A (ja) * | 2005-01-31 | 2006-08-10 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7144787B2 (en) * | 2005-05-09 | 2006-12-05 | International Business Machines Corporation | Methods to improve the SiGe heterojunction bipolar device performance |
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| JP4182986B2 (ja) * | 2006-04-19 | 2008-11-19 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
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| ES2391924T3 (es) | 2009-10-15 | 2012-12-03 | Süd-Chemie Ip Gmbh & Co. Kg | Método para eliminar un material contaminante particulado de un material de fosfato de litio metal mixto particulado |
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| CN102231379B (zh) * | 2009-12-21 | 2013-03-13 | 上海华虹Nec电子有限公司 | SiGe异质结双极晶体管多指结构 |
| CN102130122B (zh) * | 2010-01-20 | 2012-08-01 | 上海华虹Nec电子有限公司 | 锗硅异质结三极管的版图结构 |
| US20130256757A1 (en) | 2012-03-29 | 2013-10-03 | International Business Machines Corporation | Soi lateral bipolar junction transistor having a wide band gap emitter contact |
| US9059016B1 (en) | 2014-02-14 | 2015-06-16 | International Business Machines Corporation | Lateral heterojunction bipolar transistors |
| US9437718B1 (en) | 2015-05-12 | 2016-09-06 | International Business Machines Corporation | Semiconductor-on-insulator (SOI) lateral heterojunction bipolar transistor having a wide band gap emitter/collector which are epitaxially grown |
| CN109103097A (zh) * | 2018-08-15 | 2018-12-28 | 深圳市诚朗科技有限公司 | 一种晶体管以及制作方法 |
| CN109037314B (zh) * | 2018-08-15 | 2023-07-04 | 深圳市金誉半导体有限公司 | 一种晶体管及其制作方法 |
| US20230066437A1 (en) * | 2021-08-25 | 2023-03-02 | Globalfoundries U.S. Inc. | Lateral bipolar transistors |
| US11777019B2 (en) * | 2021-09-28 | 2023-10-03 | Globalfoundries U.S. Inc. | Lateral heterojunction bipolar transistor with improved breakdown voltage and method |
| US11916136B2 (en) * | 2022-02-25 | 2024-02-27 | Globalfoundries U.S. Inc. | Lateral bipolar junction transistors including a graded silicon-germanium intrinsic base |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073506A (en) * | 1991-02-14 | 1991-12-17 | Allied-Signal Inc. | Method for making a self-aligned lateral bipolar SOI transistor |
| US5376823A (en) * | 1991-03-15 | 1994-12-27 | Fujitsu Limited | Lateral bipolar transistor and method of producing the same |
| JP3183467B2 (ja) | 1991-09-30 | 2001-07-09 | 株式会社東芝 | ヘテロ接合バイポーラトランジスタ |
| KR100292330B1 (ko) * | 1992-05-01 | 2001-09-17 | 이데이 노부유끼 | 반도체장치와그제조방법및실리콘절연기판의제조방법 |
| JP3258123B2 (ja) * | 1993-03-15 | 2002-02-18 | 株式会社東芝 | 半導体装置 |
| EP0616370B1 (en) * | 1993-03-16 | 2004-06-09 | Canon Kabushiki Kaisha | Semiconductor device comprising a lateral bipolar transistor including SiGe and method of manufacturing the same |
| DE69431609T2 (de) * | 1993-04-08 | 2003-06-26 | Koninkl Philips Electronics Nv | Verfahren zur Herstellung einer Halbleiteranordnung mit einem Bipolartransistor |
| US6433387B1 (en) * | 1994-11-24 | 2002-08-13 | Siemens Aktiengesellschaft | Lateral bipolar transistor |
| US5834800A (en) * | 1995-04-10 | 1998-11-10 | Lucent Technologies Inc. | Heterojunction bipolar transistor having mono crystalline SiGe intrinsic base and polycrystalline SiGe and Si extrinsic base regions |
| US5665614A (en) * | 1995-06-06 | 1997-09-09 | Hughes Electronics | Method for making fully self-aligned submicron heterojunction bipolar transistor |
| US5780880A (en) * | 1996-05-22 | 1998-07-14 | Research Triangle Institute | High injection bipolar transistor |
| US6174779B1 (en) * | 1998-03-13 | 2001-01-16 | Kabushiki Kaisha Toshiba | Method for manufacturing a lateral bipolar transistor |
| JP3309959B2 (ja) * | 1998-04-16 | 2002-07-29 | 日本電気株式会社 | 半導体装置 |
| JPH11307541A (ja) | 1998-04-23 | 1999-11-05 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2000
- 2000-10-20 TW TW089122109A patent/TW493278B/zh not_active IP Right Cessation
- 2000-10-20 US US09/692,215 patent/US6563146B1/en not_active Expired - Fee Related
- 2000-10-20 EP EP00122896A patent/EP1094523A3/en not_active Withdrawn
- 2000-10-21 KR KR1020000062100A patent/KR100644497B1/ko not_active IP Right Cessation
- 2000-10-23 CN CNB001300237A patent/CN1159768C/zh not_active Expired - Fee Related
-
2002
- 2002-10-11 US US10/269,079 patent/US6756278B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1294414A (zh) | 2001-05-09 |
| KR100644497B1 (ko) | 2006-11-10 |
| EP1094523A2 (en) | 2001-04-25 |
| US6756278B2 (en) | 2004-06-29 |
| US6563146B1 (en) | 2003-05-13 |
| KR20010051176A (ko) | 2001-06-25 |
| EP1094523A3 (en) | 2003-06-11 |
| TW493278B (en) | 2002-07-01 |
| US20030054601A1 (en) | 2003-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BB1A | Publication of application | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040728 Termination date: 20101023 |