CN1661811A - 超薄soi纵向双极型晶体管及其方法 - Google Patents
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Abstract
本发明提供一种不具有掺杂杂质的集电极的“无集电极”绝缘体上硅(SOI)双极面结型晶体管(BJT)。代替地，当它操作时，本发明的纵向SOI BJT使用感生背面栅极、少数载流子反型层作为固有集电极。根据本发明，SOI衬底被施加偏压使得反型层在用作集电极的基极区域底部形成。这种器件的优点是它的类CMOS工艺。因此，集成方案可以简化并且制造成本可以显著减少。本发明也提供一种使用关于厚BOX的常规SOI起始晶片在非常薄BOX的所选区域上制造BJT的方法。双极型器件下面减小的BOX厚度允许与CMOS相适合的显著减小的衬底偏压被施加，同时维持CMOS下厚BOX的优点。
Description
技术领域
[0001]本发明涉及半导体器件，尤其涉及一种不包括掺杂杂质的集电极的纵向双极型晶体管。代替地，本发明的双极型晶体管包含少数载流子反型层作为集电极。本发明也提供一种形成这种纵向双极型晶体管的方法。
背景技术
[0002]半导体工业已经寻找制造用于射频(RF)/模拟和无线/光纤电信的大量应用的集成双极型晶体管和互补金属氧化物半导体(CMOS)器件(在下文称为Bi/CMOS)的更节省成本的解决办法长达数十年。Si/SiGe BiCMOS技术广泛使用并且已经非常成功。但是，因为CMOS为了较低的功率和较高的速度而采用薄的绝缘体上硅(SOI)衬底(因器件缩放)，常规双极面结型晶体管(BJT)厚的子集电极变得与高性能SOI CMOS器件的集成不适宜。
[0003]为了易于与SOI CMOS集成，横向SOI BJT已经被提出和研究。参看，例如，S.Parke，et al.“A versatile，SOI CMOS technologywith complementary lateral BJT’s”，IEDM，1992，Technical Digest，13-16Dec.1992，page(s)453-456(S.Parke等人，“具有互补横向BJT的通用SOI CMOS技术”，IEDM，1992，技术文摘，13-16 Dec.1992，453-456页)；V.M.C.Chen，“A low thermal budget，fully self-aligned lateralBJT on thin film SOI substrate for lower power BiCMOS applications”，VLSI Technology，1995.Digest of Technical Papers.1995 Symposium onVLSI Technology，6-8 June 1995，page(s)133-134(V.M.C.Chen，“用于较低功率BiCMOS应用的薄膜SOI衬底上的低热平衡、完全自对准横向BJT”，VLSI技术，1995。技术论文文摘。1995 VLSI技术专题讨论会，6-8 June 1995，133-134页)；T.Shino，et al.“A 31 GHz fmaxlateral BJT on SOI using self-aligned external base formationtechnology”，Electron Devices Meeting，1998.IEDM’98 Technical Digest，International，6-9 Dec.1998，page(s)953-956(T.Shino等人，“使用自对准外部基极形成技术的SOI上的31 GHz fmax横向BJT”，电子器件会议，1998。IEDM‘98技术文摘，国际，6-9 Dec.1998，953-956页)；T.Yamada，et al.“A novel high-performance lateral BJT on SOI withmetal-backed single-silicon external base for low-power/low-cost RFapplications”，Bipolar/BiCMOS Circuits and Technology Meeting，1999.Proceedings of the 1999，1999，page(s)129-132(T.Yamada等人，“用于低功率/低成本RF应用的、具有金属背单硅外部基极的SOI上一种新的高性能横向BJT”，双极型/BiCMOS电路和技术会议，1999。1999会议论文集，1999，129-132页)；以及T.Shino，et al.“Analysis onHigh-Frequency Characteristics of SOI Lateral BJTs with Self-AlignedExternal Base for 2-GHz RF Applications”，IEEE，TED，vol.49，No.3，pp.414，2002(T.Shino等人，“关于用于2-GHz RF应用、具有自对准外部基极的SOI横向BJT的高频特性的分析”，IEEE，TED，vol.49，No.3，pp.414，2002)。
[0004]即使横向SOI BJT器件更容易与SOI CMOS集成，这种器件的性能非常有限。这是因为横向SOI BJT的基极宽度由光刻技术决定。因此，没有更高级且更昂贵的光刻技术例如电子束光刻技术，它不能容易地按比例缩小(小于30nm)。
[0005]另一种类型的SOI BJT，其是具有完全耗尽集电极的纵向SOI SiGe双极型器件，也已经提出，并且说明以提供更高的基极-集电极击穿电压，更高的早期电压(early voltage)以及较好的集电极和发射极击穿电压，其中开启基极(BVCEO)-截止频率fT相互权衡。参看，例如，T.Ning的美国专利申请公开2002/0089038 A1，以及于2002年12月24日提交的共同转让美国专利序列号10/328,694。但是，这些纵向SOI BJT和SOI CMOS的集成过程仍然非常复杂和昂贵。
[0006]考虑到上面，需要提供一种克服与现有技术SOI BJT相关的缺点的新的改进纵向SOI双极型晶体管。
发明内容
[0007]本发明通过提供不具有掺杂杂质的集电极的“无集电极”SOI BJT来解决现有技术纵向SOI BJT的问题。代替地，本发明的纵向SOI BJT使用感生背面栅极、少数载流子反型层作为固有集电极，当它操作时。根据本发明，SOI衬底被施加偏压，使得反型层在用作集电极的基极区域底部形成。这种器件的优点是它的类CMOS工艺。因此，集成方案可以简化并且制造成本可以显著减少。但是，对于隐埋氧化物(BOX)厚度为100nm的典型SOI衬底，30V的衬底偏压是必需的以便产生反型层。这种高偏压是不希望的。为了使这种双极型器件可用于SOI应用上的BiCMOS，衬底偏压应当等于或小于施加到CMOS的偏压，典型地3V或更小。
[0008]本发明也提供一种使用关于厚BOX的常规SOI起始晶片在非常薄BOX的区域上制造BJT的方法。双极型器件下面减小的BOX厚度允许与CMOS相适合的显著减小的衬底偏压被施加，同时维持CMOS下面厚BOX的优点。
[0009]本发明的双极型晶体管，其没有掺杂杂质的集电极，而是使用感生背面栅极、少数载流子反型层作为集电极，在SOI衬底上构建，其中SOI厚度优选地为了高性能而薄(小于50nm)。这是因为SOI厚度现在规定正常操作中的基极宽度。当衬底没有被正向施加偏压时，本发明的器件没有固有集电极。当正偏压施加到衬底时，p型基极中的孔将开始在Si/SiO2交界处耗尽，对于NPN晶体管。如果衬底偏压高于阈电压，薄的反型层(电子，大约5nm)形成并且用作固有集电极。本发明的器件在该薄的反型层形成之后变成纵向BJT。对于PNP晶体管，负偏压施加到衬底，并且孔在薄的反型层中形成。
[0010]在广泛的方面，本发明的双极型晶体管包括用于接收偏压的导电背电极；位于导电背电极上的绝缘层；位于绝缘层上的第一半导体层，该第一半导体层包括包含第一导电型掺杂剂的基极和包含第二导电型掺杂剂的非固有集电极，该非固有集电极与基极邻接；以及位于基极的一部分上、包括包含第二导电型掺杂剂的第二半导体层的发射极，其中导电背电极被施加偏压以在基极中、在第一半导体层和绝缘层之间的交界处形成反型电荷层。
[0011]本发明的器件结构可以提供互补BJT并且可以直接与当前SOI CMOS技术集成。因此，互补Bi/CMOS可以实现并且为电路革新提供新的机会。在一种实施方案中，场效应晶体管在与本发明的双极型晶体管相邻的区域中形成，所述晶体管由沟槽隔离区域分隔。
[0012]仿真研究已经显示，非常好的性能可以使用本发明的器件结构实现。仿真结果显示，使用器件设计的优化，Si基(不是SiGe基)双极型器件可以实现fγ＝55GHz且fmax＝132GHz或者fγ＝70GHz，fmax＝106GHz。另一方面，现有技术的横向SOI BJT已经证明具有fγ＝16GHz且fmax＝25GHz，fγ＝7GHz且fmax＝60GHz。例如，分别参看，如上T.Shino和T.Yamada。在前面，fγ表示当电流增益变成一时的频率而fmax表示单向功率增益变成一的最大振荡频率。
[0013]因为典型SOI晶片通常具有大于100nm的相对厚的隐埋氧化物(BOX)，衬底偏压必须大于30V以便形成反型层集电极。这种高偏压是不期望的。在本发明中，一种使用常规SOI晶片为双极型晶体管形成局部薄BOX的方法被提供。在广泛的方面，本发明的方法包括步骤：提供包括位于第一绝缘层上的第一半导体层的绝缘体上硅衬底，其中第一半导体层下面的第一绝缘层的一部分被去除，提供底切区域；在第一半导体层的暴露表面上形成第二绝缘层，其中第二绝缘层比第一绝缘层薄；用作为背电极的导电材料填充底切区域和第一半导体层的去除部分；在第一半导体层的部分中形成包含第一导电型掺杂剂的非固有基极和包含第二导电型掺杂剂的非固有集电极；在所述第一半导体层的一部分上形成包括包含第二导电型掺杂剂的第二半导体层的发射极；以及对导电背电极施加偏压，以在第一半导体层和第二绝缘层之间的交界处形成反型电荷层。
[0014]具体地，沟槽首先刻蚀穿过SOI衬底的SOI层暴露通常100-150nm厚的BOX。然后，厚BOX的一部分使用底切SOI层的各向同性刻蚀工艺去除。各向同性刻蚀在从SOI层的顶上去除任何焊垫层(pad layer)之后在本发明中执行。如果焊垫层在该刻蚀工艺期间保留在SOI层上，SOI层依赖于焊垫层中的初始应力易于向上或向下弯曲。因此，焊垫层在该刻蚀步骤之前从SOI层去除，使得在厚BOX的刻蚀期间、在SOI层上没有给予应力的薄膜。薄的氧化物层(小于15nm)然后生长或沉积以形成薄BOX。厚BOX去除的沟槽和区域使用掺杂多晶硅填充。掺杂多晶硅可以现场形成或者在多晶硅沉积之后由离子注入形成。多晶硅填充然后可以用来施加衬底偏压。使用双极型器件下这种减小的BOX厚度，与CMOS相适合的显著减小的衬底偏压(小于3V)能够产生足够强的垂直电场以形成反型层(感生电子)，从而形成固有集电极，同时维持CMOS下面厚BOX的优点。
[0015]对于该问题没有已知的备选解决办法。一种可能的备选方案是在氧离子注入隔离(SIMOX)工艺期间，使用图案形成工艺在SOI晶片上形成薄和厚BOX的区域。但是，通过使用氧气注入，难以制造小于15nm的薄BOX和具有BOX厚度的良好控制。同样，该方法将需要昂贵的另外光刻和注入步骤以生产SOI晶片。
附图说明
[0016]图1A显示本发明的单指发射极器件的自顶向下视图。
[0017]图1B显示本发明的两指发射极器件的自顶向下视图。多指构造减小用于实现高fmax的发射极电阻。
[0018]图1C和1D显示图1A的单指发射极器件沿着两个方向，D-D’，和C-C’的横截面示意图。
[0019]图2是VSE＝3V和VCE＝3V时，WE＝100nm，TSOI＝50nm，NB＝2e18cm-3和Tax＝10nm的器件的仿真古默尔图表。
[0020]图3是VSE＝3V时图2中器件的仿真输出特性。
[0021]图4是VSE＝3V时图2中器件的仿真fγ和fmax对IC的函数。
[0022]图5是VCE＝3V时图2中器件的仿真峰值fγ和fmax对VSE的函数。
[0023]图6是VCE＝3V，VBE＝0.86V，并且VSE＝0，1和3V时通过图2中器件的发射极中心的载流子浓度的一维切割。
[0024]图7是VSE＝3V，VCE＝3V且VBE＝0.86V时图2中器件的静载流子浓度的二维轮廓。
[0025]图8A-8E说明在本发明中使用的、用于产生薄BOX区域的工艺流程。
[0026]图8F-8G显示经受本发明方法的SOI晶片的横截面SEM。BOX以0.3微米底切。然后8nm厚的热氧化物生长，紧接着LPCVD多晶硅填充。
[0027]图8H是图8E中所示结构的扩展视图。
[0028]图9A-9H描绘在薄BOX形成之后用于制造双极型器件的本发明的工艺流程。
[0029]图10是包括凸起的(raised)非固有集电极和凸起的非固有基极的本发明‘无集电极’纵向双极型晶体管的横截面视图。
具体实施方式
[0030]本发明，其提供为了低衬底偏压操作、在薄BOX上具有反型集电极的超薄SOI纵向双极型晶体管以及制造它的方法，现在将通过参考伴随本申请的附图更详细地描述。
[0031]如上所述，本发明提供一种双极型晶体管结构，其包括用于接收偏压的导电背电极，位于导电背电极上的绝缘层，以及位于绝缘层上的第一半导体层。该第一半导体层包括包含第一导电型掺杂剂的基极和包含第二导电型掺杂剂的非固有集电极。根据本发明，非固有集电极与基极邻接。本发明的双极型晶体管也包括位于基极的一部分上、包含第二导电型掺杂剂的第二半导体层的发射极。在操作期间，导电背电极被施加偏压以在基极中、在第一半导体层和绝缘层之间的交界处形成反型电荷层。本发明的双极型晶体管结构的构造将通过参考图1A-1D变得更明白。
[0032]本发明的双极型晶体管的两种器件布局在图1A和1B中显示。图1A-1B中所示器件设计代表本发明的两种不同实施方案。在图1A中所示的实施方案中，单指发射极器件被显示，而在图1B中，两指发射极器件被显示。通过“指”，意味着发射极具有从公共发射极区域向外延伸的至少一个部分。虽然图1A和1B分别显示单指和两指发射极器件，本发明并不仅局限于那些类型的器件。代替地，本发明考虑包括许多发射极指的薄BOX器件设计。多指构造比单指器件设计优选，因为它们典型地减少用于实现高fmax的发射极电阻。
[0033]在图1A-1B中所示的两种器件设计中，参考数字106表示线后端(BEOL)处理之后在器件顶上形成的金属垫片，参考数字24表示导电背电极，参考数字28表示隔离区域，参考数字52表示多个发射极，参考数字102表示有效区域，参考数字60表示在具有接触开口的层间电介质中形成的金属接触，参考数字41表示非固有集电极，典型地n+注入区域，以及参考数字45表示非固有基极，典型地p+注入区域。非固有基极和非固有集电极的相反导电性也在这里考虑。术语衬底，发射极以及基极包括在图1A-1B中，以为观察者提供正确的方向。
[0034]在本发明的单指实施方案中，发射极指104位于沿着轴C-C’的非固有基极45和非固有集电极41之间的轴D-D’上。图1A中所示的器件设计代表需要制造的最小区域的最简单设计。
[0035]在两指实施方案中，非固有基极45位于两个发射极指52之间，而非固有集电极41位于结构的任何一侧上。因此，在两指发射极设计中，两个外部非固有集电极41具有单个公共内部非固有基极45。如上所指示的，两指器件设计减小发射极电阻从而增加fmax。该器件设计需要比图1A中所示单指器件设计更多的制造空间，并且较大集电极区域(与单指发射极器件相比较)也减小集电极电阻。
[0036]单指发射极器件设计的横截面视图在图1C和1D中显示。图1C是沿着轴C-C’的横截面视图，而图1D是沿着轴D-D’的横截面视图。具体地，图1C和图1D中所示的横截面视图描绘本发明的纵向双极型晶体管10。纵向双极型晶体管10包括含Si衬底层14，具有第一厚度的第一绝缘层16(在下文称作厚隐埋氧化物BOX)，具有比厚BOX 16的第一厚度小的第二厚度的第二绝缘层(在下文称作薄BOX)。如所示，厚BOX 16位于含Si衬底14的顶面上，并且薄BOX的下部22l也位于含Si衬底14的顶面上，而薄BOX的上部22u位于导电背电极24的顶面上。上部薄BOX 22u是反型层将形成于其上的绝缘层。由22l和22u代表的薄BOX也可以在这里仅由参考数字22指示。
[0037]图1C-1D中所示的纵向双极型晶体管还包括如图1C中所示位于厚BOX 16顶上，以及如图1D中所示位于导电背电极24顶上的沟槽隔离区域28。因此，沟槽隔离区域28围绕结构的有效器件区域。结构也包括位于薄BOX上部22u以及厚BOX 16的一部分上的第一半导体层18(在下文称作SOI层)。第一半导体层18是在本发明中使用的初始衬底的原始SOI层。
[0038]根据本发明，第一半导体层18包括掺杂有第一导电型掺杂剂，或者n或者p型掺杂剂的双极型晶体管的基极100，以及掺杂有不同于第一导电型掺杂剂的第二导电型掺杂剂，或者n或者p型掺杂剂的非固有集电极41。第一半导体层18也包括掺杂有第一导电型掺杂剂的非固有基极45。与基极100相比较，非固有基极45具有较大的掺杂剂密度，也就是浓度。如所示，非固有集电极41在双极型晶体管的一侧上与基极100邻接，而非固有基极45与基极100的另一侧邻接。基极100的顶上是包括第二半导体层的发射极52。形成发射极52的第二半导体层可能由与第一半导体层18相同或不同的材料构成。发射极52大量地掺杂有第二导电型掺杂剂。衬垫36显示在发射极52周围。
[0039]发射极52，非固有集电极41，和非固有基极45具有形成于其上的金属硅化物56。如图1D中所示，金属硅化物56也形成在导电背电极24的任何暴露表面上。位于导电背电极24的暴露表面顶上的金属硅化物56是衬底的偏压可以发生的区域。在施加偏压期间，位于上部薄BOX 22u顶上的基极100的一部分转换成反型电荷层62。反型电荷层62是用作本发明双极型晶体管的集电极的少数载流子层。这不像集电极由掺杂杂质的区域组成的现有技术的双极型晶体管。
[0040]单指发射极器件例如图1D中描绘的那个，已经被仿真以检查器件性能。该器件具有100nm的发射极极条宽度，2E18cm-3的箱状基极掺杂分布(NB)以及50nm的SOI厚度。图2和3分别显示VSE＝3V时的古默尔图表和输出特性。电流增益(β)在宽范围的集电极电流上大于230。早期电压(VA)是102V。RF性能从小信号分析中提取，并且以VSE＝3V在图4中绘制。fγ和fmax在IC＝132mA/mm时分别达到它们的峰值35GHz和118GHz。衬底偏压对RF性能的影响在图5中显示，其中峰值fγ和fmax对VSE的函数被绘制。
[0041]图6显示在VCE＝3V，VBE＝0.86V并且VSE＝0，1和3V的偏压时通过发射极中心的载流子浓度的垂直切割。当VSE＜1V时，反型层不能在背面交界处形成，并且器件是以n++区域作为集电极的准横向BJT。但是，当VSE＞1V时，反型层形成，并且器件变成以反型层作为集电极的纵向BJT，如图7中看到的，其中VSE＝3V时静载流子浓度的二维轮廓被说明。衬底偏压产生反型层和它上面的耗尽层，并且它也像实际集电极上的偏压一样操作。随着VSE增加，耗尽层变宽并且反型层变强，从而WB减小并且rb增加同时rc和CdBC减小。静结果是fγ和fmax随着增加的VSE而增加，如图5中所示。但是，增加的rb减慢fmax的增强，特别在大VSE值时。非常高的VSE应当在实际中避免，以便防止氧化物击穿和基极-集电极穿通。此外，应当注意，VBE也影响耗尽层宽度和感生电子浓度。这是对MOSFET中体效应的模拟，只是我们情况中的体是经由正向偏压的p/n连接点(E-B)来施加偏压。
[0042]在上面两段中，WB是基极宽度，rb是基极电阻，rc是集电极电阻，以及CdBC是基极-集电极电容。“V”表示施加在集电极和发射极之间的电势VCE，施加在基极和发射极之间的电势VBE，以及施加在衬底和发射极之间的电势VSE。
[0043]制造薄BOX 22的工艺流程在图8A-8E中说明。虽然BOX层被描绘和描述为氧化物，当厚BOX 16和薄BOX 22是其他绝缘材料，例如氮化物或氮氧化合物时，本发明同样适用。图8A显示可以在本发明中使用、用于高性能CMOS应用的典型SOI衬底12的横截面。初始SOI衬底12包括含Si衬底层14，厚BOX 16，和顶部含Si层18(根据本发明的命名法，其是第一半导体层或SOI层)。术语“含Si”在这里使用以表示其中包括硅的任何半导体材料。这种含Si材料的说明实例包括但不局限于：Si，SiGe，SiGeC，SiC，Si/Si，Si/SiGe，预成型SOI晶片，绝缘体上硅锗(SGOI)和其他类似半导体材料。
[0044]初始SOI衬底12的SOI层18典型地是掺杂层，其可能包含n或p型掺杂剂。掺杂质可以在SOI衬底12形成之前或之后引入到SOI层18中。掺杂SOI层18的一部分是本发明双极型晶体管10的基极100。SOI层18中的掺杂剂浓度典型地从大约1E17到大约1E19原子/cm3。
[0045]SOI衬底12的含Si层18可能具有依赖于形成SOI衬底12时使用的技术的可变厚度。但是，典型地，SOI衬底12的含Si层18具有从大约10到大约1000nm的厚度，其中从大约50到大约500nm的厚度更典型。厚BOX 16的厚度也可能依赖于制造SOI衬底12时使用的技术而变化。但是，典型地，本发明的厚BOX 16具有从大约100到大约1000nm的厚度，其中从大约120到大约200nm的BOX厚度更典型。SOI衬底12的含Si衬底层14的厚度对本发明不重要。
[0046]初始SOI衬底12可以使用层转移工艺例如固结工艺来形成。作为选择，可以使用称作注氧隔离(SIMOX)的技术，其中离子，典型地氧，注入到块状含Si衬底中，然后包含注入离子的衬底在能够形成隐埋绝缘层也就是厚BOX 16的条件下退火。
[0047]接下来，如图8B中所示，延伸到含Si衬底层14顶面的至少一个沟槽26由光刻和刻蚀来形成。光刻步骤包括将光刻胶涂敷到SOI衬底12的表面，暴露光刻胶并且使用常规光阻显影机显影暴露的光刻胶。在形成沟槽26中使用的刻蚀步骤包括任何标准Si定向反应离子刻蚀工艺。其他干法刻蚀工艺例如等离子刻蚀，离子束刻蚀和激光烧蚀，也在这里考虑。刻蚀可以在厚BOX 16(没有显示)的顶部上，或者在厚BOX 16下面的含Si衬底14上停止，如图8B中所示。如所示，SOI层18和厚BOX 16由形成图案的光刻胶保护的部分没有在刻蚀期间去除。在刻蚀之后，形成图案的光刻胶利用常规光阻剥离工艺去除。
[0048]对硅选择性的各向同性氧化物刻蚀(例如定时基于氢氟酸的刻蚀或类似刻蚀化学)然后用来去除纵向双极型器件将在那里制造的、SOI层18下面厚BOX 16的部分(参看图8C)。各向同性刻蚀在SOI层18下面形成底切20，其随后将用导电背电极材料填充。SOI层18由没有被该刻蚀去除的厚BOX 16的部分支撑。在该刻蚀步骤之前，所有焊垫层应当从SOI层顶上去除，否则SOI层的弯曲发生。
[0049]热工艺例如湿式和/或干式氧化，氮化或氮氧化，然后用来在SOI层18的暴露表面上生长第二绝缘层22，也就是薄BOX，参看图8D。注意第二绝缘层22在SOI层18的暴露水平和垂直表面上以及含Si衬底层14的暴露表面上形成。在SOI层18上形成的薄BOX 22给予参考数字22u，而在含Si衬底层124中形成的BOX给予参考数字22l。根据本发明，薄BOX 22具有比第一绝缘层也就是厚BOX 16的第一厚度小的第二厚度。典型地，薄BOX 22具有从大约1到大约15nm的厚度。沉积的氧化物例如低温氧化物(LTO)或高密度氧化物(HTO)也可以使用。当沉积的氧化物被使用时，氧化物也将同样存在于开启结构的侧壁上。注意，氧化物也同样在氧化物表面上生长，虽然较少延伸。但是，氧化物在氧化物表面上的生长没有在本申请的附图中区别。
[0050]在本发明的这一时刻，导电背面栅电极材料，例如掺杂多晶硅，硅化物或导电金属被沉积以填充先前由去除的厚BOX 16占据的区域。沉积使用常规沉积工艺例如化学汽相沉积，等离子辅助化学汽相沉积，化学溶液沉积，蒸发等来完成。在一种实施方案中，掺杂多晶硅用作导电背电极材料，并且它使用低压化学汽相沉积(LPCVD)工艺在从大约400°到大约700℃的温度沉积。多晶硅层的掺杂可能现场发生或者在沉积之后使用离子注入工艺发生。然后，如果需要的话，结构可以由化学机械抛光或由对氧化物选择性的多晶硅干法刻蚀来平面化。在执行上述步骤之后作为结果的结构例如在图8E中显示。
[0051]图8F和8G显示经历上述过程的SOI晶片的SEM横截面。BOX被以0.3微米底切。然后8nm厚的热氧化物生长，跟着是LPCVD多晶硅填充。
[0052]图8H显示图8E中描绘的结构的扩展横截面视图。区域102表示双极型晶体管可以在其中形成的有效器件区域。有效区域102包括位于导电背电极24顶上的上部薄BOX 22u。导电电极24又位于含Si衬底层14顶上的下部薄BOX 22l上。
[0053]图9A-9H描绘在薄BOX形成之后制造双极型器件的简单工艺流程。虽然，该方法在这里描绘并描述，本发明考虑在图8H中所示结构的有效区域102顶上形成双极型晶体管的其他方法。在描述和说明的实施方案中，非固有集电极41和非固有基极45使用衬垫36自对准到发射极52，与常规CMOS工艺中一样。在制造图9H中所示的双极型晶体管之后，金属垫片106可以在具有导电填充开口60的层间电介质58顶上形成。
[0054]双极型晶体管首先通过在图8E或8H中所示的结构中形成沟槽隔离区域28来形成。沟槽隔离区域28由在本领域中众所周知的常规工艺来形成，包括例如，沟槽确定和刻蚀，可选地用衬里材料衬垫沟槽，然后用沟槽电介质材料例如四乙基原硅酸盐(TEOS)或高密度氧化物来填充沟槽。沟槽电介质材料可以在沟槽填充之后被致密化，如果需要的话，平面化工艺例如化学机械抛光可以执行。
[0055]接下来，屏蔽氧化物30由热氧化工艺或者由常规沉积工艺例如化学汽相沉积在结构的表面上形成。屏蔽氧化物30的厚度可以依赖于形成它时使用的技术而变化。典型地，屏蔽氧化物30具有从大约2到大约10nm的厚度。在屏蔽氧化物30形成之后，伪发射极层由沉积工艺例如化学汽相沉积，等离子化学汽相沉积，蒸发等技术来形成。伪发射极层可以由任何材料例如掺杂或不掺杂多晶硅组成。在本发明这一时刻形成的伪发射极层典型地具有从大约50到大约200nm的厚度。
[0056]在伪发射极层沉积之后，伪发射极层由光刻和刻蚀来形成图案，以便在位于薄BOX 22和导电背电极24上的屏蔽氧化物30的一部分上形成伪发射极32。
[0057]在可选实施方案(没有显示)中，低温氧化物(LTO)层可以使用在从大约400°到大约650℃的温度执行的沉积工艺、在包括伪发射极32的结构顶上(包括侧壁)形成。可选LTO的厚度可能变化，但是典型地，可选LTO具有从大约1到大约10nm的厚度。
[0058]具有从大约50到大约200nm厚度的含氮化物层34可以在包括伪发射极32，有或没有可选LTO的结构顶上形成。含氮化物层34可以由任何含氮电介质，包括例如Si3N4或SiON组成。含氮化物层由常规沉积工艺例如化学汽相沉积形成。
[0059]包括沟槽隔离区域28，屏蔽氧化物30，伪发射极32和含氮化物层34的结构例如在图9A中显示。
[0060]含氮化物层34然后经受各向异性刻蚀工艺，以在伪发射极32的侧壁上形成氮化物衬垫。每个氮化物衬垫36具有从衬垫底面测量、从大约30到大约150nm的长度，显示为Lsp1或Lsp2。衬垫36的长度应当足够宽以包括当打开发射极时，掺杂剂从非固有基极和非固有集电极以及屏蔽氧化物30的底切的横向扩散的公差。
[0061]然后光刻胶沉积并由光刻技术形成图案，以在结构的预先选择部分上提供形成图案的掩模38，而使结构的另一部分暴露。特别地，非固有集电极或固有基极将形成于其中的SOI层18的部分可以由形成图案的掩模38保护，而暴露非固有集电极或非固有基极将形成于其中的SOI层的其他部分。
[0062]在图9B中，形成图案的掩模38位于非固有集电极随后将形成于其中的SOI层的部分的顶上。依赖于被保护的区域，p或n型掺杂剂可以注入到结构中。在说明的实施方案中，形成图案的掩模38位于非固有基极随后将形成于其中的区域顶上，并且n+掺杂剂例如P或As注入到形成非固有集电极41的暴露SOI层18中，参看图9B和9C。参考数字40表示正在注入结构中的离子，参考图9B。n型注入的掺杂剂浓度典型地从大约1E19到大约2E20原子/cm3。
[0063]接下来，形成图案的掩模38被去除，并且另一个形成图案的掩模42由光刻和刻蚀在先前注入区域上形成。不包含先前注入的暴露SOI层18然后用相反导电型掺杂剂注入。例如，p+掺杂剂例如硼，BF2或Sb然后注入到形成非固有基极45的暴露SOI层18中，参考图9D。在图9C中，参考数字44表示正在注入到结构中的p型掺杂剂。形成图案的掩模42在注入步骤之后去除。p型注入的掺杂剂浓度典型地从大约1E19到大约1E20原子/cm3。
[0064]应当强调，虽然非固有集电极41显示为在非固有基极45形成之前形成，本发明也考虑制造的相反顺序。
[0065]在上述每个步骤中注入的掺杂剂的深度是这样的，使得在其激励之后，注入区域可以延伸到薄BOX层22u的表面，或者注入不需要向下延伸到薄BOX 22u。在图9D中，非固有集电极41显示与下面的薄BOX 22u接触，而固有基极45没有接触。非固有基极45和非固有集电极41由基极100分隔。典型地，基极100和非固有基极45包含相同的掺杂剂导电性，但是具有不同的浓度，而非固有集电极41具有与基极100或非固有基极45相反的掺杂剂导电性。
[0066]接下来，并且也如在图9D中所示，由除氧化物之外的电介质，例如氮化物组成的刻蚀停止层46在图9C中所示结构的顶上形成。刻蚀停止层46是具有大约大于50nm厚度的相对厚的层。刻蚀停止层46由本领域中众所周知的常规沉积工艺，包括例如室温化学汽相沉积，等离子辅助化学汽相沉积，化学溶液沉积和蒸发来形成。
[0067]接下来，平面化材料48例如掺杂硼磷的硅酸盐玻璃(BPSG)，TEOS或其他类似电介质然后由常规沉积工艺在包括如上所述厚度大于50nm的刻蚀停止层46的结构顶上沉积。作为结果的结构例如在图9D中显示。平面化材料48具有典型地从大约500到大约1000nm的沉积厚度。
[0068]在形成平面化材料48之后，结构，特别是平面化材料，由平面化工艺例如化学机械抛光，研磨，刻蚀或其任何组合来平面化。平面化在位于伪发射极32上的刻蚀停止层46表面上停止。伪发射极32顶上的刻蚀停止层46然后利用选择性去除刻蚀停止层46的刻蚀工艺来去除。该刻蚀步骤暴露伪发射极32的顶面层，其此后使用从结构中选择性去除伪发射极材料的刻蚀步骤来去除。伪发射极32的去除暴露屏蔽氧化物30的顶面。屏蔽氧化物30的暴露部分然后利用选择性去除氧化物的刻蚀工艺去除。选择性去除氧化物的刻蚀工艺的说明实例包括使用HF和氨的等离子的干法HF刻蚀或化学氧化物去除刻蚀。如图9E中所示，底切区域(没有标注)可以在衬垫36下面形成。
[0069]前面段落中提及的平面化步骤和各种刻蚀步骤提供例如图9E中所示的结构，其包括暴露基极100的表面部分的发射极开口50。
[0070]随后形成为发射极52的多晶硅层或其他类似半导体材料使用沉积工艺然后离子注入或者通过使用现场沉积工艺沉积到发射极开口50中。多晶硅层或其他类似半导体材料包含与基极相反的掺杂剂类型。例如，如果基极100包含p型掺杂，那么在本发明这一时刻形成的多晶硅层或类似半导体层将包含n型掺杂剂。沉积的多晶硅或其他类似半导体层的厚度可能依赖于形成它时使用的沉积工艺而变化。但是，典型地，多晶硅或其他类似半导体层具有从大约60到大约250nm的厚度。
[0071]具有典型地大于先前形成的刻蚀停止层46的厚度的硬掩模然后经由常规沉积工艺沉积在多晶硅(或其他类似半导体材料)上。硬掩模的厚度通常大于大约50nm。硬掩模典型地由与刻蚀停止层46相同的电介质材料组成。作为选择，硬掩模由与刻蚀停止层46不同的电介质材料组成。
[0072]硬掩模和多晶硅层(或者其他类似半导体层)然后由光刻和刻蚀形成图案，以便提供例如图9F中所示的结构。在说明的结构中，形成图案的硬掩模54和发射极52形成。发射极52可能具有在附图中显示的T形图案，或者它可能具有不同的图案例如块状发射极。发射极52的宽度Wee，当在顶面测量，通常从大约100到大约500nm。
[0073]图9F中所示的结构然后经受内刻蚀(etch back)工艺，其中在刻蚀停止层46下面的平面化材料48的暴露部分，和屏蔽氧化物30每个被去除。在前面句子中提及的各种层可以在一个刻蚀步骤中去除，或者优选地多个刻蚀步骤被使用。在去除平面化材料48，刻蚀停止层46和屏蔽氧化物30中使用的刻蚀化学在从结构中去除各种层时是选择性的。注意，硬掩模54典型地在内刻蚀工艺期间去除。作为选择，硬掩模54可以在内刻蚀工艺之后去除。
[0074]在暴露非固有集电极41，非固有基极45，沟槽隔离氧化物28，以及典型地发射极52和导电背电极24的内刻蚀步骤之后，含Si的暴露表面也就是非固有集电极41，非固有基极45，导电背电极24和发射极52，然后经受常规硅化工艺，其中硅化物金属例如Ti，Ni，Co，W，Re或Pt首先沉积然后退火以使得金属和Si相互作用以及硅化物56在包括金属和Si的每个区域上的随后形成。上述金属的合金也在这里考虑。任何没有硅化的剩余金属，典型地在硅化物工艺之后使用常规湿法刻蚀工艺去除。在内刻蚀和硅化之后的作为结果的结构在图9G中显示。注意，在非固有集电极41和非固有基极45中形成的硅化物自对准到基极100。同样，发射极52顶上的硅化物自对准到发射极52。
[0075]在本发明这一时刻，可选隔绝材料例如氮化物可以在图9G中所示的结构顶上形成。可选隔绝材料没有在本发明的附图中显示。
[0076]互连电介质58例如掺杂硼磷的硅酸盐玻璃，氧化物，有机聚合物或无机聚合物然后使用常规沉积工艺例如化学汽相沉积，等离子辅助化学汽相沉积，蒸发，旋压涂敷，化学溶液沉积等来沉积。互连电介质58具有沉积之后从大约500到大约1000nm的厚度。在互连电介质58沉积之后，互连电介质58由化学机械抛光或其他类似平面化工艺平面化，以便具有平面化之后从大约300到大约600nm的厚度，此后延伸到每个硅化物56表面的接触开口由光刻和刻蚀来形成。接触开口的每个然后用金属接触60例如W，Cu，Al，Pt，Au，Rh，Ru及其合金填充。作为结果的结构在例如图9H中显示。
[0077]图9H中所示的结构现在可以通过经由上面产生的接触施加外部电压到导电背电极24来施加偏压。施加偏压使得反型电荷层62在位于薄BOX 22u上的基极100的部分中形成。形成反型电荷层62时施加的电压的量典型地为5V或更小。反型电荷层62用作本发明结构的集电极。
[0078]在本发明的另一种实施方案中并且为了获得高性能，SOI层18必须薄(小于50nm)，并且非固有集电极41和非固有基极45的串联电阻可以非常高，即使它们大量地掺杂。因此，选择性硅或SiGe外延生长技术可以用来形成凸起的非固有集电极41’和凸起的非固有基极45’，以便减小串联电阻，如图10中所示。
[0079]上述方法可以用来在图8E中所示的SOI衬底的有效区域上形成多个纵向双极型晶体管。上述方法也可以结合能够在与包含本发明的纵向双极型晶体管的区域相邻的区域中形成CMOS器件例如场效应晶体管的常规CMOS工艺流程结合使用，以形成用于RF或混合信号应用的BiCMOS。在现有技术中，CMOS器件典型地在双极型器件之前形成，其中CMOS区域通常在双极型晶体管制造期间被保护。该方法的缺点在于，MOS器件性能经常变得退化到CMOS器件在双极型器件制造，例如注入之后的掺杂剂激励退火期间经历的过度热平衡。本发明优于现有技术工艺的优点在于，本发明的方法利用典型的CMOS工艺来形成双极型器件，从而CMOS和双极型器件可以交互地制造并且共享相同的激励退火。仅一个另外的阻挡掩模被需要，以制造双极型器件连同CMOS，以便形成BiCMOS。
[0080]虽然本发明已经相对于优选实施方案详细地显示和描述，本领域技术人员应当理解，形式和细节的前述和其他改变可以进行，而不背离本发明的本质和范围。因此，本发明打算并不局限于描述和说明的确切形式和细节，而是在附加权利要求的范围内。
Claims (31)
1.一种双极型晶体管，包括：
用于接收偏压的导电背电极；
位于所述导电背电极之上的绝缘层；
位于所述绝缘层之上的第一半导体层，所述第一半导体层包括基极和非固有集电极，基极包含第一导电型掺杂剂，非固有集电极包含第二导电型掺杂剂，所述非固有集电极与所述基极邻接；以及
位于所述基极一部分之上的发射极，发射极包括第二导电型掺杂剂的第二半导体层，其中所述导电背电极被施加偏压，以在所述基极区域中在所述第一半导体层和所述绝缘层之间的交界处形成反型电荷层。
2.根据权利要求1的双极型晶体管，其中所述基极的一部分被掺杂以形成非固有基极。
3.根据权利要求2的双极型晶体管，其中非固有基极、发射极、非固有集电极、和导电背电极的暴露表面中的每一个包括硅化物。
4.根据权利要求3的双极型晶体管，其中硅化物与位于在互连电介质中形成的接触开口内部的硅化物顶上的金属接触相接触。
5.根据权利要求1的双极型晶体管，其中发射极包括单指。
6.根据权利要求1的双极型晶体管，其中发射极包括多指。
7.根据权利要求2的双极型晶体管，其中非固有集电极和非固有基极是凸起区域。
8.根据权利要求1的双极型晶体管，其中衬垫位于发射极的侧壁上。
9.根据权利要求1的双极型晶体管，其中所述绝缘层是具有从大约1到大约15nm厚度的薄绝缘层。
10.根据权利要求9的双极型晶体管，其中比所述薄绝缘层厚的另一个绝缘层与其相邻放置，所述另一个绝缘层是绝缘体上硅的隐埋氧化物。
11.根据权利要求2的双极型晶体管，其中基极包含p型掺杂剂，发射极包含n型掺杂剂，非固有集电极包含n型掺杂剂，并且非固有基极包含p型掺杂剂。
12.根据权利要求2的双极型晶体管，其中非固有基极最低程度地扩散到基极中，以便不与下面的绝缘层接触。
13.一种集成半导体结构，包括
双极型晶体管，其包括用于接收偏压的导电背电极；位于所述导电背电极之上的绝缘层；位于所述绝缘层之上的第一半导体层，所述第一半导体层包括基极和非固有集电极，基极包含第一导电型掺杂剂，非固有集电极包含第二导电型掺杂剂，所述非固有集电极与所述基极邻接；以及位于所述基极区域的一部分上的发射极，发射极包括第二导电型掺杂剂的第二半导体层，其中所述导电背电极被施加偏压，以在所述基极区域中在所述第一半导体层和所述绝缘层之间的交界处形成反型电荷层；以及
至少一个相邻的互补金属氧化物半导体器件，所述双极型晶体管和所述至少一个相邻互补金属氧化物半导体器件由隔离区域分隔。
14.根据权利要求13的集成半导体结构，其中互补金属氧化物半导体器件是场效应晶体管。
15.一种制造双极型晶体管的方法，包括步骤：
提供绝缘体上硅(SOI)衬底，绝缘体上硅(SOI)衬底包括位于第一绝缘层上的第一半导体层，其中所述第一半导体层下面的第一绝缘层的一部分被去除，提供底切区域；
在所述第一半导体层的暴露表面上形成第二绝缘层，其中所述第二绝缘层比所述第一绝缘层薄；
使用导电背电极材料填充底切区域和第一半导体层的被去除部分；
在第一半导体层的部分中形成包含第一导电型掺杂剂的非固有基极和包含第二导电型掺杂剂的非固有集电极；
在所述第一半导体层的一部分之上形成包括第二半导体层的发射极，第二半导体层包含所述第二导电型掺杂剂；以及
对导电背电极材料施加偏压，以在第一半导体层和第二绝缘层之间的交界处形成反型电荷层。
16.根据权利要求15的方法，其中所述提供SOI衬底包括形成到第一半导体层中的沟槽，在所述第一绝缘层上停止，并且执行各向同性刻蚀工艺以形成所述底切区域。
17.根据权利要求15的方法，其中所述形成第二绝缘层包括热生长工艺。
18.根据权利要求15的方法，其中所述填充底切区域包括沉积掺杂多晶硅层。
19.根据权利要求15的方法，其中所述非固有集电极通过在第一半导体层的至少一部分上形成具有图案的掩模并且离子注入到第一半导体层的暴露部分中来形成，并且所述非固有基极通过在第一半导体层的至少一部分上形成具有图案的掩模并且离子注入到第一半导体层的暴露部分中来形成。
20.根据权利要求15的方法，其中非固有基极包含p型掺杂剂而非固有集电极包含n型掺杂剂，其中掺杂剂经由分开的离子注入工艺引入。
21.根据权利要求15的方法，其中形成发射极包括下列步骤：在第一半导体层上形成伪发射极，在伪发射极周围形成衬垫，形成刻蚀停止层和平面化材料，平面化该平面化材料以暴露伪发射极顶上的刻蚀停止层的表面，去除暴露的刻蚀停止层，至少去除伪发射极提供暴露第一半导体的发射极开口，以及沉积所述第二半导体层以填充所述发射极开口。
22.根据权利要求21的方法，还包括在第二半导体层上形成硬掩模并且对硬掩模和第二半导体层形成图案。
23.根据权利要求22的方法，还包括至少内刻蚀所述平面化材料、所述硬掩模以及所述刻蚀停止层暴露所述发射极和所述非固有集电极和非固有基极位于其中的所述第一半导体层表面。
24.根据权利要求23的方法，还包括利用硅化工艺至少在所述发射极、所述非固有集电极和所述非固有基极上形成硅化物。
25.根据权利要求24的方法，还包括形成具有暴露所述硅化物的接触开口的互连电介质；并且用接触金属填充所述接触开口。
26.根据权利要求15的方法，其中所述施加偏压使用外部源来执行。
27.根据权利要求15的方法，还包括在所述发射极周围形成衬垫，所述衬垫在发射极形成之前使用伪发射极工艺形成。
28.根据权利要求15的方法，还包括在所述第一绝缘层的部分顶部上形成沟槽隔离区域。
29.根据权利要求15的方法，其中非固有基极以所述掺杂剂的最小扩散形成，从而所述非固有基极不与所述第二绝缘层接触。
30.根据权利要求15的方法，还包括形成凸起的非固有集电极和非固有基极区域。
31.根据权利要求15的方法，其中底切区域由各向同性刻蚀工艺提供，其中没有焊垫层存在于所述第一半导体层上。
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| C14 | Grant of patent or utility model | ||
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