JP2002289716A - ＢｉＭＯＳ半導体装置の製造方法 - Google Patents
ＢｉＭＯＳ半導体装置の製造方法Info
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- JP2002289716A JP2002289716A JP2001093134A JP2001093134A JP2002289716A JP 2002289716 A JP2002289716 A JP 2002289716A JP 2001093134 A JP2001093134 A JP 2001093134A JP 2001093134 A JP2001093134 A JP 2001093134A JP 2002289716 A JP2002289716 A JP 2002289716A
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Abstract
(57)【要約】
【課題】 少なくともＮ型ＭＯＳトランジスタとＰＮ
Ｐトランジスタを同一半導体基板に形成したＢｉＭＯＳ
半導体装置の製造方法において、工程数を少なくし、Ｍ
ＯＳトランジスタのホットキャリア耐性やＰＮＰトラン
ジスタの電流増幅率や遮断周波数等の性能を高める。 【解決手段】 Ｎ型ＭＯＳトランジスタの低濃度ソース
領域及びドレイン領域２２を形成するためのＮ型不純物
の導入と、バーチカルＰＮＰトランジスタのベース領域
２６を形成するためのＮ型不純物の導入を同一の工程で
行う。そして、そのＮ型不純物のイオン種を砒素Ａｓに
する。
Ｐトランジスタを同一半導体基板に形成したＢｉＭＯＳ
半導体装置の製造方法において、工程数を少なくし、Ｍ
ＯＳトランジスタのホットキャリア耐性やＰＮＰトラン
ジスタの電流増幅率や遮断周波数等の性能を高める。 【解決手段】 Ｎ型ＭＯＳトランジスタの低濃度ソース
領域及びドレイン領域２２を形成するためのＮ型不純物
の導入と、バーチカルＰＮＰトランジスタのベース領域
２６を形成するためのＮ型不純物の導入を同一の工程で
行う。そして、そのＮ型不純物のイオン種を砒素Ａｓに
する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＢｉＭＯＳ半導体
装置、特に、Ｎ型ＭＯＳトランジスタと、ＰＮＰトラン
ジスタを少なくとも備えたＢｉＭＯＳ半導体装置、或い
はそれに更にバーチカルＮＰＮトランジスタ及びＰ型Ｍ
ＯＳトランジスタを付加したＢｉＣＭＯＳＩＣの製造方
法に関するものである。
装置、特に、Ｎ型ＭＯＳトランジスタと、ＰＮＰトラン
ジスタを少なくとも備えたＢｉＭＯＳ半導体装置、或い
はそれに更にバーチカルＮＰＮトランジスタ及びＰ型Ｍ
ＯＳトランジスタを付加したＢｉＣＭＯＳＩＣの製造方
法に関するものである。
【０００２】
【従来の技術】通信の高周波化及びＡＶ（オーディオ・
ビデオ）機器の低消費電力化、ディジタル化が進むにつ
れて高周波・低消費電力のアナログ／ディジタル混載Ｉ
Ｃの重要性が高まっている。そして、そのようなＩＣに
おいては、バイポーラトランジスタの高周波特性の向
上、低消費電力化の必要性が強く、そのため、浅いエミ
ッタ・ベース接合の形成、ベース抵抗の低減、寄生容量
の低減が不可欠である。そのため、ポリシリコンを用い
ての低抵抗外部ベース領域（グラフトベース）の形成、
ポリシリコンからの不純物拡散による浅いエミッタ・ベ
ース（真性ベース領域）接合の形成、セルフアラインコ
ンタクトによるエミッタ形成等の技術が駆使されてい
る。
ビデオ）機器の低消費電力化、ディジタル化が進むにつ
れて高周波・低消費電力のアナログ／ディジタル混載Ｉ
Ｃの重要性が高まっている。そして、そのようなＩＣに
おいては、バイポーラトランジスタの高周波特性の向
上、低消費電力化の必要性が強く、そのため、浅いエミ
ッタ・ベース接合の形成、ベース抵抗の低減、寄生容量
の低減が不可欠である。そのため、ポリシリコンを用い
ての低抵抗外部ベース領域（グラフトベース）の形成、
ポリシリコンからの不純物拡散による浅いエミッタ・ベ
ース（真性ベース領域）接合の形成、セルフアラインコ
ンタクトによるエミッタ形成等の技術が駆使されてい
る。
【０００３】また、更なる浅接合化（接合深さをより浅
くしようとすること）を実現するためには総熱処理量の
低減が必要となり、ランプアニール技術による高温短時
間アニール技術が注目されており、この技術を利用する
ことにより浅接合化を実現すると共に、接合リーク電流
の低減、低エネルギーイオン注入法による不純物拡散層
の低抵抗化も達成されつつある。
くしようとすること）を実現するためには総熱処理量の
低減が必要となり、ランプアニール技術による高温短時
間アニール技術が注目されており、この技術を利用する
ことにより浅接合化を実現すると共に、接合リーク電流
の低減、低エネルギーイオン注入法による不純物拡散層
の低抵抗化も達成されつつある。
【０００４】更に、近年の高度情報処理社会は、膨大な
量の情報を迅速に処理することを必要とし、処理速度の
高速化を要求している。そのため、例えば、コンピュー
タ等の高速化を実現するためには、その基本部品である
集積回路素子、とりわけ、バイポーラトランジスタのス
イッチング性能の高速化が望まれている。バイポーラト
ランジスタにおいて、スイッチング性能の高速化を図る
ためには、性能指標の一つである最高発振周波数（ｆma
x）を高くする必要がある。この最高発振周波数ｆmaxは
下記の式１で表される。 ｆmax＝（ｆＴ／８π・Ｒｂ・Ｃjc）＾１／２ ・・・式１ ここで、ｆＴは遮断周波数、Ｒｂはベース抵抗、Ｃjcは
ベース・コレクタ間容量を指す。
量の情報を迅速に処理することを必要とし、処理速度の
高速化を要求している。そのため、例えば、コンピュー
タ等の高速化を実現するためには、その基本部品である
集積回路素子、とりわけ、バイポーラトランジスタのス
イッチング性能の高速化が望まれている。バイポーラト
ランジスタにおいて、スイッチング性能の高速化を図る
ためには、性能指標の一つである最高発振周波数（ｆma
x）を高くする必要がある。この最高発振周波数ｆmaxは
下記の式１で表される。 ｆmax＝（ｆＴ／８π・Ｒｂ・Ｃjc）＾１／２ ・・・式１ ここで、ｆＴは遮断周波数、Ｒｂはベース抵抗、Ｃjcは
ベース・コレクタ間容量を指す。
【０００５】上記式１から明らかなように、最高発振周
波数ｆmaxを高めるには、遮断周波数ｆＴを高く、ベー
ス・コレクタ間接合Ｃjc及びベース抵抗Ｒｂを減少させ
ることが必要である。従って、最高発振周波数ｆmaxを
より高めるために、更なる遮断周波数ｆＴの向上、ベー
ス・コレクタ間接合Ｃjcの低減若しくは容量増加を最小
限にする抑制が重要になってきている。
波数ｆmaxを高めるには、遮断周波数ｆＴを高く、ベー
ス・コレクタ間接合Ｃjc及びベース抵抗Ｒｂを減少させ
ることが必要である。従って、最高発振周波数ｆmaxを
より高めるために、更なる遮断周波数ｆＴの向上、ベー
ス・コレクタ間接合Ｃjcの低減若しくは容量増加を最小
限にする抑制が重要になってきている。
【０００６】ところで、上記の遮断周波数ｆＴは、ベー
ス領域・エミッタ領域・一部コレクタ領域に蓄積される
少数キャリアの充放電の時定数の逆数（１／２π）と考
えられており、通常、ベース領域に蓄積される少数キャ
リアが遮断周波数ｆＴの決定における支配的要因とな
り、次式２、２−１で表される。 ｆＴ＝１／（２πτb）＝（１／２π）・（２Ｄｎ／Ｗｂ＾２）・・・式２ Ｄｎ＝（ｋＴ／ｑ）・μn ・・・式２−１
ス領域・エミッタ領域・一部コレクタ領域に蓄積される
少数キャリアの充放電の時定数の逆数（１／２π）と考
えられており、通常、ベース領域に蓄積される少数キャ
リアが遮断周波数ｆＴの決定における支配的要因とな
り、次式２、２−１で表される。 ｆＴ＝１／（２πτb）＝（１／２π）・（２Ｄｎ／Ｗｂ＾２）・・・式２ Ｄｎ＝（ｋＴ／ｑ）・μn ・・・式２−１
【０００７】この式２から、遮断周波数ｆＴを高めるに
は、Ｗｂ（ベース幅）を狭めることがもっとも効果的で
あることが解る。しかし、ベース幅Ｗｂを狭めると、ま
た、ベース・コレクタ間容量を下げるためにベース領域
の不純物濃度を下げると、ＣＥ（コレクタ・エミッタ）
間耐圧の低下をもたらすことになる。従って、ベース幅
Ｗｂを狭めることが無制限に許容されるわけではない。
は、Ｗｂ（ベース幅）を狭めることがもっとも効果的で
あることが解る。しかし、ベース幅Ｗｂを狭めると、ま
た、ベース・コレクタ間容量を下げるためにベース領域
の不純物濃度を下げると、ＣＥ（コレクタ・エミッタ）
間耐圧の低下をもたらすことになる。従って、ベース幅
Ｗｂを狭めることが無制限に許容されるわけではない。
【０００８】また、アナログ−ディジタル混載ＩＣは、
従来においては、バイポーラトランジスタのみで構成さ
れていたが、スイッチングスピードの向上と低消費電力
化を達成するために、スイッチ部にＣＭＯＳＩＣを設け
るという要求が強まりつつある。その実現のため、アナ
ログ−ディジタル混載ＩＣのバイポーラトランジスタの
特性をさらに向上させつつ、ＩＣ内にＣＭＯＳを追加す
ることの必要性が認識されつつある。
従来においては、バイポーラトランジスタのみで構成さ
れていたが、スイッチングスピードの向上と低消費電力
化を達成するために、スイッチ部にＣＭＯＳＩＣを設け
るという要求が強まりつつある。その実現のため、アナ
ログ−ディジタル混載ＩＣのバイポーラトランジスタの
特性をさらに向上させつつ、ＩＣ内にＣＭＯＳを追加す
ることの必要性が認識されつつある。
【０００９】そこで、バイポーラトランジスタとしてバ
ーチカルＮＰＮトランジスタと、バーチカルＰＮＰトラ
ンジスタを備え、ＭＯＳトランジスタとしてＰ型ＭＯＳ
トランジスタとＮ型ＭＯＳトランジスタを備えたＢｉＣ
ＭＯＳ半導体装置が開発された。尚、バイポーラＩＣ等
において、バーチカルＮＰＮトランジスタと共に形成さ
れるＰＮＰトランジスタは一般にラテラルトランジスタ
であるが、遮断周波数が数ＧＨｚというように高い高速
用ＢｉＣＭＯＳ半導体装置において、ＰＮＰトランジス
タとしてバーチカルＰＮＰトランジスタを形成するの
は、ラテラルトランジスタ（遮断周波数ｆＴ：数百ＭＨ
ｚ程度）よりも顕著に遮断周波数が高く（ｆＴ：２〜５
ＧＨｚ程度）、高速性を有するからである。因みに、バ
ーチカルＮＰＮトランジスタの遮断周波数は８ＧＨｚ程
度である。
ーチカルＮＰＮトランジスタと、バーチカルＰＮＰトラ
ンジスタを備え、ＭＯＳトランジスタとしてＰ型ＭＯＳ
トランジスタとＮ型ＭＯＳトランジスタを備えたＢｉＣ
ＭＯＳ半導体装置が開発された。尚、バイポーラＩＣ等
において、バーチカルＮＰＮトランジスタと共に形成さ
れるＰＮＰトランジスタは一般にラテラルトランジスタ
であるが、遮断周波数が数ＧＨｚというように高い高速
用ＢｉＣＭＯＳ半導体装置において、ＰＮＰトランジス
タとしてバーチカルＰＮＰトランジスタを形成するの
は、ラテラルトランジスタ（遮断周波数ｆＴ：数百ＭＨ
ｚ程度）よりも顕著に遮断周波数が高く（ｆＴ：２〜５
ＧＨｚ程度）、高速性を有するからである。因みに、バ
ーチカルＮＰＮトランジスタの遮断周波数は８ＧＨｚ程
度である。
【００１０】図１０（１）〜（４）、図１１（５）〜
（８）及び図１２（９）〜（１５）は、バイポーラトラ
ンジスタとして、そのようなバーチカルＮＰＮトランジ
スタと、バーチカルＰＮＰトランジスタを備え、ＭＯＳ
トランジスタとしてＰ型ＭＯＳトランジスタとＮ型ＭＯ
Ｓトランジスタを備えたＢｉＣＭＯＳ半導体装置の製造
方法の従来例の一つを工程順（１）〜（１５）に示す断
面図である。
（８）及び図１２（９）〜（１５）は、バイポーラトラ
ンジスタとして、そのようなバーチカルＮＰＮトランジ
スタと、バーチカルＰＮＰトランジスタを備え、ＭＯＳ
トランジスタとしてＰ型ＭＯＳトランジスタとＮ型ＭＯ
Ｓトランジスタを備えたＢｉＣＭＯＳ半導体装置の製造
方法の従来例の一つを工程順（１）〜（１５）に示す断
面図である。
【００１１】（１）Ｐ型シリコン半導体基板１上に、従
来のフォトリソグラフィ技術及びイオン注入技術、酸化
・拡散技術を駆使してＮＰＮトランジスタのコレクタ埋
込層２，Ｐ型ＭＯＳトランジスタの埋込層３、Ｎ型ＭＯ
ＳトランジスタとバーチカルＰＮＰトランジスタのＮ型
埋込層４を形成し、更に、エピタキシャル成長技術を利
用し、エピタキシャル層５を形成し、その後、素子間分
離のための選択酸化層（ＬＯＣＯＳ）６を形成する。図
１０（１）は選択酸化層６形成後の状態を示す。
来のフォトリソグラフィ技術及びイオン注入技術、酸化
・拡散技術を駆使してＮＰＮトランジスタのコレクタ埋
込層２，Ｐ型ＭＯＳトランジスタの埋込層３、Ｎ型ＭＯ
ＳトランジスタとバーチカルＰＮＰトランジスタのＮ型
埋込層４を形成し、更に、エピタキシャル成長技術を利
用し、エピタキシャル層５を形成し、その後、素子間分
離のための選択酸化層（ＬＯＣＯＳ）６を形成する。図
１０（１）は選択酸化層６形成後の状態を示す。
【００１２】（２）次に、ゲート絶縁膜となる厚さ１０
〜２０ｎｍ程度の酸化膜８を熱酸化法により形成し、そ
の後、フォトレジスト膜ＰＲを選択的に形成し、該フォ
トレジスト膜ＰＲをマスクとしてＰＭＯＳ領域にＮ型ウ
ェルを形成するためのＮ型不純物のイオン注入をする。
これはリンＰのイオン注入を例えば２回（１回目のイオ
ン注入のエネルギー：３６０ｋｅＶ、濃度：５．０×１
０11ｃｍ-2、２回目のイオン注入のエネルギー：１２０
ｋｅＶ、濃度：２．０×１０12ｃｍ-2）行う。その後、
しきい値電圧Ｖｔｈ調整のためのホウ素Ｂのイオン注入
（エネルギー：２０ｋｅＶ、濃度：２．９×１０12ｃｍ
-2）を行う。イオンの矢印ａ１はそれ等のイオン注入を
示し、図１０（２）はそれ等のイオン注入時の状態を示
す。
〜２０ｎｍ程度の酸化膜８を熱酸化法により形成し、そ
の後、フォトレジスト膜ＰＲを選択的に形成し、該フォ
トレジスト膜ＰＲをマスクとしてＰＭＯＳ領域にＮ型ウ
ェルを形成するためのＮ型不純物のイオン注入をする。
これはリンＰのイオン注入を例えば２回（１回目のイオ
ン注入のエネルギー：３６０ｋｅＶ、濃度：５．０×１
０11ｃｍ-2、２回目のイオン注入のエネルギー：１２０
ｋｅＶ、濃度：２．０×１０12ｃｍ-2）行う。その後、
しきい値電圧Ｖｔｈ調整のためのホウ素Ｂのイオン注入
（エネルギー：２０ｋｅＶ、濃度：２．９×１０12ｃｍ
-2）を行う。イオンの矢印ａ１はそれ等のイオン注入を
示し、図１０（２）はそれ等のイオン注入時の状態を示
す。
【００１３】（３）次に、上記フォトレジスト膜ＰＲと
は別のフォトレジスト膜ＰＲを選択的に形成し、該フォ
トレジスト膜ＰＲをマスクとしてＮ型ＭＯＳトランジス
タ領域にＰ型ウェルを形成するためと、素子分離領域を
形成するためと、バーチカルＰＮＰトランジスタのコレ
クタ領域を形成するためのＰ型不純物のイオン注入をす
る。このイオン注入は素子分離領域を形成するために、
エネルギー：３６０ｋｅＶ、濃度：３．０×１０13ｃｍ
-2の条件で、Ｐ型ウェルを形成するために、エネルギ
ー：９０ｋｅＶ、濃度：５．０×１０11ｃｍ-2の条件
で、バーチカルＰＮＰトランジスタのコレクタ領域を形
成するために、エネルギー：２０ｋｅＶ、濃度：１．６
×１０12ｃｍ-2の条件で行う。
は別のフォトレジスト膜ＰＲを選択的に形成し、該フォ
トレジスト膜ＰＲをマスクとしてＮ型ＭＯＳトランジス
タ領域にＰ型ウェルを形成するためと、素子分離領域を
形成するためと、バーチカルＰＮＰトランジスタのコレ
クタ領域を形成するためのＰ型不純物のイオン注入をす
る。このイオン注入は素子分離領域を形成するために、
エネルギー：３６０ｋｅＶ、濃度：３．０×１０13ｃｍ
-2の条件で、Ｐ型ウェルを形成するために、エネルギ
ー：９０ｋｅＶ、濃度：５．０×１０11ｃｍ-2の条件
で、バーチカルＰＮＰトランジスタのコレクタ領域を形
成するために、エネルギー：２０ｋｅＶ、濃度：１．６
×１０12ｃｍ-2の条件で行う。
【００１４】即ち、条件を切り替えて連続的に行う。７
はそのイオン注入層を示す。矢印ａ２はそのイオン注入
を示す。図１０（３）はそのイオン注入時の状態を示
す。このように、Ｐ型ウェル形成用と素子分離用とバー
チカルＰＮＰトランジスタのコレクタ形成用のイオン注
入は兼用するのである。
はそのイオン注入層を示す。矢印ａ２はそのイオン注入
を示す。図１０（３）はそのイオン注入時の状態を示
す。このように、Ｐ型ウェル形成用と素子分離用とバー
チカルＰＮＰトランジスタのコレクタ形成用のイオン注
入は兼用するのである。
【００１５】（４）次に、１００〜４００ｎｍ程度のポ
リシリコン膜９をＣＶＤ(Chemical Vaper Deposition)
により堆積し、リン濃度が１０〜２０ｗｔ％程度のリン
シリケードガラス(Phos Silicate Glass）１０をＣＶＤ
により全面的に形成する。図１０（４）はリンシリケー
ドガラス１０形成後の状態を示す。その後、このリンシ
リケードガラス１０中のリンＰを上記ポリシリコン膜９
中に拡散させる。
リシリコン膜９をＣＶＤ(Chemical Vaper Deposition)
により堆積し、リン濃度が１０〜２０ｗｔ％程度のリン
シリケードガラス(Phos Silicate Glass）１０をＣＶＤ
により全面的に形成する。図１０（４）はリンシリケー
ドガラス１０形成後の状態を示す。その後、このリンシ
リケードガラス１０中のリンＰを上記ポリシリコン膜９
中に拡散させる。
【００１６】（５）次に、上記ポリシリコン膜９に対し
て、フォトレジスト膜をマスクとするＲＩＥ（Reactive
ion Etching)技術により、ポリシリコン膜９とゲート
酸化膜８との選択比を利用してゲート酸化膜８を突き抜
けないように選択的エッチング処理を施すことによりゲ
ート電極１１を形成する。その後、上記ゲート酸化膜８
を、該ゲート電極１１をマスクとするエッチングにより
選択的に除去し、それによってゲート電極１１下のみに
ゲート酸化膜８が残存するようにする。
て、フォトレジスト膜をマスクとするＲＩＥ（Reactive
ion Etching)技術により、ポリシリコン膜９とゲート
酸化膜８との選択比を利用してゲート酸化膜８を突き抜
けないように選択的エッチング処理を施すことによりゲ
ート電極１１を形成する。その後、上記ゲート酸化膜８
を、該ゲート電極１１をマスクとするエッチングにより
選択的に除去し、それによってゲート電極１１下のみに
ゲート酸化膜８が残存するようにする。
【００１７】次いで、イオン注入に際してのダメージに
対してバッファ膜として機能し、チャネリング防止層と
しても機能する厚さ１０〜２０ｎｍ程度の酸化膜（便宜
上図示せず）を形成し、その後、フォトレジスト膜ＰＲ
をマスクとしてバーチカルＰＮＰトランジスタのベース
領域とすべき部分に選択的にリンＰをイオン注入（エネ
ルギー：１８０ｋｅＶ程度、不純物濃度：２．０×１０
13／ｃｍ2程度）する。４０はそのイオン注入により生
じたＰ型不純物注入層であり、矢印ａ３はそのイオン注
入を示す。図１１（５）はそのイオン注入時の状態を示
す。
対してバッファ膜として機能し、チャネリング防止層と
しても機能する厚さ１０〜２０ｎｍ程度の酸化膜（便宜
上図示せず）を形成し、その後、フォトレジスト膜ＰＲ
をマスクとしてバーチカルＰＮＰトランジスタのベース
領域とすべき部分に選択的にリンＰをイオン注入（エネ
ルギー：１８０ｋｅＶ程度、不純物濃度：２．０×１０
13／ｃｍ2程度）する。４０はそのイオン注入により生
じたＰ型不純物注入層であり、矢印ａ３はそのイオン注
入を示す。図１１（５）はそのイオン注入時の状態を示
す。
【００１８】（６）次に、選択的に形成したフォトレジ
スト膜ＰＲをマスクとしてＮ型ＭＯＳトランジスタのソ
ース及びドレイン領域を形成すべき部分と、バーチカル
ＰＮＰトランジスタのベース領域を形成すべき部分に砒
素Ａｓイオンをイオン注入（濃度：３．０×１０15／ｃ
ｍ2、エネルギー：４０ｋｅＶ程度）する。４１はそれ
により生じたＮ型不純物注入層を示し、矢印ａ４はその
イオン注入を示し、図１１（６）はそのエネルギー注入
時の状態を示す。
スト膜ＰＲをマスクとしてＮ型ＭＯＳトランジスタのソ
ース及びドレイン領域を形成すべき部分と、バーチカル
ＰＮＰトランジスタのベース領域を形成すべき部分に砒
素Ａｓイオンをイオン注入（濃度：３．０×１０15／ｃ
ｍ2、エネルギー：４０ｋｅＶ程度）する。４１はそれ
により生じたＮ型不純物注入層を示し、矢印ａ４はその
イオン注入を示し、図１１（６）はそのエネルギー注入
時の状態を示す。
【００１９】（７）次に、ＰＭＯＳトランジスタのソー
ス及びドレイン領域を形成するために、選択的に形成し
たフォトレジスト膜ＰＲをマスクとして、ＢＦ2をイオ
ン注入（濃度３×１０15／ｃｍ2、エネルギー４０ｋｅ
Ｖ）する。４２はそれにより生じたＰ型不純物注入層を
示し、矢印ａ５はそのイオン注入を示し、図１１（７）
はそのイオン注入時の状態を示す。
ス及びドレイン領域を形成するために、選択的に形成し
たフォトレジスト膜ＰＲをマスクとして、ＢＦ2をイオ
ン注入（濃度３×１０15／ｃｍ2、エネルギー４０ｋｅ
Ｖ）する。４２はそれにより生じたＰ型不純物注入層を
示し、矢印ａ５はそのイオン注入を示し、図１１（７）
はそのイオン注入時の状態を示す。
【００２０】（８）次に、厚さ１００ｎｍ程度のＴＥＯ
Ｓ酸化膜１２を形成し、該ＴＥＯＳ酸化膜１２のバーチ
カルＮＰＮトランジスタのアクティブ領域となる部分に
開口４３を、選択的に形成したフォトレジスト膜をマス
クとするＲＩＥによる選択的エッチングにより形成す
る。次いで、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳト
ランジスタ上を汚染防止用のシリコン窒化膜１４で覆
う。その後、ＮＰＮバーチカルＮＰＮトランジスタの低
抵抗外部ベース領域及びＰ+型ポリシリコン抵抗を形成
するためのポリシリコン膜（膜厚１５０ｎｍ程度）１３
を堆積し、しかる後、該ポリシリコン膜１３にそれを所
望の抵抗率にする条件で不純物のイオン打ち込みをす
る。矢印ａ６はそのイオン打ち込みを示す。図１１
（８）は該ポリシリコン膜１３に対するイオン打ち込み
時の状態を示す。 （９）次に、上記ポリシリコン膜１３を、選択的に形成
したフォトレジスト膜ＰＲをマスクとするＲＩＥによる
選択的エッチングによりパターニングする。図１２
（９）はそのパターニング後の状態を示す。
Ｓ酸化膜１２を形成し、該ＴＥＯＳ酸化膜１２のバーチ
カルＮＰＮトランジスタのアクティブ領域となる部分に
開口４３を、選択的に形成したフォトレジスト膜をマス
クとするＲＩＥによる選択的エッチングにより形成す
る。次いで、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳト
ランジスタ上を汚染防止用のシリコン窒化膜１４で覆
う。その後、ＮＰＮバーチカルＮＰＮトランジスタの低
抵抗外部ベース領域及びＰ+型ポリシリコン抵抗を形成
するためのポリシリコン膜（膜厚１５０ｎｍ程度）１３
を堆積し、しかる後、該ポリシリコン膜１３にそれを所
望の抵抗率にする条件で不純物のイオン打ち込みをす
る。矢印ａ６はそのイオン打ち込みを示す。図１１
（８）は該ポリシリコン膜１３に対するイオン打ち込み
時の状態を示す。 （９）次に、上記ポリシリコン膜１３を、選択的に形成
したフォトレジスト膜ＰＲをマスクとするＲＩＥによる
選択的エッチングによりパターニングする。図１２
（９）はそのパターニング後の状態を示す。
【００２１】（１０）次に、ＣＶＤ法により厚さ４００
ｎｍ程度の酸化膜１５を形成し、該酸化膜１５上にレジ
スト膜ＰＲを選択的に形成し、該レジスト膜ＰＲをマス
クとして該酸化膜１５及びポリシリコン膜１３を選択的
にエッチングすることにより、バーチカルＰＮＰトラン
ジスタの真性ベース領域を形成すべき部分に半導体基板
１表面を露出させる開口４４を形成する。図１２（１
０）は該開口４４形成後の状態を示す。 （１１）次に、イオン注入時に生じるチャネリングを防
止するために熱酸化膜（膜厚１０ｎｍ程度）１６を形成
し、その後、真性ベース領域を形成すべき部分にホウ素
Ｂ（エネルギー：３０ｋｅＶ、濃度：１．０×１０13ｃ
ｍ-2）をイオン打ち込みする。矢印ａ７はそのイオン打
ち込みを示す。図１２（１１）はそのイオン打ち込み時
の状態を示す。
ｎｍ程度の酸化膜１５を形成し、該酸化膜１５上にレジ
スト膜ＰＲを選択的に形成し、該レジスト膜ＰＲをマス
クとして該酸化膜１５及びポリシリコン膜１３を選択的
にエッチングすることにより、バーチカルＰＮＰトラン
ジスタの真性ベース領域を形成すべき部分に半導体基板
１表面を露出させる開口４４を形成する。図１２（１
０）は該開口４４形成後の状態を示す。 （１１）次に、イオン注入時に生じるチャネリングを防
止するために熱酸化膜（膜厚１０ｎｍ程度）１６を形成
し、その後、真性ベース領域を形成すべき部分にホウ素
Ｂ（エネルギー：３０ｋｅＶ、濃度：１．０×１０13ｃ
ｍ-2）をイオン打ち込みする。矢印ａ７はそのイオン打
ち込みを示す。図１２（１１）はそのイオン打ち込み時
の状態を示す。
【００２２】（１２）次に、ＴＥＯＳ酸化膜（膜厚５５
０ｎｍ）４５をＣＶＤにより形成し、上記ポリシリコン
膜１３からそれに含まれる不純物であるホウ素Ｂを単結
晶であるシリコン半導体基板１表面部に真性ベース領域
１７及びグラフトベース領域１８が形成されるように拡
散させるための熱処理を施す。すると、これによってＮ
ＰＮトランジスタの真性ベース領域１７及びグラフトベ
ース領域１８が形成され、また、既に半導体表面近傍に
打ち込まれている不純物が拡散するのでそれによりＮ型
ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのソー
ス及びドレイン領域と、バーチカルＰＮＰトランジスタ
のエミッタ及びコレクタ領域が形成される。図１２（１
２）はその熱処理後のＮＰＮバイポーラトランジスタの
部分のみを示す。尚、図１２（１２）に示す工程以降に
おいては、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトラン
ジスタ及びバーチカルＰＮＰトランジスタは不純物の拡
散により拡散層が変化するのみであるのでその図示は図
１２（１２）以降においては省略し、ＮＰＮトランジス
タの部分のみを図示する。
０ｎｍ）４５をＣＶＤにより形成し、上記ポリシリコン
膜１３からそれに含まれる不純物であるホウ素Ｂを単結
晶であるシリコン半導体基板１表面部に真性ベース領域
１７及びグラフトベース領域１８が形成されるように拡
散させるための熱処理を施す。すると、これによってＮ
ＰＮトランジスタの真性ベース領域１７及びグラフトベ
ース領域１８が形成され、また、既に半導体表面近傍に
打ち込まれている不純物が拡散するのでそれによりＮ型
ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのソー
ス及びドレイン領域と、バーチカルＰＮＰトランジスタ
のエミッタ及びコレクタ領域が形成される。図１２（１
２）はその熱処理後のＮＰＮバイポーラトランジスタの
部分のみを示す。尚、図１２（１２）に示す工程以降に
おいては、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトラン
ジスタ及びバーチカルＰＮＰトランジスタは不純物の拡
散により拡散層が変化するのみであるのでその図示は図
１２（１２）以降においては省略し、ＮＰＮトランジス
タの部分のみを図示する。
【００２３】（１３）次に、上記ＴＥＯＳ酸化膜（膜厚
５５０ｎｍ）４５に対して異方性エッチング、例えばＲ
ＩＥ処理を施すことにより、上記開口４４の内側壁のみ
にシリコン酸化膜からなるサイドウォール４６が残存す
るようにする。図１２（１３）は該サイドウォール４６
形成後の状態を示す。 （１４）次に、全面的にポリシリコン膜（膜厚１５０ｎ
ｍ）４７を例えばＣＶＤ法により形成し、その後、エミ
ッタを形成するための不純物として砒素Ａｓイオンの該
ポリシリコン膜４７に対する注入（エネルギー：６０ｋ
ｅＶ、濃度：２×１０16ｃｍ-2）を行う。ａ８はそのイ
オン注入を示し、図１２（１４）はその砒素イオンの注
入後の状態を示す。
５５０ｎｍ）４５に対して異方性エッチング、例えばＲ
ＩＥ処理を施すことにより、上記開口４４の内側壁のみ
にシリコン酸化膜からなるサイドウォール４６が残存す
るようにする。図１２（１３）は該サイドウォール４６
形成後の状態を示す。 （１４）次に、全面的にポリシリコン膜（膜厚１５０ｎ
ｍ）４７を例えばＣＶＤ法により形成し、その後、エミ
ッタを形成するための不純物として砒素Ａｓイオンの該
ポリシリコン膜４７に対する注入（エネルギー：６０ｋ
ｅＶ、濃度：２×１０16ｃｍ-2）を行う。ａ８はそのイ
オン注入を示し、図１２（１４）はその砒素イオンの注
入後の状態を示す。
【００２４】（１５）次に、上記ポリシリコン膜１３に
注入された砒素Ａｓイオンをポリシリコン膜１９に拡散
させる熱処理（温度：９００℃、時間：１０秒）を行
い、セルフアラインによりエミッタ領域１９を形成す
る。その後、上記シリコン膜４７をフォトレジスト膜Ｐ
Ｒをマスクとする選択的エッチングによりエミッタ取り
出し領域４８を形成する。図１２（１５）はそのエッチ
ング時の状態を示す。尚、その後は、図示はしないが、
ベース取り出し電極、コレクタ取り出し電極、ソース・
ゲート・ドレイン取り出し電極を形成し、その後、金属
配線を形成し、しかる後、Ｎ2（９５％)とＨ2(５％)か
らなるフォーミングガス雰囲気中での熱処理であるシン
タリングを行う。
注入された砒素Ａｓイオンをポリシリコン膜１９に拡散
させる熱処理（温度：９００℃、時間：１０秒）を行
い、セルフアラインによりエミッタ領域１９を形成す
る。その後、上記シリコン膜４７をフォトレジスト膜Ｐ
Ｒをマスクとする選択的エッチングによりエミッタ取り
出し領域４８を形成する。図１２（１５）はそのエッチ
ング時の状態を示す。尚、その後は、図示はしないが、
ベース取り出し電極、コレクタ取り出し電極、ソース・
ゲート・ドレイン取り出し電極を形成し、その後、金属
配線を形成し、しかる後、Ｎ2（９５％)とＨ2(５％)か
らなるフォーミングガス雰囲気中での熱処理であるシン
タリングを行う。
【００２５】
【発明が解決しようとする課題】ところで、上述したＢ
ｉＣＭＯＳ半導体装置の製造方法においても低価格化の
ためにより一層の工程数の低減が要求され、その要求に
は応え切れていないと言う問題があった。また、従来に
おいては、バーチカルＰＮＰトランジスタのベースはリ
ンＰを不純物として形成されており、そのため、電流増
幅率（ｈFE）や遮断周波数（：ｆＴ、或いは最大遮断周
波数：ｆTmax）を高めることが制約され、より特性を高
めることが制約された。
ｉＣＭＯＳ半導体装置の製造方法においても低価格化の
ためにより一層の工程数の低減が要求され、その要求に
は応え切れていないと言う問題があった。また、従来に
おいては、バーチカルＰＮＰトランジスタのベースはリ
ンＰを不純物として形成されており、そのため、電流増
幅率（ｈFE）や遮断周波数（：ｆＴ、或いは最大遮断周
波数：ｆTmax）を高めることが制約され、より特性を高
めることが制約された。
【００２６】更に、高速バイポーラトランジスタを得る
には、接合深さをより浅くする必要があり、そのため、
ランプアニールにより熱処理する必要性が生じるが、ラ
ンプアニール技術を採用するとホットキャリア耐性が低
くなり、シングルドレイン構造のＭＯＳトランジスタに
おいては無視できない問題となる。そして、従来におい
ては、図１１（６）、（７）に示すようにＮ型ＭＯＳト
ランジスタもＰ型ＭＯＳトランジスタもシングルドレイ
ン構造を有していたので、構造が簡単だという利点があ
るが、プロセス的に実効のゲート長がフォトリソグラフ
ィの実力（露光装置の解像度による線幅の制御性）によ
り決まるので、トランジスタ自体が大きくなる傾向があ
り、更に、ＭＯＳトランジスタのホットキャリア耐性が
ランプアニール工程のあることに起因して低下する問題
を回避することができなかった。
には、接合深さをより浅くする必要があり、そのため、
ランプアニールにより熱処理する必要性が生じるが、ラ
ンプアニール技術を採用するとホットキャリア耐性が低
くなり、シングルドレイン構造のＭＯＳトランジスタに
おいては無視できない問題となる。そして、従来におい
ては、図１１（６）、（７）に示すようにＮ型ＭＯＳト
ランジスタもＰ型ＭＯＳトランジスタもシングルドレイ
ン構造を有していたので、構造が簡単だという利点があ
るが、プロセス的に実効のゲート長がフォトリソグラフ
ィの実力（露光装置の解像度による線幅の制御性）によ
り決まるので、トランジスタ自体が大きくなる傾向があ
り、更に、ＭＯＳトランジスタのホットキャリア耐性が
ランプアニール工程のあることに起因して低下する問題
を回避することができなかった。
【００２７】本発明はこのような問題点を解決すべく為
されたものであり、工程数が少なく、且つＭＯＳトラン
ジスタのホットキャリア耐性やＰＮＰトランジスタの電
流増幅率（ｈFE）や遮断周波数等の性能が優れたＢｉＭ
ＯＳ半導体装置の製造方法を提供することを目的とす
る。
されたものであり、工程数が少なく、且つＭＯＳトラン
ジスタのホットキャリア耐性やＰＮＰトランジスタの電
流増幅率（ｈFE）や遮断周波数等の性能が優れたＢｉＭ
ＯＳ半導体装置の製造方法を提供することを目的とす
る。
【００２８】
【課題を解決するための手段】請求項１のＢｉＭＯＳ半
導体装置の製造方法は、Ｎ型ＭＯＳトランジスタとＰＮ
Ｐトランジスタを同一半導体基板に形成したＢｉＭＯＳ
半導体装置の製造方法において、上記Ｎ型ＭＯＳトラン
ジスタのソース領域及びドレイン領域を形成するための
Ｎ型不純物の導入と、上記バーチカルＰＮＰトランジス
タのベース領域を形成するためのＮ型不純物の導入を同
一の工程で行うことを特徴とする。
導体装置の製造方法は、Ｎ型ＭＯＳトランジスタとＰＮ
Ｐトランジスタを同一半導体基板に形成したＢｉＭＯＳ
半導体装置の製造方法において、上記Ｎ型ＭＯＳトラン
ジスタのソース領域及びドレイン領域を形成するための
Ｎ型不純物の導入と、上記バーチカルＰＮＰトランジス
タのベース領域を形成するためのＮ型不純物の導入を同
一の工程で行うことを特徴とする。
【００２９】従って、請求項１のＢｉＭＯＳ半導体装置
の製造方法によれば、従来別々の工程で行っていたＮ型
ＭＯＳトランジスタのソース領域及びドレイン領域を形
成するためのＮ型不純物の導入とバーチカルＰＮＰトラ
ンジスタのベース領域を形成するためのＮ型不純物の導
入を、同一の工程で行うので、ＢｉＭＯＳ半導体装置の
製造工程数の低減を図ることができる。従って、ＢｉＭ
ＯＳ半導体装置の低価格化を図ることができる。
の製造方法によれば、従来別々の工程で行っていたＮ型
ＭＯＳトランジスタのソース領域及びドレイン領域を形
成するためのＮ型不純物の導入とバーチカルＰＮＰトラ
ンジスタのベース領域を形成するためのＮ型不純物の導
入を、同一の工程で行うので、ＢｉＭＯＳ半導体装置の
製造工程数の低減を図ることができる。従って、ＢｉＭ
ＯＳ半導体装置の低価格化を図ることができる。
【００３０】請求項２のＢｉＭＯＳ半導体装置の製造方
法は、少なくともバーチカルＮＰＮトランジスタとＰＮ
ＰトランジスタとＮ型ＭＯＳトランジスタを同一半導体
基板に形成したＢｉＭＯＳ半導体装置の製造方法におい
て、上記半導体基板上に形成した多結晶シリコン膜に、
上記バーチカルＮＰＮトランジスタのエミッタを形成す
るためのＮ型不純物の導入と、上記ＰＮＰトランジスタ
のベース領域を形成するためのＮ型不純物の導入と、上
記Ｎ型ＭＯＳトランジスタのソース領域及びドレイン領
域を形成するためのＮ型不純物の導入とを同時に行う不
純物の導入工程を、有することを特徴とする。
法は、少なくともバーチカルＮＰＮトランジスタとＰＮ
ＰトランジスタとＮ型ＭＯＳトランジスタを同一半導体
基板に形成したＢｉＭＯＳ半導体装置の製造方法におい
て、上記半導体基板上に形成した多結晶シリコン膜に、
上記バーチカルＮＰＮトランジスタのエミッタを形成す
るためのＮ型不純物の導入と、上記ＰＮＰトランジスタ
のベース領域を形成するためのＮ型不純物の導入と、上
記Ｎ型ＭＯＳトランジスタのソース領域及びドレイン領
域を形成するためのＮ型不純物の導入とを同時に行う不
純物の導入工程を、有することを特徴とする。
【００３１】従って、請求項２のＢｉＭＯＳ半導体装置
の製造方法によれば、バーチカルＮＰＮトランジスタの
エミッタを形成するためのＮ型不純物の導入と、上記Ｐ
ＮＰトランジスタのベース領域を形成するためのＮ型不
純物の導入と、上記Ｎ型ＭＯＳトランジスタのソース領
域及びドレイン領域を形成するためのＮ型不純物の導入
とを一つの工程で同時に行うので、ＢｉＭＯＳ半導体装
置の製造工程数の低減を図ることができる。従って、Ｂ
ｉＭＯＳ半導体装置の低価格化を図ることができる。
の製造方法によれば、バーチカルＮＰＮトランジスタの
エミッタを形成するためのＮ型不純物の導入と、上記Ｐ
ＮＰトランジスタのベース領域を形成するためのＮ型不
純物の導入と、上記Ｎ型ＭＯＳトランジスタのソース領
域及びドレイン領域を形成するためのＮ型不純物の導入
とを一つの工程で同時に行うので、ＢｉＭＯＳ半導体装
置の製造工程数の低減を図ることができる。従って、Ｂ
ｉＭＯＳ半導体装置の低価格化を図ることができる。
【００３２】請求項３のＢｉＭＯＳ半導体装置の製造方
法は、少なくともＮ型ＭＯＳトランジスタとＰＮＰトラ
ンジスタを同一半導体基板に形成したＢｉＭＯＳ半導体
装置の製造方法において、上記Ｎ型ＭＯＳトランジスタ
のソース領域及びドレイン領域と、上記ＰＮＰトランジ
スタのベース領域を同時に形成する工程と、上記Ｎ型Ｍ
ＯＳトランジスタのソース領域及びドレイン領域の電極
の取り出しのための不純物導入領域と、上記ＰＮＰトラ
ンジスタのベースの電極の取り出しのための不純物導入
領域を同時に形成する工程と、を備えたことを特徴とす
る。
法は、少なくともＮ型ＭＯＳトランジスタとＰＮＰトラ
ンジスタを同一半導体基板に形成したＢｉＭＯＳ半導体
装置の製造方法において、上記Ｎ型ＭＯＳトランジスタ
のソース領域及びドレイン領域と、上記ＰＮＰトランジ
スタのベース領域を同時に形成する工程と、上記Ｎ型Ｍ
ＯＳトランジスタのソース領域及びドレイン領域の電極
の取り出しのための不純物導入領域と、上記ＰＮＰトラ
ンジスタのベースの電極の取り出しのための不純物導入
領域を同時に形成する工程と、を備えたことを特徴とす
る。
【００３３】従って、請求項３のＢｉＭＯＳ半導体装置
の製造方法によれば、Ｎ型ＭＯＳトランジスタのソース
領域及びドレイン領域と、上記ＰＮＰトランジスタのベ
ース領域を同時に形成し、また、Ｎ型ＭＯＳトランジス
タのソース領域及びドレイン領域の電極の取り出しのた
めの不純物導入領域と、上記ＰＮＰトランジスタのベー
スの電極の取り出しのための不純物導入領域を同時に形
成するので、ＢｉＭＯＳ半導体装置の製造工程数の低減
を図ることができる。従って、ＢｉＭＯＳ半導体装置の
低価格化を図ることができる。
の製造方法によれば、Ｎ型ＭＯＳトランジスタのソース
領域及びドレイン領域と、上記ＰＮＰトランジスタのベ
ース領域を同時に形成し、また、Ｎ型ＭＯＳトランジス
タのソース領域及びドレイン領域の電極の取り出しのた
めの不純物導入領域と、上記ＰＮＰトランジスタのベー
スの電極の取り出しのための不純物導入領域を同時に形
成するので、ＢｉＭＯＳ半導体装置の製造工程数の低減
を図ることができる。従って、ＢｉＭＯＳ半導体装置の
低価格化を図ることができる。
【００３４】請求項４のＢｉＭＯＳ半導体装置の製造方
法は、請求項１、２又は３記載のＢｉＭＯＳ半導体装置
の製造方法において、上記Ｎ型ＭＯＳトランジスタのド
レイン領域をＬＤＤ(Light Doped Drain)構造にし、そ
のドレイン領域の低濃度部分を形成するためのＮ型不純
物の導入を上記バーチカルＰＮＰトランジスタのベース
領域を形成するためのＮ型不純物の導入と同一の工程で
行うことを特徴とする。
法は、請求項１、２又は３記載のＢｉＭＯＳ半導体装置
の製造方法において、上記Ｎ型ＭＯＳトランジスタのド
レイン領域をＬＤＤ(Light Doped Drain)構造にし、そ
のドレイン領域の低濃度部分を形成するためのＮ型不純
物の導入を上記バーチカルＰＮＰトランジスタのベース
領域を形成するためのＮ型不純物の導入と同一の工程で
行うことを特徴とする。
【００３５】従って、請求項４のＢｉＭＯＳ半導体装置
の製造方法によれば、従来、ＭＯＳトランジスタがシン
グルドレイン構造であったために生じていたところの、
浅接合実現のために必要なランプアニール技術により、
ＭＯＳトランジスタのホットキャリア耐性を充分に強め
ることができないという問題を、ＭＯＳトランジスタを
ＬＤＤ構造にすることによりホットキャリア効果を弱め
ることができるので、解決することができる。そして、
ＬＤＤ構造のＭＯＳトランジスタの低濃度ソース・ドレ
イン領域を不純物として砒素Ａｓを用いて形成したの
で、マスク上で同一ゲート長であればあれば、その不純
物Ａｓの拡散係数が小さいことからＭＯＳトランジスタ
の実効ゲート長が広くなり、マスク上のゲート長を更に
微細化することができ、延いてはショートチャンネル効
果の抑制を図ることができる。
の製造方法によれば、従来、ＭＯＳトランジスタがシン
グルドレイン構造であったために生じていたところの、
浅接合実現のために必要なランプアニール技術により、
ＭＯＳトランジスタのホットキャリア耐性を充分に強め
ることができないという問題を、ＭＯＳトランジスタを
ＬＤＤ構造にすることによりホットキャリア効果を弱め
ることができるので、解決することができる。そして、
ＬＤＤ構造のＭＯＳトランジスタの低濃度ソース・ドレ
イン領域を不純物として砒素Ａｓを用いて形成したの
で、マスク上で同一ゲート長であればあれば、その不純
物Ａｓの拡散係数が小さいことからＭＯＳトランジスタ
の実効ゲート長が広くなり、マスク上のゲート長を更に
微細化することができ、延いてはショートチャンネル効
果の抑制を図ることができる。
【００３６】請求項５のＢｉＭＯＳ半導体装置の製造方
法によれば、請求項１、２、３又は４記載のＢｉＭＯＳ
半導体装置の製造方法において、上記ＰＮＰトランジス
タとしてバーチカルＰＮＰトランジスタを形成すること
を特徴とする。従って、請求項５のＢｉＭＯＳ半導体装
置の製造方法によれば、ＰＮＰトランジスタとしてバー
チカルトランジスタを用いるので、ラテラルトランジス
タを用いた場合よりも、電流増幅率、及び遮断周波数を
顕著に高めることができ、性能、特に、高速性の良い半
導体装置を得ることができる。
法によれば、請求項１、２、３又は４記載のＢｉＭＯＳ
半導体装置の製造方法において、上記ＰＮＰトランジス
タとしてバーチカルＰＮＰトランジスタを形成すること
を特徴とする。従って、請求項５のＢｉＭＯＳ半導体装
置の製造方法によれば、ＰＮＰトランジスタとしてバー
チカルトランジスタを用いるので、ラテラルトランジス
タを用いた場合よりも、電流増幅率、及び遮断周波数を
顕著に高めることができ、性能、特に、高速性の良い半
導体装置を得ることができる。
【００３７】請求項６のＢｉＭＯＳ半導体装置の製造方
法によれば、請求項１、２、３、４又は５記載のＢｉＭ
ＯＳ半導体装置の製造方法において、上記Ｎ型不純物と
して砒素を用いることを特徴とする。従って、請求項６
のＢｉＭＯＳ半導体装置の製造方法によれば、ＰＮＰト
ランジスタのベース領域等のＮ型領域を形成する不純物
として従来使用されていたリンＰに代えて砒素Ａｓを使
用するので、浅接合実現が容易である。というのは、イ
オン注入におけるイオン飛程距離は砒素ＡｓとリンＰを
比較すると、砒素ＡｓはリンＰよりも短いからである。
法によれば、請求項１、２、３、４又は５記載のＢｉＭ
ＯＳ半導体装置の製造方法において、上記Ｎ型不純物と
して砒素を用いることを特徴とする。従って、請求項６
のＢｉＭＯＳ半導体装置の製造方法によれば、ＰＮＰト
ランジスタのベース領域等のＮ型領域を形成する不純物
として従来使用されていたリンＰに代えて砒素Ａｓを使
用するので、浅接合実現が容易である。というのは、イ
オン注入におけるイオン飛程距離は砒素ＡｓとリンＰを
比較すると、砒素ＡｓはリンＰよりも短いからである。
【００３８】即ち、リンＰと砒素Ａｓの核酸係数を示す
図５（Ｂ）に示すように、同一熱処理における拡散係数
は砒素ＡｓがリンＰの１／１００程度と極めて小さく、
同一熱処理において極めて浅接合形成に有利なのであ
る。尚、リンＰと砒素Ａｓそれぞれ拡散係数と温度の関
係を示す線が複数あるのは、拡散係数と温度の関係に不
純物濃度依存性があり、濃度の異なる複数の関係を示し
ているからである。
図５（Ｂ）に示すように、同一熱処理における拡散係数
は砒素ＡｓがリンＰの１／１００程度と極めて小さく、
同一熱処理において極めて浅接合形成に有利なのであ
る。尚、リンＰと砒素Ａｓそれぞれ拡散係数と温度の関
係を示す線が複数あるのは、拡散係数と温度の関係に不
純物濃度依存性があり、濃度の異なる複数の関係を示し
ているからである。
【００３９】また、ＰＮＰバーチカルトランジスタのＮ
型ベースを、砒素Ａｓを不純物として形成した場合、ベ
ース領域の浅接合化が極めて容易となり、且つ、コレク
タ領域との間の接合濃度が下がるため、ベース・コレク
タ間の接合容量を小さくすることができる。更に、砒素
Ａｓの拡散係数の小さいことによりベース幅を狭めるこ
とができ、延いてはよりＰＮＰトランジスタの高速化を
図ることができる。
型ベースを、砒素Ａｓを不純物として形成した場合、ベ
ース領域の浅接合化が極めて容易となり、且つ、コレク
タ領域との間の接合濃度が下がるため、ベース・コレク
タ間の接合容量を小さくすることができる。更に、砒素
Ａｓの拡散係数の小さいことによりベース幅を狭めるこ
とができ、延いてはよりＰＮＰトランジスタの高速化を
図ることができる。
【００４０】
【発明の実施の形態】本発明は、少なくともＮ型ＭＯＳ
トランジスタとＰＮＰトランジスタを同一半導体基板に
形成したＢｉＭＯＳ半導体装置の製造方法を対象とする
が、更に、それにＰ型ＭＯＳトランジスタを付加した、
或いは更にＮＰＮトランジスタをも付加したＢｉＣＭＯ
Ｓ半導体装置も本発明で言うＢｉＣＭＯＳ半導体装置に
含まれる。
トランジスタとＰＮＰトランジスタを同一半導体基板に
形成したＢｉＭＯＳ半導体装置の製造方法を対象とする
が、更に、それにＰ型ＭＯＳトランジスタを付加した、
或いは更にＮＰＮトランジスタをも付加したＢｉＣＭＯ
Ｓ半導体装置も本発明で言うＢｉＣＭＯＳ半導体装置に
含まれる。
【００４１】ちなみに、本発明で製造される半導体装置
の最も典型的な例は、バーチカルＮＰＮトランジスタ、
特にダブルポリシリコンタイプのバーチカルＰＮＰトラ
ンジスタと、バーチカルＰＮＰトランジスタと、Ｐ型Ｍ
ＯＳトランジスタと、Ｎ型ＭＯＳトランジスタを備えた
ＢｉＣＭＯＳ半導体装置である。
の最も典型的な例は、バーチカルＮＰＮトランジスタ、
特にダブルポリシリコンタイプのバーチカルＰＮＰトラ
ンジスタと、バーチカルＰＮＰトランジスタと、Ｐ型Ｍ
ＯＳトランジスタと、Ｎ型ＭＯＳトランジスタを備えた
ＢｉＣＭＯＳ半導体装置である。
【００４２】
【実施例】以下、本発明を図示実施例に従って詳細に説
明する。図１（１）〜（４）、図２（５）〜（９）、図
３（１０）〜（１３）、図４（１４）〜（１７）は本発
明ＢｉＭＯＳ半導体装置の製造方法の第１の実施例を工
程順に示す示す断面図である。
明する。図１（１）〜（４）、図２（５）〜（９）、図
３（１０）〜（１３）、図４（１４）〜（１７）は本発
明ＢｉＭＯＳ半導体装置の製造方法の第１の実施例を工
程順に示す示す断面図である。
【００４３】（１）Ｐ型シリコン半導体基板１上に、従
来のフォトリソグラフィ技術及びイオン注入技術、酸化
・拡散技術を駆使してＮＰＮトランジスタのコレクタ用
の埋込層２，Ｐ型ＭＯＳトランジスタ用の埋込層３、Ｎ
型ＭＯＳトランジスタ・バーチカルＰＮＰトランジスタ
用Ｎ型埋込層４を形成し、更に、エピタキシャル成長技
術を利用し、エピタキシャル層５を形成し、その後、素
子間分離のための選択酸化層（ＬＯＣＯＳ）６を形成す
る。図１（１）は選択酸化層６形成後の状態を示す。
来のフォトリソグラフィ技術及びイオン注入技術、酸化
・拡散技術を駆使してＮＰＮトランジスタのコレクタ用
の埋込層２，Ｐ型ＭＯＳトランジスタ用の埋込層３、Ｎ
型ＭＯＳトランジスタ・バーチカルＰＮＰトランジスタ
用Ｎ型埋込層４を形成し、更に、エピタキシャル成長技
術を利用し、エピタキシャル層５を形成し、その後、素
子間分離のための選択酸化層（ＬＯＣＯＳ）６を形成す
る。図１（１）は選択酸化層６形成後の状態を示す。
【００４４】（２）次に、ゲート絶縁膜となる厚さ１０
〜２０ｎｍ程度の酸化膜８を熱酸化法により形成し、そ
の後、フォトレジスト膜ＰＲを選択的に形成し、該フォ
トレジスト膜ＰＲをマスクとしてＰＭＯＳ領域にＮ型ウ
ェルを形成するためのＮ型不純物のイオン注入をする。
これはリンＰのイオン注入を例えば２回（１回目のイオ
ン注入のエネルギー：３６０ｋｅＶ、濃度：５．０×１
０11ｃｍ-2、２回目のイオン注入のエネルギー：１２０
ｋｅＶ、濃度２．０×１０12ｃｍ-2）行う。その後、し
きい値電圧Ｖｔｈ調整のためのホウ素Ｂのイオン注入
（エネルギー：２０ｋｅＶ、濃度：２．０×１０12ｃｍ
-2）を行う。イオンの矢印ａ１はそのイオン注入を示
し、図１（２）はそのイオン注入時の状態を示す。
〜２０ｎｍ程度の酸化膜８を熱酸化法により形成し、そ
の後、フォトレジスト膜ＰＲを選択的に形成し、該フォ
トレジスト膜ＰＲをマスクとしてＰＭＯＳ領域にＮ型ウ
ェルを形成するためのＮ型不純物のイオン注入をする。
これはリンＰのイオン注入を例えば２回（１回目のイオ
ン注入のエネルギー：３６０ｋｅＶ、濃度：５．０×１
０11ｃｍ-2、２回目のイオン注入のエネルギー：１２０
ｋｅＶ、濃度２．０×１０12ｃｍ-2）行う。その後、し
きい値電圧Ｖｔｈ調整のためのホウ素Ｂのイオン注入
（エネルギー：２０ｋｅＶ、濃度：２．０×１０12ｃｍ
-2）を行う。イオンの矢印ａ１はそのイオン注入を示
し、図１（２）はそのイオン注入時の状態を示す。
【００４５】（３）次に、上記フォトレジスト膜ＰＲと
は別のフォトレジスト膜ＰＲを選択的に形成し、該フォ
トレジスト膜ＰＲをマスクとしてＮ型ＭＯＳトランジス
タ領域にＰ型ウェルを形成するためと、素子分離領域を
形成するためと、バーチカルＰＮＰトランジスタのコレ
クタ領域を形成するためのＰ型不純物としてホウ素Ｂの
のイオン注入をする。
は別のフォトレジスト膜ＰＲを選択的に形成し、該フォ
トレジスト膜ＰＲをマスクとしてＮ型ＭＯＳトランジス
タ領域にＰ型ウェルを形成するためと、素子分離領域を
形成するためと、バーチカルＰＮＰトランジスタのコレ
クタ領域を形成するためのＰ型不純物としてホウ素Ｂの
のイオン注入をする。
【００４６】このイオン注入は素子分離領域を形成する
ために、エネルギー：３６０ｋｅＶ、濃度３．０×１０
13ｃｍ-2の条件で、Ｐ型ウェルを形成するために、エネ
ルギー：９０ｋｅＶ、濃度５．０×１０11ｃｍ-2の条件
で、バーチカルＰＮＰトランジスタのコレクタ領域を形
成するために、エネルギー：２０ｋｅＶ、濃度１．６×
１０12ｃｍ-2の条件で行う。即ち、条件を切り替えて連
続的に行う。７はそのＰ型不純物注入層を示す。矢印ａ
２はそれ等のイオン注入を示す。図１（３）はそれ等の
イオン注入時の状態を示す。このように、Ｐ型ウェル形
成用と素子分離用バーチカルＰＮＰトランジスタのコレ
クタ形成用のイオン注入は兼用するのである。
ために、エネルギー：３６０ｋｅＶ、濃度３．０×１０
13ｃｍ-2の条件で、Ｐ型ウェルを形成するために、エネ
ルギー：９０ｋｅＶ、濃度５．０×１０11ｃｍ-2の条件
で、バーチカルＰＮＰトランジスタのコレクタ領域を形
成するために、エネルギー：２０ｋｅＶ、濃度１．６×
１０12ｃｍ-2の条件で行う。即ち、条件を切り替えて連
続的に行う。７はそのＰ型不純物注入層を示す。矢印ａ
２はそれ等のイオン注入を示す。図１（３）はそれ等の
イオン注入時の状態を示す。このように、Ｐ型ウェル形
成用と素子分離用バーチカルＰＮＰトランジスタのコレ
クタ形成用のイオン注入は兼用するのである。
【００４７】（４）次に、１００〜４００ｎｍ程度のポ
リシリコン膜９をＣＶＤにより全面的に形成し、リン濃
度が１０〜２０ｗｔ％程度のリンシリケードガラス１０
をＣＶＤ法により全面的に形成する。図１（４）はリン
シリケードガラス１０形成後の状態を示す。その後、こ
のリンシリケードガラス１０中のリンＰを上記ポリシリ
コン膜９中に拡散させる。これ等の図１（１）〜（４）
に示す工程は、図１０（１）〜（４）に示す工程と同じ
である。
リシリコン膜９をＣＶＤにより全面的に形成し、リン濃
度が１０〜２０ｗｔ％程度のリンシリケードガラス１０
をＣＶＤ法により全面的に形成する。図１（４）はリン
シリケードガラス１０形成後の状態を示す。その後、こ
のリンシリケードガラス１０中のリンＰを上記ポリシリ
コン膜９中に拡散させる。これ等の図１（１）〜（４）
に示す工程は、図１０（１）〜（４）に示す工程と同じ
である。
【００４８】（５）次に、上記Ｎ+型ポリシリコン膜９
に対するフォトレジスト膜をマスクとする選択的エッチ
ングによりＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトラ
ンジスタのゲート電極１１を形成する。この場合、例え
ばＲＩＥによりポリシリコン膜９とゲート酸化膜８との
エッチング選択比を利用して該ゲート酸化膜８を突き抜
けないようにする。
に対するフォトレジスト膜をマスクとする選択的エッチ
ングによりＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトラ
ンジスタのゲート電極１１を形成する。この場合、例え
ばＲＩＥによりポリシリコン膜９とゲート酸化膜８との
エッチング選択比を利用して該ゲート酸化膜８を突き抜
けないようにする。
【００４９】その後、Ｎ型ＭＯＳトランジスタの低濃度
ソース領域及びドレイン領域を形成すべく、そのゲート
電極１１と、低濃度ソース領域及びドレイン領域を形成
すべき部分と、バーチカルＰＮＰトランジスタのベース
領域を形成すべき部分を露出させる開口を有するパター
ンのフォトレジスト膜ＰＲを形成し、これをマスクとし
て砒素Ａｓをイオン注入（エネルギー：２００ｋｅＶ、
濃度：２．０×１０13ｃｍ-2）を行う。図２（５）はそ
の砒素Ａｓのイオン注入時の状態を示す。矢印ａ３はそ
のイオン注入を示す。２８はそのイオン注入により形成
されたＮ型不純物注入層である。
ソース領域及びドレイン領域を形成すべく、そのゲート
電極１１と、低濃度ソース領域及びドレイン領域を形成
すべき部分と、バーチカルＰＮＰトランジスタのベース
領域を形成すべき部分を露出させる開口を有するパター
ンのフォトレジスト膜ＰＲを形成し、これをマスクとし
て砒素Ａｓをイオン注入（エネルギー：２００ｋｅＶ、
濃度：２．０×１０13ｃｍ-2）を行う。図２（５）はそ
の砒素Ａｓのイオン注入時の状態を示す。矢印ａ３はそ
のイオン注入を示す。２８はそのイオン注入により形成
されたＮ型不純物注入層である。
【００５０】（６）次に、図２（６）に示すように、Ｐ
型ＭＯＳトランジスタの低濃度ソース領域及びドレイン
領域を形成すべく、そのゲート電極１１と、低濃度ソー
ス領域及びドレイン領域を形成すべき部分を露出させる
開口を有するパターンのフォトレジスト膜ＰＲを形成
し、これをマスクとしてＢＦ2をイオン注入（エネルギ
ー：５０ｋｅＶ、濃度：２．０×１０15ｃｍ-2）を行
う。矢印ａ４はそのイオン注入を示し、２９はそのイオ
ン注入により形成されたＰ型不純物注入層である。
型ＭＯＳトランジスタの低濃度ソース領域及びドレイン
領域を形成すべく、そのゲート電極１１と、低濃度ソー
ス領域及びドレイン領域を形成すべき部分を露出させる
開口を有するパターンのフォトレジスト膜ＰＲを形成
し、これをマスクとしてＢＦ2をイオン注入（エネルギ
ー：５０ｋｅＶ、濃度：２．０×１０15ｃｍ-2）を行
う。矢印ａ４はそのイオン注入を示し、２９はそのイオ
ン注入により形成されたＰ型不純物注入層である。
【００５１】（７）次に、ＭＯＳトランジスタをＬＤＤ
構造にするためのスペーサ（サイドウォール）を形成す
るための膜厚例えば約３００ｎｍ程度のシリコン酸化膜
（例えばＴＥＯＳｉＯ2膜）３０を形成する。図２
（７）はシリコン酸化膜３０形成後の状態を示す。 （８）次に、上記シリコン酸化膜３０を異方性エッチン
グによりエッチバックすることにより上記Ｎ型ＭＯＳト
ランジスタ及びＰ型ＭＯＳトランジスタのゲート電極１
１の側面にスペーサ（サイドウォール）２０を形成す
る。
構造にするためのスペーサ（サイドウォール）を形成す
るための膜厚例えば約３００ｎｍ程度のシリコン酸化膜
（例えばＴＥＯＳｉＯ2膜）３０を形成する。図２
（７）はシリコン酸化膜３０形成後の状態を示す。 （８）次に、上記シリコン酸化膜３０を異方性エッチン
グによりエッチバックすることにより上記Ｎ型ＭＯＳト
ランジスタ及びＰ型ＭＯＳトランジスタのゲート電極１
１の側面にスペーサ（サイドウォール）２０を形成す
る。
【００５２】次に、Ｎ型ＭＯＳトランジスタと、バーチ
カルＰＮＰトランジスタのベース取り出し領域を露出さ
せる開口を有するパターンのフォトレジスト膜ＰＲを形
成し、該フォトレジスト膜ＰＲをマスクとして砒素Ａｓ
のイオン注入（エネルギー：５０ｋｅＶ、濃度：２×１
０15ｃｍ-2）を行う。これによりＮ型ＭＯＳトランジス
タの高濃度のソース領域及びドレイン領域及びバーチカ
ルＰＮＰトランジスタのベース取り出し領域を形成す
る。図２（８）はそのイオン注入時の状態を示す。ａ５
はその砒素Ａｓのイオン注入を示し、３１はそのイオン
注入により形成されたＮ型不純物注入層を示す。
カルＰＮＰトランジスタのベース取り出し領域を露出さ
せる開口を有するパターンのフォトレジスト膜ＰＲを形
成し、該フォトレジスト膜ＰＲをマスクとして砒素Ａｓ
のイオン注入（エネルギー：５０ｋｅＶ、濃度：２×１
０15ｃｍ-2）を行う。これによりＮ型ＭＯＳトランジス
タの高濃度のソース領域及びドレイン領域及びバーチカ
ルＰＮＰトランジスタのベース取り出し領域を形成す
る。図２（８）はそのイオン注入時の状態を示す。ａ５
はその砒素Ａｓのイオン注入を示し、３１はそのイオン
注入により形成されたＮ型不純物注入層を示す。
【００５３】（９）次に、上記フォトレジスト膜ＰＲを
除去する。図２（９）はそのフォトレジスト膜ＰＲ除去
後の状態を示す。 （１０）次に、厚さ１００ｎｍ程度のＴＥＯＳ酸化膜１
２を形成し、該ＴＥＯＳ酸化膜１２をＲＩＥによる選択
的エッチングにより、バーチカルＮＰＮトランジスタの
アクティブ領域となる部分及びバーチカルＰＮＰトラン
ジスタのエミッタ領域、コレクタ領域に開口３２を形成
する。
除去する。図２（９）はそのフォトレジスト膜ＰＲ除去
後の状態を示す。 （１０）次に、厚さ１００ｎｍ程度のＴＥＯＳ酸化膜１
２を形成し、該ＴＥＯＳ酸化膜１２をＲＩＥによる選択
的エッチングにより、バーチカルＮＰＮトランジスタの
アクティブ領域となる部分及びバーチカルＰＮＰトラン
ジスタのエミッタ領域、コレクタ領域に開口３２を形成
する。
【００５４】次いで、ＰＭＯＳトランジスタ及びＮ型Ｍ
ＯＳトランジスタ上をその汚染防止のためにシリコン窒
化膜１４で覆う。その後、ポリシリコン膜（膜厚例えば
１５０ｎｍ程度）１３を例えばＣＶＤにより全面的に形
成し、しかる後、該ポリシリコン膜１３にそれを所望の
抵抗率ρｓにする条件で不純物のイオン打ち込みをす
る。尚、本実施例においては、高抵抗と低抵抗を形成す
るため、全面に、二フッ化ホウ素ＢＦ2のイオン注入
（エネルギー：４０ｋｅＶ、濃度５×１０14ｃｍ-2）と
ホウ素Ｂのイオン注入（エネルギー：１５ｋｅＶ、濃度
２．５×１０15ｃｍ-2）を行う。図３（１０）は該ポリ
シリコン膜１３に対するイオン打ち込み時の状態を示
す。矢印ａ６はその不純物のイオン注入を示す。
ＯＳトランジスタ上をその汚染防止のためにシリコン窒
化膜１４で覆う。その後、ポリシリコン膜（膜厚例えば
１５０ｎｍ程度）１３を例えばＣＶＤにより全面的に形
成し、しかる後、該ポリシリコン膜１３にそれを所望の
抵抗率ρｓにする条件で不純物のイオン打ち込みをす
る。尚、本実施例においては、高抵抗と低抵抗を形成す
るため、全面に、二フッ化ホウ素ＢＦ2のイオン注入
（エネルギー：４０ｋｅＶ、濃度５×１０14ｃｍ-2）と
ホウ素Ｂのイオン注入（エネルギー：１５ｋｅＶ、濃度
２．５×１０15ｃｍ-2）を行う。図３（１０）は該ポリ
シリコン膜１３に対するイオン打ち込み時の状態を示
す。矢印ａ６はその不純物のイオン注入を示す。
【００５５】（１１）次に、上記ポリシリコン膜１３上
に選択的にフォトレジスト膜ＰＲを形成し、該フォトレ
ジスト膜ＰＲをマスクとして該ポリシリコン膜１３をＲ
ＩＥにより選択的にエッチングすることにより、バーチ
カルＮＰＮトランジスタの外部ベース取り出し用領域
と、バーチカルＰＮＰトランジスタのエミッタ取り出し
用領域及びコレクタ取り出し用領域を形成する。図３
（１１）はそのポリシリコン膜１３からなる、上記ベー
ス取り出し用領域（ＮＰＮトランジスタ）と、エミッタ
取り出し用領域及びコレクタ取り出し用領域（ＰＮＰト
ランジスタ）を形成した後の状態を示す。
に選択的にフォトレジスト膜ＰＲを形成し、該フォトレ
ジスト膜ＰＲをマスクとして該ポリシリコン膜１３をＲ
ＩＥにより選択的にエッチングすることにより、バーチ
カルＮＰＮトランジスタの外部ベース取り出し用領域
と、バーチカルＰＮＰトランジスタのエミッタ取り出し
用領域及びコレクタ取り出し用領域を形成する。図３
（１１）はそのポリシリコン膜１３からなる、上記ベー
ス取り出し用領域（ＮＰＮトランジスタ）と、エミッタ
取り出し用領域及びコレクタ取り出し用領域（ＰＮＰト
ランジスタ）を形成した後の状態を示す。
【００５６】（１２）次に、ＣＶＤにより厚さ４００ｎ
ｍ程度の酸化膜１５を形成し、該酸化膜１５上にレジス
ト膜ＰＲを選択的に形成し、該レジスト膜ＰＲをマスク
として該酸化膜１５及びポリシリコン膜１３を選択的に
エッチングすることにより、バーチカルＰＮＰトランジ
スタの真性ベース領域を形成すべき部分に半導体基板１
表面を露出させる開口３３を形成する。図３（１２）は
該開口３３形成後の状態を示す。 （１３）次に、イオン注入時のチャネリング防止用の熱
酸化膜１６を１０ｎｍの厚さ堆積し、その後、真性ベー
ス領域にホウ素Ｂをイオン注入（エネルギー：３０ｋｅ
Ｖ、濃度１．０×１０13ｃｍ-2）する。図３（１３）は
そのイオン注入時の状態を示す。矢印ａ７はそのイオン
注入を示す。
ｍ程度の酸化膜１５を形成し、該酸化膜１５上にレジス
ト膜ＰＲを選択的に形成し、該レジスト膜ＰＲをマスク
として該酸化膜１５及びポリシリコン膜１３を選択的に
エッチングすることにより、バーチカルＰＮＰトランジ
スタの真性ベース領域を形成すべき部分に半導体基板１
表面を露出させる開口３３を形成する。図３（１２）は
該開口３３形成後の状態を示す。 （１３）次に、イオン注入時のチャネリング防止用の熱
酸化膜１６を１０ｎｍの厚さ堆積し、その後、真性ベー
ス領域にホウ素Ｂをイオン注入（エネルギー：３０ｋｅ
Ｖ、濃度１．０×１０13ｃｍ-2）する。図３（１３）は
そのイオン注入時の状態を示す。矢印ａ７はそのイオン
注入を示す。
【００５７】（１４）次に、ＴＥＯＳ酸化膜（膜厚５５
０ｎｍ）４５をＣＶＤにより形成し、上記ポリシリコン
膜１３からそれに含まれる不純物であるホウ素を単結晶
であるシリコン半導体基板１表面部に真性ベース領域１
７及びグラフトベース領域１８が形成されるように拡散
させるための熱処理（例えば温度：１０５０℃、時間：
１０秒）を施す。すると、これによってＮＰＮトランジ
スタの真性ベース領域１７及びグラフトベース領域１８
が形成され、また、既に半導体表面近傍に打ち込まれて
いる不純物が拡散するのでそれによりＮ型ＭＯＳトラン
ジスタ及びＰ型ＭＯＳトランジスタのソース及びドレイ
ンと、バーチカルＰＮＰトランジスタのエミッタ及びコ
レクタが形成される。図４（１４）はその熱処理後のＮ
ＰＮバイポーラトランジスタの部分のみを示す。尚、工
程（１４）〜（１６）においては、Ｐ型ＭＯＳトランジ
スタ、Ｎ型ＭＯＳトランジスタ及びバーチカルＰＮＰト
ランジスタは不純物の拡散により拡散層が変化するのみ
であるのでその図示は図４（１４）〜（１６）において
は省略し、ＮＰＮトランジスタの部分のみを図示する。
０ｎｍ）４５をＣＶＤにより形成し、上記ポリシリコン
膜１３からそれに含まれる不純物であるホウ素を単結晶
であるシリコン半導体基板１表面部に真性ベース領域１
７及びグラフトベース領域１８が形成されるように拡散
させるための熱処理（例えば温度：１０５０℃、時間：
１０秒）を施す。すると、これによってＮＰＮトランジ
スタの真性ベース領域１７及びグラフトベース領域１８
が形成され、また、既に半導体表面近傍に打ち込まれて
いる不純物が拡散するのでそれによりＮ型ＭＯＳトラン
ジスタ及びＰ型ＭＯＳトランジスタのソース及びドレイ
ンと、バーチカルＰＮＰトランジスタのエミッタ及びコ
レクタが形成される。図４（１４）はその熱処理後のＮ
ＰＮバイポーラトランジスタの部分のみを示す。尚、工
程（１４）〜（１６）においては、Ｐ型ＭＯＳトランジ
スタ、Ｎ型ＭＯＳトランジスタ及びバーチカルＰＮＰト
ランジスタは不純物の拡散により拡散層が変化するのみ
であるのでその図示は図４（１４）〜（１６）において
は省略し、ＮＰＮトランジスタの部分のみを図示する。
【００５８】（１５）次に、上記ＴＥＯＳ酸化膜（膜厚
５５０ｎｍ）４５に対して異方性エッチング（例えばＲ
ＩＥ）処理を施すことにより、上記開口３３の内側壁の
みにシリコン酸化膜からなるサイドウォール４６が残存
するようにする。図４（１５）は該サイドウォール４６
形成後の状態を示す。 （１６）次に、全面的にポリシリコン膜（膜厚１５０ｎ
ｍ）４７を例えばＣＶＤ法により形成し、その後、エミ
ッタを形成するための不純物として砒素Ａｓイオンの該
ポリシリコン膜４７に対する注入（エネルギー：４０ｋ
ｅＶ、濃度：１．７×１０15ｃｍ-2）を行う。図４（１
６）はその砒素イオンの注入後の状態を示し、矢印ａ８
はそのイオン注入を示す。
５５０ｎｍ）４５に対して異方性エッチング（例えばＲ
ＩＥ）処理を施すことにより、上記開口３３の内側壁の
みにシリコン酸化膜からなるサイドウォール４６が残存
するようにする。図４（１５）は該サイドウォール４６
形成後の状態を示す。 （１６）次に、全面的にポリシリコン膜（膜厚１５０ｎ
ｍ）４７を例えばＣＶＤ法により形成し、その後、エミ
ッタを形成するための不純物として砒素Ａｓイオンの該
ポリシリコン膜４７に対する注入（エネルギー：４０ｋ
ｅＶ、濃度：１．７×１０15ｃｍ-2）を行う。図４（１
６）はその砒素イオンの注入後の状態を示し、矢印ａ８
はそのイオン注入を示す。
【００５９】（１７）次に、上記ポリシリコン膜４７中
にイオン注入された砒素Ａｓを半導体基板１表面中に拡
散させてエミッタ領域１９を形成するための熱処理（温
度：１０５０℃、時間：１０秒）を施す。その後、該ポ
リシリコン膜４７に対してフォトレジスト膜ＰＲをマス
クとして選択的エッチング処理を施すことによりＮＰＮ
トランジスタのエミッタ電極となる部分以外を除去す
る。図４（１７）はその除去直後の状態を示す。同図に
おいて、２１はＰ型ＭＯＳトランジスタのソース領域及
びドレイン領域、２２はＮ型ＭＯＳトランジスタの低濃
度ソース領域及びドレイン領域、２３は同じく高濃度ソ
ース領域及びドレイン領域、２４はコレクタ領域電極取
り出し用領域、２５はバーチカルＰＮＰトランジスタの
Ｐ型エミッタ領域、２６はＮ型ベース領域、２７はＰ型
コレクタ領域である。
にイオン注入された砒素Ａｓを半導体基板１表面中に拡
散させてエミッタ領域１９を形成するための熱処理（温
度：１０５０℃、時間：１０秒）を施す。その後、該ポ
リシリコン膜４７に対してフォトレジスト膜ＰＲをマス
クとして選択的エッチング処理を施すことによりＮＰＮ
トランジスタのエミッタ電極となる部分以外を除去す
る。図４（１７）はその除去直後の状態を示す。同図に
おいて、２１はＰ型ＭＯＳトランジスタのソース領域及
びドレイン領域、２２はＮ型ＭＯＳトランジスタの低濃
度ソース領域及びドレイン領域、２３は同じく高濃度ソ
ース領域及びドレイン領域、２４はコレクタ領域電極取
り出し用領域、２５はバーチカルＰＮＰトランジスタの
Ｐ型エミッタ領域、２６はＮ型ベース領域、２７はＰ型
コレクタ領域である。
【００６０】尚、その後は、図示はしないが、ベース取
り出し電極、コレクタ取り出し電極、ソース・ゲート・
ドレイン取り出し電極を形成し、その後、金属配線を形
成し、しかる後、Ｎ2（９５％)とＨ2(５％)からなるフ
ォーミングガス雰囲気中での熱処理であるシンタリング
を行う。更に、２層配線においても同様に金属配線形成
（金属配線膜堆積→加工→層間絶縁膜まで）後、プラズ
マＣＶＤ法により膜厚７５０ｎｍ程度の絶縁膜をオーバ
ーパシベーション膜として全面的に堆積し、ボンディン
グパッド用のオーバーパシベーション膜をＲＩＥ法でエ
ッチングした後、Ｎ2（９５％)とＨ2(５％)からなるフ
ォーミングガス雰囲気中での熱処理であるシンタリング
を行い、半導体装置を完成させる。
り出し電極、コレクタ取り出し電極、ソース・ゲート・
ドレイン取り出し電極を形成し、その後、金属配線を形
成し、しかる後、Ｎ2（９５％)とＨ2(５％)からなるフ
ォーミングガス雰囲気中での熱処理であるシンタリング
を行う。更に、２層配線においても同様に金属配線形成
（金属配線膜堆積→加工→層間絶縁膜まで）後、プラズ
マＣＶＤ法により膜厚７５０ｎｍ程度の絶縁膜をオーバ
ーパシベーション膜として全面的に堆積し、ボンディン
グパッド用のオーバーパシベーション膜をＲＩＥ法でエ
ッチングした後、Ｎ2（９５％)とＨ2(５％)からなるフ
ォーミングガス雰囲気中での熱処理であるシンタリング
を行い、半導体装置を完成させる。
【００６１】本ＢｉＭＯＳ半導体装置の製造方法によれ
ば、Ｎ型ＭＯＳトランジスタのスペーサ直下の低濃度ソ
ース領域及びドレイン領域を形成するための不純物注入
と、バーチカルＰＮＰトランジスタのベース領域を形成
するための不純物注入とを兼用化したので、製造工程数
を低減することができる。しかも、バーチカルＰＮＰト
ランジスタのベース領域の不純物として図１０〜図１２
に示した従来例のようにリンＰを用いた場合と砒素Ａｓ
を用いた場合とを遮断周波数fＴについて比較すると、
図５（Ａ）に示すようになる（○：りんＰ［center 3
V］,●:砒素Ａｓ［200keV 3V］)。この図から明らかな
ように、遮断周波数ｆＴはイオン種により大きく相違
し、りんＰよりも砒素Ａｓの方が遮断周波数ｆＴを高く
することができる。
ば、Ｎ型ＭＯＳトランジスタのスペーサ直下の低濃度ソ
ース領域及びドレイン領域を形成するための不純物注入
と、バーチカルＰＮＰトランジスタのベース領域を形成
するための不純物注入とを兼用化したので、製造工程数
を低減することができる。しかも、バーチカルＰＮＰト
ランジスタのベース領域の不純物として図１０〜図１２
に示した従来例のようにリンＰを用いた場合と砒素Ａｓ
を用いた場合とを遮断周波数fＴについて比較すると、
図５（Ａ）に示すようになる（○：りんＰ［center 3
V］,●:砒素Ａｓ［200keV 3V］)。この図から明らかな
ように、遮断周波数ｆＴはイオン種により大きく相違
し、りんＰよりも砒素Ａｓの方が遮断周波数ｆＴを高く
することができる。
【００６２】また、バーチカルＰＮＰトランジスタのベ
ース領域の不純物のイオン種の違いは、それ以外のトラ
ンジスタの特性についても違いをもたらす。図６（Ａ）
〜（Ｄ）はイオン種がりんＰの場合の特性を、図７
（Ａ）〜（Ｄ）はイオン種が砒素Ａｓの場合の特性を示
し、図６、図７とも（Ａ）は電流増幅率ｈFEを、（Ｂ）
はGummelを、（Ｃ）はVceoを、（Ｄ）はVcboを示す。こ
の図６、図７の比較から明らかなように、これら各特性
においてベース領域のイオン種を砒素Ａｓにした方が優
れており、耐圧の低下を伴うことなく電流増幅率ｈＦＥ
を高くし、高速性を高めることができることが明らかで
ある。
ース領域の不純物のイオン種の違いは、それ以外のトラ
ンジスタの特性についても違いをもたらす。図６（Ａ）
〜（Ｄ）はイオン種がりんＰの場合の特性を、図７
（Ａ）〜（Ｄ）はイオン種が砒素Ａｓの場合の特性を示
し、図６、図７とも（Ａ）は電流増幅率ｈFEを、（Ｂ）
はGummelを、（Ｃ）はVceoを、（Ｄ）はVcboを示す。こ
の図６、図７の比較から明らかなように、これら各特性
においてベース領域のイオン種を砒素Ａｓにした方が優
れており、耐圧の低下を伴うことなく電流増幅率ｈＦＥ
を高くし、高速性を高めることができることが明らかで
ある。
【００６３】図８（Ａ）、（Ｂ）はバーチカルＰＮＰト
ランジスタのベース領域の不純物のイオン種を砒素Ａｓ
にした場合の深さ方向における不純物濃度プロファイル
で、（Ａ）は砒素Ａｓのイオン注入エネルギーを３６０
ｋｅＶにした場合を、（Ｂ）は本発明ＢｉＭＯＳ半導体
装置の製造方法の実施例におけるようにイオン注入エネ
ルギーをした場合を示し、図９はイオン種をリンＰにし
た場合における深さ方向における不純物濃度プロファイ
ル（エネルギー：１８０ｋｅＶ）を示す。図８、図９は
不純物のイオン種、イオン注入エネルギーの違いを除け
ば他の条件は同じである。図９に示すリンＰの場合（エ
ネルギー：１８０ｋｅＶ）には、ベース幅が０．３６３
３μｍ程度になったが、図８（Ａ）に示すように砒素Ａ
ｓを３６０ｋｅＶでイオン注入した場合には、そのベー
ス幅を０．３２３９μｍに狭くできた。しかし、図８
（Ｂ）に示すように砒素Ａｓを２００ｋｅＶでイオンし
た場合（本発明ＢｉＭＯＳ半導体装置の製造方法の実施
例の場合）には、ベース幅を０．１９７５μｍと極めて
狭くできる。これが上述したようにバーチカルＰＮＰト
ランジスタの電流増幅率ｈＦＥを高くでき、遮断周波数
ｆＴを高くできる理由である。
ランジスタのベース領域の不純物のイオン種を砒素Ａｓ
にした場合の深さ方向における不純物濃度プロファイル
で、（Ａ）は砒素Ａｓのイオン注入エネルギーを３６０
ｋｅＶにした場合を、（Ｂ）は本発明ＢｉＭＯＳ半導体
装置の製造方法の実施例におけるようにイオン注入エネ
ルギーをした場合を示し、図９はイオン種をリンＰにし
た場合における深さ方向における不純物濃度プロファイ
ル（エネルギー：１８０ｋｅＶ）を示す。図８、図９は
不純物のイオン種、イオン注入エネルギーの違いを除け
ば他の条件は同じである。図９に示すリンＰの場合（エ
ネルギー：１８０ｋｅＶ）には、ベース幅が０．３６３
３μｍ程度になったが、図８（Ａ）に示すように砒素Ａ
ｓを３６０ｋｅＶでイオン注入した場合には、そのベー
ス幅を０．３２３９μｍに狭くできた。しかし、図８
（Ｂ）に示すように砒素Ａｓを２００ｋｅＶでイオンし
た場合（本発明ＢｉＭＯＳ半導体装置の製造方法の実施
例の場合）には、ベース幅を０．１９７５μｍと極めて
狭くできる。これが上述したようにバーチカルＰＮＰト
ランジスタの電流増幅率ｈＦＥを高くでき、遮断周波数
ｆＴを高くできる理由である。
【００６４】また、Ｐ型ＭＯＳトランジスタ及びＮ型Ｍ
ＯＳトランジスタをマスク工程の追加を伴うことなくシ
ングルドレイン構造からＬＤＤ構造にすることがでで
き、ホットキャリア耐性を高めることができ、ランプア
ニール技術によるホットキャリア耐性の低下の問題を回
避することができる。
ＯＳトランジスタをマスク工程の追加を伴うことなくシ
ングルドレイン構造からＬＤＤ構造にすることがでで
き、ホットキャリア耐性を高めることができ、ランプア
ニール技術によるホットキャリア耐性の低下の問題を回
避することができる。
【００６５】Ｎ型ＭＯＳトランジスタの低濃度ソース・
ドレイン領域を砒素Ａｓにて形成したため、マスク上で
同一ゲート長であれば、その拡散係数がリンＰよりも小
さいことから、ＭＯＳトランジスタの実行ゲート長が広
くなり、マスク上のゲート長を更に微細に設定すること
ができ、延いてはチップ面積をより小さくすることがで
きる。
ドレイン領域を砒素Ａｓにて形成したため、マスク上で
同一ゲート長であれば、その拡散係数がリンＰよりも小
さいことから、ＭＯＳトランジスタの実行ゲート長が広
くなり、マスク上のゲート長を更に微細に設定すること
ができ、延いてはチップ面積をより小さくすることがで
きる。
【００６６】
【発明の効果】請求項１のＢｉＭＯＳ半導体装置の製造
方法によれば、従来別々の工程で行っていたＮ型ＭＯＳ
トランジスタのソース領域及びドレイン領域を形成する
ためのＮ型不純物の導入とバーチカルＰＮＰトランジス
タのベース領域を形成するためのＮ型不純物の導入を、
同一の工程で行うので、ＢｉＭＯＳ半導体装置の製造工
程数の低減を図ることができる。従って、ＢｉＭＯＳ半
導体装置の低価格化を図ることができる。
方法によれば、従来別々の工程で行っていたＮ型ＭＯＳ
トランジスタのソース領域及びドレイン領域を形成する
ためのＮ型不純物の導入とバーチカルＰＮＰトランジス
タのベース領域を形成するためのＮ型不純物の導入を、
同一の工程で行うので、ＢｉＭＯＳ半導体装置の製造工
程数の低減を図ることができる。従って、ＢｉＭＯＳ半
導体装置の低価格化を図ることができる。
【００６７】請求項２のＢｉＭＯＳ半導体装置の製造方
法によれば、バーチカルＮＰＮトランジスタのエミッタ
を形成するためのＮ型不純物の導入と、上記ＰＮＰトラ
ンジスタのベース領域を形成するためのＮ型不純物の導
入と、上記Ｎ型ＭＯＳトランジスタのソース領域及びド
レイン領域を形成するためのＮ型不純物の導入とを一つ
の工程で同時に行うので、ＢｉＭＯＳ半導体装置の製造
工程数の低減を図ることができる。従って、ＢｉＭＯＳ
半導体装置の低価格化を図ることができる。
法によれば、バーチカルＮＰＮトランジスタのエミッタ
を形成するためのＮ型不純物の導入と、上記ＰＮＰトラ
ンジスタのベース領域を形成するためのＮ型不純物の導
入と、上記Ｎ型ＭＯＳトランジスタのソース領域及びド
レイン領域を形成するためのＮ型不純物の導入とを一つ
の工程で同時に行うので、ＢｉＭＯＳ半導体装置の製造
工程数の低減を図ることができる。従って、ＢｉＭＯＳ
半導体装置の低価格化を図ることができる。
【００６８】請求項３のＢｉＭＯＳ半導体装置の製造方
法によれば、Ｎ型ＭＯＳトランジスタのソース領域及び
ドレイン領域と、上記ＰＮＰトランジスタのベース領域
を同時に形成し、また、Ｎ型ＭＯＳトランジスタのソー
ス領域及びドレイン領域の電極の取り出しのための不純
物導入領域と、上記ＰＮＰトランジスタのベースの電極
の取り出しのための不純物導入領域を同時に形成するの
で、ＢｉＭＯＳ半導体装置の製造工程数の低減を図るこ
とができる。従って、ＢｉＭＯＳ半導体装置の低価格化
を図ることができる。
法によれば、Ｎ型ＭＯＳトランジスタのソース領域及び
ドレイン領域と、上記ＰＮＰトランジスタのベース領域
を同時に形成し、また、Ｎ型ＭＯＳトランジスタのソー
ス領域及びドレイン領域の電極の取り出しのための不純
物導入領域と、上記ＰＮＰトランジスタのベースの電極
の取り出しのための不純物導入領域を同時に形成するの
で、ＢｉＭＯＳ半導体装置の製造工程数の低減を図るこ
とができる。従って、ＢｉＭＯＳ半導体装置の低価格化
を図ることができる。
【００６９】従って、請求項４のＢｉＭＯＳ半導体装置
の製造方法によれば、従来、シングルドレイン構造であ
ったＭＯＳトランジスタ場合に生じたところの、浅接合
実現のために必要なランプアニール技術により、ＭＯＳ
トランジスタのホットキャリア耐性を充分に強めること
ができないという問題を、ＭＯＳトランジスタをＬＤＤ
構造にすることによりホットキャリア効果を弱めること
ができるので、解決することができる。そして、ＬＤＤ
構造のＭＯＳトランジスタの低濃度ソース・ドレイン領
域を不純物として砒素Ａｓを用いて形成したので、マス
ク上で同一ゲート長であればあれば、その不純物Ａｓの
拡散係数が小さいことからＭＯＳトランジスタの実効ゲ
ート長が広くなり、マスク上のゲート長を更に微細化す
ることができ、延いてはショートチャンネル効果の抑制
を図ることができる。
の製造方法によれば、従来、シングルドレイン構造であ
ったＭＯＳトランジスタ場合に生じたところの、浅接合
実現のために必要なランプアニール技術により、ＭＯＳ
トランジスタのホットキャリア耐性を充分に強めること
ができないという問題を、ＭＯＳトランジスタをＬＤＤ
構造にすることによりホットキャリア効果を弱めること
ができるので、解決することができる。そして、ＬＤＤ
構造のＭＯＳトランジスタの低濃度ソース・ドレイン領
域を不純物として砒素Ａｓを用いて形成したので、マス
ク上で同一ゲート長であればあれば、その不純物Ａｓの
拡散係数が小さいことからＭＯＳトランジスタの実効ゲ
ート長が広くなり、マスク上のゲート長を更に微細化す
ることができ、延いてはショートチャンネル効果の抑制
を図ることができる。
【００７０】請求項５のＢｉＭＯＳ半導体装置の製造方
法によれば、請求項１、２、３又は４記載のＢｉＭＯＳ
半導体装置の製造方法において、上記ＰＮＰトランジス
タとしてバーチカルＰＮＰトランジスタを形成すること
を特徴とする。従って、請求項５のＢｉＭＯＳ半導体装
置の製造方法によれば、ＰＮＰトランジスタとしてバー
チカルトランジスタを用いるので、ラテラルトランジス
タを用いた場合よりも、電流増幅率、及び遮断周波数を
顕著に高めることができ、性能、特に、高速性の良い半
導体装置を得ることができる。
法によれば、請求項１、２、３又は４記載のＢｉＭＯＳ
半導体装置の製造方法において、上記ＰＮＰトランジス
タとしてバーチカルＰＮＰトランジスタを形成すること
を特徴とする。従って、請求項５のＢｉＭＯＳ半導体装
置の製造方法によれば、ＰＮＰトランジスタとしてバー
チカルトランジスタを用いるので、ラテラルトランジス
タを用いた場合よりも、電流増幅率、及び遮断周波数を
顕著に高めることができ、性能、特に、高速性の良い半
導体装置を得ることができる。
【００７１】請求項６のＢｉＭＯＳ半導体装置の製造方
法によれば、ＰＮＰトランジスタのベース領域等のＮ型
領域を形成する不純物として従来使用されていたリンＰ
に代えて砒素Ａｓを使用するので、浅接合実現が容易で
ある。また、ＰＮＰバーチカルトランジスタのＮ型ベー
スを、砒素Ａｓを不純物として形成した場合、ベース領
域の浅接合化が極めて容易となり、且つ、コレクタ領域
との間の接合濃度が下がるため、ベース・コレクタ間の
接合容量を小さくすることができる。更に、砒素Ａｓの
拡散係数の小さいことによりベース幅を狭めることがで
き、延いてはよりＰＮＰトランジスタの高速化を図るこ
とができる。
法によれば、ＰＮＰトランジスタのベース領域等のＮ型
領域を形成する不純物として従来使用されていたリンＰ
に代えて砒素Ａｓを使用するので、浅接合実現が容易で
ある。また、ＰＮＰバーチカルトランジスタのＮ型ベー
スを、砒素Ａｓを不純物として形成した場合、ベース領
域の浅接合化が極めて容易となり、且つ、コレクタ領域
との間の接合濃度が下がるため、ベース・コレクタ間の
接合容量を小さくすることができる。更に、砒素Ａｓの
拡散係数の小さいことによりベース幅を狭めることがで
き、延いてはよりＰＮＰトランジスタの高速化を図るこ
とができる。
【図１】（１）〜（４）は本発明ＢｉＭＯＳ半導体装置
の製造方法の一つの実施例の工程（１）〜（４）を順に
示す断面図である。
の製造方法の一つの実施例の工程（１）〜（４）を順に
示す断面図である。
【図２】（５）〜（９）は本発明ＢｉＭＯＳ半導体装置
の製造方法の上記一つの実施例の工程（５）〜（９）を
順に示す断面図である。
の製造方法の上記一つの実施例の工程（５）〜（９）を
順に示す断面図である。
【図３】（１０）〜（１３）は本発明ＢｉＭＯＳ半導体
装置の製造方法の上記一つの実施例の工程（１０）〜
（１３）を順に示す断面図である。
装置の製造方法の上記一つの実施例の工程（１０）〜
（１３）を順に示す断面図である。
【図４】（１４）〜（１７）は本発明ＢｉＭＯＳ半導体
装置の製造方法の上記一つの実施例の工程（１４）〜
（１７）を順に示す断面図である。
装置の製造方法の上記一つの実施例の工程（１４）〜
（１７）を順に示す断面図である。
【図５】（Ａ）はバーチカルＰＮＰトランジスタのベー
ス領域の不純物のイオン種をリンＰにした場合と、砒素
Ａｓにした場合のトランジスタの遮断周波数ｆＴを示す
図であり、（Ｂ）はリンＰと砒素Ａｓの拡散係数を示す
ものである。
ス領域の不純物のイオン種をリンＰにした場合と、砒素
Ａｓにした場合のトランジスタの遮断周波数ｆＴを示す
図であり、（Ｂ）はリンＰと砒素Ａｓの拡散係数を示す
ものである。
【図６】（Ａ）〜（Ｄ）はバーチカルＰＮＰトランジス
タのベース領域のイオン種がリンＰの場合のトランジス
タの特性を示し、（Ａ）は電流増幅率ｈFEを、（Ｂ）は
Gummelを、（Ｃ）はVceoを、（Ｄ）はVcboを示す。
タのベース領域のイオン種がリンＰの場合のトランジス
タの特性を示し、（Ａ）は電流増幅率ｈFEを、（Ｂ）は
Gummelを、（Ｃ）はVceoを、（Ｄ）はVcboを示す。
【図７】（Ａ）〜（Ｄ）はバーチカルＰＮＰトランジス
タのベース領域のイオン種が砒素Ａｓの場合のトランジ
スタの特性を示し、（Ａ）は電流増幅率ｈFEを、（Ｂ）
はGummelを、（Ｃ）はVceoを、（Ｄ）はVcboを示す。
タのベース領域のイオン種が砒素Ａｓの場合のトランジ
スタの特性を示し、（Ａ）は電流増幅率ｈFEを、（Ｂ）
はGummelを、（Ｃ）はVceoを、（Ｄ）はVcboを示す。
【図８】（Ａ）、（Ｂ）はバーチカルＰＮＰトランジス
タのベース領域の不純物のイオン種を砒素Ａｓにした場
合の深さ方向における不純物濃度プロファイルで、
（Ａ）は砒素Ａｓのイオン注入エネルギーを３６０ｋｅ
Ｖにした場合を、（Ｂ）は本発明ＢｉＭＯＳ半導体装置
の製造方法の実施例におけるようにイオン注入エネルギ
ーをした場合を示す。
タのベース領域の不純物のイオン種を砒素Ａｓにした場
合の深さ方向における不純物濃度プロファイルで、
（Ａ）は砒素Ａｓのイオン注入エネルギーを３６０ｋｅ
Ｖにした場合を、（Ｂ）は本発明ＢｉＭＯＳ半導体装置
の製造方法の実施例におけるようにイオン注入エネルギ
ーをした場合を示す。
【図９】イオン種をリンＰにした場合深さ方向における
不純物濃度プロファイル（エネルギー：１８０ｋｅＶ）
を示す。
不純物濃度プロファイル（エネルギー：１８０ｋｅＶ）
を示す。
【図１０】（１）〜（４）はＢｉＭＯＳ半導体装置の製
造方法の一つの従来例の工程（１）〜（４）を順に示す
断面図である。
造方法の一つの従来例の工程（１）〜（４）を順に示す
断面図である。
【図１１】（５）〜（８）はＢｉＭＯＳ半導体装置の製
造方法の上記従来例の工程（５）〜（８）を順に示す断
面図である。
造方法の上記従来例の工程（５）〜（８）を順に示す断
面図である。
【図１２】（９）〜（１５）はＢｉＭＯＳ半導体装置の
製造方法の上記従来例の工程（９）〜（１５）を順に示
す断面図である。
製造方法の上記従来例の工程（９）〜（１５）を順に示
す断面図である。
１・・・Ｐ型半導体基板、２・・・ＮＰＮトランジスタ
のコレクタ埋め込み層、４・・・Ｎ型ＭＯＳトランジス
タのＮ型埋め込み層、５・・・Ｎ-型エピタキシャル
層、６・・・ＬＯＣＯＳ酸化膜（選択酸化膜）、７・・
・Ｐ型不純物注入層、８・・・熱シリコン酸化膜（ゲー
ト絶縁膜）、９・・・Ｎ型ポリシリコン膜（ポリシリコ
ンゲート膜）、１０・・・ＰＳＧ膜、１１・・・ゲート
電極用Ｎ型ポリシリコン膜、１２・・・ＴＥＯＳシリコ
ン酸化膜、１３・・・Ｐ型ポリシリコン膜、１４・・・
シリコン窒化膜、１５・・・ＣＶＤシリコン酸化膜、１
６・・・熱酸化膜、１７・・・Ｐ型ベース拡散層領域、
１８・・・Ｐ型グラフトベース拡散領域、１９・・・Ｎ
+型エミッタ拡散領域、２０・・・サイドウォール、２
１・・・Ｐ型ＭＯＳトランジスタのソース領域及びドレ
イン領域、２２・・・Ｎ型ＭＯＳトランジスタの低濃度
ソース・ドレイン領域、２３・・・Ｎ型ＭＯＳトランジ
スタのソース・ドレイン領域、２４・・・バーチカルＰ
ＮＰトランジスタのコレクタ取り出し用領域、２５・・
・エミッタ領域、２６・・・ベース領域、２７・・・コ
レクタ領域、４５・・・ＴＥＯＳシリコン酸化膜、４６
・・・サイドウォール。
のコレクタ埋め込み層、４・・・Ｎ型ＭＯＳトランジス
タのＮ型埋め込み層、５・・・Ｎ-型エピタキシャル
層、６・・・ＬＯＣＯＳ酸化膜（選択酸化膜）、７・・
・Ｐ型不純物注入層、８・・・熱シリコン酸化膜（ゲー
ト絶縁膜）、９・・・Ｎ型ポリシリコン膜（ポリシリコ
ンゲート膜）、１０・・・ＰＳＧ膜、１１・・・ゲート
電極用Ｎ型ポリシリコン膜、１２・・・ＴＥＯＳシリコ
ン酸化膜、１３・・・Ｐ型ポリシリコン膜、１４・・・
シリコン窒化膜、１５・・・ＣＶＤシリコン酸化膜、１
６・・・熱酸化膜、１７・・・Ｐ型ベース拡散層領域、
１８・・・Ｐ型グラフトベース拡散領域、１９・・・Ｎ
+型エミッタ拡散領域、２０・・・サイドウォール、２
１・・・Ｐ型ＭＯＳトランジスタのソース領域及びドレ
イン領域、２２・・・Ｎ型ＭＯＳトランジスタの低濃度
ソース・ドレイン領域、２３・・・Ｎ型ＭＯＳトランジ
スタのソース・ドレイン領域、２４・・・バーチカルＰ
ＮＰトランジスタのコレクタ取り出し用領域、２５・・
・エミッタ領域、２６・・・ベース領域、２７・・・コ
レクタ領域、４５・・・ＴＥＯＳシリコン酸化膜、４６
・・・サイドウォール。
フロントページの続き Ｆターム(参考） 5F003 BA93 BA97 BB06 BB07 BB08 BE07 BE08 BJ03 BJ15 BJ20 BM01 BP04 BP06 BP21 BP25 BP31 BP93 BS06 BS08 5F048 AA10 AC05 BA02 BA12 BB06 BC06 BE03 BG12 BH07 CA03 CA07 CA14 DA07 DA25 DB02 DB05 5F082 AA11 BA11 BA41 BC03 BC09
Claims (6)
- 【請求項１】 少なくともＮ型ＭＯＳトランジスタとＰ
ＮＰトランジスタを同一半導体基板に形成したＢｉＭＯ
Ｓ半導体装置の製造方法において、 上記Ｎ型ＭＯＳトランジスタのソース領域及びドレイン
領域を形成するためのＮ型不純物の導入と、上記バーチ
カルＰＮＰトランジスタのベース領域を形成するための
Ｎ型不純物の導入を同一の工程で行うことを特徴とする
ＢｉＭＯＳ半導体装置の製造方法。 - 【請求項２】 少なくともバーチカルＮＰＮトランジス
タとＰＮＰトランジスタとＮ型ＭＯＳトランジスタを同
一半導体基板に形成したＢｉＭＯＳ半導体装置の製造方
法において、 上記半導体基板上に多結晶シリコン膜を形成する工程
と、 上記多結晶シリコン膜に、上記バーチカルＮＰＮトラン
ジスタのエミッタを形成するためのＮ型不純物の導入
と、上記ＰＮＰトランジスタのベース領域を形成するた
めのＮ型不純物の導入と、上記Ｎ型ＭＯＳトランジスタ
のソース領域及びドレイン領域を形成するためのＮ型不
純物の導入とを同時に行う不純物の導入工程を、 有することを特徴とするＢｉＭＯＳ半導体装置の製造方
法。 - 【請求項３】 少なくともＮ型ＭＯＳトランジスタとＰ
ＮＰトランジスタを同一半導体基板に形成したＢｉＭＯ
Ｓ半導体装置の製造方法において、 上記Ｎ型ＭＯＳトランジスタのソース領域及びドレイン
領域と、上記ＰＮＰトランジスタのベース領域を同時に
形成する工程と、 上記Ｎ型ＭＯＳトランジスタのソース領域及びドレイン
領域の電極の取り出しのための不純物導入領域と、上記
ＰＮＰトランジスタのベースの電極の取り出しのための
不純物導入領域を同時に形成する工程と、 を備えたことを特徴とするＢｉＭＯＳ半導体装置の製造
方法。 - 【請求項４】 上記Ｎ型ＭＯＳトランジスタのドレイン
領域をＬＤＤ構造にし、 そのドレイン領域の低濃度部分を形成するためのＮ型不
純物の導入を上記バーチカルＰＮＰトランジスタのベー
ス領域を形成するためのＮ型不純物の導入と同一の工程
で行うことを特徴とする請求項１、２又は３記載のＢｉ
ＭＯＳ半導体装置の製造方法。 - 【請求項５】 上記ＰＮＰトランジスタとしてバーチカ
ルＰＮＰトランジスタを形成することを特徴とする請求
項１、２、３又は４記載のＢｉＭＯＳ半導体装置の製造
方法。 - 【請求項６】 上記Ｎ型不純物として砒素を用いること
を特徴とする請求項１、２、３、４又は５記載のＢｉＭ
ＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093134A JP2002289716A (ja) | 2001-03-28 | 2001-03-28 | ＢｉＭＯＳ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093134A JP2002289716A (ja) | 2001-03-28 | 2001-03-28 | ＢｉＭＯＳ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289716A true JP2002289716A (ja) | 2002-10-04 |
Family
ID=18947505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001093134A Pending JP2002289716A (ja) | 2001-03-28 | 2001-03-28 | ＢｉＭＯＳ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002289716A (ja) |
-
2001
- 2001-03-28 JP JP2001093134A patent/JP2002289716A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041102 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050131 |