KR100564890B1 - 바이폴라/cmos집적회로의제조 - Google Patents
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Abstract
본 발명은 CMOS 트랜지스터와 바이폴라 트랜지스터를 포함하는 집적 회로의 제조 방법에 관한 것으로서, 에피택셜층에 MOS 트랜지스터를 형성하는 단계와; 이중 보호층으로 전체 구조를 코팅하는 단계와; 이 이중 보호층의 개구부에 바이폴라 트랜지스터의 에미터-베이스를 형성하는 단계와, 여기서 상기 에미터-베이스 영역 아래의 에피택셜층에는 특정한 콜렉터 확산이 형성되며; 그리고 실리사이드화를 수행하고자 하는 위치들에서 상기 이중 보호층을 재개방하는 단계를 포함한다.
Description
본 발명은 특히 바이폴라와 CMOS 소자를 포함하는 집적 회로의 제조 라인에 관한 것이다. 이러한 형태의 라인은 일반적으로 BICMOS 라인이라 일컬어진다.
본 발명의 목적은 마스크에 디자인된 구성요소의 치수를 0.4㎛ 이하, 예를 들어 0.2 내지 0.35㎛㎛가 되게 할 수 있는 라인을 제공하는 것이다.
본 발명의 보다 특별한 목적은 MOS형 소자의 특성과 바이폴라형 소자의 특성을 최적화되는 공정을 제공하는 것이다.
본 발명의 다른 목적은 알려진 CMOS 소자의 제조 라인들에 적용할 수 있는 라인을 제공하는 것이다.
본 발명의 다른 목적은 원하는 결과에 얻기 위한 가능한한 간단한 라인을 제공하는 것이다.
본 발명의 다른 목적은 기본 소자들(NPN 트랜지스터, N 채널 MOS 트랜지스터 및 P 채널 MOS 트랜지스터) 이외의 다른 여러 소자들의 제조에 적용할 수 있는 공정을 제공하는 것이다.
상기 및 다른 목적들을 달성하기 위해, 본 발명은 바이폴라 트랜지스터의 매립층, CMOS 트랜지스터, 바이폴라 트랜지스터, 및 이들의 배선들을 연속적으로 실시함으로써, 바이폴라 트랜지스터의 특성으로부터 MOS 트랜지스터의 특성을 분리(decouple)하고 이러한 각 소자들을 최적화하는 제조 방법을 제공한다. MOS 트랜지스터들을 형성한 후, 바이폴라 트랜지스터들을 형성하는 동안, MOS 트랜지스터는 보호층에 의해 보호될 수 있다. 이후, 상기 보호층은 실리사이드 영역의 형성에 대해 마스크로서 이용된다.
구체적으로, 본 발명은 CMOS 트랜지스터와 NPN 형의 바이폴라 트랜지스터를 포함하는 집적 회로를 제조하는 방법을 제공하는바, 이 방법은:
P형 기판에 N형 에피택셜층을 형성하는 단계-이 단계에 의해 적어도 바이폴라 트랜지스터의 위치에 매립층이 제공된다-와;
MOS 트랜지스터들의 웰들, 바이폴라 트랜지스터의 콜레터 웰 영역 및 바이폴라 트랜지스터의 베이스-에미터 영역의 위치들 이외의 위치들에 두꺼운 산화물층을 형성하는 단계와;
상기 MOS 트랜지스터들의 웰들과 상기 바이폴라 트랜지스터의 콜렉터 웰을 형성하는 단계와;
상기 MOS 트랜지스터들의 절연 게이트들, 스페이서들, 소스들 및 드레인들을 형성하는 단계와;
제 1 실리콘 산화물층과 제 1 실리콘 질화물층을 포함하는 보호층으로 전체 구조를 덮는 단계와;
상기 바이폴라 트랜지스터의 베이스-에미터 위치에서 상기 보호층을 개방하는 단계와;
P형 도핑된 제 1 폴리실리콘층 또는 비결정 실리콘층 및 제 2 캡슐화 산화물층을 형성하는 단계와;
상기 바이폴라 트랜지스터의 에미터-베이스 영역의 중심에서 상기 마지막 두 층들을 개방하는 단계와;
상기 바이폴라 트랜지스터의 외인성 베이스를 형성하기 위해, 상기 제 1 실리콘 산화물층에 포함된 불술물을 하부에 에피택셜층으로 확산시키는 단계와;
N형 콜렉터 불순물을 주입하는 단계와;
상기 바이폴라 트랜지스터의 진성 베이스를 형성하기 위해 P형 불순물을 주입하는 단계와;
제 2 실리콘 질화물층을 증착하고, 제 2 폴리실리콘층을 증착하고, 상기 제 2 폴리실리콘층을 이방성으로 에칭하여 그 수직 부분들에 스페이서들이 남도록 하고, 그리고 실리콘 질화물을 제거하는 단계와;
N형 도핑된 제 3 폴리실리콘층을 증착하고, 상기 바이폴라 트랜지스터의 에미터를 형성하기 위해 상기 도핑을 확산하는 단계와;
실리사이드될 영역들을 세정하는 단계와;
실리사이드화를 수행하는 단계와;
평탄화된 절연층을 증착하는 단계와; 그리고
금속화를 수행하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제 1 실리콘 산화물층은 약 20 nm의 두께를 갖고, 상기 제 1 실리콘 질화물층은 약 30 nm의 두께를 갖는다.
본 발명의 일 실시예에 따르면, 상기 제 1 실리콘층은 약 200nm의 두께를 갖고, 상기 제 2 실리콘 산화물층은 약 300nm의 두께를 갖는다.
본 발명의 일 실시예에 따르면, 상기 제 1 실리콘층은 도핑되지 않은 비정질 실리콘을 증착한 다음 BF2를 표면 주입함으로써 얻어진다.
본 발명의 일 실시예에 따르면, 콜렉터 웰의 표면 영역은 N-채널 MOS 트랜지스터들의 소스들 및 드레인들과 동시에 도핑된다.
본 발명의 일 실시예에 따르면, 상기 에미터-베이스 위치에서의 보호층의 개구부(opening)는 상기 두꺼운 산화물에서의 대응하는 개구부 보다 넓이가 작다.
본 발명에 일 양상에 따르면, 상기 방법의 여러 단계들은 다른 소자들의 구현하는 데에 이용된다.
본 발명은 제 1 실리콘층과 제 2 캡슐층의 개방이 이 층들의 중심 영역을 남기도록 수행되는 중심 베이스 바이폴라 트랜지스터를 제공한다.
본 발명은, 베이스 영역이 N+형의 매립층 위에 형성된 에피택셜층에 대응하고, 에미터 영역이 P-채널 MOS 트랜지스터들의 소스들 및 드레인들과 동일한 주입에 의해 형성되며, 그리고 콜렉터 영역이 제 1 폴리실리콘층의 일부로부터 형성되는 것을 특징으로 하는 측면형(lateral) PNP 트랜지스터를 제공한다.
본 발명은 정전 방전에 내성을 갖는 MOS 트랜지스터를 제공하는바, 이 MOS 트랜지스터의 접촉 드레인은 기판의 일부 위로 확장된 제 1 폴리실리콘층의 일부에의해 리커버(recover)되고 드레인 영역을 확장시키는 확산을 수행하는 데에 이용된다.
본 발명은 절연 P 웰에 형성되는 고전압 MOS 트랜지스터를 제공하는바, 그 게이트 절연층은 제 1 실리콘 산화물과 제 1 실리콘 질화물을 포함하는 보호층의 일부분에 대응하고, 그 게이트는 도핑된 제 1 폴리실리콘층으로 형성되고, 제 2 캡슐화 산화물층에 의해 코팅되며, 상기 게이트 측면에는 제 2 실리콘 질화물과 제 2 폴리실리콘층에 의해 형성된 스페이서가 형성되고, 그 소스 및 드레인 접촉 리커버리(recovery) 영역들은 제 3 폴리실리콘층의 일부의 증착으로부터의 확산에 의해 도핑된 영역들로 형성된다.
본 발명은, 제 1 게이트, 관련된 스페이서들, 소스 및 드레인이 MOS 트랜지스터들의 것들과 동시에 형성되고, 게이트들 간의 절연체가 상기 보호층의 일부에 대응하며, 제 2 게이트가 상기 제 1 폴리실리콘층에 대응하는 EPROM 트랜지스터를 제공한다.
본 발명의 이러한 목적, 특징 및 장점은 첨부 도면을 참조하여 설명되는 하기의 비한정적인 특정 실시예들을 통해 보다 상세히 설명된다. 본 발명은 이러한 실시예들에 한정되지 않는다.
통상적으로, 반도체 소자들을 설명하는 분야에서, 여러 단면도들은 비례 규모적으로 도시되지 않는다. 작도를 용이하게 하기 위해, 여러 층들의 측면 및 횡단 면의 치수들은 임의로 확대 또는 축소되었다.
일반적으로, 하기 설명에서, CMOS 소자가 형성되는 도 1 내지 11의 좌측은 CMOS 측으로서, 그리고 NPN형 바이폴라 트랜지스터가 형성되는 우측은 바이폴라 측으로 나타낼 것이다. 이하, N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터 및 NPN형 바이폴라 트랜지스터의 제조 방법을 설명한다. 물론, 실제의 구현시에는, 동일한 많은 소자들이 형성될 뿐만 아니라, 다른 형태의 기본적인 소자들도 형성된다.
본 발명의 일 양상에 따르면, 최초 단계들은 매우 작은 치수(0.35㎛ 이하의 최소 치수 또는 게이트 치수)를 갖는 CMOS 집적 회로를 제조하는 알려진 단계들이 다.
도 1에 도시한 바와 같이, 최초의 P형 기판(1)에 N형 에피택셜층(2)이 형성된다. 이 에피택셜층은 비교적 얇다. 예를 들어, 약 1 내지 1.2㎛의 두께를 갖는다.
필요한 경우, 상기 에피택셜층을 성장시키기 전에, 적절한 타입의 매립층들이 CMOS 트랜지스터의 N웰 또는 P웰이 형성될 영역들에 제공될 수 있으며, N+ 형매립층(3)이 바이폴라측에 형성된다.
도 2에 도시한 바와 같이, MOS 측에서, MOS 트랜지스터들의 영역들은 어떠한 알려진 기술에 의해 형성된 두꺼운 산화물층(5) 내의 개구부들에 의해 제한된다. 이 개구부들에 형성된 두꺼운 산화물 또는 얇은 산화물 영역(6)을 통해, N형 웰들(8)과 P형 웰들(9)이 통상적으로 주입된다. 이러한 웰들은, 예를 들어 3번의 주입에 의해 형성되는바, 이중 하나는 마스크되지 않은 영역들 내에서 두꺼운 산화물 (5)을 통해 실행된다. 이러한 N 및 P웰들은 각각 P-채널 MOS 트랜지스터들 및 N- 채널 MOS 트랜지스터들을 위한 것들이다. 표면 도핑 레벨(약 1016원자/cm3)은 트랜지스터의 임계 전압을 결정한다. 일반적인 경우, (P+매립층과 관련된) P 웰들은 P기판과 전기적으로 접촉한다. 하지만, N형 매립층 위에 적어도 P웰의 일부를 형성 할 수도 있다. N 웰은 완전히 절연되는데, 그 이유는 이들이 P 기판 내에 나타나며, P 웰처럼 형성된 P 영역에 의해 측면으로 절연되기 때문이다.
동시에, 바이폴라측에서는, 매립층(3)과 결합되는 콜렉터 접촉 또는 콜렉터웰(10)을 리커버하기 위한 드라이브인이 형성될 영역의 범위가 두꺼운 산화물(5) 내에서 정해진다. 이러한 콜렉터 웰은 N형 웰(8)을 형성하기 위해 수행되는 주입들 중 적어도 일부에 의해 형성되거나, 또는 특정한 N+ 형 주입에 의해 형성된다. 이러한 콜렉터 웰은 또한 N-채널 MOS 트랜지스터들의 소스들 및 드레인들과 동시에 형성될 수 있다. 또한, NPN형 바이폴라 트랜지스터의 베이스 및 에미터가 형성될 영역(11)의 범위가 상기 두꺼운 산화물 내에서 정해진다. 다양할 N 웰들 및 P 웰들을 주입하는 동안, 영역(11)은 마스크된다.
도 3에 도시한 바와 같이, MOS측에서는, MOS 트랜지스터들의 절연 게이트들(13 및 14)이 통상적으로 형성되고, 첫 번째 주입이 수행되고(LDD), 스페이서들(15및 16)이 형성되며, 드레인 및 소스 주입이 수행된다. 웰(8) 내에서의 주입들은 P형이고, 웰(9) 내에서의 주입은 N 형이다. P 웰들에 N-채널 트랜지스터의 소스 및 드레인을 주입함과 동시에, 이후의 접촉 형성을 개선시키기 위해, 고농도로 도핑된N형 확산(18)이 콜렉터 웰(10)의 표면에서 수행된다.
이후, 급속 열 어닐링이 수행된다(1025℃).
이 단계 후, (실리사이드화 및 금속배선을 형성하는 접촉을 제외한) 대부분의 MOS트랜지스터들의 제조가 끝나면, NPN형 바이폴라 트랜지스터가 제조된다.
도 4에 도시한 단계에서는, 예를 들어 약 20nm의 폭을 갖는 실리콘 산화물층(21)과 그 후에 약 30nm의 두께를 갖는 실리콘 질화물층(22)이 계속되는 이중 보호 층이 화학 기상 증착에 의해 전체 구조 상에 증착된다. 이러한 층들(21 및 22)은 바이폴라 트랜지스터의 에미터-베이스 영역을 형성하고자 하는 영역(11)에서 개방된다. 주목할 사항으로서, 개구부의 위치 결정은 두꺼운 산화물 영역들에서 중지되기 때문에, 이러한 개구부의 위치 결정은 중요하지 않다.
도 5에 도시한 단계에서는, 약 200nm의 폭을 갖는 실리콘층(23) 및 약 300nm의 두께를 갖는 캡슐화 산화물층(24)이 전체 구조 상에 증착된다.
실리콘층(23)은 이후 설명되는 바와 같이 NPN 트랜지스터의 외인성 베이스에 대한 도핑 소스로서 이용되기 때문에 P형으로 도핑되어야 하고, 이후 베이스 폴리실리콘이라 일컬어진다. 이 실리콘층(23)이 베이스 폴리실리콘이라 일컬어지기는 하지만, 이는 예를 들어 비정질 실리콘과 같은 모든 형태의 증착된 실리콘층이 될 수 있다. 바람직하게는, 본 발명의 일 양상에 따르면, 도핑되지 않은 폴리실리콘 또는 비정질 실리콘층(23)이 먼저 증착된 다음, 이 층에 P형 도핑이 주입된다. 바람직하게는, 붕소가 매우 높은 주입량과 낮은 에너지의 BF2(1015 내지 1016원자/cm3)의 형태로 주입되는바, 이렇게 주입되는 붕소는 층의 상부에 집중됨으로써, 영역(11) 하부의 실리콘 기판에 붕소가 주입되는 것을 피할 수 있다.
도 6에 도시한 단계에서는, 영역(11)의 중심 부분의 층들(24 및 23) 내에 개 구부가 형성된다. 이 개구부는, 예를 들어 0.4 내지 0.8㎛의 폭을 갖고, 50nm 미만으로 모노실리콘 내에 들어가 있다. 이후, NPN 트랜지스터의 콜렉터(30)를 정의하기 위해 N형 주입이 수행된다. 이에 따라, 콜렉터가 개구부 상에 자기 정렬된다. 이러한 N 주입은 중간 정도의 주입량과 높은 에너지(예를 들어, 500keV 하에서 1012내지 1014원자/cm3)로 수행된다. 이에 따라, 이후 형성되는 진성 베이스의 영역과 거의 같은 제한된 측면 크기를 갖는 유효 콜렉터 영역이 얻어진다. 이로써, 콜렉터와 외인성 베이스 사이에서 낮은 스트레이(stray) 캐패시턴스를 갖는 NPN 트랜지스터를 얻을 수 있게 된다. 이러한 주입은, 콜렉터의 형상이 한편으로는 콜렉터 저항과 콜렉터 통과 시간 간의 최대의 가능한 절충(compromise)을 제공하고, 다른 한편으로는 충분히 높은 에미터-콜렉터와 베이스-콜렉터 브레이크다운 전압(대개 4V) 및 낮은 베이스-콜렉터 캐패시턴스를 얻을 수 있도록, (예를 들어, 연속적인 주입에 의해) 최적화된다. 또한, 주목할 사항으로서, 이러한 콜렉터 주입은, CMOS 트랜지스터를 최적화하고 이후 NPN 트랜지스터의 특성을 독립적으로 최적화하기 위한 도핑 및 적절한 두께를 갖는 에피택셜층(2)을 미리 선택할 수 있게 한다. 특히, 이러한 에피택셜층은 NPN 트랜지스터의 콜렉터층으로서 직접 이용되어야 할 필요가 있으면 보다 두껍게 할 수 있다.
도 7에 도시한 바와 같이, 마스킹 레지스트를 제거한 후, 열 산화가 수행되는바, 이러한 열 산화 동안 약 5 내지 10nm 두께의 얇은 열 산화물층(31)이 형성되고, 폴리실리콘층(23)에 포함된 붕소는 하부의 에피택셜층으로 확산되기 시작하여,예를 들어 약 100nm의 접합 깊이를 갖는 외인성 베이스 영역(32)을 형성한다. 이후, 이러한 확산은 바이폴라 구조의 최종 어닐링에 의해 완료된다. 이후, 산화물층(31)을 통해 P형 주입이 수행되어 층들(23 및 24) 내의 개구부의 중심에 진성 베이스 영역(33)을 형성한다. 이 진성 베이스는 바람직하게는 낮은 에너지의 붕소(예를들어, 5keV 하에서 1013 원자/cm3)로 주입된다. 폴리실리콘(23)과의 접촉은 폴리실리콘의 붕소의 측면 확산으로부터 야기된다.
이후, 폴리실리콘층(100nm)으로 코팅된 얇은(30nm) 실리콘 질화물층의 균일한 증착이 수행된다. 이후, 폴리실리콘층은 이방성으로 에칭되어, 층들(23 및 24)에 형성된 개구부의 측면들에만 스페이서(43)가 남는다. 이후, 실리콘 질화물의 균일한 에칭이 수행되어, 폴리실리콘 스페이서(43)에 의해 에칭(화학 또는 플라즈마에칭)으로부터 보호되는 영역(44)에만 실리콘 질화물이 남는다. 이에 따라, 질화물(44)과 스페이서들(43)은 함께, 진성 베이스를 정의하기 위해 층들(23 및 24) 내에 초기에 형성된 개구부 보다 작은 개구부를 정의한다. 이러한 보다 작은 개구부는 에미터 개구부이다. 각 스페이서가 약 150nm의 폭을 갖는 다면, 이러한 작은 개구부는 약 0.5㎛의 폭을 갖는다.
도 8에 도시한 단계에서, 에미터 주입(붕소) 동안 보호층으로서 이용되었고 실리콘 질화물층에 대한 에칭 스톱(stop)으로서 이용되었던, 상기 개구부의 기저에 있는 얇은 산화물층(31)은, 예를 들어 희석된 불소수소산 용액 내에서 조심스럽게 세정된다. 고 농도로 도핑된 N형 폴리실리콘층이 증착된 다음 에칭되어, 영역(46)을 남긴다. 도핑된 폴리실리콘층(46)의 영역들은 선택된 위치들에 유지되어, 예를들어 이러한 폴리실리콘층(46)의 영역들과 베이스 폴리실리콘(23)의 영역들 사이에 캐패시터를 형성할 수 있다.
주목할 사항으로서, NPN 트랜지스터들의 제조 단계들 동안, MOS 트랜지스터들이 형성된 영역은 산화물층(21), 질화물층(22), 베이스 폴리실리콘층(23) 및 산 화물층(24)에 의해 보호된다. 이러한 층들의 적층에 의해, 바이폴라 트랜지스터를 형성하기 위해 주입되는 도핑들에 의한 가능한 모든 오염 및 모든 방해(crossing)를 매우 효율적으로 막을 수 있다.
도 9에 도시한 단계에서는, 바이폴라 트랜지스터의 에미터-베이스 영역 및 베이스 폴리실리콘층(23)의 부분들을 이용하는 소자들(저항들, 캐패시터들...)을 포함하는 다른 가능한 영역들 바깥쪽의 산화물(24) 및 베이스 폴리실리콘층(23)이 제거된다. 이후, 캡슐화 실리콘 산화물층(47)이 증착된다.
이후, 어닐링을 수행하여, 폴리실리콘층(46)에 포함된 불순물이 트랜지스터의 베이스 영역의 중심에 침투하게 함으로써 N형 에미터(49)를 형성한다. 바이폴라트랜지스터와 관련된 어닐링은 도핑을 전기적으로 재활성화시켜 접합 깊이가 약60nm가 되게 한다. 이러한 어닐링은 급속 열 어닐링 타입 그리고/또는 로(furnace)어닐링 타입이다. 열 처리(30s, 1000℃)는 MOS 트랜지스터들에 대한 열 처리 보다 약하기 때문에, 이러한 MOS 트랜지스터들은 바이폴라 트랜지스터에 대한 열 처리에 영향을 받지 않는다.
도 10에 도시한 단계에서는, 실리사이드될 필요가 있는 액티브 그리고/또는 폴리실리콘층들, 예를 들어 P-채널 MOS 트랜지스터 및 바이폴라 트랜지스터의 콜렉터 웰 상의 캡슐화 실리콘 산화물층(21), 실리콘 질화물(22) 및 보호 실리콘 산화 물층(47)이 제거된다. 노출된 모노실리콘 및 폴리실리콘층 위에 선택적으로 금속 실리사이드(50)가 형성된다.
도 11에 도시한 단계에서는, 절연 평탄화층(51)이 어떠한 알려진 방법, 예를들어 BPSG 증착에 의해 증착되고 어닐링된다. 이후, 접촉들을 형성하고자 하는 위치들에서 절연 평탄화층(51) 및 그 아래의 가능한 층들이 개방된다. 잘 알려진 바와 같이, 상기 접촉들이 반드시 유효 영역 바로 위에 형성될 필요가 없고, 상기 유효 영역들로부터 확장된 전도 영역들의 교차 확장부(crosswise extension) 상에서도 형성될 수 있기 때문에, 단지 몇 개의 접촉들 만이 도시된다. 이에 따라, 도 11에서는, P-채널 MOS 트랜지스터의 1개의 드레인 접촉(53), 바이폴라 트랜지스터의 1개의 콜렉터 접촉(54), 1개의 에미터 접촉(55) 및 1개의 베이스 접촉(56) 만이 도시된다.
도 l2a는 도 11의 바이폴라측에 대응하는 것으로서, 바이폴라 트랜지스터의 에미터-베이스 영역을 확대해서 보여준다.
특정 실시예에서, 그리고 크기의 예를 제공하기 위해, 하기의 수치 데이터로 구조를 구현하는 것을 선택할 수 있다(여기서, 균질층에 대해, e는 폭을 나타내고, Cs는 표면 농도 또는 평균 농도를 나타낸다):
기판(1) : Cs = 1015원자/cm3
에피택셜층(2) : Cs = 1016원자/cm3, e = 0.8 내지 1.4㎛
매립층(3) : Cs = 1020 원자/cm3
산화막(5) : e = 0.5㎛
N 또는 P 소스들 및 드레인들 : Cs = 1020원자/cm3, e = 0.15㎛
본 발명에 따른 제조 공정은, 종래의 고정밀 CMOS 트랜지스터의 제조 라인들과 완전히 호환가능하면서 바이폴라 트랜지스터를 구현할 수 있는바, 이 바이폴라 트랜지스터의 콜렉터, 진성 베이스 및 에미터 영역들은 자기 정렬된다.
이러한 바이폴라 트랜지스터는 많은 장점들을 갖는다. 바이폴라 트랜지스터의 성능은 CMOS 트랜지스터의 존재에 영향을 받지 않는다. 이는 특히, 무선 주파수들(40 GHz 이상의 차단 주파수)에서 이용될 수 있다. 바이폴라 트랜지스터는 매우 높은 트랜스컨덕턴스와 낮은 잡음으로 인해 아날로그 응용들에 유용하게 이용될 수 있다. 특히, (P+ 폴리실리콘의) 베이스 접촉은 베이스 저항을 유리하고 크게 감소시킴으로써, RF 잡음 지수를 유익하게 개선시킨다. 이에 따라, 이러한 바이폴라 트랜지스터는 일부 AsGa 트랜지스터를 대신 이용될 수 있는데, 그 이유는 바이폴라 트랜지스터는 비용이 낮고, 고성능 CMOS 회로와 동일한 칩 상에 결합될 수 있기 때문이다.
본 발명에 따른 방법은 다음과 같은 특성들을 갖는다.
- 본 발명은 3번의 독립적인 단계들, 즉 CMOS 트랜지스터들의 제조와, 바이폴라 트랜지스터들의 제조와, 그리고 실리사이드 및 배선들의 제조를 포함한다.
- 모든 보호층들(21, 22)은 여러번 이용된다. 즉, 첫 번째 단계에서는 바이폴라 트랜지스터를 구현하는 동안 MOS 트랜지스터를 보호하는 데에 이용되고, 두 번째 단계에서는 실리사이드 되지 않기를 원하는 요소들을 보호하기 데에 이용된다.
- 바이폴라 트랜지스터에 적용되는 열 처리 공정은 MOS 트랜지스터에 비해 "차갑게" 이루어진다. 이는 본질적으로 바이폴라 트랜지스터의 대부분의 확산이 도핑된 폴리실리콘층들로부터 비롯된다는 사실때문이다.
- 베이스 폴리실리콘은 2개의 런(run)으로 분리되는바, 국부화된 스페이서들은 에미터의 개구(aperture) 주위에만 제공된다.
- 이후 설명되는 바와 같이, 본 발명의 방법은 N-채널 및 P-채널 MOS 트랜지스터들과 NPN형 바이폴라 트랜지스터들 이외의 다양한 기초 소자의 구현에 이용될수 있다.
A. 베이스 그리고/또는 에미터의 실리사이드화
상기 설명한 바와 같이, 일단 바이폴라 트랜지스터가 형성되고 어닐링되면, 표준 CMOS 공정은 자기 정렬되는 실리사이드화에 의해 재개된다(도 10). 이러한 선택적인 실리사이드화는 실리사이드될 실리콘의 스트리핑, (예를 들어, 티타늄(Ti)의) 금속 증착 및 어닐링을 요구한다. 이러한 어닐링 동안, 상기 금속 증착은 실리콘과 상호작용하여 실리사이드(예를 들어, TiSi2)를 형성한다. 반응하지 않은 금속 Ti는 마스크를 이용하지 않고 화학 용액에서 선택적으로 제거된다. 이러한 실리사이드화 단계에서 중요한 것은 모노실리콘 또는 폴리실리콘 영역들을 가리지 않는 다는 것이다.
상기 설명된 방법은 바이폴라 트랜지스터의 베이스 그리고/또는 에미터의 실리사이드화에도 적용된다. 이러한 단계들은 처리 과정을 추가하지 않으면서, 단지 이용되는 방법에 대한 제약 만을 추가함으로써 CMOS에 이미 알려진 단계들과 전체적으로 호환가능하다.
CMOS 기술에 대해, 층들(21 및 22)을 포함하고 SIPROT로 일컬어지는 보호층을 에칭함으로써 실리사이드화 마스크의 개방이 수행된다(도 10참조). CMOS 측에서, 층들(47, 22, 및 21)은 각각 에칭되어야 한다. 바이폴라 측에서, 층(47)은 에미터 영역을 위한 폴리실리콘(46) 상에서 스톱을 이용하여 에칭되고, 층들(47 및 24)은 베이스 영역을 위한 베이스 폴리실리콘(23) 상에서 스톱을 이용하여 에칭된다.
상기 에칭 방법들에 따르면, 질화물(22) 및 에미터 폴리실리콘(46)을 크게 침범하지 않으면서, CMOS 영역 상의 산화물(47)(100 nm)을 산화물(24)(300nm)의 두께 만큼 오버에칭할 수 있다. 유사하게, 질화물(22)(30nm)의 에칭은 실질적으로 노출된 폴리실리콘들(23 및 46)을 오버에칭하지 않으면서 수행된다. 마지막으로, 산화물(21)의 에칭이 층들(23 및 46)을 오버에칭하지 않으면서 수행된다.
이에 따라, 베이스 폴리실리콘이 선택적으로 개방되어 실리사이드(57)를 형성할 수 있고(도 l2b), 에미터 폴리실리콘이 개방되어 실리사이드(58)를 형성한다(도 l2c). 자기 정렬되는 실리사이드화가 더욱 용이하게 구현되어 실리사이들(59, 60)을 형성한다. 실제로, 큰 크기(300nm)의 층(24)에 의해, 베이스 및 에미터 실리사이드들의 단락을 피하게 해주는 수직 스페이서를 구현할 수 있다.
에미터의 실리사이드화는 CMOS 방법과 호환가능한 접촉들의 제조를 가능하게 하며, 에미터 접촉 저항을 감소시킨다.
베이스의 실리사이드화는 베이스 저항에 대해 매우 유익하고(이에 의해, 잡음이 감소된다), 접촉들의 품질에 대해 매우 유익하다.
B. 개방된 베이스 트랜지스터
베이스와 콜렉터 사이의 브레이크다운 전압값은 본 기술의 중요한 파라미터이다. 실제로, 에피택셜층(2)이 작은 두께를 갖고 고농도로 도핑될수록, 디바이스의 에미터-콜렉터 및 콜렉터-베이스의 브레이크다운 전압값들(VBCEO 및 VBCBO)을 희생시켜 동작이 빠르게 이루어진다. 이러한 브레이크다운 전압값들은 공급 전압(3.3V)보다 높게 유지되어야 한다.
바이폴라 트랜지스터의 외인성 베이스의 P-도핑된 실리콘(32)과 두꺼운 산화물(5) 사이의 연결 포인트는 브레이크다운에 대한 위크 포인트(weak Point)인데, 이는 특히 실리콘에 있어서의 제약 및 전압 라인들의 "토폴로지(topology)" 변형때문이다. 이에 따라, 브레이크다운 전압을 증가시키기 위해서는, 두꺼운 산화물에 의해 둘러싸여지지 않은 모노실리콘 내에 베이스 P를 구현하는 것이 중요하다.
따라서, 본 발명의 변형예에 따르면, 도 4에 도시한 단계에서, 이전에 정의된 개구부(11)의 범위 내에서 두꺼운 산화물층(5) 상에서 층들(21, 22)의 개방을 멈추는 대신에, 개구부(11)의 내부에서의 개방이 층들(21, 22) 내에서 정의될 수 있다.
이러한 변형의 결과는 도 l2e에 도시된다. 여기에서 영역들(21, 22)의 내부적인 연장은 참조 부호 61로 도시된다.
이러한 변형예는 많은 결과들을 갖는다. 개구부가 임계적이 되기는 하지만,보다 나은 감도를 갖는 베이스 폴리실리콘/모노폴리실리콘 접촉 영역을 얻을 수 있고, 베이스 폴리실리콘과 모노폴리실리콘 간의 접촉 표면이 감소될 수 있으며, 외인성 베이스와 롤렉터 사이의 캐패시턴스가 작아지며, 그리고 저주파 잡음이 감소하고, 브레이크다운 전압값(VBCBO)이 보다 높아진다.
C. 중심 베이스 NPN 트랜지스터
도 l3a 내지 l3c는 본 발명에 따른 라인에 적용할 수 있는 중심 베이스 NPN트랜지스터 구조의 제조 단계들을 보여준다.
도 13a는 도 5에 도시된 단계 이후의 제조 방법의 단계에 대응한다. 도 6에서와 같이 NPN 트랜지스터의 에미터 및 베이스 영역들을 정의하는 개구부(11)의 중심에서 실리콘층(23)과 캡슐화 산화물층(24)을 제거하는 대신, 층들(23 및 24)의 일부분(63)이 개구부(11)의 거의 중심에 남게 된다(도시된 실시예에서, 이는 도 12e에 관련하여 설명된 개방된 변형예의 환경에서 도시됨). 이후, 도 6과 관련하여 설명된 단계들, 즉,
- 링 형상이 되는 콜렉터(30)의 주입,
- 열 산화물층(31)의 형성, 중앙 외인성 베이스 영역(32)을 형성하기 위해 폴리실리콘(23)에 포함된 붕소의 확산, 및
- 이번에는 베이스 접촉(23)에 대해 주변에 있는 진성 베이스 영역(33)의 주입이 수행된다.
도 13b는 도 7에 도시한 단계들에 대응하고, 도 l3c는 도 12에서 이전에 제시한 구조의 최종 상태에 대응한다.
도 13에 도시한 구조는, 이전에 설명된 공정과 완전히 호환가능하고 큰 에미터/베이스 표면적비를 갖는 새로운 형태의 바이폴라 트랜지스터를 형성한다. 이러한 표면적비는 베이스-콜렉터 캐패시턴스를 베이스-에미터 캐패시턴스에 대해 최소로 감소시킬 수 있게 한다. 또한, 중앙 접촉 원형 구조는 소정의 외인성 베이스 표면 영역에 대한 베이스 액세스 저항을 감소시키거나 최소화한다. 마지막으로, 주목할 사항으로서, 도 12e에 도시된 것과 마찬가지로, 이러한 구조에서 진성 베이스와 두꺼운 산화물 사이에는 어떠한 접촉도 없다. 이는 신뢰성과 베이스-콜렉터 브레이크다운 전압에 대해 장점으로 작용한다.
이와 같은 모든 특성들에 의해 높은 동작 주파수와 낮은 잡음 지수를 얻을 수 있게 한다.
D. 측면형 NPN 트랜지스터
도 14는 본 발명에 따른 라인에 적용할 수 있는 측면형 PNP 트랜지스터의 구조를 도시한다.
이 트랜지스터는 N+ 형 매립층(3)의 일부 위의 에피택셜층(2)에 형성된다. 두꺼운 산화물(5)에는 중앙 개구부가 형성되고, 그 내에는 P형 에미터 영역(71)이 P-채널 MOS 트랜지스터의 소스들 및 드레인들과 동일한 주입에 의해 형성된다. 이층(5)에는 또한 중심 개구부 주변의 개구부가 형성된다. 이 주변 개구부는, 이전에 설명한 베이스 폴리실리콘 영역(23)에 대응하는 P형 도핑된 폴리실리콘 부분(72)에의해 상부가 덮여진다. 확산에 의해, 폴리실리콘 부분(72)은 콜렉터 영역(73)을 생성한다. 또한, 두꺼운 산화물 영역에는 세 번째 개구부가 형성되어, NPN 트랜지스터의 콜렉터 웰이 형성됨과 동시에, N+ 형 베이스 접촉 웰(75)을 형성한다. 이 웰(75)은 매립층(3)과 결합된다.
바람직하게는, 실리사이드 단계들 동안, 실리사이드층들(76, 77)은 에미터 영역(71) 및 웰(75)의 표면에 형성된다. 에미터 및 베이스 금속배선들(78, 79)이 또한 도시된다. 본 발명의 일 양상에 따르면, 에미터 금속배선(78)은 콜렉터 링(73)과 에미터 영역(71) 사이에 구성된 베이스 링의 위로 연장되어, 필드 플레이트 효과(field plate effect)를 제공한다.
이러한 PNP 트랜지스터의 이득은 다양한 방법들로 최적화될 수 있다.
베이스 접촉이 N+ 매립층을 통해 이루어진다는 사실은 이전부터의 단점인데, 그 이유는 이러한 N+ 매립층이, 베이스 전류를 크게 증가시키고 트랜지스터의 이득을 감소시키는 재결합 베이스 영역이기 때문이다. 그러나, 상기 보인 바와 같이, 특정한 콜렉터 주입들이 NPN 트랜지스터들에 이용되었다는 사실로 인해, 비교적 두꺼운 에피택셜층(2)이 유지되는바, 이는 MOS 트랜지스터들의 동작을 최적화하고, PNP 트랜지스터에 대해서는 재결합 베이스 효과와 관련된 이득 감소 효과의 해결을 돕는다.
에미터(71, 76)의 구조가 최적화된다. 에미터 주입(71)은 P-채널 MOS 트랜지스터들의 소스들 및 드레인들에 대한 주입과 같은 것으로 나타내었다. PNP 트랜지스터가 상기 구조 내에서 구현되는 경우, 주입량이 자발적으로 감소되어, 실리사이드되는 MOS 트랜지스터들의 소스들 및 드레인들에 대해 단점으로 작용하지 않는다. 이와같이 에미터에서 P 도핑 농도가 감소하게 되면, 에미터에서의 소수 캐리어들(전자들)의 직접적인 재결합을 피하게 함으로써, 베이스 전류를 최적화한다(감소시킨다). 이러한 효과는 에미터(71) 위의 실리사이드된 영역(76)이 감소된 표면 영역을 갖는 다는 사실에 의해 강화된다.
콜렉터 접촉 영역들(72)을 형성하고 확산에 이용되는 베이스 폴리실리콘(23)은 콜렉터와의 접촉을 형성하는 데에 이용된다. 이는 몇 가지의 장점들을 제공한다. 이러한 접합은 결함들이 없이 매우 높은 품질을 가지며, 주입된 접합에 대해 높은 베이스-콜렉터 브레이크다운 전압값을 갖는다. 이에 의해, 상기 설명한 바와같이, 콜렉터 영역들 상에서 금속 레벨(78)을 늘릴 수 있다. 이는, 트랜지스터를 안정화시킬 수 있고 에이징(aging) 특성을 상당히 개선하는 차폐 효과(screen effect)를 제공한다. 또한, 폴리실리콘층(72)에 의해 구현되는 차폐는 콜렉터와 기판 사이의 구조의 바깥쪽을 안정화시킨다.
따라서, CMOS 트랜지스터 및 NPN 트랜지스터의 형성에 대해 상기 설명한 기술적인 단계들 만을 이용함으로써, 약 60의 이득을 갖는 만족스러운 특성의 PNP 트랜지스터를 얻을 수 있다.
E. 정전 방전에 내성을 갖는 MOS 트랜지스터
도 15는 본 발명에 따른 라인에 적용할 수 있고 정전 방전에 내성을 갖는 MOS 트랜지스터의 구조를 도시한다.
상기 도면의 왼쪽 부분은, 드레인, 소스, 및 게이트가 실리사이드되는 통상적인 P-채널 MOS 트랜지스터를 도시한다.
정전 방전에 내성을 갖는 트랜지스터는 통상적인 MOS트랜지스터의 개구부보다 큰 개구부에 형성된다. 도면의 왼쪽 부분에는, 산화물층(21)의 나머지부분(81),실리콘 질화물층(22)의 나머지 부분(82) 및 상기 설명한 실리콘 산화물층(47)의 나머지 부분(83)에 의해 코팅된 통상적인 드레인, 소스, 및 게이트 구조가 도시된다.드레인 영역(84)은 층들(81, 82) 내에 형성된 개구부를 향해, 그리고 두꺼운 산화물 영역(5)을 향해 도면 우측으로 확장된다. 이 개구부에는, 상기 언급한 산화물층들(23, 24)에 대응하는 산화물층들(86, 87)의 일부분에 의해 코팅되는 베이스 폴리실리콘층(23)의 일부분(85)이 있다. 이러한 총들(85, 86, 및 87)은 함께, 상기 두꺼운 산화물 위에서 (그리고, 부분적으로는 상기 산화물 및 실리콘 질화물층들 (21, 22) 위에서) 우측으로 확장되고, 접촉(88)이 드레인 영역에서 먼 폴리실리콘층(85) 상에 형성된다. 또한, P 확산(88)이 폴리실리콘 부분(85)과 접촉하는 영역하부의 에피택셜층 내에 또는 이 에피택셜층의 N 웰 내에 형성된다. 이에 따라, P형 도핑된 베이스 폴리실리콘을 이용하게 되면, P+ 형 드레인 접촉 영역을 생성할수 있게 됨으로써, 고품질의 고체-고체 확산에 의해 생성되는 접합을 형성하고, 액세스 저항을 증가시키며, 절연 영역 상에 전류 경로를 형성하고, 그리고 PN 접합에의해 형성된 감지 영역(sensitive area)으로부터 먼 곳에 금속 접촉을 구현할 수 있다. 이러한 구조는 정전 방전에 대해 소정의 브레이크다운 전압값을 특히 작게 하는 장점을 갖는다. 특히, 종래에 전적으로 CMOS 기술에서 이용되는 방법들에서 보다 작아진다.
P-채널 MOS트랜지스터 구조를 상기 설명하였다. 주목할 사항으로서, 유사한N-채널 MOS 트랜지스터 구조는, 베이스 폴리실리콘(85) 대신 에미터 폴리실리콘층의 일부를 이용함으로써 구현될 수 있다.
F. 고전압 MOS트랜지스터
도 16은 본 발명에 따른 라인에 적용할 수 있는 "고전압" MOS 트랜지스터의구조를 보여준다.
실제로, 상기 설명된 기술에서, 집적 룰은 0 35㎛의 최소 치수 기술에 대해CMOS 트랜지스터들이 전형적으로 약 7nm 정도의 매우 얇은 게이트 산화물을 가질 것을 요구한다. 결과적으로, 이러한 MOS 트랜지스터들은 단지 약 3.3V 정도의 공급전압에서만 견딘다.
그러나, 특히 입/출력 소자들을 구성하기 위해서는, 보다 높은 전압들, 예를들어 약 10V정도의 "고전압"을 견딜 수 있는 소자들을 갖는 것이 바람직하다.
이러한 소자를 제조하기 위해, 먼저 P+ 형 매립층(91)이 형성되고, 실질적으로 이 매립층을 향하는 두꺼운 산화물(5) 내에 개구부(92)가 형성된다. 이 개구부에는, P형 층(93)이 도 12와 관련하여 설명된 웰들(9)과 동시에 형성된다. 도 3과 관련하여 설명되는 CMOS 트랜지스터의 형성 단계들 동안, 게이트 폴리실리콘은 형성되지 않는다. 그러나, 드레인 및 소스 확산들(103, 104)은 CMOS의 N-채널 MOS 트랜지스터의 경우와 동시에 적당한 마스크로 수행된다. 실리콘 산화물층(21) 및 실리콘 질화물층(22)을 포함하는 보호층을 형성하는 단계들 동안, 이 층들은 창(92)에 형성된 개구부 상에 증착된다. 이후, 도 4와 관련하여 도시된 보호층의 에칭 단계 동안, 보호층들(21, 22)의 부분들은 개구부의 내부 주변부 및 중심 영역에 남겨지며, 이 중심 영역에서 층들(21, 22)의 부분들(95, 96)은 고전압 트랜지스터의 게이트 절연을 형성한다.
도 5에 도시된 단계와 대응하여, P형 폴리실리콘층(23) 및 보호 산화물층(24)이 증착된 다음, MOS 트랜지스터의 게이트 영역에 대응하는 위치들(97 과 98)에 남겨진다.
도 6에 도시된 단계와 대응하여, 바이폴라 트랜지스터의 콜렉터에 대응하는 N형 도핑이 주입된다. 이 도핑은 중심 영역들(97, 98)과 주변 부분들 사이에 있는 산화물 및 질화물층들(21, 22) 내의 개방된 부분들에 투과된다. 그러나, 이러한 주입은 본질적으로 고농도로 도핑된 P형 매립층(91)에 위치되어 그곳에서 중화되기 때문에 어떠한 효과도 없다.
도 7과 관련하여 설명된 단계들에 대응하여, 실리콘 질화물 영역(44)과 폴리실리콘 스페이서(43)가 게이트측(95, 96)에 형성된다.
도 8에 도시된 단계에 대응하여, N형 도핑된 폴리실리콘 층이 증착된 다음 도면 부호 99로 나타낸 위치들, 특히 보호층들(21, 22)의 개방 영역들 상에 유지된다. 그리고, 이 층(99)에 포함된 N형 도핑은 아래의 P-웰 영역(93) 내로 확산되어,이전에 형성된 드레인 및 소스 영역들(103, 104)과 접촉하는 드레인 및 소스 접촉 리커버리 영역들(101, 102)을 형성한다.
다음 단계들은 이전에 설명된 단계들과 대응하기 때문에, 고전압 MOS 트랜지스터가 형성되는 본 특정 영역에 대해 특정시키지 않는다.
따라서, 자기 정렬되지 않는 P+형 도핑된 폴리실리콘 게이트와, N+형 주입된 소스 및 드레인을 갖는 N-채널 MOS 트랜지스터가 얻어진다. 소스 및 드레인 상에서의 접촉들의 리커버리는 에미터 베이스 폴리실리콘으로부터의 고체-고체 확산에 의해 수행되는바, 이는 특히 고전압 구조에 대해 보다 우수한 신뢰성을 갖는 접촉들을 보장한다. 이렇게 되면, 소스 및 드레인 접합들의 브레이크다운 전압값이 높아진다(10V).
주목할 사항으로서, 게이트 절연체는 전체 두께가 약 50nm인 실리콘 산화물과 실리콘 질화물의 혼합물에 의해 형성된다. P+ 형 폴리실리콘 게이트를 이용하게 되면, MOS 트랜지스터의 임계 전압을 낮출 수 있지만, 이는 약 2V로 비교적 높게 유지된다.
또한, 게이트 절연체의 혼합된 구조(산화물/질화물)로 인해, 이러한 소자는SiO2, Si3N4 인터페이스에서의 전하의 트랩핑에 의해 MIIS(금속-절연체-절연체-반도체) 메모리 노드로서 이용될 수 있다.
이중 층들(21, 22)은 집적 회로 내에 고전압 트랜지스터를 형성하고자 하는지, 아니면 메모리 노드를 형성하고자 하는 지에 따라 최적화될 수 있다.
제공된 고전압 MOS 트랜지스터는 특히, 5 내지 10V의 전압을 여전히 이용하는 비디오와 전화 회로와 같은 아날로그 회로에서 이용되어, 상기 5 내지 10V의 레벨을 본 발명에 따라 얻어진 CMOS 소자에 의해 처리될 수 있는 3.3V의 신호로 변환시킬 수 있다.
비휘발성 메모리 노드는 높은 정확성을 요구하는 아날로그 회로에서 이용할수 있는 바, 여기에서는 예를 들어 연산 증폭기의 전압 오프셋이나, A/D 컨버터의 비선형성이 문제가 될 수 있다. 따라서, 메모리 노드는 교정 "메모리 평면"을 생성하는 데에 이용될 것이다.
G. 이중 게이트 EPROM 트랜지스터
도 17은 본 발명에 따른 공정에 적용할 수 있는, 메모리 노드로서 이용될 절연 웰을 갖는 이중 게이트 EPROM의 구조를 보여준다. 이러한 메모리 노드는, 상기설명된 P 웰(9)에 대응하는 P 웰(112) 내에 있는, 상기 설명된 매립층(3)에 대응하는 N형 매립층(111) 상의 두꺼운 산화물층에 형성된 개구 내에 형성된다. 제 1 게이트(115), 스페이서(116), 소스 및 드레인 영역(117)으로 된 게이트 절연 구조(114)는 도 3과 관련하여 설명된 N-채널 MOS트랜지스터의 구조와 대응한다.
이후, 도 4에 도시된 산화물층(21) 및 질화물층(22)을 포함하는 보호층 뿐 아니라, 베이스 폴리실리콘(23) 및 캡슐화 산화물층(24)이 상기 구조 상에 증착된다. 상기 마지막 두 층들(23, 24)은 도 9 와 관련하여 설명된 것과 동일한 에칭에의해 영역들(118 및 119)에만 남는다. 영역(118)은 상기 언급한 게이트 폴리실리콘의 부분(115) 위로 확장되고, 보호층들(21, 22)에 의해 상기 제 1 게이트로부터 절연되는 제 2 게이트를 형성한다. 이후, 보호층들(21, 22)은 상기 구조의 드레인 및 소스 영역 위에서 개방되는바, 이러한 개구부는 상기 두꺼운 산화물 위로 확장된다. 이후, 외견상의 드레인 및 소스 영역의 실리사이드가 수행되고, 공정은 절연층들 및 접촉 영역들을 형성함으로써 다른 소자들에 대해 계속된다.
P형 웰(112)은 매립층(111)에 의해 절연된다. 이에 따라, 적당한 바이어싱에의해, 캐리어들을 P 웰로부터 부동 게이트로 주입시킬 수 있다.
당업자에게 있어서, 본 발명에 따른 공정을 이용하여 다른 소자들이 고안될 수 있으며, 본 발명의 공정은 여러 수정, 변경 및 개선책들을 갖는 다는 것은 자명하다. 특히, 지시된 수치값들은 단지 예로서 지시되었으며, 예로서 지시된 각 물질들은 동일한 기능(예를 들어, 다른 물질들에 대한 에칭 선택비)을 수행하는 다른 물질로 대체될 수 있다. 또한, 여러 기본 소자들은 하나 또는 다른 타입의 전도성을 갖는 매립층을 이용하여 구현되거나 또는 이용하지 않으면서 구현될 수 있다.
이러한 변경, 수정, 및 개선은 본 개시의 일부이며, 본 발명의 정신 및 범주내에 있다. 따라서, 상기 설명은 단지 예시적인 것으로서, 본 발명을 한정하는 것은 아니다. 본 발명은 하기의 특허청구범위 및 그의 등가에 의해서만 한정된다.
도 1 내지 11은 본 발명에 따라 N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터 및 NPN형 바이폴라 트랜지스터를 제조하는 연속적인 단계들을 나타낸 단면도들이다.
도 12a는 본 발명에 따라 얻어지는 NPN형의 바이폴라 트랜지스터의 확대도이다.
도 12b 내지 12e는 도 12a 구조의 대안적인 많은 실시예들을 도시한다.
도 13a 내지 13c는 본 발명에 따른 제조 방법을 이용하여 구현될 수 있는 중심 베이스를 갖는 NPN 트랜지스터의 대안적인 실시예의 제조 방법의 단계를 도시한 다.
도 14는 본 발명에 따른 제조 방법을 이용하여 구현될 수 있는 PNP 트랜지스터의 일예를 도시한다.
도 15는 본 발명에 따른 제조 방법을 이용하여 구현될 수 있는 과전압 또는 정전 방전에 내성을 갖는 MOS 트랜지스터의 일예를 도시한다.
도 16은 본 발명에 따른 제조 방법을 이용하여 구현될 수 있는 메모리 회로에 결합되는 고전압들에 견딜 수 있는 MOS 트랜지스터의 일예를 도시한다.
도 17은 본 발명에 따른 제조 방법을 이용하여 얻을 수 있는 EPROM 구조의 일예를 도시한다.
Claims (11)
- CMOS 트랜지스터와 NPN 형의 바이폴라 트랜지스터를 포함하는 집적 회로를 제조하는 방법으로서,P형 기판(1) 상에 N형 에피택셜층(2)을 형성하는 단계-이 단계에 의해 적어도 바이폴라 트랜지스터의 위치에 매립층(3)이 제공된다-와;MOS 트랜지스터들의 웰들(8, 9), 바이폴라 트랜지스터의 콜렉터 웰 영역(10)및 바이폴라 트랜지스터의 베이스-에미터 영역(11)의 위치들 이외의 위치들에 두꺼운 산화물층을 형성하는 단계와;상기 MOS 트랜지스터들의 웰들(8, 9)과 상기 바이폴라 트랜지스터의 콜렉터웰(10)을 형성하는 단계와;상기 MOS 트랜지스터들의 절연 게이트들, 스페이서들, 소스들 및 드레인들을형성하는 단계와;제 1 실리콘 산화물층(21)과 제 1실리콘 질화물층(22)을 포함하는 보호층으로 전체 구조를 덮는 단계와;상기 바이폴라 트랜지스터의 베이스-에미터 위치에서 상기 보호층을 개방하는 단계와;P형 도핑된 제 1 폴리실리콘층 또는 비정질 실리콘층(23) 및 제 2 캡슐화 산 화물층(24)을 형성하는 단계와;상기 바이폴라 트랜지스터의 에미터-베이스 영역의 중심에서 상기 마지막 두층들(23, 24)을 개방하는 단계와;상기 바이폴라 트랜지스터의 외인성 베이스를 형성하기 위해, 상기 제 1 실리콘 산화물층(23)에 포함된 불순물을 하부의 에피택셜층으로 확산시키는 단계와,N형 콜렉터 불순물(30)을 주입하는 단계와;상기 바이폴라 트랜지스터의 진성 베이스를 형성하기 위해 P형 불순물(33)을 주입하는 단계와:제 2 실리콘 질화물층(44)을 증착하고, 제 2 폴리실리콘층(43)을 증착하고,상기 제 2 폴리실리콘층을 이방성으로 에칭하여 그 수직 부분들에 스페이서들이 남도록 하고, 그리고 실리콘 질화물을 제거하는 단계와;N형 도핑된 제 3 폴리실리콘층(46)을 증착하고, 상기 바이폴라 트랜지스터의 에미터를 형성하기 위해 상기 도핑을 확산하는 단계와;실리사이드될 영역들(50)을 세정하는 단계와;실리사이드화를 수행하는 단계와;평탄화된 절연층(51)을 증착하는 단계와; 그리고금속화(53 내지 56)를 수행하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
- 제 1 항에 있어서,상기 제 1 실리콘 산화물층(21)은 약 20nm의 두께를 갖고, 상기 제 1 실리콘 질화물층(22)은 약 30nm의 두께를 갖는 것을 특징으로 하는 집적 회로 제조 방법.
- 제 1 항에 있어서,상기 제 1 실리콘층(23)은 약 200nm의 두께를 갖고, 상기 제 2 실리콘 산화물층(24)은 약 300nm의 두께를 갖는 것을 특징으로 하는 집적 회로 제조 방법.
- 제 1 항에 있어서,상기 제 1 실리콘층(23)은 도핑되지 않은 비정질 실리콘을 증착한 다음, BF2 를 표면 주입함으로써 얻어지는 것을 특징으로 하는 집적 회로 제조 방법.
- 제 1 항에 있어서,상기 콜렉터 웰의 표면 영역은 상기 N-채널 MOS 트랜지스터들의 소스들 및 드레인들과 동시에 도핑되는 것을 특징으로 하는 집적 회로 제조 방법.
- 제 1 항에 있어서,상기 에미터-베이스 위치에서의 보호층의 개구부는 상기 두꺼운 산화막 내의대응하는 개구부 보다 넓이가 작은 것을 특징으로 하는 집적 회로 제조 방법.
- 제 1 항에 있어서,상기 집적 회로 제조 방법은 중심 베이스 바이폴라 트랜지스터의 제조에 적용되며,여기서, 상기 제 1 실리콘층(23)과 상기 제 2 캡슐화 산화물층(24)의 개방은 이 층들의 중심 영역을 남기도록 수행되는 것을 특징으로 하는 집적 회로 제조 방법.
- 제 1 항에 있어서,상기 집적 회로 제조 방법은 측면형 PNP 트랜지스터의 제조에 적용되며,여기서, 베이스 영역은 N+ 형 매립층(3) 위에 형성된 에피택셜층에 대응하고;에미터 영역은 P-채널 MOS 트랜지스터들의 소스들 및 드레인들과 동일한 주입에 의해 형성되며; 그리고콜렉터 영역은 제 1 폴리실리콘층(23)의 일부(72)로부터 형성되는 것을 특징으로 하는 집적 회로 제조 방법.
- 제 1 항에 있어서,상기 집적 회로 제조 방법은 정전 방전에 내성을 갖는 MOS 트랜지스터의 제조에 적용되며,여기서, 상기 MOS 트랜지스터의 접촉 드레인은 기판의 일부 위로 확장되는 제 1 폴리실리콘층의 일부(85)에 의해 리커버되고, 드레인 영역(104)을 확장시키는 확산(102)을 수행하는 데에 이용되는 것을 특징으로 하는 집적 회로 제조 방법.
- 제 1 항에 있어서,상기 집적 회로 제조 방법은 고전압 MOS 트랜지스터의 제조에 적용되며,여기서, 상기 트랜지스터는 절연 P 웰(112) 내에 형성되며,상기 트랜지스터의 게이트 절연층(95, 96)은 제 1 실리콘 산화물층(21)과 제1 실리콘 질화물층(22)을 포함하는 보호층의 일부에 대응하고,상기 트랜지스터의 게이트(97)는 도핑된 제 1 폴리실리콘층(23)으로부터 형성되고, 제 2 캡슐화 산화물층(24)에 의해 코팅되며;상기 게이트(97)의 측면에는 제 2 실리콘 질화물층과 제 2 폴리실리콘층에 의해 형성된 스페이서들(43, 99)이 형성되며, 그리고상기 트랜지스터의 소스 및 드레인 접촉 리커버리 영역들은 제 3 폴리실리콘층의 일부의 증착으로부터의 확산에 의해 도핑되는 영역들(101, 102)로 형성되는 것을 특징으로 하는 집적 회로 제조 방법.
- 제 1 항에 있어서,상기 집적 회로 제조 방법은 EPROM 트랜지스터의 제조에 적용되며,여기서, 상기 EPROM 트랜지스터의 제 1 게이트(115), 관련된 스페이서들, 소스 및 드레인은 MOS트랜지스터의 것들과 동시에 형성되며;상기 EPROM 트랜지스터의 게이트들 간의 절연체는 보호층들(21, 22)의 일부에 대응하고, 그리고상기 EPROM 트랜지스터의 제 2 게이트(118)는 제 1 폴리실리콘층(23)에 대응하는 것을 특징으로 하는 집적 회로 제조 방법.
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