JPH10233459A - バイポーラｃｍｏｓ集積回路の製造方法 - Google Patents

バイポーラｃｍｏｓ集積回路の製造方法

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JPH10233459A JP9333761A JP33376197A JPH10233459A JP H10233459 A JPH10233459 A JP H10233459A JP 9333761 A JP9333761 A JP 9333761A JP 33376197 A JP33376197 A JP 33376197A JP H10233459 A JPH10233459 A JP H10233459A
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Abstract

(57)【要約】 【課題】 相補型ＭＯＳトランジスタとＮＰＮ型バイポ
ーラトランジスタを含む集積回路の製造方法を開示す
る。 【解決手段】 本発明の製造方法は、エピタキシャル層
内にＭＯＳトランジスタを形成すること、二重保護層で
構造全体をコーティングすること、この二重の層の開口
部の中にバイポーラトランジスタのエミッタ−ベースを
形成すること、エミッタ−ベース領域の下のエピタキシ
ャル層の中で特別なコレクタ拡散が形成される事、シリ
サイデーションを行いたい位置で二重保護層を再び切り
開くこと、の各段階を含んでいることを特徴としてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は特にバイポーラ及び
相補型ＭＯＳ（ＣＭＯＳ）素子を含む集積回路の製造方
法に関する。このタイプの製造ラインは一般にＢＩＣＭ
ＯＳラインと呼ばれている。
【０００２】
【課題を解決するための手段】本発明の目的はマスクの
上に設計された素子の大きさが０．４μｍ以下の大き
さ、例えば０．２μｍから０．３５μｍまでである様に
することができるラインを与えることである。
【０００３】本発明のより特別な目的はＭＯＳタイプの
素子の特性及びバイポーラタイプの素子の特性が最適で
ある様なラインを与えることである。
【０００４】本発明の他の目的はＣＭＯＳ素子の製造の
周知のラインに適合するラインを与えることである。
【０００５】本発明の他の目的は所望の結果を得るため
可能な限り簡単なラインを与えることである。
【０００６】本発明の他の目的は基本的な素子（ＮＰＮ
トランジスタ、ＮチャネルＭＯＳトランジスタ及びＰチ
ャネルＭＯＳトランジスタ）以外に多くの素子の製造に
適したラインを与えることである。
【０００７】これらの及び他の目的を達成するため、バ
イポーラトランジスタの埋め込み層、ＭＯＳトランジス
タ、バイポーラトランジスタ及び相互接続が連続して作
られ、バイポーラトランジスタの特性からＭＯＳトラン
ジスタの特性が減結合され、これらの素子のそれぞれが
最適にされる。ＭＯＳトランジスタの形成後、保護層に
よりバイポーラトランジスタの形成の間ＭＯＳトランジ
スタを保護することができる。この保護層は、従ってケ
イ化物領域の形成に対しマスクとして使用することがで
きる。
【０００８】より詳細には、本発明は次の段階；Ｐ型の
基板の上にＮ型のエピタキシャル層を形成することで、
埋め込み層が少なくともバイポーラトランジスタの位置
に与えられており、ＭＯＳトランジスタのウェル、該バ
イポーラトランジスタのコレクタウェル領域及びバイポ
ーラトランジスタのベース−エミッタ領域の位置以外の
位置に厚い酸化層を形成すること、ＭＯＳトランジスタ
のウェル及びバイポーラトランジスタのコレクタウェル
を形成すること、ＭＯＳトランジスタの絶縁ゲート、ス
ペーサ、ソース及びドレインを形成すること、酸化シリ
コンの第１の層と窒化シリコンの第１の層を含む保護層
で構造全体を覆うこと、バイポーラトランジスタのベー
ス−エミッタの位置で該保護層を切り開くこと、ポリシ
リコン又はアモルファスシリコンの第１のＰ型のドーピ
ングされた層とカプセル封じの酸化物の第２の層を形成
すること、バイポーラトランジスタのエミッタ−ベース
領域の中央でこれら最後の二つの層を切り開くこと、第
１のシリコン層に含まれる不純物をバイポーラトランジ
スタの外因性ベースを形成するため下にあるエピタキシ
ャル層に拡散させること、Ｎ型のコレクタ不純物を注入
すること、バイポーラトランジスタの真性ベースを形成
するためＰ型の不純物を注入すること、第２の窒化シリ
コン層をデポジットさせ、ポリシリコンの第２の層をデ
ポジットさせ、垂直部分内のスペーサを適所に残すため
第２のポリシリコン層に異方性のエッチングをし、窒化
シリコンを除去すること、第３のＮ型のドーピングのポ
リシリコン層をデポジットし、バイポーラトランジスタ
のエミッタを形成するため該ドーピングを拡散するこ
と、ケイ化物にするため領域を奇麗にすること、シリサ
イデーション（silicidation）を行うこと、平面化され
た絶縁層をデポジットすること、メタライゼーションを
行うこと、を含むことを特徴とし、相補型ＭＯＳトラン
ジスタとＮＰＮ型バイポーラトランジスタを含む集積回
路を製造する方法を提供することである。
【０００９】本発明の実施態様によれば、第１の酸化シ
リコン層の厚さが約２０ｎｍであり、第１の窒化シリコ
ン層の厚さが約３０ｎｍである。
【００１０】本発明の実施態様によれば、第１のシリコ
ン層の厚さが約２００ｎｍであり、第２の酸化シリコン
層の厚さが約３００ｎｍである。
【００１１】本発明の実施態様によれば、第１のシリコ
ン層が不純物のないアモルファスシリコンのデポジット
と、次にＢＦ2 の表面の注入により得られる。
【００１２】本発明の実施態様によれば、コレクタのウ
ェルの表面の領域がＮチャネルＭＯＳトランジスタのソ
ースとドレインと同時にドーピングされている。
【００１３】本発明の実施態様によれば、エミッタ−ベ
ースの位置での保護層の開口部が厚い酸化物の中の対応
する開口部より広さが小さい。
【００１４】本発明の実施態様によれば、他の素子を実
装するための種々の段階の方法を使用することから更に
成る。
【００１５】本発明は、第１のシリコン層と第２のカプ
セル封じの層を切り開くことがこれらの層の中央の領域
を適所に残す様に行われることを特徴とするセントラル
ベースバイポーラトランジスタを提供する。
【００１６】本発明は、ベース領域がＮ+ 型の埋め込み
層の上に形成されたエピタキシャル層に対応しており、
エミッタ領域がＰチャネルＭＯＳトランジスタのソース
とドレインと同じ注入により形成されており、コレクタ
領域が第１のポリシリコン層の一部から形成されてい
る、ことを特徴とするラテラルＰＮＰトランジスタを提
供する。
【００１７】本発明は、ＭＯＳトランジスタの接触ドレ
インが基板の一部の上に広がる第１のポリシリコン層の
一部により覆われており、更にドレイン領域を延長する
拡散を行うためにも使用されているＭＯＳトランジスタ
を含むことを特徴とし、静電放電に強いＭＯＳトランジ
スタを提供する。
【００１８】本発明は、絶縁Ｐウェル内に形成されてお
り、ゲート絶縁層が第１の酸化シリコン層と第１の窒化
シリコン層とを含む保護層の一部に対応しており、ゲー
トが第１のドーピングされたポリシリコン層から形成さ
れ、第２のカプセル封じ酸化物の層で覆われており、ゲ
ートが第２の窒化シリコン層と第２のポリシリコン層と
により形成されたスペーサで横に組み立てられており、
ソース及びドレイン接触リカバリー領域が第３のポリシ
リコン層の一部のデポジットから拡散によりドーピング
された領域で形成されている、ことを特徴とする高電圧
ＭＯＳトランジスタを提供する。
【００１９】本発明は、第１のゲート、関連したスペー
サ及びソース及びドレインがＭＯＳトランジスタのそれ
らと同時に形成され、ゲート間の絶縁体が保護層の一部
に対応しており、第２のゲートが第１のポリシリコン層
に対応している、ことを特徴とするＥＰＲＯＭトランジ
スタを提供する。
【００２０】本発明のこれらの及び他の目的、特徴及び
利点を添付の図面に関連した特別な実施態様で、これに
限定されない次の記載で詳細に述べる。
【００２１】
【発明の実施の形態】通常、半導体素子を表す分野にお
いて、種々の断面図は一定の比率の大きさで示していな
い。種々の層及び領域の横及び斜めの大きさは任意に大
きく又は小さくし作図を容易にしている。
【００２２】一般に以下の記載において、ＣＭＯＳ素子
が形成される図１から図１１の左側はＣＭＯＳ側と呼ば
れ、ＮＰＮ型バイポーラトランジスタが形成されるこれ
らの図の右側はバイポーラ側と呼ばれる。以下に、Ｎチ
ャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジ
スタ及びＮＰＮ型バイポーラトランジスタの製造を記載
する。勿論、実際の製造においては、多数の同一の素子
が同時に形成され、同様に可能な他のタイプの基本素子
も形成される。
【００２３】本発明の様相によれば、最初の段階は大き
さが非常に小さな（０．３５μｍ以下の最小限の大き
さ、即ちゲートの大きさの）ＣＭＯＳ集積回路の製造に
対する周知の段階に対応している。
【００２４】図１に示す様に、Ｎ型のエピタキシャル層
２は最初のＰ型基板１の上に形成される。該エピタキシ
ャル層は比較的薄く、例えば約１μｍから１．２μｍの
厚さである。
【００２５】該エピタキシャル層の成長の前に、必要が
あれば適当なタイプの埋め込み層が、ＣＭＯＳトランジ
スタのＮ又はＰのウェルが形成される領域に与えられ、
Ｎ+型の埋め込み層３が該バイポーラ側に形成される。
【００２６】図２に示す様に、ＭＯＳ側ではＭＯＳトラ
ンジスタの領域があらゆる周知の技術により形成された
厚い酸化層５の中の開口部により制限されている。開口
部内に形成された厚い酸化領域又は薄い酸化領域６があ
るにも拘らず、Ｎ型のウェル８とＰ型のウェル９が従来
通り差し込まれている。これらのウェルは例えば３つの
連続した差し込みにより形成され、その１つはマスクさ
れない領域の中で厚い酸化層５を通っている。これらの
Ｎ及びＰのウェルはそれぞれＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタを意味している。
表面のドーピングのレベル（約１０16at./cm3 ）により
トランジスタの閾値電圧が決まる。一般的な場合、（Ｐ
+ 埋め込み層内に関連した）ＰウェルはＰ基板と電気的
に接触している。しかし、Ｎ型の埋め込み層の上に少な
くとも幾らかのＰウェルを形成することを行うこともで
きる。ＮウェルはＰ基板内に現れており、横が絶縁され
ているので、Ｐウェルの様に形成されたＰ領域と完全に
絶縁されている。
【００２７】同時に、バイポーラ側ではコレクタ接触即
ち埋め込み層３と接合したコレクタウェル１０をリカバ
ーするドライブインが形成されている領域の範囲が厚い
酸化物５の中で定められている。このコレクタウェルは
Ｎ型のウェル８を形成するため行われた少なくとも少し
の注入、又は特別なＮ+ 型の注入により形成されてい
る。このコレクタウェルは更にＮチャネルＭＯＳトラン
ジスタのソース及びドレインと同時に継続して形成する
ことができる。更に、ＮＰＮ型バイポーラトランジスタ
のベースとエミッタが形成される領域１１の範囲が厚い
酸化層内で定められている。Ｎ及びＰウェルの種々の注
入の間、この領域１１がマスクされる。
【００２８】図３に示す様に、ＭＯＳ側ではＭＯＳトラ
ンジスタの絶縁ゲート１３と１４は次の様に従来通り形
成されている；最初の注入が行われる（ＬＤＤ）；スペ
ーサ１５と１６が形成される；更にドレインとソースの
注入が行われる。ウェル８内では、該注入はＰ型であ
り、ウェル９内では、該注入はＮ型である。同時に、Ｐ
ウェル内にＮチャネルのトランジスタのソースとドレイ
ンを作ることのために、十分なドーピングのＮ型拡散が
コレクタウェル１０の表面で行われその後接触の形成が
改善される。
【００２９】次に、早い熱アニールが行われる（１０２
５℃）。
【００３０】この段階の後で、ＭＯＳトランジスタの殆
どの形成が終わると（シリサイデーションとメタリゼー
ションを作ることができる接触を除いて）、ＮＰＮ型ト
ランジスタが作られる。
【００３１】図４に示す段階で、例えば幅が約２０ｎｍ
の酸化シリコン層２１とその後に厚さが約３０ｎｍであ
る窒化シリコン層２２が続く層を含む二重保護層は化学
蒸着により構造全体の上にデポジットされる。この層２
１−２２はバイポーラトランジスタのエミッタ−ベース
領域を形成したいエリア１１で切り開かれている。この
開口部の位置を定めることは該位置決めが厚い酸化領域
の上で止まるので難しいことでないことに注意する必要
がある。
【００３２】図５に示す段階では、例えば幅が約２００
ｎｍのシリコン層とその後に厚さが約３００ｎｍのカプ
セル封じ酸化物２４が続く層が該構造全体の上にデポジ
ットされている。
【００３３】シリコン層２３は後で判る様にＮＰＮトラ
ンジスタの外因性ベースに対するドーピングされたソー
スとして使用されるのでＰ型にドーピングする必要があ
る。この層はベースシリコンと呼ばれるが、例えばアモ
ルファスシリコンであるあらゆるタイプのデポジットさ
れたシリコン層でもある。好ましくは、本発明の様相に
基づき、ドーピングされないポリシリコン即ちアモルフ
ァスシリコン層２３が初めにデポジットされ、その後Ｐ
型のドーピングがこの層に注入される。好ましくは、ホ
ウ素は非常に高い量でエネルギーの低いＢＦ2 （１０15
から１０16at./cm2 ）の形で注入されるが、注入されな
いホウ素は層の上部に集中し、領域１１の下にあるシリ
コン基板の中にホウ素が注入されるのを避ける様に行わ
れる。
【００３４】図６に示す段階で、開口部は領域１１の中
央部分の層２３と２４の中に与えられている。この開口
部は幅が例えば０．４μｍから０．８μｍの間にあり、
５０ｎｍ以下だけモノシリコンの中に入っている。次
に、Ｎ型の注入が行われ、ＮＰＮトランジスタのコレク
タ３０が定められる。Ｎ注入は中位の量で高エネルギー
（例えば、５００ｋｅＶのもとで、１０12から１０14a
t./cm2 ）で行われる。この様に、後で形成される真性
ベースの領域とほぼ等しく横の範囲が制限された実効的
なコレクタの領域が得られる。これはコレクタと外因性
ベースの間に少ない漂遊容量を有するＮＰＮトランジス
タを得ることをもたらしている。該注入は、コレクタの
形状が一方ではコレクタの抵抗とこのコレクタを通る通
過時間との間で最良の可能な妥協を与え、他方では十分
高いエミッタ−コレクタ及びベース−コレクタの降伏電
圧（典型的には４ボルト）と低いベース−コレクタ容量
を得ることを与える様に最適化（例えば、連続的な注
入）が行われる。更に、このコレクタ注入によりＣＭＯ
Ｓトランジスタを最適にするためのドーピングと適当な
厚さを有し、これによりＮＰＮトランジスタの特性を独
立して最適にするエピタキシャル層２を予め選ぶことが
できる。特にこのエピタキシャル層はＮＰＮトランジス
タのコレクタ層として直接使用する必要があればより厚
くできる。
【００３５】図７に示す様に、マスキングレジストを除
去した後、熱酸化が行われるが、これが行われる間厚さ
が約５ｎｍから１０ｎｍの薄い熱酸化層３１が形成さ
れ、更に熱酸化の間ポリシリコン層２３に含まれるホウ
素は下にあるエピタキシャル層内で拡散を開始し、例え
ば接合の深さが約１００ｎｍである外因性ベース領域３
２を形成する。この拡散は次にバイポーラ構造の最後の
アニールにより終る。次にＰ型の注入が酸化物３１を通
して行われ、層２３と２４の開口部の中央に真性ベース
領域３３を形成する。この真性ベース領域は低いエネル
ギーのホウ素（例えば５ｋｅＶ以下で、１０13at./cm
2 ）を注入することが好ましい。ポリシリコン２３との
接触は該ポリシリコンのホウ素の横の拡散から生ずる。
【００３６】次に、ポリシリコン層（１００ｎｍ）でコ
ーティングした薄い窒化シリコン層（３０ｎｍ）の一様
なデポジションが行われる。該ポリシリコン層は次に異
方性のエッチングが行われ、層２３と２４の中に作られ
た開口部の横にスペーサ４３のみが残る。次に、窒化シ
リコンの一様なエッチングが行われ、窒化シリコンがポ
リシリコンのスペーサ４３によりエッチング（化学的又
はプラズマエッチング）から保護された領域４４内の適
所に残る。窒化物４４とスペーサ４３は全体で、この様
に真性ベースを限定するため、層２３と２４の中に最初
に形成された開口部より小さい開口部を定める。このよ
り小さな開口部はエミッタ開口部である。該スペーサの
幅がそれぞれ１５０ｎｍであれば、この小さな開口部の
幅は約０．５μｍである。
【００３７】図８に示す段階で、薄い酸化層３１は開口
部の底で、エミッタ注入（ホウ素）の間保護層として更
に窒化シリコン層に対しエッチングを止めるため使用さ
れている薄い酸化層３１は、例えば希釈フッ素水素酸の
浴槽の中で注意深く洗浄される。十分にドーピングされ
たＮ型のポリシリコン層がデポジットされ、次にエッチ
ングされ適所に領域４６が残される。ドーピングされた
ポリシリコン層４６の領域は選択された適所に保たれ例
えばこのポリシリコンの層４６とベースポリシリコンの
領域２３の間に容量を形成する。
【００３８】ＮＰＮトランジスタの製造段階の間、ＭＯ
Ｓトランジスタが形成された領域は酸化層２１、窒化層
２２、ベースポリシリコン層２３及び酸化層２４により
保護されていることに注意する必要がある。この積層に
よりあらゆる可能な汚染及びバイポーラトランジスタを
形成するため注入したドーピングによるあらゆる妨害に
対し非常に効率的な保護ができる。
【００３９】図９に示す段階では、酸化層２４及びベー
スポリシリコン層２３は該バイポーラトランジスタのエ
ミッタ−ベース領域、及びベースポリシリコン層２３の
部分を使用した素子（抵抗、コンデンサ…）を含む他の
可能な領域の外で取り除かれている。次に、カプセル封
じの酸化シリコン層４７がデポジットされる。
【００４０】その後、アニールが行われ、ポリシリコン
層４６に含まれるドーパントをトランジスタのベース領
域の中央に入れＮ型のエミッタ４９を形成する。バイポ
ーラトランジスタと関連したアニールによりドーピング
の電気的再活性化が行われ、約６０ｎｍの深さまで接合
が行われる。該アニールは早いアニールのタイプ及び／
又は炉によるアニールのタイプである。熱的な処理（３
０ｓ，１０００℃）はこれが行われないＭＯＳの場合よ
り容易である。
【００４１】図１０に示す段階では、カプセル封じの酸
化シリコン、窒化シリコン、及び保護酸化シリコン層４
７、２２及び２１はケイ化物にしたい活性化及び／又は
ポリシリコン層、例えばＰチャネルＭＯＳトランジス
タ、及びバイポーラトランジスタのコレクタウェルの上
で取り除かれている。金属ケイ化物５０は露出したモノ
シリコン及びポリシリコンの上に選択的に形成されてい
る。
【００４２】図１１に示す段階において、絶縁平面層５
１はあらゆる周知の方法、例えばホウ素及びリンをドー
ピングしたガラス層（ＢＰＳＧ）のデポジションにより
デポジットされ、アニールされ、その後この層及び下に
ある可能性のある層は接触を行いたい所で切り開かれて
いる。幾つかの接触のみ示しているが、これは良く知ら
れている様に、該接触が実効領域の上に直接作られる必
要が必ずしも無く、これらの実効領域から広がる導電領
域と交差する様に広がった領域の上で可能である。この
様に、図１１ではＰチャネルＭＯＳトランジスタの１つ
のみのドレイン接触５３と、バイポーラトランジスタの
１つのコレクタ接触５４と、１つのエミッタ接触５５
と、１つのベース接触５６を示している。
【００４３】図１２Ａは図１１のバイポーラ側に対応し
ており、大きな目盛りでバイポーラトランジスタのエミ
ッタ−ベース領域を示している。
【００４４】特別な実施態様において、更に大きさの次
数の例を与えるため、次の数値データを有する構造を実
現することを選ぶことができる（ここに、均質な層に対
しｅは幅を、Ｃs は表面集中又は平均集中を示してい
る）： 基板１ ：Ｃs ＝１０15at./cm3 ， エピタキシャル層２ ：Ｃs ＝１０16at./cm3 ，ｅ＝0.8 から1.4 μｍ 埋め込み層３ ：Ｃs ＝１０20at./cm3 ， 酸化物５ ：ｅ＝０．５μｍ ＮまたはＰソース及びドレイン ：Ｃs ＝１０20at./cm3 ，ｅ＝0.15μｍ
【００４５】高精細ＣＭＯＳの現在の製造ラインに完全
に適合する本発明に基づく製造工程により、自己整列す
るバイポーラトランジスタ、コレクタ、真性ベース、エ
ミッタ領域の実現が可能である。
【００４６】このバイポーラトランジスタには多くの利
点がある。その性能がＣＭＯＳトランジスタの存在の影
響を受けない。特に、無線の周波数で使用することがで
きる（カットオフ周波数が４０ＧＨｚより高い）。該バ
イポーラトランジスタの非常に高い相互コンダクタンス
と低い雑音によりアナログに有効に応用することができ
る。特に、（Ｐ+ ポリシリコンの）ベース接触によりベ
ース抵抗を有効に非常に減少でき、これによりＲＦの雑
音指数を有効に改善できる。この様に、バイポーラトラ
ンジスタは低価格であり、しかも同じチップの上でこの
トランジスタを高性能ＣＭＯＳ回路と関連させる可能性
を有した幾つかのＡｓＧａトランジスタの代わりに使用
することができる。
【００４７】本発明に基づく方法は特に次の特徴を有し
ていることを思い起こす事が出来る： −次の３つの独立した段階を含んでいる：ＣＭＯＳトラ
ンジスタを作る事、バイポーラトランジスタを作る事、
及びシリサイデーションと相互接続を作る事； −特に第１の段階においてすべての保護層２１、２２を
数回使用しバイポーラトランジスタの実現の間ＭＯＳト
ランジスタを保護することができ、第２の段階において
ケイ化物にしたくない素子を保護することが出来る； −バイポーラトランジスタに加えられる熱処理はＭＯＳ
トランジスタに対して“冷たく”、これは本質的にバイ
ポーラトランジスタの殆どの拡散がドーピングされたポ
リシリコン層から生ずる事による； −ベースポリシリコンは二つの方向に切り分けられ、局
在するスペーサはエミッタアパーチャの回りにのみ与え
られる； −以下に記載する様に、この方法はＮチャネル及びＰチ
ャネルＭＯＳトランジスタ及びＮＰＮバイポーラトラン
ジスタ以外の種々の基礎的な素子の実現に良く適合す
る。
【００４８】Ａ．ベース及び／又はエミッタのシリサイ
デーション 前述に示した様に、バイポーラトランジスタが形成され
アニールが行われると、標準的なＣＭＯＳ処理が自己整
列したシリサイデーションにより再び行われる（図１
０）。この選択的なシリサイデーションにはケイ化物に
されるシリコンの除去、その後にメタルデポジション
（例えば、チタン、Ｔｉの）及びアニールが必要であ
る。このアニールの間、メタルデポジションによりシリ
コンと相互作用し、ケイ化物（例えば、ＴｉＳｉ2 ）が
形成される。相互作用しない金属、Ｔｉはマスクを使用
することなく化学的浴槽の中で選択的に取り除かれる。
このシリサイデーションの段階で重要な事はモノシリコ
ン又はポリシリコンの領域を覆わない事である。
【００４９】該記載の方法はバイポーラトランジスタの
ベース及び／又はエミッタのシリサイデーションに適合
する。これらの段階は使用した方法に制約を加えるのみ
で、処理の段階を加えることなくＣＭＯＳで既に知られ
た段階と完全に適合する。
【００５０】シリサイデーションマスクを切り開く事は
ＣＭＯＳ技術に対し層２１と２２と名称がＳＩＰＲＯＴ
を含む保護層をエッチングする事により行われる（図１
０）。ＣＭＯＳ側では、層４７、２２及び２１をそれぞ
れエッチングする必要がある。バイポーラ側では、層４
７はエミッタ領域に対するポリシリコン４６の上で止ま
る様にエッチングし、層４７と２４はベース領域に対す
るベースポリシリコン２３の上で止まる様にエッチング
される。
【００５１】該エッチングの方法によれば、窒化物２２
とエミッタポリシリコン４６を非常に壊す化学的作用を
及ぼす事なく酸化物２４の厚さ（３００ｎｍ）だけＣＭ
ＯＳ領域の上に酸化物４７（１００ｎｍ）を重ねてエッ
チングすることが出来る。同様に、窒化物２２（３０ｎ
ｍ）のエッチングは、覆われていないポリシリコン２３
と４６のエッチングを重ねる事なく行うことが実際には
出来る。次に、酸化物２１のエッチングは層２３と４６
のエッチングを重ねることなく行うことが出来る。
【００５２】ベースポリシリコンはこの様に選択的に切
り開かれケイ化物５７が形成され（図１２Ｂ）、エミッ
タポリシリコンは切り開かれケイ化物５８が形成される
（図１２Ｃ）。自己整列シリサイデーションは更に容易
に実現でき（図１２Ｄ）ケイ化物５９、６０が形成され
る。実際には、サイズの大きな層２４（３００ｎｍ）に
よりベースとエミッタのケイ化物の短絡を避ける垂直ス
ペーサを実現できる。
【００５３】エミッタのケイ化物によりＣＭＯＳ法に適
合できる接触を作ることができ、更にエミッタ接触抵抗
が減少する。
【００５４】ベースのケイ化物はベース抵抗（これによ
り雑音が減少する）と該接触の良否に対し非常に有益で
ある。
【００５５】Ｂ．開放ベーストランジスタ ベースとコレクタ間の降伏電圧はこの技術に於ては重要
なパラメータである。実際には、エピタキシャル層２の
厚さが小さく成りドーピングが十分である程、素子のエ
ミッタ−コレクタ及びコレクタ−ベース降伏電圧値、Ｖ
ＢCEO 及びＶＢCBO を犠牲にして動作が速く成る。これ
らの降伏電圧値は供給電圧（３．３ボルト）より高く保
つ必要がある。
【００５６】次に、バイポーラトランジスタの厚い酸化
物５とＰ型ドーピングのシリコン３２との間の接続点は
降伏電圧に対して弱点であるが、これは特にシリコン内
での制約からと、電圧ラインの“位相の”歪みによる。
この様に、降伏電圧を増加させるためモノシリコン内に
厚い酸化物により開放されたベースＰを実現する事は価
値がある。
【００５７】本発明の他の方法によれば、図４に示す段
階で、層２１、２２を切り開く事を止める代わり、予め
定められた開口部１１内の厚い酸化層５の上で、開口部
１１に対し内部に切り開く事を層２１、２２の中で定め
ることができる。
【００５８】この変形の方法の結果は図１２Ｅに示して
あり、領域２１、２２の内側の延長部は参照番号６１で
示している。
【００５９】この他の方法は複数の結果を有している。
該切り開きが重要に成るが、ベースポリシリコン／モノ
シリコンの接触領域を明確にする事が良く成る；ベース
ポリシリコンとモノシリコンの間の接触表面が少なくで
きる；外因性ベースとコレクタの間の容量が少なく成
る；低周波雑音が減少し降伏電圧値ＶＢCBO が高く成
る。
【００６０】Ｃ．セントラルベースＮＰＮトランジスタ 図１３Ａから図１３Ｃは本発明に基づくラインに適合す
るセントラルベースＮＰＮトランジスタ構造の製造の段
階を示している。
【００６１】図１３Ａは図５に示す段階に続く製造方法
の段階に対応している。図６に示す様に、トランジスタ
ＮＰＮのエミッタとベース領域を定める開口部１１の中
央でシリコン層２３及びカプセル封じ酸化物２４を洗浄
する代わり、層２３及び２４の一部分６３が開口部１１
の中央でほぼ適所に置かれている（これは図示の実施態
様では、図１２Ｅに関連して記載した開放された他の方
法の状況に示されている）。図６に関連して記載した段
階は従って次の様に行われる： −リングの形をしたコレクタ３０の注入、 −熱酸化層３１の形成、中央の外因性ベース領域３２を
形成するためポリシリコン２３内に含まれるホウ素の拡
散、 −今度はベース接触２３に対し周囲である真性ベース領
域３３の注入。
【００６２】図１３Ｂは図７に示す段階に対応してお
り、図１３Ｃは図１２に前に示した様な構造の最終の段
階に対応している。
【００６３】図１３に示す構造は前に記載した過程に完
全に適合するかなり大きなエミッタ／ベースの表面積比
を有する新しいタイプのバイポーラトランジスタを形成
している。この比によりベース−エミッタ容量と比較し
てベース−コレクタ容量の減少を最小にすることができ
る。更に中央で接触する円形の構造により所定の外因性
ベース表面領域に対しベースに至る抵抗が減少又は最小
に成る。次に、この構造では、図１２Ｅに示す構造の様
に、真性ベースと厚い酸化物との間に接触が無い事に注
意する必要がある。これにより信頼性の点とベース−コ
レクタの降伏電圧に利点が生ずる。
【００６４】これらの全ての特徴により高い動作周波数
と低い雑音指数を得ることができる。
【００６５】Ｄ．ラテラルＮＰＮトランジスタ 図１４は本発明に基づくラインに適合するラテラルＰＮ
Ｐトランジスタの構造を示している。
【００６６】このトランジスタはＮ+ 型の埋め込み層３
の一部の上にあるエピタキシャル層２の中に形成されて
いる。厚い酸化物５の中に、中央開口部が作られ、その
中でＰ型エミッタ領域７１がＰチャネルＭＯＳトランジ
スタのソース及びドレインと同じ注入により形成されて
いる。層５の中には更にこの中央開口部の周囲にある開
口部も形成されている。この周囲の開口部はＰ型にドー
ピングされたポリシリコンの一部７２により頂上部が覆
われ、前に記載したベースポリシリコン領域２３に対応
している。拡散により、ポリシリコンの部分７２により
コレクタ領域７３が生ずる。更に、第３の開口部が厚い
酸化領域内に作られ、ＮＰＮトランジスタのコレクタウ
ェルが形成されると同時にＮ+ 型のベース接触ウェル７
５が形成される。このウェル７５は埋め込み層３と接合
される。
【００６７】好ましくは、シリサイデーションの段階の
間、ケイ化物層７６、７７はエミッタ領域７１とウェル
７５の表面に生ずる。エミッタ及びベースメタリゼーシ
ョンはそれぞれ７８と７９であり図示している。本発明
の様相によれば、エミッタメタリゼーション７８はコレ
クタリング７３とエミッタ領域７１の間に構成されたベ
ースリングの上で広がり、フィールドプレート（field
plate ）効果を与えている。
【００６８】このＰＮＰトランジスタの利得は種々な方
法で最適にされる。
【００６９】ベース接触がＮ+ 埋め込み層を通って生じ
ている事は以前からの欠点であるが、これはこのＮ+ 埋
め込み層が激しくベース電流を増加させトランジスタの
利得を減少させるベース領域と再結合するからである。
しかし、前の事から判る様に、特別なコレクタ注入がＮ
ＰＮトランジスタに使用されているので比較的厚いエピ
タキシャル層２が保たれ、これによりＭＯＳトランジス
タの動作が最適にされ、更にＰＮＰトランジスタの場
合、ベース効果との再結合に関連した利得の減少効果の
解決に役立っている。
【００７０】エミッタ（７１、７６）の構造は最適にさ
れている。エミッタ注入７１がＰチャネルＭＯＳトラン
ジスタのソース及びドレインの注入と同じである事が示
されている。ＰＮＰトランジスタが該構造体の中に実現
される場合、この注入量は自発的に減少し、この注入量
はケイ化物であるＭＯＳトランジスタのソース及びドレ
インに対し欠点と成らない。エミッタ内でＰドーピング
の集中が減少する事はこのエミッタ内での少数キャリア
（電子）が直接再結合する事を避ける事によりベース電
流が最適（減少）にされる。この効果はエミッタ７１の
上のケイ化物領域７６が縮小した表面積である事により
強化される。
【００７１】コレクタ接触の領域７２を形成し拡散に使
用されるベースポリシリコン（参照番号２３で示してい
る）はコレクタとの接触を作るため使用されている。こ
れにより幾つかの利点が与えられる。接合は欠点が無く
非常に品質が高く、注入型接合に比較して高いベース−
コレクタ降伏電圧値を有している。これにより、前に示
した様に、コレクタ領域の上に金属レベル７８を延ばす
ことができる。更に、これによりトランジスタを安定に
させエージング特性を非常に改善するスクリーン効果が
与えられる。又、ポリシリコン層７２により実現された
該スクリーンはコレクタと基板の間の構造体の外も安定
にする。
【００７２】約６０の利得を有することができる満足す
る特性のＰＮＰトランジスタはこの様に、ＣＭＯＳトラ
ンジスタとＮＰＮトランジスタを形成するため前に記載
した技術的な段階のみを使用する事により得られる。
【００７３】Ｅ．静電放電に強いＭＯＳトランジスタ 図１５は静電放電に強く本発明に基づくラインに適合す
るＭＯＳトランジスタの構造を示している。
【００７４】図の左側にはドレイン、ソース及びゲート
がケイ化物にされている従来のＰチャネルＭＯＳトラン
ジスタを示している。
【００７５】静電放電に強いトランジスタは従来のＭＯ
Ｓトランジスタの開口部より大きな開口部内に形成され
ている。図の左側には、酸化物層２１の残された部分８
１と、窒化シリコン層２２の残された部分８２と、前に
記載した酸化シリコン層４７の残された部分８３でコー
ティングされた従来のドレイン、ソース及びゲート構造
を示している。ドレイン領域８４は層８１、８２内に作
られた開口部に向かい、更に厚い酸化領域５に向かい図
の右側に広がっている。この開口部内で、前述の酸化層
２３と２４に対応した酸化層８６と８７の部分でコーテ
ィングされたベースポリシリコンの層２３の部分８５は
適所に置かれている。これらの層８５、８６及び８７は
共に厚い酸化物の上で右に広がり（更に部分的には酸化
物及び窒化シリコンの層２１と２２の上にある）、及び
接触８８は該ドレイン領域から離れたポリシリコン層８
５の上に作られている。更に、Ｐ拡散８８はエピタキシ
ャル層の中で、むしろポリシリコンの部分８５に接触し
た領域の下にあるエピタキシャル層のＮウェルの中で行
われる。このように、Ｐ型のドーピングのベースポリシ
リコンを使用することにより、Ｐ+ 型ドレイン接触領域
を作り、高品質の固体−固体拡散により作られる接合を
作り、アクセス抵抗を増加させ、絶縁領域の上に電流の
通路を作り、更にＰＮ接合により形成された感度の良い
領域から離して、金属接触を実現することができる。こ
の構造は静電放電に対し所定の降伏電圧を特に小さくす
る利点を有している。特に、従来単にＣＭＯＳ技術を使
用した方法より小さくなる。
【００７６】ＰチャネルＭＯＳトランジスタ構造は以上
の様に記載できる。同様に、ＮチャネルＭＯＳトランジ
スタ構造はベースポリシリコン８５の代わりに、エミッ
タポリシリコン層の一部を使用することにより実現でき
る。
【００７７】Ｆ．高電圧ＭＯＳトランジスタ 図１６は本発明に基づくラインに適合する“高電圧”Ｍ
ＯＳトランジスタの構造を示している。
【００７８】実際には、前述の技術において、集積の規
定により最小の大きさが０．３５μｍである技術に対し
ＣＭＯＳトランジスタでは典型的には約７ｎｍの非常に
薄い酸化ゲートを有することが必要となる。この結果、
ＭＯＳトランジスタは約３．３ボルトの供給電圧にのみ
耐える。
【００７９】しかし、特に入力／出力素子を形成するた
め、より高い電圧、例えば約１０ボルトの“高い”電圧
に耐える素子を作ることが望まれている。
【００８０】このような素子を作るため、Ｐ+ 型埋め込
み層９１が最初作られ、この埋め込み層にほぼ面してい
る厚い酸化物５の中に開口部９２が作られている。この
開口部の中には、図２に関連して記載したウェルと同時
にＰ型層９３が形成される。図３に関連したＣＭＯＳト
ランジスタの形成の段階の間は、ゲートポリシリコンは
形成されていない。しかし、ドレインとソースの拡散
（１０３と１０４）は、ＣＭＯＳのＮチャネルＭＯＳト
ランジスタの場合と同時に適当なマスクを用いて行われ
る。酸化シリコン層２１と窒化シリコン層２２を含む保
護層を作る段階の間、これらの層は窓９２の中に作られ
た開口部の上にデポジットされる。次に、図４に関連し
て示すこの保護層のエッチングの段階の間、保護層２
１、２２の一部は、開口部の内側の周辺の適所に、及び
層２１、２２のこれらの部分９５、９６は高電圧トラン
ジスタのゲート絶縁を形成している中央の領域に残って
いる。図５に示す段階に対応して、Ｐ型ポリシリコン層
２３と酸化保護層２４はデポジットされ、ＭＯＳトラン
ジスタのゲート領域に対応した位置９７と９８の適所に
残っている。
【００８１】図６に示す段階に対応して、バイポーラト
ランジスタのコレクタに対応したＮ型のドーピングが注
入される。このドーピングは酸化物内の開いた部分と、
中央の領域９７、９８の間の窒化層２１及び２２と、周
辺部分に入っている。しかし、この注入は効果がない。
これは、この注入が無効にされるＰ型の十分にドーピン
グされた埋め込み層９１の中に本質的に位置しているか
らである。
【００８２】図７に関連して記載した段階に対応して、
窒化シリコン領域４４とポリシリコンスペーサ４３はゲ
ート側９５、９６の上に形成されている。
【００８３】図８に示す段階に対応して、Ｎ型のドーピ
ングされたポリシリコン層はデポジットされ、参照番号
９９で示す位置の適所に、即ち特に保護層２１、２２の
切り開かれた領域の上に保たれ、更にこの層９９内に含
まれるＮ型ドーピングは下にあるＰ型のウェル９３の中
に拡散され、予め形成されたドレイン及びソース領域１
０３と１０４に接触するドレイン及びソース接触リカバ
リー領域１０１、１０２を形成している。
【００８４】次の段階は前に述べた段階に対応してお
り、高電圧ＭＯＳトランジスタが形成されるこの特別な
領域に限定されない。
【００８５】自己整列しないＰ+ 型ドーピングのポリシ
リコンゲートとＮ+ 型が注入されたソースとドレインを
有するＮチャネルＭＯＳトランジスタはこの様に得られ
る。これらソースとドレインの上での接触のリカバリー
はエミッタベースポリシリコンからの固体−固体拡散に
より行われ、これにより特に高電圧の構造の場合接触の
信頼性が良くなる。ソースとドレイン接合の降伏電圧値
は従って高い（10ボルト）。
【００８６】ゲート絶縁体は全体の厚さが約５０ｎｍで
ある酸化シリコンと窒化シリコンの化合物により形成さ
れる事に注意する必要がある。Ｐ+ 型ポリシリコンゲー
トを使用することにより、ＭＯＳトランジスタの閾値電
圧を下げることができるが、しかし約２ボルトで比較的
高いままである。
【００８７】更に、ゲート絶縁体の混合された構造（酸
化物／窒化物）により、この種の素子はＳｉＯ2 、Ｓｉ
3 Ｎ4 のインターフェイスで電荷を利用することによ
り、ＭＩＩＳ（金属−絶縁体−絶縁体−半導体）メモリ
ノードとして使用することができる。
【００８８】二重の層２１、２２は要望に基づき最適に
し、集積回路内に高電圧トランジスタ又はメモリノード
を形成することができる。
【００８９】提供された高電圧ＭＯＳトランジスタは特
に例えば映像及び電話の回路に使用することができる。
これらの回路は今までは、５ボルトから１０ボルトの間
の電圧を使用していたが、これらの５ボルトから１０ボ
ルトを３．３ボルトに変換し本発明に基づき得られるＣ
ＭＯＳ素子で処理される。
【００９０】不揮発性メモリノードは非常に精度を必要
とし、例えば演算増幅器の電圧オフセット又はアナログ
対デジタルの非直線性が問題であるアナログ回路に有効
である。又、メモリノードは補正“メモリプレーン”を
作るため使用される。
【００９１】Ｇ．二重ゲートＥＰＲＯＭトランジスタ 図１７は本発明に基づくラインに適合し、メモリノード
として使用される様な絶縁ウェルを有した二重ゲートＥ
ＰＲＯＭトランジスタの構造を示している。このメモリ
ノードは前記のＰウェル９に対応したＰウェル１１２内
で、前記の埋め込み層３に対応したＮ型埋め込み層１１
１の上の厚い酸化層の中に作られたアパーチャの中に形
成されている。第１のゲート１１５、スペーサ１１６、
ソース及びドレイン領域１１７のゲート絶縁構造１１４
は図３に関連して記載したＮチャネルＭＯＳトランジス
タのゲート絶縁構造に対応している。
【００９２】次に、酸化層２１と窒化層２２を含み図４
に示す保護層は該構造の上にデポジットされ、同様にベ
ースポリシリコンとカプセル封じ層２３と２４のこれら
二つの層は図９に関連して記載したことと同じエッチン
グにより領域１１８と１１９の中の適所に残されてい
る。領域１１８は前述のゲートポリシリコン部分１１５
の上で広がり、保護層２１、２２により第１のゲートか
ら絶縁されている第２のゲートを形成している。その
後、保護層２１、２２は該構造のドレイン及びソース領
域の上で切り開かれ、この開口部は厚い酸化物の上で広
がっている。識別できるドレインとソース領域のシリサ
イデーションが次に行われ、該処理は絶縁層と接触領域
を形成する事により他の素子に対し継続される。
【００９３】Ｐ型ウェルは埋め込み層１１１により絶縁
されている。この様に、適当なバイアスによりＰウェル
から浮遊ゲート内にキャリアを注入することができる。
【００９４】当業者は他の素子を本発明に基づき使用す
ることにより考えることができ、このラインは幾つかの
変更、修正及び改善を有する可能性があることに気付く
であろう。特に、示した数値の値は例であり、示したそ
れぞれの材料は例えば同じ機能を果たす他の材料と置き
換えることができる（例えば、他の材料に対し選択的に
エチッングすること）。更に、種々の基本的な素子は一
つの又は他のタイプの導電率の埋め込み層と共に又はそ
れを使用すること無く実施することができる。
【００９５】この種の変更、修正又は改善はこの開示の
一部であり、本発明の精神及び範囲にある。従って、前
述の記載は一例であり、これに制限されない。
【図面の簡単な説明】
【図１】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図２】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図３】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図４】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図５】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図６】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図７】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図８】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図９】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図１０】本発明に基づくＮチャルＭＯＳトランジス
タ、ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイ
ポーラトランジスタの実施態様を製造する連続した段階
を示す簡略した断面図である。
【図１１】本発明に基づくＮチャルＭＯＳトランジス
タ、ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイ
ポーラトランジスタの実施態様を製造する連続した段階
を示す簡略した断面図である。
【図１２Ａ】本発明に基づき得られるＮＰＮ型バイポー
ラトランジスタの拡大図である。
【図１２Ｂ】図１２Ａの構造の他の実施態様である。
【図１２Ｃ】図１２Ａの構造の他の実施態様である。
【図１２Ｄ】図１２Ａの構造の他の実施態様である。
【図１２Ｅ】図１２Ａの構造の他の実施態様である。
【図１３Ａ】本発明に基づく方法を使用して実現できる
ＮＰＮトランジスタのセントラルベースを有している他
の実施態様を製造する連続した段階を示す図である。
【図１３Ｂ】本発明に基づく方法を使用して実現できる
ＮＰＮトランジスタのセントラルベースを有している他
の実施態様を製造する連続した段階を示す図である。
【図１３Ｃ】本発明に基づく方法を使用して実現できる
ＮＰＮトランジスタのセントラルベースを有している他
の実施態様を製造する連続した段階を示す図である。
【図１４】本発明に基づく製造方法を使用して実現でき
るＰＮＰトランジスタの例を示す図である。
【図１５】本発明に基づく製造方法を使用して実現でき
る過電圧又は静電放電に強いＭＯＳトランジスタの例を
示す図である。
【符号の説明】
１ Ｐ型基板 ２ Ｎ型エピタキシャル層 ３ 埋め込み層 ５ 厚い酸化層 ６ 薄い酸化領域 ８ Ｎ型ウェル ９ Ｐ型ウェル １０ コレクタウェル １１ ＮＰＮ型バイポーラトランジスタが形成されてい
る領域 １３、１４ ＭＯＳトランジスタの絶縁領域 １５、１６ スペーサ ２１ 酸化シリコン層 ２２ 窒化シリコン層 ２３ シリコン層 ２４ カプセル封じの酸化物 ３０ ＮＰＮトランジスタのコレクタ ３１ 薄い熱酸化層 ３２ 外因性ベース領域 ３３ 真性ベース領域 ４３ ポリシリコンスペーサ ４４ 窒化物 ４６ ドーピングされたポリシリコンの領域 ４７ ベースポリシリコンの一部 ４９ Ｎ型エミッタ ４７ カプセル封じ酸化シリコン層 ５０ 金属ケイ化物 ５１ 絶縁平面層 ５３ ＰチャネルＭＯＳトランジスタのドレイン接触 ５４ バイポーラトランジスタのコレクタ接触 ５５ バイポーラトランジスタのエミッタ領域 ５６ バイポーラトランジスタのベース領域 ５７、５８、５９、６０ ケイ化物 ６１ 領域２１、２２の内側延長部 ６３ 層２３、２４の一部 ７１ Ｐ型エミッタ領域 ７２ Ｐ型のドーピングされたポリシリコンの一部 ７３ コレクタ領域 ７５ Ｎ+ 型ベース接触ウェル ７６、７７ ケイ化物層 ７８ エミッタメタリゼーション ７９ ベースメタリゼーション ８１ 酸化層２１の残った部分 ８２ 窒化シリコン層の残った部分 ８３ 酸化シリコン層の残った部分 ８４ ドレイン領域 ８５ 酸化層の一部で覆われたベースポリシリコン層 ８６、８７ 酸化層の一部 ８８ ポリシリコン層８５の上に作られたＰ拡散 ９１ Ｐ+ 型埋め込み層 ９２ 厚い酸化物の中に作られた開口部 ９３ Ｐ型層 ９５、９６ 高電圧トランジスタのゲート絶縁から作ら
れている層２１、２２の部分 ９７、９８ ＭＯＳトランジスタのゲート領域に対応し
た位置 ９９ 保護層２１、２２の開口部の上にある位置 １０１ ドレイン接触リカバリー １０２ ソース接触リカバリー １０３ 接触ドレイン領域 １０４ 接触ソース領域 １１１ Ｎ型埋め込み層 １１２ Ｐ型埋め込み層 １１４ ゲート絶縁構造 １１５ 第１のゲート １１６ スペーサ １１７ ドレイン領域 １１８ ゲートポリシリコン部分１１５の上に広がった
領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年３月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図２】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図３】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図４】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図５】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図６】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図７】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図８】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図９】本発明に基づくＮチャルＭＯＳトランジスタ、
ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
【図１０】本発明に基づくＮチャルＭＯＳトランジス
タ、ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイ
ポーラトランジスタの実施態様を製造する連続した段階
を示す簡略した断面図である。
【図１１】本発明に基づくＮチャルＭＯＳトランジス
タ、ＰチャネルＭＯＳトランジスタ、及びＮＰＮ型バイ
ポーラトランジスタの実施態様を製造する連続した段階
を示す簡略した断面図である。
【図１２Ａ】本発明に基づき得られるＮＰＮ型バイポー
ラトランジスタの拡大図である。
【図１２Ｂ】図１２Ａの構造の他の実施態様である。
【図１２Ｃ】図１２Ａの構造の他の実施態様である。
【図１２Ｄ】図１２Ａの構造の他の実施態様である。
【図１２Ｅ】図１２Ａの構造の他の実施態様である。
【図１３Ａ】本発明に基づく方法を使用して実現できる
ＮＰＮトランジスタのセントラルベースを有している他
の実施態様を製造する連続した段階を示す図である。
【図１３Ｂ】本発明に基づく方法を使用して実現できる
ＮＰＮトランジスタのセントラルベースを有している他
の実施態様を製造する連続した段階を示す図である。
【図１３Ｃ】本発明に基づく方法を使用して実現できる
ＮＰＮトランジスタのセントラルベースを有している他
の実施態様を製造する連続した段階を示す図である。
【図１４】本発明に基づく製造方法を使用して実現でき
るＰＮＰトランジスタの例を示す図である。
【図１５】本発明に基づく製造方法を使用して実現でき
る過電圧又は静電放電に強いＭＯＳトランジスタの例を
示す図である。
【図１６】本発明に基づく製造方法を使用して実現でき
るメモリに関係した高電圧ＭＯＳトランジスタの例を示
す図である。
【図１７】本発明に基づく製造方法を使用して得ること
ができるＥＰＲＯＭの構造の例を示す図である。
【符号の説明】 １ Ｐ型基板 ２ Ｎ型エピタキシャル層 ３ 埋め込み層 ５ 厚い酸化層 ６ 薄い酸化領域 ８ Ｎ型ウェル ９ Ｐ型ウェル １０ コレクタウェル １１ ＮＰＮ型バイポーラトランジスタが形成されてい
る領域 １３、１４ ＭＯＳトランジスタの絶縁領域 １５、１６ スペーサ ２１ 酸化シリコン層 ２２ 窒化シリコン層 ２３ シリコン層 ２４ カプセル封じの酸化物 ３０ ＮＰＮトランジスタのコレクタ ３１ 薄い熱酸化層 ３２ 外因性ベース領域 ３３ 真性ベース領域 ４３ ポリシリコンスペーサ ４４ 窒化物 ４６ ドーピングされたポリシリコンの領域 ４７ ベースポリシリコンの一部 ４９ Ｎ型エミッタ ４７ カプセル封じ酸化シリコン層 ５０ 金属ケイ化物 ５１ 絶縁平面層 ５３ ＰチャネルＭＯＳトランジスタのドレイン接触 ５４ バイポーラトランジスタのコレクタ接触 ５５ バイポーラトランジスタのエミッタ領域 ５６ バイポーラトランジスタのベース領域 ５７、５８、５９、６０ ケイ化物 ６１ 領域２１、２２の内側延長部 ６３ 層２３、２４の一部 ７１ Ｐ型エミッタ領域 ７２ Ｐ型のドーピングされたポリシリコンの一部 ７３ コレクタ領域 ７５ Ｎ＋型ベース接触ウェル ７６、７７ ケイ化物層 ７８ エミッタメタリゼーション ７９ ベースメタリゼーション ８１ 酸化層２１の残った部分 ８２ 窒化シリコン層の残った部分 ８３ 酸化シリコン層の残った部分 ８４ ドレイン領域 ８５ 酸化層の一部で覆われたベースポリシリコン層 ８６、８７ 酸化層の一部 ８８ ポリシリコン層８５の上に作られたＰ拡散 ９１ Ｐ＋型埋め込み層 ９２ 厚い酸化物の中に作られた開口部 ９３ Ｐ型層 ９５、９６ 高電圧トランジスタのゲート絶縁から作ら
れている層２１、２２の部分 ９７、９８ ＭＯＳトランジスタのゲート領域に対応し
た位置 ９９ 保護層２１、２２の開口部の上にある位置 １０１ ドレイン接触リカバリー １０２ ソース接触リカバリー １０３ 接触ドレイン領域 １０４ 接触ソース領域 １１１ Ｎ型埋め込み層 １１２ Ｐ型埋め込み層 １１４ ゲート絶縁構造 １１５ 第１のゲート １１６ スペーサ １１７ ドレイン領域 １１８ ゲートポリシリコン部分１１５の上に広がった
領域

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 相補型ＭＯＳトランジスタとＮＰＮ型バ
    イポーラトランジスタを含む集積回路を製造する方法で
    あって、 Ｐ型の基板（１）の上にＮ型のエピタキシャル層（２）
    を形成することで、埋め込み層（３）が少なくともバイ
    ポーラトランジスタの位置に与えられており、 ＭＯＳトランジスタのウェル（８、９）、該バイポーラ
    トランジスタのコレクタウェル領域（１０）及びバイポ
    ーラトランジスタのベース−エミッタ領域（１１）の位
    置以外の位置に厚い酸化層を形成すること、 ＭＯＳトランジスタのウェル（８、９）及びバイポーラ
    トランジスタのコレクタウェル（１０）を形成するこ
    と、 ＭＯＳトランジスタの絶縁ゲート、スペーサ、ソース及
    びドレインを形成すること、 酸化シリコンの第１の層（２１）と窒化シリコンの第１
    の層（２２）を含む保護層で構造全体を覆うこと、 バイポーラトランジスタのベース−エミッタの位置で該
    保護層を切り開くこと、 ポリシリコン又はアモルファスシリコンの第１のＰ型の
    ドーピングされた層（２３）とカプセル封じの酸化物の
    第２の層（２４）を形成すること、 バイポーラトランジスタのエミッタ−ベース領域の中央
    でこれら最後の二つの層（２３、２４）を切り開くこ
    と、 第１のシリコン層（２３）に含まれる不純物をバイポー
    ラトランジスタの外因性ベースを形成するため下にある
    エピタキシャル層に拡散させること、 Ｎ型のコレクタ不純物（３０）を注入すること、 バイポーラトランジスタの真性ベースを形成するためＰ
    型の不純物（３３）を注入すること、 第２の窒化シリコン層（４４）をデポジットさせ、ポリ
    シリコンの第２の層（４３）をデポジットさせ、垂直部
    分内のスペーサを適所に残すため第２のポリシリコン層
    に異方性のエッチングをし、窒化シリコンを除去するこ
    と、 第３のＮ型のドーピングのポリシリコン層（４６）をデ
    ポジットし、バイポーラトランジスタのエミッタを形成
    するため該ドーピングを拡散すること、 ケイ化物にするため領域（５０）を奇麗にすること、 シリサイデーションを行うこと、 平面化された絶縁層（５１）をデポジットすること、 メタライゼーション（５３−５６）を行うこと、の各段
    階を含むことを特徴とするバイポーラＣＭＯＳ集積回路
    の製造方法。
  2. 【請求項２】 第１の酸化シリコン層（２１）の厚さが
    約２０ｎｍであり、第１の窒化シリコン層（２２）の厚
    さが約３０ｎｍであることを特徴とする請求項１に記載
    の製造方法。
  3. 【請求項３】 第１のシリコン層（２３）の厚さが約２
    ００ｎｍであり、第２の酸化シリコン層（２４）の厚さ
    が約３００ｎｍであることを特徴とする請求項１に記載
    の製造方法。
  4. 【請求項４】 第１のシリコン層（２３）が不純物のな
    いアモルファスシリコンのデポジットと、次にＢＦ2 の
    表面の注入により得られることを特徴とする請求項１に
    記載の製造方法。
  5. 【請求項５】 コレクタのウェルの表面の領域がＮチャ
    ネルＭＯＳトランジスタのソースとドレインと同時にド
    ーピングされていることを特徴とする請求項１に記載の
    製造方法。
  6. 【請求項６】 エミッタ−ベースの位置での保護層の開
    口部が厚い酸化物の中の対応する開口部より広さが小さ
    いことを特徴とする請求項１に記載の製造方法。
  7. 【請求項７】 他の素子を実装するため種々の段階の方
    法を使用することから更に成ることを特徴とする請求項
    １に記載の製造方法。
  8. 【請求項８】 第１のシリコン層（２３）と第２のカプ
    セル封じの層（２４）を切り開くことがこれらの層の中
    央の領域を適所に残す様に行われることを特徴とする請
    求項７に基づく方法により得られるセントラルベースの
    バイポーラトランジスタ。
  9. 【請求項９】 ベース領域がＮ+ 型の埋め込み層（３）
    の上に形成されたエピタキシャル層に対応しており、 エミッタ領域がＰチャネルＭＯＳトランジスタのソース
    とドレインと同じ注入により形成されており、 コレクタ領域が第１のポリシリコン層（２３）の一部
    （７２）から形成されている、ことを特徴とする請求項
    ７の製造方法に基づき得られるラテラルＰＮＰトランジ
    スタ。
  10. 【請求項１０】 ＭＯＳトランジスタの接触ドレインが
    基板の一部の上に広がる第１のポリシリコン層の一部
    （８５）により覆われており、更にドレイン領域（１０
    ４）を延長する拡散（１０２）を行うためにも使用され
    ているＭＯＳトランジスタを含むことを特徴とし、請求
    項７の製造方法に基づき得られる静電放電に強いＭＯＳ
    トランジスタ。
  11. 【請求項１１】 絶縁Ｐウェル（１１２）内に形成され
    ており、 ゲート絶縁層（９５、９６）が第１の酸化シリコン層
    （２１）と第１の窒化シリコン層（２２）とを含む保護
    層の一部に対応しており、 ゲート（９７）が第１のドーピングされたポリシリコン
    層（２３）から形成され、第２のカプセル封じ酸化物の
    層（２４）で覆われており、 ゲートが第２の窒化シリコン層と第２のポリシリコン層
    とにより形成されたスペーサ（４３、９９）で横に組み
    立てられており、 ソース及びドレイン接触リカバリー領域が第３のポリシ
    リコン層の一部のデポジションから拡散によりドーピン
    グされた領域（１０１、１０２）で形成されている、こ
    とを特徴とする請求項７の製造方法に基づき得られる高
    電圧ＭＯＳトランジスタ。
  12. 【請求項１２】 第１のゲート（１１５）、関連したス
    ペーサ及びソース及びドレインがＭＯＳトランジスタと
    同時に形成され、 ゲート間の絶縁体が保護層の一部（２１、２２）に対応
    しており、 第２のゲート（１１８）が第１のポリシリコン層（２
    ３）に対応している、ことを特徴とする請求項７の製造
    方法に基づき得られるＥＰＲＯＭトランジスタ。
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