JPH05175437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05175437A JPH05175437A JP3338966A JP33896691A JPH05175437A JP H05175437 A JPH05175437 A JP H05175437A JP 3338966 A JP3338966 A JP 3338966A JP 33896691 A JP33896691 A JP 33896691A JP H05175437 A JPH05175437 A JP H05175437A
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- drain
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の製造方法に係り，特にバイポー
ラＣＭＯＳの製造方法に関し，ＣＭＯＳのソース−ドレ
イン間の耐圧劣化を防ぐことを目的とする。 【構成】 バイポーラトランジスタとＭＯＳトランジス
タを含む半導体装置の製造において，バイポーラトラン
ジスタのエミッタ21を形成した後にＭＯＳトランジスタ
のソース・ドレイン28, 29を形成するように構成する。
また，前記ＭＯＳトランジスタは相補型ＭＯＳトランジ
スタであるように構成する。また前記ＭＯＳトランジス
タのソース・ドレイン28, 29の熱処理は， 900℃を超え
ない温度で行うように構成する。
ラＣＭＯＳの製造方法に関し，ＣＭＯＳのソース−ドレ
イン間の耐圧劣化を防ぐことを目的とする。 【構成】 バイポーラトランジスタとＭＯＳトランジス
タを含む半導体装置の製造において，バイポーラトラン
ジスタのエミッタ21を形成した後にＭＯＳトランジスタ
のソース・ドレイン28, 29を形成するように構成する。
また，前記ＭＯＳトランジスタは相補型ＭＯＳトランジ
スタであるように構成する。また前記ＭＯＳトランジス
タのソース・ドレイン28, 29の熱処理は， 900℃を超え
ない温度で行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特にバイポーラＣＭＯＳの製造方法に関する。
係り，特にバイポーラＣＭＯＳの製造方法に関する。
【０００２】
【従来の技術】近年，バイポーラＣＭＯＳを主体とする
集積回路が多く使用されるようになってきている。
集積回路が多く使用されるようになってきている。
【０００３】図５(a) 〜(d) ，図６(e) 〜(g) はバイポ
ーラＣＭＯＳを形成する従来例の工程順断面図（その
１），（その２）を示し，以下，これらの図を参照しな
がら従来例について説明する。
ーラＣＭＯＳを形成する従来例の工程順断面図（その
１），（その２）を示し，以下，これらの図を参照しな
がら従来例について説明する。
【０００４】図５(a) 参照 ｐ型Ｓｉ基板１にｎ+ 型埋め込み層２及びｐ+ 型埋め込
み層３を形成する。次に，ｎ- 型エピタキシャル層４を
成長し，そこにｎウエル５及びｐウエル６を形成する。
み層３を形成する。次に，ｎ- 型エピタキシャル層４を
成長し，そこにｎウエル５及びｐウエル６を形成する。
【０００５】例えばＬＯＣＯＳ法によりフィールド絶縁
膜７を形成し，次いでトレンチアイソレーション8a, 8b
を形成する。8aは酸化膜，8bポリＳｉ層である。次に，
バイポーラトランジスタのコレクタ電極領域にｎ+ 型コ
レクタコンタクト層９を形成し，素子領域にゲート絶縁
膜10を形成する。
膜７を形成し，次いでトレンチアイソレーション8a, 8b
を形成する。8aは酸化膜，8bポリＳｉ層である。次に，
バイポーラトランジスタのコレクタ電極領域にｎ+ 型コ
レクタコンタクト層９を形成し，素子領域にゲート絶縁
膜10を形成する。
【０００６】図５(b) 参照 バイポーラトランジスタのベース領域11のゲート絶縁膜
10を除去した後，全面に例えば導電性膜としてポリＳｉ
膜12，高融点金属シリサイド膜としてタングステンシリ
サイド膜13，絶縁膜としてシリコン酸化膜41を順次堆積
する。
10を除去した後，全面に例えば導電性膜としてポリＳｉ
膜12，高融点金属シリサイド膜としてタングステンシリ
サイド膜13，絶縁膜としてシリコン酸化膜41を順次堆積
する。
【０００７】次に，ＭＯＳトランジスタのゲート電極領
域42にｎ+ 型のイオン打ち込みを行い，ゲート電極の抵
抗を下げるようにする。次いで，ベース電極領域43にｐ
+ 型のイオン打ち込みを行い，ベース引出し電極の抵抗
を下げるようにする。
域42にｎ+ 型のイオン打ち込みを行い，ゲート電極の抵
抗を下げるようにする。次いで，ベース電極領域43にｐ
+ 型のイオン打ち込みを行い，ベース引出し電極の抵抗
を下げるようにする。
【０００８】図５(c) 参照 マスクを用いてシリコン酸化膜41，タングステンシリサ
イド膜13，ポリＳｉ膜12をエッチングし，ｎウエル５の
上にゲート電極44及びｐウエル６の上にゲート電極45を
形成し，ベース電極領域43にベース引出し電極46を形成
する。
イド膜13，ポリＳｉ膜12をエッチングし，ｎウエル５の
上にゲート電極44及びｐウエル６の上にゲート電極45を
形成し，ベース電極領域43にベース引出し電極46を形成
する。
【０００９】次いで，ＭＯＳトランジスタをＬＤＤ（ラ
イトドープトドレイン）構造にするため，ゲート電極44
をマスクにしてイオン注入し低濃度ｐ型層47を, また,
ゲート電極45をマスクにしてイオン注入し低濃度ｎ型層
48を形成する。
イトドープトドレイン）構造にするため，ゲート電極44
をマスクにしてイオン注入し低濃度ｐ型層47を, また,
ゲート電極45をマスクにしてイオン注入し低濃度ｎ型層
48を形成する。
【００１０】図５(d) 参照 全面に絶縁膜を堆積した後，ＲＩＥなどの異方性エッチ
ングによりゲート電極44, 45及びベース引出し電極46の
側面に絶縁膜側壁49を形成する。ゲート電極44及びその
絶縁膜側壁49をマスクにしてイオン注入し，ｎウエル５
にｐ+ 型のソース・ドレイン50を形成する。同様に，ゲ
ート電極45及びその絶縁膜側壁49をマスクにしてイオン
注入し，ｐウエル６にｎ+ 型のソース・ドレイン51を形
成する。この時点でＭＯＳトランジスタは完成する。
ングによりゲート電極44, 45及びベース引出し電極46の
側面に絶縁膜側壁49を形成する。ゲート電極44及びその
絶縁膜側壁49をマスクにしてイオン注入し，ｎウエル５
にｐ+ 型のソース・ドレイン50を形成する。同様に，ゲ
ート電極45及びその絶縁膜側壁49をマスクにしてイオン
注入し，ｐウエル６にｎ+ 型のソース・ドレイン51を形
成する。この時点でＭＯＳトランジスタは完成する。
【００１１】次いで，全面に絶縁膜52を形成する。 図６(e) 参照 全面にＳＯＧ（スピニオングラス）を塗布して絶縁膜52
表面を平坦化した後，バイポーラトランジスタの内部ベ
ースを形成するため，マスクを用いてＳＯＧ膜，絶縁膜
52，シリコン酸化膜41，タングステンシリサイド膜13，
ポリＳｉ膜12を異方性エッチングにより除去して開孔52
a を形成する。
表面を平坦化した後，バイポーラトランジスタの内部ベ
ースを形成するため，マスクを用いてＳＯＧ膜，絶縁膜
52，シリコン酸化膜41，タングステンシリサイド膜13，
ポリＳｉ膜12を異方性エッチングにより除去して開孔52
a を形成する。
【００１２】この時点で熱処理を行い，ベース引出し電
極46からｐ+ 型不純物をｎ- 型エピタキシャル層４に拡
散させて外部ベース53a を形成する。次いで，開孔52a
からｐ型不純物をイオン注入してｐ- 型の内部ベース53
b を形成する。
極46からｐ+ 型不純物をｎ- 型エピタキシャル層４に拡
散させて外部ベース53a を形成する。次いで，開孔52a
からｐ型不純物をイオン注入してｐ- 型の内部ベース53
b を形成する。
【００１３】図６(f) 参照 全面に絶縁膜を堆積した後，それをＲＩＥ等の異方性エ
ッチングによりエッチングして，ベース引出し電極46の
側面に絶縁膜側壁54を形成する。次いで，全面に導電膜
を形成した後ｎ+ 型のイオン打ち込みを行う。その導電
膜をエッチング・パターニングしてエミッタ電極55を形
成する。
ッチングによりエッチングして，ベース引出し電極46の
側面に絶縁膜側壁54を形成する。次いで，全面に導電膜
を形成した後ｎ+ 型のイオン打ち込みを行う。その導電
膜をエッチング・パターニングしてエミッタ電極55を形
成する。
【００１４】熱処理によりエミッタ電極55からｎ型不純
物を内部ベース53b に拡散させ，内部ベース53b 内にｎ
+ 型エミッタ56を形成する。この時点でバイポーラトラ
ンジスタは完成する。
物を内部ベース53b に拡散させ，内部ベース53b 内にｎ
+ 型エミッタ56を形成する。この時点でバイポーラトラ
ンジスタは完成する。
【００１５】図６(g) 参照 絶縁膜にコンタクトホールを形成した後，全面に金属膜
を成長し，それをエッチング・パターニングしてソース
・ドレイン電極配線57, 58，コレクタ電極配線59, エミ
ッタ電極配線60, ベース電極配線61を形成する。
を成長し，それをエッチング・パターニングしてソース
・ドレイン電極配線57, 58，コレクタ電極配線59, エミ
ッタ電極配線60, ベース電極配線61を形成する。
【００１６】
【発明が解決しようとする課題】ところで，上述の従来
例では，ＭＯＳトランジスタを形成した後，バイポーラ
トランジスタの外部ベース形成のために例えば 900℃,
エミッタ形成のために例えば1050℃の熱処理を施してい
る。これによって，既に形成されているＭＯＳトランジ
スタのソース・ドレイン領域の不純物の拡散が進行し，
実効チャネル長が短くなる。この傾向はｐチャネルＭＯ
Ｓトランジスタにおいて特に著しい。
例では，ＭＯＳトランジスタを形成した後，バイポーラ
トランジスタの外部ベース形成のために例えば 900℃,
エミッタ形成のために例えば1050℃の熱処理を施してい
る。これによって，既に形成されているＭＯＳトランジ
スタのソース・ドレイン領域の不純物の拡散が進行し，
実効チャネル長が短くなる。この傾向はｐチャネルＭＯ
Ｓトランジスタにおいて特に著しい。
【００１７】実効チャネル長が短くなると，ソース・ド
レイン間の耐圧が劣化するという問題を生じる。本発明
はこの問題を解決できる製造方法を提供することを目的
とする。
レイン間の耐圧が劣化するという問題を生じる。本発明
はこの問題を解決できる製造方法を提供することを目的
とする。
【００１８】
【課題を解決するための手段】図１(a) 〜(d) 及び図２
(e) 〜(h) は実施例を示す工程順断面図（その１）及び
（その２）である。
(e) 〜(h) は実施例を示す工程順断面図（その１）及び
（その２）である。
【００１９】上記課題は，バイポーラトランジスタとＭ
ＯＳトランジスタを含む半導体装置の製造において，バ
イポーラトランジスタのエミッタ21を形成した後にＭＯ
Ｓトランジスタのソース・ドレイン28, 29を形成する半
導体装置の製造方法によって解決される。
ＯＳトランジスタを含む半導体装置の製造において，バ
イポーラトランジスタのエミッタ21を形成した後にＭＯ
Ｓトランジスタのソース・ドレイン28, 29を形成する半
導体装置の製造方法によって解決される。
【００２０】また，前記ＭＯＳトランジスタは相補型Ｍ
ＯＳトランジスタである半導体装置の製造方法によって
解決される。また，前記ＭＯＳトランジスタのソース・
ドレイン28, 29の熱処理は， 900℃を超えない温度で行
う半導体装置の製造方法によって解決される。
ＯＳトランジスタである半導体装置の製造方法によって
解決される。また，前記ＭＯＳトランジスタのソース・
ドレイン28, 29の熱処理は， 900℃を超えない温度で行
う半導体装置の製造方法によって解決される。
【００２１】
【作用】バイポーラトランジスタのエミッタ21を形成す
る際，通常，1000℃以上の温度で拡散処理を行う。エミ
ッタ21を形成した後，ＭＯＳトランジスタのソース・ド
レイン28, 29を形成するようにすれば，ソース・ドレイ
ン28, 29が1000℃以上の高温に曝されることがないか
ら，実効チャネル長が短くなることはなく，ソース・ド
レイン間の耐圧劣化を防ぐことができる。
る際，通常，1000℃以上の温度で拡散処理を行う。エミ
ッタ21を形成した後，ＭＯＳトランジスタのソース・ド
レイン28, 29を形成するようにすれば，ソース・ドレイ
ン28, 29が1000℃以上の高温に曝されることがないか
ら，実効チャネル長が短くなることはなく，ソース・ド
レイン間の耐圧劣化を防ぐことができる。
【００２２】また，不純物拡散による実効チャネル長の
ショート化はｐチャネルＭＯＳトランジスタにおいて特
に顕著なので，本発明はバイポーラＣＭＯＳに適用する
時，特に効果的である。
ショート化はｐチャネルＭＯＳトランジスタにおいて特
に顕著なので，本発明はバイポーラＣＭＯＳに適用する
時，特に効果的である。
【００２３】また，既に形成されているバイポーラトラ
ンジスタの電流利得を大きく変化させないために，ソー
ス・ドレイン28, 29の熱処理は 900℃を超えない温度で
行うべきである。
ンジスタの電流利得を大きく変化させないために，ソー
ス・ドレイン28, 29の熱処理は 900℃を超えない温度で
行うべきである。
【００２４】
【実施例】図１(a) 〜(d) は実施例を示す工程順断面図
（その１），図２(e) 〜(h) は実施例を示す工程順断面
図（その２）である。以下，これらの図を参照しながら
実施例について説明する。
（その１），図２(e) 〜(h) は実施例を示す工程順断面
図（その２）である。以下，これらの図を参照しながら
実施例について説明する。
【００２５】図１(a) 参照 例えば，ｐ型で比抵抗が１０Ωcm，結晶方位（１００）
のＳｉ基板１にｎ+ 型埋込み層２，ｐ+ 型埋込み層３を
形成する。ｎ+ 型埋込み層２のシート抵抗は例えば２５
Ω／□，ｐ+ 型埋込み層３のシート抵抗は例えば３５Ω
／□である。
のＳｉ基板１にｎ+ 型埋込み層２，ｐ+ 型埋込み層３を
形成する。ｎ+ 型埋込み層２のシート抵抗は例えば２５
Ω／□，ｐ+ 型埋込み層３のシート抵抗は例えば３５Ω
／□である。
【００２６】次に，全面にｎ- 型のエピタキシャル層４
を例えば１μｍの厚さに成長させた後，マスクを用いて
不純物をイオン注入し，ｎ+ 型埋込み層２上のエピタキ
シャル層４にｎウエル５，ｐ+ 型埋込み層３上のエピタ
キシャル層４にｐウエル６を形成する。ｎウエル５のド
ーズ量は例えば１×１０13cm-2，ｐウエル６のドーズ量
は例えば１×１０13cm-2である。
を例えば１μｍの厚さに成長させた後，マスクを用いて
不純物をイオン注入し，ｎ+ 型埋込み層２上のエピタキ
シャル層４にｎウエル５，ｐ+ 型埋込み層３上のエピタ
キシャル層４にｐウエル６を形成する。ｎウエル５のド
ーズ量は例えば１×１０13cm-2，ｐウエル６のドーズ量
は例えば１×１０13cm-2である。
【００２７】次に，エピタキシャル層４の表面に，例え
ばＬＯＣＯＳ法により，厚さが例えば 0.6μｍのＳｉＯ
2 膜のフィールド絶縁膜７を形成し，素子分離を行う。
次いで，バイポーラトランジスタとＭＯＳトランジスタ
を分離する例えば幅１μｍ，深さ３μｍのトレンチアイ
ソレーション8a, 8bを形成する。8aは酸化膜, 8bはポリ
Ｓｉ層を表す。
ばＬＯＣＯＳ法により，厚さが例えば 0.6μｍのＳｉＯ
2 膜のフィールド絶縁膜７を形成し，素子分離を行う。
次いで，バイポーラトランジスタとＭＯＳトランジスタ
を分離する例えば幅１μｍ，深さ３μｍのトレンチアイ
ソレーション8a, 8bを形成する。8aは酸化膜, 8bはポリ
Ｓｉ層を表す。
【００２８】フィールド絶縁膜７に囲まれた素子領域
に，例えば厚さ 200ÅのＳｉＯ2 のゲート絶縁膜10を形
成した後, バイポーラトランジスタのコレクタ電極領域
にコンタクト抵抗を下げるため，例えばりん（Ｐ）を加
速エネルギー７０keV,ドーズ量５×１０15cm-2でイオン
注入し，コレクタコンタクト層９を形成する。
に，例えば厚さ 200ÅのＳｉＯ2 のゲート絶縁膜10を形
成した後, バイポーラトランジスタのコレクタ電極領域
にコンタクト抵抗を下げるため，例えばりん（Ｐ）を加
速エネルギー７０keV,ドーズ量５×１０15cm-2でイオン
注入し，コレクタコンタクト層９を形成する。
【００２９】図１(b) 参照 バイポーラトランジスタのベース領域11のゲート絶縁膜
10を等方性エッチングで除去した後，全面にＣＶＤ法に
より厚さ1250ÅのポリＳｉ膜12, 厚さ1250Åの例えばタ
ングステンシリサイド膜13を順次成長する。タングステ
ンシリサイドに替えて，モリブデンシリサイド，チタン
シリサイド等の高融点金属シリサイドまたは高融点金属
を使用することもできる。また，ポリＳｉ膜だけの形成
でもよいが，その場合は膜厚を2500Åとする。
10を等方性エッチングで除去した後，全面にＣＶＤ法に
より厚さ1250ÅのポリＳｉ膜12, 厚さ1250Åの例えばタ
ングステンシリサイド膜13を順次成長する。タングステ
ンシリサイドに替えて，モリブデンシリサイド，チタン
シリサイド等の高融点金属シリサイドまたは高融点金属
を使用することもできる。また，ポリＳｉ膜だけの形成
でもよいが，その場合は膜厚を2500Åとする。
【００３０】次に, ポリＳｉ膜12, タングステンシリサ
イド膜13の抵抗を下げるため，ゲート電極領域14に，例
えば燐（Ｐ）を加速エネルギー５０keV, ドーズ量７×
１０15cm-2でイオン注入する。また，ベース電極領域15
に，例えばホウ素（Ｂ）を加速エネルギー２５keV, ド
ーズ量５×１０15cm-2でイオン注入する。
イド膜13の抵抗を下げるため，ゲート電極領域14に，例
えば燐（Ｐ）を加速エネルギー５０keV, ドーズ量７×
１０15cm-2でイオン注入する。また，ベース電極領域15
に，例えばホウ素（Ｂ）を加速エネルギー２５keV, ド
ーズ量５×１０15cm-2でイオン注入する。
【００３１】図１(c) 参照 全面に例えばＣＶＤ法により厚さが例えば3000ÅのＳｉ
Ｏ2 膜16を成長する。バイポーラトランジスタの内部ベ
ースを形成するため，マスク（図示せず）を用いて，Ｓ
ｉＯ2 膜16，タングステンシリサイド膜13，ポリＳｉ膜
12を異方性エッチングによりエッチングして開孔16a を
形成する。
Ｏ2 膜16を成長する。バイポーラトランジスタの内部ベ
ースを形成するため，マスク（図示せず）を用いて，Ｓ
ｉＯ2 膜16，タングステンシリサイド膜13，ポリＳｉ膜
12を異方性エッチングによりエッチングして開孔16a を
形成する。
【００３２】次いで，開孔16a 内に露出するベース電極
となるタングステンシリサイド膜13，ポリＳｉ膜12の側
面及びエピタキシャル層４の表面を，例えば 900℃で熱
酸化し，厚さ150 Åの酸化膜を形成する。この加熱によ
りポリＳｉ膜12中のホウ素がエピタキシャル層４へ拡散
し，外部ベース17a が形成される。
となるタングステンシリサイド膜13，ポリＳｉ膜12の側
面及びエピタキシャル層４の表面を，例えば 900℃で熱
酸化し，厚さ150 Åの酸化膜を形成する。この加熱によ
りポリＳｉ膜12中のホウ素がエピタキシャル層４へ拡散
し，外部ベース17a が形成される。
【００３３】開孔16a から内部ベース形成のため，例え
ばホウ素を加速エネルギー１０keV,ドーズ量３×１０13
cm-2でイオン注入し，外部ベース17a に接続するｐ- 型
の内部ベース17b を形成する。
ばホウ素を加速エネルギー１０keV,ドーズ量３×１０13
cm-2でイオン注入し，外部ベース17a に接続するｐ- 型
の内部ベース17b を形成する。
【００３４】図１(d) 参照 全面に例えばＣＶＤ法により厚さ2500ÅのＳｉＯ2 膜を
成長した後，例えばリアクティブイオンエッチング（Ｒ
ＩＥ）法により開孔16a の側面に絶縁膜側壁18を形成す
る。
成長した後，例えばリアクティブイオンエッチング（Ｒ
ＩＥ）法により開孔16a の側面に絶縁膜側壁18を形成す
る。
【００３５】図２(e) 参照 全面に例えばＣＶＤ法により厚さ1000ÅのポリＳｉ膜を
成長した後，例えばヒ素（Ａｓ）を加速エネルギー４０
keV,ドーズ量１×１０16cm-2でイオン注入する。そのポ
リＳｉ膜をＲＩＥ法によりエッチング・パターニングす
ることにより，エミッタ電極19を形成する。
成長した後，例えばヒ素（Ａｓ）を加速エネルギー４０
keV,ドーズ量１×１０16cm-2でイオン注入する。そのポ
リＳｉ膜をＲＩＥ法によりエッチング・パターニングす
ることにより，エミッタ電極19を形成する。
【００３６】全面に例えばＣＶＤ法により厚さ1000Åの
ＳｉＯ2 膜20を成長した後，短時間の加熱法，例えばラ
ピッドサーマルアニール（ＲＴＡ）により1050℃, ３０
秒のアニールを行い，ヒ素をエミッタ電極19から内部ベ
ース17b へ拡散させ，内部ベース17b の中にｎ+ 型のエ
ミッタ21を形成する。この時点でバイポーラトランジス
タは完成する。
ＳｉＯ2 膜20を成長した後，短時間の加熱法，例えばラ
ピッドサーマルアニール（ＲＴＡ）により1050℃, ３０
秒のアニールを行い，ヒ素をエミッタ電極19から内部ベ
ース17b へ拡散させ，内部ベース17b の中にｎ+ 型のエ
ミッタ21を形成する。この時点でバイポーラトランジス
タは完成する。
【００３７】図２(f) 参照 マスク（図示せず）を用いてＳｉＯ2 膜20，ＳｉＯ2 膜
16，タングステンシリサイド膜13，ポリＳｉ膜12を例え
ばＲＩＥ法によりエッチング・パターニングして，ｎウ
エル５上にゲート電極22, ｐウエル６上にゲート電極2
3, ベース領域11上にベース引出し電極24を形成する。
16，タングステンシリサイド膜13，ポリＳｉ膜12を例え
ばＲＩＥ法によりエッチング・パターニングして，ｎウ
エル５上にゲート電極22, ｐウエル６上にゲート電極2
3, ベース領域11上にベース引出し電極24を形成する。
【００３８】次に，ゲート電極22をマスクにしてｎウエ
ル５に，例えばホウ素を加速エネルギー１５keV,ドーズ
量１×１０13cm-2でイオン注入して低濃度ｐ型領域25を
形成し, 同様に, ゲート電極23をマスクにしてｐウエル
６に，例えばりんを加速エネルギー５０keV,ドーズ量１
×１０13cm-2でイオン注入して低濃度ｎ型領域26を形成
する。
ル５に，例えばホウ素を加速エネルギー１５keV,ドーズ
量１×１０13cm-2でイオン注入して低濃度ｐ型領域25を
形成し, 同様に, ゲート電極23をマスクにしてｐウエル
６に，例えばりんを加速エネルギー５０keV,ドーズ量１
×１０13cm-2でイオン注入して低濃度ｎ型領域26を形成
する。
【００３９】図２(g) 参照 全面に例えばＣＶＤ法により厚さ2000ÅのＳｉＯ2 膜を
成長した後，それを例えばＲＩＥ法により異方性エッチ
ングし，ゲート電極22, 23の側面及びベース引出し電極
24の側面に絶縁膜側壁27を形成する。
成長した後，それを例えばＲＩＥ法により異方性エッチ
ングし，ゲート電極22, 23の側面及びベース引出し電極
24の側面に絶縁膜側壁27を形成する。
【００４０】次に，ゲート電極22とその絶縁膜側壁27を
マスクにして，ｎウエル５に例えばホウ素を加速エネル
ギー１５keV,ドーズ量１×１０15cm-2でイオン注入して
ソース・ドレイン28を形成する。同様に, ゲート電極23
とその絶縁膜側壁27をマスクにして，ｐウエル６に例え
ばヒ素を加速エネルギー７０keV,ドーズ量４×１０15cm
-2でイオン注入してソース・ドレイン29を形成する。
マスクにして，ｎウエル５に例えばホウ素を加速エネル
ギー１５keV,ドーズ量１×１０15cm-2でイオン注入して
ソース・ドレイン28を形成する。同様に, ゲート電極23
とその絶縁膜側壁27をマスクにして，ｐウエル６に例え
ばヒ素を加速エネルギー７０keV,ドーズ量４×１０15cm
-2でイオン注入してソース・ドレイン29を形成する。
【００４１】次に，800 ℃, ４０分の熱処理を行い，ソ
ース・ドレイン28, 29領域の不純物を活性化する。 図２(h) 参照 ＳＯＧを全面に塗布し平坦化を行った後，例えばＣＶＤ
法により厚さ2000ÅのＳｉＯ2 膜30を成長する。マスク
（図示せず）を用いて例えばＲＩＥ法によりエッチング
して，ソース・ドレイン28, 29, コレクタコンタクト層
９，エミッタ電極19，ベース引出し電極24を露出するコ
ンタクトホールを形成する。次いで，全面に例えばアル
ミニウム膜をスパッタ法で形成し，マスク（図示せず）
を用いてそのアルミニウム膜をエッチング・パターニン
グして，ｐチャネルＭＯＳのソース・ドレイン電極配線
31, ｎチャネルＭＯＳのソース・ドレイン電極配線32,
コレクタ電極配線33, エミッタ電極配線34, ベース電極
配線35を形成する。
ース・ドレイン28, 29領域の不純物を活性化する。 図２(h) 参照 ＳＯＧを全面に塗布し平坦化を行った後，例えばＣＶＤ
法により厚さ2000ÅのＳｉＯ2 膜30を成長する。マスク
（図示せず）を用いて例えばＲＩＥ法によりエッチング
して，ソース・ドレイン28, 29, コレクタコンタクト層
９，エミッタ電極19，ベース引出し電極24を露出するコ
ンタクトホールを形成する。次いで，全面に例えばアル
ミニウム膜をスパッタ法で形成し，マスク（図示せず）
を用いてそのアルミニウム膜をエッチング・パターニン
グして，ｐチャネルＭＯＳのソース・ドレイン電極配線
31, ｎチャネルＭＯＳのソース・ドレイン電極配線32,
コレクタ電極配線33, エミッタ電極配線34, ベース電極
配線35を形成する。
【００４２】図３はチャネル長とソース・ドレイン間耐
圧の関係を示す図で，実施例のバイポーラＣＭＯＳと従
来例のバイポーラＣＭＯＳについて比較したものであ
る。ｐチャネルＭＯＳは特にショートチャネル化が生じ
やすいので，ｐチャネルＭＯＳについて比較した。
圧の関係を示す図で，実施例のバイポーラＣＭＯＳと従
来例のバイポーラＣＭＯＳについて比較したものであ
る。ｐチャネルＭＯＳは特にショートチャネル化が生じ
やすいので，ｐチャネルＭＯＳについて比較した。
【００４３】この図に見るように，本発明によれば，ｐ
チャネルＭＯＳのソース・ドレイン間耐圧の劣化を防ぐ
ことができる。これは，従来ソース・ドレイン領域の不
純物の拡散を促進していたバイポーラトランジスタの外
部ベース，エミッタ形成のための熱処理を，本発明では
ＭＯＳトランジスタのソース・ドレイン形成前に施して
いるからである。そのため，ｐチャネルＭＯＳの実効チ
ャネル長がソース・ドレイン形成後変化しない。
チャネルＭＯＳのソース・ドレイン間耐圧の劣化を防ぐ
ことができる。これは，従来ソース・ドレイン領域の不
純物の拡散を促進していたバイポーラトランジスタの外
部ベース，エミッタ形成のための熱処理を，本発明では
ＭＯＳトランジスタのソース・ドレイン形成前に施して
いるからである。そのため，ｐチャネルＭＯＳの実効チ
ャネル長がソース・ドレイン形成後変化しない。
【００４４】図４はバイポーラトランジスタの形成後の
熱処理による電流利得（ｈFE）の変動を示す図である。
この図に見るように，バイポーラトランジスタ形成後の
熱処理温度を 800℃とすれば, 電流利得（ｈFE）の変動
を抑えることができる。したがって，バイポーラトラン
ジスタ形成後のＭＯＳトランジスタのソース・ドレイン
の不純物の活性化処理は 800℃程度で行えばよい。
熱処理による電流利得（ｈFE）の変動を示す図である。
この図に見るように，バイポーラトランジスタ形成後の
熱処理温度を 800℃とすれば, 電流利得（ｈFE）の変動
を抑えることができる。したがって，バイポーラトラン
ジスタ形成後のＭＯＳトランジスタのソース・ドレイン
の不純物の活性化処理は 800℃程度で行えばよい。
【００４５】900 ℃では接地電流利得（ｈFE）は高くな
るものの，一定の値に抑えることが極めて難しくなる。
したがって，バイポーラトランジスタ形成後のＭＯＳト
ランジスタのソース・ドレインの不純物の活性化処理は
900℃以上の温度で行うことは不可である。
るものの，一定の値に抑えることが極めて難しくなる。
したがって，バイポーラトランジスタ形成後のＭＯＳト
ランジスタのソース・ドレインの不純物の活性化処理は
900℃以上の温度で行うことは不可である。
【００４６】
【発明の効果】以上説明したように，本発明によれば，
ショートチャネル化によるソース・ドレイン間耐圧の劣
化のないバイポーラＣＭＯＳ，特にｐチャネルＭＯＳの
ソース・ドレイン間耐圧の劣化のないバイポーラＣＭＯ
Ｓを提供することができる。
ショートチャネル化によるソース・ドレイン間耐圧の劣
化のないバイポーラＣＭＯＳ，特にｐチャネルＭＯＳの
ソース・ドレイン間耐圧の劣化のないバイポーラＣＭＯ
Ｓを提供することができる。
【００４７】本発明はバイポーラＣＭＯＳを主体とする
集積回路の高集積化に寄与するものである。
集積回路の高集積化に寄与するものである。
【図１】(a) 〜(d) は実施例を示す工程順断面図（その
１）である。
１）である。
【図２】(e) 〜(h) は実施例を示す工程順断面図（その
２）である。
２）である。
【図３】チャネル長とソース・ドレイン間耐圧の関係を
示す図である。
示す図である。
【図４】熱処理による電流利得（ｈFE）の変動を示す図
である。
である。
【図５】(a) 〜(d) は従来例を示す工程順断面図（その
１）である。
１）である。
【図６】(e) 〜(g) は従来例を示す工程順断面図（その
２）である。
２）である。
１は半導体基板でありＳｉ基板であってｐ型Ｓｉ基板 ２は埋め込み層であってｎ+ 型埋め込み層 ３は埋め込み層であってｐ+ 型埋め込み層 ４はエピタキシャル層であってｎ- 型エピタキシャル層 ５はｎウエル ６はｐウエル ７はフィールド絶縁膜 8aはトレンチアイソレーションであって酸化膜 8bはトレンチアイソレーションであってポリＳｉ層 ９はコレクタコンタクト層 10はゲート絶縁膜 11はベース領域 12は導電膜であってポリＳｉ膜 13は導電膜であってシリサイド膜 14はゲート電極領域 15はベース電極領域 16は絶縁膜であってＳｉＯ2 膜 16a は開孔 17a は外部ベース 17b は内部ベース 18は絶縁膜側壁であってＳｉＯ2 側壁 19はエミッタ電極 20は絶縁膜であってＳｉＯ2 膜 21はエミッタ 22, 23はゲート電極 24はベース引出し電極 25は低濃度ｐ型領域 26は低濃度ｎ型領域 27は絶縁膜側壁であってＳｉＯ2 側壁 28, 29はソース・ドレイン 30は絶縁膜であってＳｉＯ2 膜 31, 32はソース・ドレイン電極配線 33はコレクタ電極配線 34はエミッタ電極配線 35はベース電極配線 41は絶縁膜であってＳｉＯ2 膜 42はゲート電極領域 43はベース電極領域 44, 45はゲート電極 46はベース引出し電極 47は低濃度ｐ型領域 48は低濃度ｎ型領域 49は絶縁膜側壁であってＳｉＯ2 側壁 50, 51はソース・ドレイン 52は絶縁膜であってＳｉＯ2 膜 52a は開孔 53a は外部ベース 53b は内部ベース 54は絶縁膜側壁であってＳｉＯ2 側壁 55はエミッタ電極 56はエミッタ 57, 58はソース・ドレイン電極配線 59はコレクタ電極配線 60はエミッタ電極配線 61はベース電極配線
Claims (3)
- 【請求項１】 バイポーラトランジスタとＭＯＳトラン
ジスタを含む半導体装置の製造において， バイポーラトランジスタのエミッタ(21)を形成した後に
ＭＯＳトランジスタのソース・ドレイン(28, 29)を形成
することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ＭＯＳトランジスタは相補型ＭＯＳ
トランジスタであることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 前記ＭＯＳトランジスタのソース・ドレ
イン(28, 29)の熱処理は， 900℃を超えない温度で行う
ことを特徴とする請求項１又は２記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3338966A JPH05175437A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3338966A JPH05175437A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175437A true JPH05175437A (ja) | 1993-07-13 |
Family
ID=18323012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3338966A Withdrawn JPH05175437A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564890B1 (ko) * | 1996-11-19 | 2006-07-14 | 에스지에스톰슨마이크로일렉트로닉스소시에떼아노님 | 바이폴라/cmos집적회로의제조 |
-
1991
- 1991-12-20 JP JP3338966A patent/JPH05175437A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564890B1 (ko) * | 1996-11-19 | 2006-07-14 | 에스지에스톰슨마이크로일렉트로닉스소시에떼아노님 | 바이폴라/cmos집적회로의제조 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |