KR100212101B1 - Mos 트랜지스터를 독립적으로 형성할 수 있는 반도체 접적회로 디바이스를 제조하기 위한 방법 - Google Patents

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Abstract

바이폴라 트랜지스터와 메탈 옥사이드 반도체(MOS)트랜지스터로 구성된 반도체 직접 회로의 제조 방법에 있어서, 제1 및 제2게이트 전극 구조는 게이트 산화막상에 제공되며 어떤 주입된 불순물도 갖고 있지 않은 다결정 실리콘을 갖기 위하여 형성된다. 제1불순물 이온은 자기 정렬(self-alignment)로 상기 제1게이트 전극 구조와 함께 주입되어서 N 채널 MOS 트랜지스터를 형성한다. 제2불순물 이온은 자기 정렬(self-alignment)로 상기 제2게이트 전극 구조와 함께 주입되어서 바이폴라 트랜지스터가 형성된 이후 P 채널 MOS 트랜지스터를 형성한다.

Description

MOS 트랜지스터를 독립적으로 형성할 수 있는 반도체 집적 회로 디바이스를 제조하기 위한 방법
본 발명은 통상 반도체 직접 회로 장치의 제조 방법에 관한 것이며, 구체적으로는 CMOS 트랜지스터와 바이폴라 트랜지스터를 동일 기판상에 형성하는 BiCMOS 디바이스의 제조 방법에 관한 것이다.
반도체 직접 회로의 제조 기술의 진보에 따라서 디지털 회로와 아날로그 회로를 동일 칩에 형성하고자 하는 요구가 높아지고 있다. 이 요구를 만족시킬 수 있는 직접 회로로서, 논리회로를 고밀도로 형성하여서 CMOS 트랜지스터와 최소 크기의 아날로그 신호를 고속 선형 방식으로 처리할 수 있는 바이폴라 트랜지스터를 포함한 BiCMOS 디바이스가 있다.
그러나 BiCMOS 디바이스는 MOS 구조와 바이폴라 트랜지스터의 구조를 구조적으로 멀리하므로서, BiCMOS 다비이스의 프로세스가 극히 복잡해 진다. 더욱이 프로세스상의 제약에 따라 특히 바이폴라 트랜지스터의 특성을 충분히 발휘할 수 없는 문제를 내포하고 있다. 이와 같은 문제를 해결하기 위해서 CMOS 구조에서 하등영향을 제공하는 일없이 바이폴라의 베이스 영역, 에미터 영역을 얇게 형성할 필요가 있다.
이런 관점에서 장치의 고속화와 저 전력화를 기술한 예가 일본 특허공개 공보(JP-A-showa 61-230354)(심사 청구된 일본특허 명세서(JP-B-Heisei 6-71066)에 개시되어 있다.
이 기술은 이하의 공정에서 구성된다. 먼저 CMOS 구조의 드레인, 소스 영역 및 게이트 전극의 형성을 실행한 후 전면에 층간 절연막을 증착하여 바이폴라 트랜지스터 구조의 층간 절연막을 제거한다. 다음에 바이폴라 트랜지스터 구조에 베이스, 컬렉터 영역을 형성한 후 표면 절연막에 전극창을 개구하고 전면에 다결정 실리콘 막을 증착한 후 이온 주입법 또는 PSC 막으로부터 고체 확산법에 의해 에미터 영역을 형성한다. 다음에 CMOS 영역의 다결정 실리콘 막을 제거하고 층간 절연막에 텝퍼(taper) 에칭방법에 의해 CMOS 구조의 전극창을 형성한다.
여기에서 제1(a)도 내지 제1(g)도를 기초로 이 제조 방법을 설명한다.
제1(a)도에 도시된 바와 같이 P형 실리콘 기판(1)에 마스크를 이용하여 선택적으로 P채널형 MOS와 바이폴라 트랜지스터 구조에 N+형 매장막(2)을 형성한다. 유사하게 N 채널 MOS와 바이폴라 트랜지스터 구조의 주변에 P+매장층(3)을 형성한다. 이 P+형 매장층(3)은 바이폴라 트랜지스터와 다른 소자를 절연 방식으로 분리하기 위한 기능을 갖는다.
다음, 실리콘 기판(1)에 N 형 단결정 실리콘 층(4)을 성장시킨다. 이 성장에서는 기판 온도가 1000℃ 이상으로 가열되므로 N+형 매장층(2)과 P+형 매장층(3)은 N 형 단결층 실리콘 층(4)까지 확산된다. 다음에 이온 주입에 의해 NMOS 영역 및 바이폴라 트랜지스터의 주변 영역에 P 형 웰(5), PMOS 영역은 N 형 웰을 형성한다. 그리고 선택적 산화인 LOCOS 법에서 소자 분리산화막(7)을 300 내지 400의 폭을 갖도록 형성한다.
이후, 제1(b)도에 도시된 바와 같이 기판 전면에 게이트 산화막(8)과 N형 다결정 실리콘(9)을 성장시킨다. 그리고 NMOS 트랜지스터 구조와 PMOS 트랜지스터 구조의 게이트 전극인 영역을 제거하고 N형 다결정 실리콘(9)을 드라이 에칭 처리를 통해 제거한다.
다음 제1(c)도에 도시된 바와 같이 P형 MOS의 소스, 드레인 영역 및, 바이폴라 트랜지스터의 외부 베이스 영역만을 개구한 레지스트(10)를 마스크로서 붕소 이온을 주입한다.
다음 제1(d)도에 도시된 바와 같이 N형 MOS의 소스, 드레인 영역 및, 바이폴라 트랜지스터의 컬렉터 영역을 개구한 레지스트(11)를 미스크로서 비소 이온을 주입한다.
이후, 제1(e)도에 도시된 바와 같이 게이트 전극 및 소스, 드레인 바이폴라 트랜지스터상에 산화막(12)을 성장시키고 그 위에 PSG 막을 증착시킨다. 바이폴라 트렌지스터의 영역 PSG 막을 선택적으로 에칭 하여 제거한다. 다음, 950℃ 이하의 산소 가스내의 가열로 PSG 막을 멜트(melt)한다. 이에 의해, 외부 베이스 영역(14), 컬렉트 영역(15), NMOS의 소스, 드레인 영역(16) PMOS의 소스, 드레인 영역(17)을 정기적으로 활성화시킨다.
다음, 제1(f)도에 도시된 바와 같이, 베이스 영역만을 개구하여 레지스트를 마스크로서 붕소 이온을 주입하고, 진성 베이스 영역(18)을 형성한다. 그후, 바이폴라 트랜지스터 부분에 에미터 접촉 홀(19)을 형성한다.
다음, 제1(g)도에 도시된 바와 같이, 전면에 다결정 실리콘(20)을 약50정도 증착하고, 컬렉터, 에미터 영역만을 개구한 레지스트를 마스크로서 비소 이온을 주입한다. 이때, 에미터 영역의 확산량을 정확히 제어하면서 비소를 주입한다. 바이폴라 트랜지스터부의 다결정 실리콘(20)의 권선 패터닝(wiring-patterned)을 행한다. MOS 측의 다결정 실리콘 층을 에칭으로 제거하고, 소스, 드레인 영역의 접촉(21)을 PSG 막의 텝퍼 에칭으로 제거하므로서 개구한다. 이어지는 알루미늄 권선 단계에 관한 것은 생략한다.
그러나, 상술한 종래 제조방법상에는, MOS부 (NMOS 트랜지스터부와 PMOS 트랜지스터부)의 소스, 드레인의 이온 주입 단계와 바이폴라 트랜지스터부의 외부 베이스 영역과 컬렉터 영역의 형성이 동일한 마스크에서 실행되어지기 때문에, MOS와 바이폴라를 완전히 독립시켜 형성할 수가 없다. 이로인하여, 각 디바이스 특성을 최적의 상태 하에서 유지하기가 곤란하다.
또한, 바이폴라부(바이폴라 트랜지스터부)의 에미터가 강제 확산을 행하기 위해 열처리를 실행할 때, 열처리가 CMOS 부에도 가해지기 때문에, CMOS의 게이트 길이가 축소되어서, 단 채널 효과가 발생하기 쉬운 단점이 있다. 이 문제는, CMOS 게이트 길이의 미세화가 진행되고, 서브 쿼터 마이크론(sub-quarter micron) 길이의 게이트를 갖는 MOS 트랜지스터를 형성하는 경우로서 보다 심각해진다. 이 때문에, N 채널형 MOS 와 P 채널형 MOS 에 표면 채널형의 트랜지스터가 필요하게 된다.
그러나, 종래 제조 방법상에는 실현할 후 없는 문제가 있다. 이 표면 채널형 트랜지스터의 형성에 관하여, 잔재된 불순물의 프로파일(profile)을 갖는 소스, 드레인 영역의 형성과 게이트 전극의 공핍화를 방지하는 것은 트레이드 오프(trade-off) 관계이다. 이는, 확산 계수가 큰 붕소를 불순물로서 이용한 PMOS 트랜지스터에서 특히 대두된다.
이 문제를 피하고자, 붕소 이온을 대신하여 예를 들어 BF2등의 문자이온을 사용하는 것이 광범위하게 실행되고 있지만 주입후의 열처리 공정에서, 플루오린(fluorine) 원자의 존재에 의해 붕소 원자가 게이트 산화막을 통해 투과하여 채널 영역에 증가된 속도로 확산하기가 쉽다. 이에 의해, 트랜지스터의 임계치가 변화하게 된다. 따라서, 표면 채널형 CMOS와 바이폴라 트랜지스터를 갖는 BiCOMS를 제조하기 위해서는 P 채널형 MOS 형성에 많은 열처리를 가해줄 수 가 없다.
제1(a)도 내지 제1(g)도는 종래 반도체 직접회로의 제조 방법을 설명하는 단면도.
제2(a)도 내지 제2(h)도는 본 발명의 실시예 1에 따른 반도체 직접회로의 제조 방법을 설명하는 단면도.
제3(a)도 내지 제3(h)도는 본 발명의 실시예 2에 따른 반도체 집적회로의 제조 방법을 설명하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
22 : 제1층간막 31 : 측벽 절연막
23 : 레지스트 마스크
본 발명의 목적은 MOS 트랜지스터와 바이폴라 트랜지스터를 완전히 독립하여 형성할 수 있는 반도체 집적 회로 디바이스의 제조 방법을 제공하는 것이다.
본 발명의 목적을 이루기 위하여, 본 발명의 반도체 집적 회로 디바이스(바이폴라 트랜지스터와 MOS 트랜지스터로 구성된다)의 제조 방법은 어떤 불순물의 주입도 없이 게이트 산화막에 형성되는 다결정 실리콘을 갖는 제1 및 제2 게이트 전극 구조를 형성하는 단계와,
두 층의 다결정 실리콘 자기 정렬(self-alignment)형 바이폴라 트랜지스터와 같은 바이폴라 트랜지스터를 형성하는 단계와,
N 채널형 MOS 트랜지스터를 형성하기 위해, 제1게이트 전극 구조에 자기 정렬 방식으로 제1 불순물 이온을 주입하는 단계와,
바이폴라 트랜지스터가 형성된 후 P 채널 MOS 트랜지스터를 형성하기 위해 제2 게이트 전극 구조에 자기 정렬 방식으로 제2 불순물 이온을 주입하는 단계를 포함한다.
N 채널 MOS 트랜지스터와 P 채널 MOS 트랜지스터를 형성하기 전에 제1 및 제2 게이트 전극 구조의 측벽에 측별 절연막을 더 형성할 수 있다. 또한 제1 및 제2 게이트 전극 구조와 각 NMOS 와 PMOS의 확산층의 위에 실리사이드(silicide)막을 형성한다.
바이폴라 트랜지스터를 형성하는 단계에서, 진성 베이스층이 형성되고, 에미터 접촉 홀이 진성 베이스층에 대응하는 부분에 형성되고, 측벽 절연막은 에미터 접촉홀의 내측벽에 형성되고, 다음, 다결정 실리콘 막은 측벽 절연막이 에미터 전극을 형성하기 위해 형성되는 에미터 접촉 홀에서 증착된다.
제1 불순물 이온이 자기 정열 방식으로 제1 게이트 전극 구조에 주입된 후, TV채널 MOS 트랜지스터의 소스, 드레인 영역에 포함되는 제1 불순물 이온은 활성화되는 것이 바람직하다. 또한 제2 불순물 이온이 자기정렬 방식으로 제2 게이트 전극에 주입된 후, 에미터 강제 확산을 위한 질소내에 열처리가 실행되어 지는 것이 바람직하다. 열처리 단계 후, 소스, 드레인 영역에 포함된 제2 불순물 이온은 램프 어닐링(lamp anneal)에 의해 할성화 된다.
바이폴라 트랜지스터는 N 채널 MOS 트랜지스터가 형성된 후, 그리고 P 채널 MOS 트랜지스터가 형성되기 이전에 바이폴라 트랜지스터의 베이스, 에미터 영역내로 불순물을 주입하여 형성된다.
본 발명의 다른 목적을 이루기 위하여, 바이폴라 트랜지스터와 MOS 트랜지스터로 구성된 반도체 직접 회로 디바이스의 제조 방법은 각각, 게이트 산화막에 N 형 다결정 실리콘 막을 갖는, 제1 및 제2 게이트 전극 구조를 형성하는 단계와,
N 채널 MOS 트랜지스터를 형성하기 위해 자기 정렬 방식으로 제1 게이트 전극 구조에 제1 불순물 이온을 주입하는 단계와,
P 채널 MOS 트랜지스터를 형성하기 위해 자기 정렬 방식으로 제2 불순물 이온을 제2 게이트 전극 구조에 형성하는 단계와,
N 채널 MOS 트랜지스터를 형성하는 단계와 P 채널 MOS 트랜지스터를 형성하는 단계 이후, 바이폴라 트랜지스터를 형성하는 단계를 포함한다.
도면을 참조하여, 본 발명의 반도체 집적 회로를 설명한다.
[실시예 1]
본 발명의 실시예 1의 반도체 집적 회로 디바이스에 따라, MOS 트랜지스터의 게이트 전극과 베이스, 소스 영역에 이온 주입을 하여 동시에 불순물을 전도(conduct)시키기 위해, N 채널형 MOS 트랜지스터의 게이트 전극은 N형으로 된다. P 채널형 MOS 트랜지스터의 게이트 전극은 P 형으로 된다. 이에 의해 N 채널형, P 채널형 두 트랜지스터는 표면 채널형 트랜지스터가 된다.
실시예 1에 따라, 반도체 집적 회로 디바이스를 제조하는 방법은 제2(a)도 내지 제2(h)도에 도시된 제조단계를 설명하기 위한 단면도를 참조하여 이하 설명한다.
제1(a)도를 참조로 상술한 바와 같이, P 형 실리콘 기판(1)에 N+형 매장층(2)과 P+형 매장층(3)을 형성하기 위한 각 제조단계는 종래 반도체 집적회로 디바이스 제조 방법의 단계와 동일한 것으로서 이미 제1(a)도를 참조하여 상술한 바 있다.
소자 분리 산화 막(7)의 형성이 완료된 시기에 MOS 트랜지스터의 게이트 전극이 형성된다. 즉, 제2(a)도에 도시된 바와 같이, 게이트 산화 막(8)은 기판 전면에 형성되어, 불순물이 도핑되지 않는 다결정 실리콘막(91)을 성장시킨다. 게이트 산화 막(8)의 두께는 5 내지 15이고, 다결정 실리콘 막(91)의 두께는 150 내지 200이다. 그리고 MOS 부의 게이트 전극을 구성하는 영역을 제거하고, 다결정 실리콘 막(91)을 드라이 에칭으로 제거하므로서, 게이트 전극의 패턴을 실행한다.
다음, 제2(b)도에 도시된 바와 같이, 층간 절연막이 형성된다. 즉, 측벽 절연막(31)은 두께가 40 내지 60의 범위에서 형성된 후, 예를 들어 산화막으로 이루어진 층간 절연막이 제1 층간막(22)을 전면에 두께가 10 내지 30로 증착한다.
NMOS 트랜지스터 부를 개구하는 레지스트(23)를 마스크로서 이용하여 다음, 제2(c)도에 도시된 바와 같이, NMOS 부의 소스, 드레인 영역 및 게이트 전극에 비소 불순물을 이온 주입법을 통해 주입한다. 주입 에너지의 값은, 비소가 제1 층간막(22)을 통과하여 동시에 실리콘 기판내로 소정의 깊이로 주입되도록, 층간막의 두께에 따라서 30KeV로부터 80KeV의 사이에 설정된다. 즉, 이 에너지 값에서 비소는 게이트 전극의 다결정 실리콘(91)을 통과할 수가 없다.
다음은, 제2(d)도에 도시된 바와 같이, 질소 분위기(ambient)에서 850℃ 내지 900℃ 온도로 5 내지 15분 가량, 열처리를 가하고, 아에 따라, NMOS 트랜지스터 부의 소스, 드레인 영역에 포함된 불순물이 활성화되고, NMOS 트랜지스터가 형성된다. 따라서, 제2 층간막(24)은 10내지 30의 두께를 갖는 층간 절연막의 일부로서 형성한다.
이후, 제2(e)도에 도시된 바와 같이, 제1 층간막(22)과 제2 층간막(24)으로 구성된 바이폴라부의 층간 절연막을 제거한 후, 바이폴라 베이스 전극으로 이루어진 다결정 실리콘막(25)과 질화막 등의 절연막(26)을 전면에 증착한다. 다결정 실리콘 막(25)에는 붕소를 앞전에 이미 주입하였다. 그리고, 접촉 영역인 에미터 접촉물(19)을 개구한다. 다음에, 바이폴라 부의 베이스 영역에 진성 베이스 층으로 이루어진 붕소 불순물을 예를 들어, 이온 주입으로 전도시킨다. 즉, 본 실시예에서, 바이폴라 트랜지스터는 2층 다결정 실리콘 가기 정렬형 바이폴라 트랜지스터이다. 이 구조는 기생 저항, 기생 용량을 작게 할 수 있개 때문에, 고 동작을 요하는 바이폴라 트랜지스터에 적합하다.
다음, 제2(f)도에 도시된 바와 같이, 에미터 접촉홀(19)내에 측벽 절연막(27)을 형성한 후, 에미터 전극으로 이루어진 다결정 실리콘(28)을 전면에 증착한다. 이 에미터 전극에는 비소 또는 인 불순물을 순차적으로 첨가한다. 그리고, 드라이 에칭에 의해, 에미터 전극을 패터닝한 후, 유사하게 절연막(26)과 다결정 실리콘(25)을 패터닝한다. 이에 따라서, MOS 부의 상기 다결정 실리콘 층이 제거된다.
다음, 제2(g)도 PMOS 트랜지스터부를 개구하는 레지스트 패턴(29)을 마스크로서 이용하여 PMOS 트랜지스터부의 소스, 드레인 영역 및 게이트 전극에 BF2를 이온 주입에 의해 주입한다.
주입 에너지 값은 붕소가 제1 및 제2 의 층간막을 통과하고, 동시에 실리콘 기판내로 소정의 깊이로 주입되도록, 층간막의 두께에 따라 40KeV 내지 90KeV로 설정한다.
이제, 제2(d)도에 도시된, 제2 층간막(24)의 형성(산화막으로서 10∼20의 두께를 갖는다)은 이 단계에서 행하여지고, 그후 이온 주입(BF2)이 실행된다.
다음에, 800℃ 내지 850℃의 온도에서 약 10내지 20분 가량, 질소분위기에서 열처리를 가하고, 이에 의해서 바이폴라 트랜지스터의 에미터 강제 확산이 실행된다.
다음, 제2(h)도에 도시된 바와 같이, PMOS 트랜지스터부의 소스, 드레인 영역이 불순물 활성화를 위하여, 램프 어닐을 통해 금속 가열을 실행한다. 제1 및 제2 층간막을 에칭에 의해 제거하여 확산층과 게이트 전극상부를 노출시킨 후, 실리사이드 형성을 위한 처리를 행한다. 상기 확산 영역은 NMOS 트랜지스터부와 PMOS 트랜지스터부의 소스, 드레인 영역에 해당하며, 이는 이후 언급되는 실시예에 유사하게 적용된다. 이에 의해, 기생 저항이 소멸될 수 있다. 계속되는 알루미늄 권선 단계는 설명을 생략한다.
[실시예 2]
본 발명의 실시예 2에 따른 반도체 집적 회로 디바이스에서는, N 채널형, P 채널형 MOS 트랜지스터의 게이트 전극이 N 형인 경우이다. 따라서, N 채널형 MOS 트랜지스터가 표면 채널형으로, P 채널형, MOS 트랜지스터는 매장 채널형 트랜지스터로 된다.
본 발명의 실시예 2에 따른 반도체 집적 회로 디바이스에 대한 방법은 이하 제3(a)도 내지 제3(h)도에 도시된 제조 단계를 설명하기 위한 단면도를 참조하여 설명한다.
P 형 실리콘 기판(10)에서, N+형 매장막(2)과 P+형 매장막(3)을 형성하기 위한 각 제조 단계와, 이후 소자 분리 산화막(7)을 형성하는 단계는 종래 반도체 집적 회로 디바이스 제조 방법의 단계와 이미 제1(a)도를 참조하여 설명한 바와 같다.
제3(a)도에 도시된 바와 같이, 소자 분리 산화 막(7)의 형성이 완료된 시기에 게이트 산화막(8)은 기판 전면에 형성되어, 게이트 산화막(8)에 인 이온을 도핑한 N형 다결정 실리콘(9)을 성장시킨다. 게이트 산화막(8)의 두께는 5내지 15이고, N형 다결정 실리콘(9) 두께는 150 내지 200이다. 그리고 MOS 부의 게이트 전극을 구성하는 영역과는 다른 영역에 제공되는 게이트 산화막(8)과 N형 다결정 실리콘(9)과 PMOS 트랜지스터부의 게이트 전극을 드라이 에칭으로 제거하므로서 게이트 전극의 패턴을 실행한다. 게이트 전극은 N형 다결정 실리콘의 성장막과 예를 들어 텅스텐과 같은 고 멜팅포인트(melting-point) 금속을 이용한다. 이 경우에, N 형 다결정 실리콘은 100 내지 150정도의 두께를 갖고, 상기 고 멜팅포인트 금속의 두께는 50 내지 100이다.
다음, 제3(b)도에 도시된 바와 같이, 층간 절연막이 형성된다. 즉 측벽 절연막(31)은 두께가 40 내지 60의 범위에서 형성된다. 이후 기술되는 바와 같이 이 측벽 절연막(31)은 바이폴라 트랜지스터부가 형성된 이후 제조될 수 있다. 다음, 제3(c)도에 도시된 바와 같이, 예를 들어 산화막으로 이루어진 층간막(32)을 전면에 층간 절연막으로서 두께가 20 내지 60으로 증착한다.
이후, 제3(d)도에 도시된 바와 같이, 바이폴라 트랜지스터부의 층간막(32)을 제거한 후, 바이폴라의 베이스 전극으로 이루어진 다결정 실리콘(25)과 질화막의 절연막(26)을 전면에 증착한다. 다결정 실리콘 막(25)에는 붕소 이온이 이미 주입되었다. 그래서, 에미터 접촉홀(19)을 개구한다(접촉 영역으로서 다결정 실리콘막(25)과 절연막(26)내에 형성한다). 다음, 바이폴라부의 베이스 영역에 진성 베이스 층으로 이루어진 붕소 불순물을 예를 들어 이온 주입으로 주입한다. 즉, 본 실시예 2에 따라서, 바이폴라 트랜지스터는 실시예 1과 유사한 2층 다결정 실리콘 자기 정렬형 바리폴라 트랜지스터이다. 다음, 제3(e)도에 도시된 바와 같이, 에미터 접촉(19)내로 측벽 절연막(27)을 형성한 후, 에미터 전극으로 이루어진 다결정 실리콘(28)을 전면에 증착한다. 이 에미터 전극에는 비소 또는 인의 불순물을 순차적으로 첨가한다. 그리고, 드라이 에칭에 의해 에미터 전극을 패터닝한다.
이후, 제3(f)도에 도시된 바와 같이, 절연막(26)과 다결정 실리콘 막(25)을 패터닝한다. 이에 따라, MOS 부에 대응하는 부의 절연막(26)과 다결정 실리콘막(25)으로 구성된 박막의 일부가 제거된다. 이후, NMOS 부의 소스, 드레인 영역 및 게이트 전극에 비소를 이온 주입에 의해 주입한다. 주입에너지는 비소가 층간막(32)을 통과하여 동시에 실리콘 기판내로 소정의 깊이로 주입되도록, 층간막의 두께에 따라 40KeV 내지 140KeV로 설정된다. 즉, 이 에너지 값에서, 비소는 게이트 전극의 다결정 실리콘 막을 결코 통과할 수 없다.
다음, 제3(g)도에 도시돤 바와 같이, PMOS 트랜지스터부의 소스, 게이트 영역 및 게이트 전극으로 BF2를 이온 주입에 의해 주입한다. 주입 에너지의 값은 붕소가 층간막(32)을 통과하여 동시에 실리콘 기판내의 소정의 깊이로 주입되도록, 층간막의 두께에 따라 40KeV 내지 90KeV로 설정된다.
다음, 제3도에 도시된 바와 같이, 950℃ 내지 900℃의 온도에서 10 내지 20분 가량, 열처리를 가한다. 이에 의해, NMOS 트랜지스터와 PMOS 트랜지스터의 소스, 드레인 영역내에 불순물을 전기적으로 활성화시키고, 트랜지스터(N 형 MOS와 P 형 MOS 트랜지스터)를 형성한다. 동시에, 바이폴라 트랜지스터의 에미터 강제 확산이 실행된다. 다음, 게이트 전극의 확산층과 상단부가 노출된다. 이후, 실리사이드 형성을 위한 제조 단계가 실행된다. 계속 이어지는 알루미늄 권선 단계는 설명을 생략한다.
상세히 상술한 바와 같이, 본 발명의 반도에 집적 회로 디바이스의 제조 방법에 따라, MOS 트랜지스터와 바이폴라 트랜지스터를 완전히 독립시켜 형성하므로서, 미세 치수의 게이트 길이를 갖는 CMOS 트랜지스터와 고성능 바이폴라 트랜지스터를 동일 기판상에 형성한 BiCOMS 디바이스를 얻을 수 있으며 이 CMOS 에서는 MOS 트랜지스터의 채널형과 상관없이, 단채널 효과를 제어할 수 있다.

Claims (14)

  1. 바이폴라 트랜지스터와 메탈 옥사이드 반도체(MOS) 트랜지스터로 이루어진 반도체 집적 회로 디바이스를 제조하는 방법에 있어서, 게이트 산화막에 형성되는 다결정 실리콘을 갖는 제1 및 제2 게이트 전극 구조를 형성하는 단계와, 바이폴라 트랜지스터를 형성하는 단계와, N 채널형 MOS 트랜지스터를 형성하기 위해, 상기 제1 게이트 전극구조에 자기 정렬 방식으로 제1 불순물 이온을 주입하는 단계와, 상기 바이폴라 트랜지스터가 형성된 후 P 채널 MOS 트랜지스터를 형성하기 위해 제2 게이트 전극 구조에 자기 정렬 방식으로 제 2 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스 제조 방법.
  2. 제1항에 있어서, 제1 및 제2 게이트 전극 구조를 형성하는 상기 단계는 어떤 불순물 이온의 주입도 없이 상기 게이트 산화막상에 상기 다결정 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스 제조 방법.
  3. 제1항에 있어서, 제1 및 제2 게이트 전극 구조를 형성하는 상기 단계는 상기 게이트 산화막상에 N 형의 상기 다결정 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스 제조 방법.
  4. 제2항 또는 제3항에 있어서, 상기 제1 및 제2 게이트 전극 구조의 측벽상에 측벽 절연막을 상기 N 채널 MOS 트랜지스터와 P 채널 MOS 트랜지스터를 형성하기 이전에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스 제조 방법.
  5. 제2항 또는 제3항에 있어서, 상기 제1 및 제2 게이트 전극 구조의 상부와 상기 N 채널 MOS 트랜지스터와 P 채널 MOS 트랜지스터에서 각 트랜지스터의 확산층에 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스 제조 방법.
  6. 제2항 또는 제3항에 있어서, 상기 바이폴라 트랜지스터는 2층 다결정 실리콘의 자기 정렬형 바이폴라 트랜지스터인 것을 특징으로 하는 반도체 집적 회로 디바이스 제조 방법.
  7. 제2항 또는 제3항에 있어서 상기 바이폴라 트랜지스터를 형성하는 단계는 진성 베이스층을 형성하는 단계와, 상기 진성 베이스층에 대응하는 일부에 에미터 접촉 홀을 형성하는 단계와, 상기 에미터 접촉 홀의 내측벽상에 측벽 절연막을 형성하는 단계와, 상기 측벽 절연 막이 에미터 전극을 형성하기 위해 형성되는 상기 에미터 접촉 홀에서 다중 결정 실리콘막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스 제조 방법.
  8. 제2항에 있어서, 제1 불순물 이온을 주입하는 상기 단계는, 상기 제1 불순물 이온이 자기 정렬 방식으로 상기 제1 게이트 전극 구조에 주입된 후, 상기 N 채널 MOS 트랜지스터의 소스, 드레인영역에 포함된 상기 제1 불순물 이온을 활성화하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스 제조 방법.
  9. 제2항에 있어서, 상기 제2 불순물 이온을 주입하는 단계는, 상기 제2 불순물 이온이 자기 정렬 방식으로 상기 제2 게이트 전극 구조에 주입된 후, 에미터 강제 확산을 위해 질화 분위기에서 열 처리를 가하는 단계와, 상기 열 처리를 가한 이후, 램프 어닐링에 의해 소스와 드레인 영역에 포함된 제2 불순물 이온을 활성화하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스 제조 방법.
  10. 제2항에 있어서, 상기 제1 및 제2 게이트 전극 구조가 형성된 후 층간 절연막을 형성하는 단계를 더 포함하는 제조 방법으로서, 상기 제1 불순물 이온를 주입하는 단계와, 상기 제2 불순물 이온을 주입하는 단계는 상기 제1 및 제2 불순물 이온을 상기 층간 절연막의 제거 없이 주입하는 단계를 포함하고, 바이폴라 트랜지스터를 형성하는 상기 단계는 상기 층간 절연막이 제거된 후 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스 제조 방법.
  11. 제2항에 있어서, 바이폴라 트랜지스터를 형성하는 상기 단계는 상기 N 채널 MOS 트랜지스터가 형성된 후, 그리고 상기 P 채널 MOS 트랜지스터가 형성되기 전에 상기 바이폴라 트랜지스터의 베이스, 에미터 영역을 형성하는 단계를 포함하는 것을 특징으로 반도체 집적 회로 디바이스 제조 방법.
  12. 제3항에 있어서, 상기 바이폴라 트랜지스터가 형성된 후 열처리를 가하며 상기 P 채널 MOS 트랜지스터는 상기 N 채널 MOS 트랜지스터가 형성되고서 형성되는 단계를 더 포함하는 제조 방법으로서, 상기 열 처리를 가하는 단계는 상기 N 채널 MOS 트랜지스터와 상기 P 채널 MOS 트랜지스터의 소스, 드레인 영역에 포함된 상기 제1 및 제 2 불순물 이온을 활성화하는 단계와 상기 바이폴라 트랜지스터의 에미터 강제 확산을 실행하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스 제조 방법.
  13. 제3항에 있어서, 상기 제1 및 제2 게이트 전극 구조가 형성된 후, 층간 절연막을 형성하는 단계를 더 포함하는 제조방법으로서, 제1 불순물 이온을 주입하는 상기 단계와 제2 불순물 이온을 주입하는 상기 단계는 상기 제1 및 제2 불순물 이온을 상기 층간 절연막을 각기 제거하지 않고 주입하는 단계를 포함하고, 바이폴라 트랜지스터를 형성하는 상기 단계는 상기 층간 절연막이 제거된 후, 불순물 이온을 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스 제조 방법.
  14. 제3항에 있어서, 제1 및 제2 불순물 이온을 주입하는 상기 단계는 상기 바이폴라 트랜지스터의 베이스와 에미터 영역이 형성된 후, 실행되는 것을 특징으로 하는 반도체 집적 회로 디바이스 제조 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3583228B2 (ja) * 1996-06-07 2004-11-04 株式会社ルネサステクノロジ 半導体装置およびその製造方法
TW362275B (en) * 1996-09-05 1999-06-21 Matsushita Electronics Corp Semiconductor device and method for producing the same
US6107672A (en) * 1997-09-04 2000-08-22 Matsushita Electronics Corporation Semiconductor device having a plurality of buried wells
JP3104660B2 (ja) * 1997-11-21 2000-10-30 日本電気株式会社 半導体装置およびその製造方法
JP2000183346A (ja) * 1998-12-15 2000-06-30 Toshiba Corp 半導体装置及びその製造方法
US6223432B1 (en) 1999-03-17 2001-05-01 Micron Technology, Inc. Method of forming dual conductive plugs
DE10061199A1 (de) * 2000-12-08 2002-06-13 Ihp Gmbh Verfahren zur Herstellung von schnellen vertikalen npn-Bipolartransistoren und komplementären MOS-Transistoren auf einem Chip
US7638386B2 (en) * 2006-06-15 2009-12-29 Freescale Semiconductor, Inc. Integrated CMOS and bipolar devices method and structure
US7611955B2 (en) * 2006-06-15 2009-11-03 Freescale Semiconductor, Inc. Method of forming a bipolar transistor and semiconductor component thereof
US7442616B2 (en) * 2006-06-15 2008-10-28 Freescale Semiconductor, Inc. Method of manufacturing a bipolar transistor and bipolar transistor thereof
US7717418B2 (en) * 2008-09-05 2010-05-18 Kern International, Inc. Envelope conveying and positioning apparatus and related methods

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3175429D1 (en) * 1981-11-28 1986-11-06 Itt Ind Gmbh Deutsche Process for producing a monolithic integrated circuit having at least one pair of complementary field-effect transistors and at least one bipolar transistor
JPS6080267A (ja) * 1983-10-07 1985-05-08 Toshiba Corp 半導体集積回路装置の製造方法
US4536945A (en) * 1983-11-02 1985-08-27 National Semiconductor Corporation Process for producing CMOS structures with Schottky bipolar transistors
US5340762A (en) * 1985-04-01 1994-08-23 Fairchild Semiconductor Corporation Method of making small contactless RAM cell
US5354699A (en) * 1987-05-13 1994-10-11 Hitachi, Ltd. Method of manufacturing semiconductor integrated circuit device
JPS6469046A (en) * 1987-09-10 1989-03-15 Nec Corp Manufacture of bi-mos integrated circuit device
JPH01282857A (ja) * 1988-05-10 1989-11-14 Seiko Epson Corp 半導体装置及びその製造方法
JPH0226061A (ja) * 1988-07-14 1990-01-29 Matsushita Electron Corp 半導体集積回路の製造方法
JPH0348459A (ja) * 1989-04-26 1991-03-01 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US4960726A (en) * 1989-10-19 1990-10-02 International Business Machines Corporation BiCMOS process
US4987089A (en) * 1990-07-23 1991-01-22 Micron Technology, Inc. BiCMOS process and process for forming bipolar transistors on wafers also containing FETs
KR940003589B1 (ko) * 1991-02-25 1994-04-25 삼성전자 주식회사 BiCMOS 소자의 제조 방법
JPH04372164A (ja) * 1991-06-20 1992-12-25 Oki Electric Ind Co Ltd ＢｉＣＭＯＳ型半導体装置の製造方法
KR940007466B1 (ko) * 1991-11-14 1994-08-18 삼성전자 주식회사 BiCMOS 소자의 제조방법
JP2997123B2 (ja) * 1992-04-03 2000-01-11 株式会社東芝 半導体装置の製造方法
JPH0671066A (ja) * 1992-08-28 1994-03-15 Brother Ind Ltd 模様選択装置
JP2886420B2 (ja) * 1992-10-23 1999-04-26 三菱電機株式会社 半導体装置の製造方法
US5348896A (en) * 1992-11-27 1994-09-20 Winbond Electronic Corp. Method for fabricating a BiCMOS device
US5439833A (en) * 1994-03-15 1995-08-08 National Semiconductor Corp. Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance
JPH07335773A (ja) * 1994-06-10 1995-12-22 Hitachi Ltd 半導体集積回路装置の製造方法

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JPH09172100A (ja) 1997-06-30

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