JPH07335773A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH07335773A
JPH07335773A JP6128923A JP12892394A JPH07335773A JP H07335773 A JPH07335773 A JP H07335773A JP 6128923 A JP6128923 A JP 6128923A JP 12892394 A JP12892394 A JP 12892394A JP H07335773 A JPH07335773 A JP H07335773A
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forming
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Kazue Sato
和重 佐藤
Tokuo Watanabe
篤雄 渡辺
Kenichi Kikushima
健一 菊島
Nobuo Owada
伸郎 大和田
Masaya Iida
雅也 飯田
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】 ＭＩＳＦＥＴ及びバイポーラトランジスタを
同一基板上に有する半導体集積回路装置の動作速度の高
速化を図る。 【構成】 ＭＩＳＦＥＴ及びバイポーラトランジスタを
有する半導体集積回路装置において、ＭＩＳＦＥＴのソ
ース領域、ドレイン領域の夫々の主面上にシリサイド層
を形成する工程の前に、その主面が絶縁膜１８で被覆さ
れたエミッタ電極１６を形成する工程を備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＭＩＳＦＥＴ(Ｍetal Ｉnsulator Ｓemico
nductor Ｆield Ｅffect Ｔransistor）及びバイポーラ
トランジスタ又は抵抗素子を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置に塔載されるＭＯＳ
ＦＥＴ(Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect
Ｔransistor）は、高集積化に伴って微細化の傾向にあ
る。このＭＯＳＦＥＴの微細化は、ゲート電極長の縮小
によるゲート抵抗の増加やソース領域及びドレイン領域
の浅接合化によるコンタクト抵抗の増加を招き、高速動
作の妨げになる。そこで、動作速度の高速化を図る目的
として、ＭＯＳＦＥＴのゲート電極、ソース領域、ドレ
イン領域の夫々の主面にシリサイド層を形成するサリサ
イド(Ｓalicide：Ｓelf Ａligned Ｓilicide）技術が使
用される。サリサイド技術は、ＭＯＳＦＥＴのゲート電
極の側面を被覆したサイドウォールスペーサ(絶縁膜)に
対して自己整合でシリサイド層を形成する技術である。
【０００３】一方、高集積化、高速化、低消費電力化に
最適な半導体集積回路装置として、相補型ＭＯＳＦＥＴ
(ＣＭＯＳ：Ｃomplementary ＭＯＳ）及びｎｐｎ型バイ
ポーラトランジスタを有する半導体集積回路装置が開発
されている。この種の半導体集積回路装置は、更なる動
作速度の高速化を図る目的として、例えば、１９８７
年、アイ・イー・ディー・エム、テクニカルダイジェス
ト、第８４１頁乃至第８４３頁（１９８７、ＩＥＤＭ、
ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ、PP・８４１〜８４
３）に記載されているように、サリサイド技術を使用す
る。この半導体集積回路装置のサリサイド技術は、相補
型ＭＯＳＦＥＴの夫々のゲート電極の側面及びｎｐｎ型
バイポーラトランジスタのエミッタ電極の側面をサイド
ウォールスペーサで被覆し、ゲート電極、ソース領域、
ドレイン領域の夫々の主面上及びエミッタ電極、グラフ
トベース領域(ベースコンタクト領域)の夫々の主面上を
含む全面に高融点金属膜(例えばＴｉ膜)を堆積し、その
後、熱処理を施して、ゲート電極、ソース領域、ドレイ
ン領域、エミッタ電極、グラフトベース領域の夫々の主
面にシリサイド層を同時に形成している。
【０００４】
【発明が解決しようとする課題】本発明者は、前述のサ
リサイド技術を使用した半導体集積回路装置について検
討した結果、以下の問題点を見出した。
【０００５】（１）相補型ＭＯＳＦＥＴ及びｎｐｎ型バ
イポーラトランジスタを有する半導体集積回路装置にお
いて、ｎｐｎ型バイポーラトランジスタのエミッタ電極
は、その抵抗値の低減化を目的とし、かつエミッタ領域
を形成するための不純物の拡散を目的として、ｎ型不純
物が導入された多結晶珪素膜と、この多結晶珪素膜の主
面にサリサイド技術で形成されたシリサイド層とで構成
される。シリサイド層は、前述のように、高融点金属膜
を堆積した後、熱処理を施すことによって形成される。
しかしながら、シリサイド層を形成する際、多結晶珪素
膜に導入されたｎ型不純物がシリサイド層に吸収され、
エミッタ電極の抵抗値が増加してしまう。このため、ｎ
ｐｎ型バイポーラトランジスタのエミッタ抵抗(Ｒｅ)が
増加し、半導体集積回路装置の動作速度が低下するとい
う問題があった。
【０００６】また、ｎｐｎ型バイポーラトランジスタの
エミッタ領域は、エミッタ電極即ち多結晶珪素膜に導入
されたｎ型不純物の拡散によって形成される。しかしな
がら、多結晶珪素膜に導入されたｎ型不純物がシリサイ
ド層に吸収されてしまうので、エミッタ領域を形成する
際、ｎ型不純物の拡散量が低下し、エミッタ領域が浅く
形成される(ガンメル数が低下する)。このため、ｎｐｎ
型バイポーラトランジスタのエミッタ接地電流増幅率
(ｈFE)が低下し、半導体集積回路装置の動作速度が低下
するという問題があった。
【０００７】更に、ｎ型不純物の拡散量が低下すると、
エミッタ領域の横方向の広がりが低減され、エミッタ電
極にベース領域が直接々触し、エミッタ電極とベース領
域とが短絡する。
【０００８】（２）ＭＯＳＦＥＴ及び抵抗素子を有する
半導体集積回装置において、半導体基体の主面に不純物
を導入して形成された半導体領域からなる抵抗素子の場
合、ＭＯＳＦＥＴのゲート電極、ソース領域及びドレイ
ン領域の夫々の主面にサリサイド技術によってシリサイ
ド層を形成する際、半導体領域の主面にもシリサイド層
が形成される。このため、半導体領域の不純物がシリサ
イド層に吸収されてしまうので、抵抗素子の抵抗値が変
動し、半導体集積回路装置の電気的信頼性が低下すると
いう問題があった。
【０００９】また、不純物が導入された多結晶珪素膜か
らなる抵抗素子の場合、ＭＯＳＦＥＴのゲート電極、ソ
ース領域及びドレイン領域の夫々の主面にサリサイド技
術でシリサイド層を形成する際、多結晶珪素膜の主面に
もシリサイド層が形成される。このため、多結晶珪素膜
の不純物がシリサイド層に吸収されてしまうので、抵抗
素子の抵抗値が変動し、半導体集積回路装置の電気的信
頼性が低下するという問題があった。
【００１０】更に、前述のように、抵抗素子上にシリサ
イド層が形成されると、シリサイド層のシート抵抗が低
いので、所望の抵抗値を得ようとすると、抵抗素子の占
有面積が大きくなる。例えば、シリサイド層のシート抵
抗は数Ω／□、半導体領域のシート抵抗は数百Ω／□で
ある。従って、半導体集積回路装置の集積度が低下す
る。
【００１１】本発明の目的は、ＭＩＳＦＥＴ及びバイポ
ーラトランジスタを有する半導体集積回路装置におい
て、前記バイポーラトランジスタのエミッタ抵抗(Ｒｅ)
を低減し、半導体集積回路装置の動作速度の高速化を図
ることが可能な技術を提供することにある。
【００１２】また、本発明の他の目的は、ＭＩＳＦＥＴ
及びバイポーラトランジスタを有する半導体集積回路装
置において、前記バイポーラトランジスタのエミッタ接
地電流増幅率(ｈFE)を高め、半導体集積回路装置の動作
速度の高速化を図ることが可能な技術を提供することに
ある。
【００１３】また、本発明の他の目的は、ＭＩＳＦＥＴ
及び抵抗素子を有する半導体集積回路装置において、前
記抵抗素子の抵抗値の変動を抑え、更に微細な抵抗素子
を形成することによって、半導体集積回路装置の電気的
信頼性及び集積度を高めることが可能な技術を提供する
ことにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１６】（１）ＭＩＳＦＥＴとバイポーラトランジ
スタとを有する半導体集積回路装置の製造方法におい
て、単結晶珪素からなる半導体基体の非活性領域の主面
上に、この半導体基体の第１活性領域、第２活性領域の
夫々の周囲を規定するフィールド絶縁膜を形成する工程
と、前記半導体基体の第１活性領域の主面上にゲート絶
縁膜を介在して第１多結晶珪素膜で形成されたゲート電
極を形成する工程と、前記半導体基体の第２活性領域の
主面に真性ベース領域である第１半導体領域を形成する
工程と、前記半導体基体の第２活性領域の主面上に、第
１不純物が導入された第２多結晶珪素膜で形成され、か
つその主面上が第１絶縁膜で被覆されたエミッタ電極を
形成する工程と、前記ゲート電極の側面及びエミッタ電
極の側面を被覆するサイドウォールスペーサを形成する
工程と、前記フィールド絶縁膜、ゲート電極及びサイド
ウォールスペーサで周囲を規定された半導体基体の第１
活性領域の主面に第２不純物を導入し、ソース領域及び
ドレイン領域である一対の第２半導体領域を形成する工
程と、前記フィールド絶縁膜、エミッタ電極及びサイド
ウォールスペーサで周囲を規定された半導体基体の第２
活性領域の主面に第３不純物を導入し、グラフトベース
領域である第３半導体領域を形成する工程と、前記ゲー
ト電極、第２半導体領域、第３半導体領域の夫々の主面
に前記サイドウォールスペーサに対して自己整合でシリ
サイド層を形成する工程とを備える。
【００１７】（２）前記シリサイド層を形成する工程の
後に、前記エミッタ電極に導入された第１不純物を真性
ベース領域である第１半導体領域の主面に拡散し、エミ
ッタ領域である第４半導体領域を形成する工程を備え
る。
【００１８】（３）ＭＩＳＦＥＴ及び抵抗素子を有する
半導体集積回路装置の製造方法において、単結晶珪素か
らなる半導体基体の非活性領域の主面上に、この半導体
基体の第１活性領域、第２活性領域の夫々の周囲を規定
するフィールド絶縁膜を形成する工程と、前記半導体基
体の第１活性領域の主面上にゲート絶縁膜を介在して多
結晶珪素膜で形成されたゲート電極を形成する工程と、
前記半導体基体の第２活性領域の主面に抵抗素子である
第１半導体領域を形成する工程と、前記半導体基体の第
２活性領域の主面上に絶縁膜を形成する工程と、前記ゲ
ート電極の側面及び絶縁膜の側面にサイドウォールスペ
ーサを形成する工程と、前記フィールド絶縁膜、ゲート
電極及びサイドウォールスペーサで周囲を規定された半
導体基体の第１活性領域の主面に第１不純物を導入し、
ソース領域及びドレイン領域である第２半導体領域を形
成すると共に、前記フィールド絶縁膜、絶縁膜及びサイ
ドウォールスペーサで周囲を規定された半導体基体の第
２活性領域の主面に第２不純物を導入し、コンタクト領
域である第３半導体領域を形成する工程と、前記ゲート
電極、第２半導体領域、第３半導体領域の夫々の主面に
前記サイドウォールスペーサに対して自己整合でシリサ
イド層を形成する工程とを備える。
【００１９】（４）ＭＩＳＦＥＴ及び抵抗素子を有する
半導体集積回路装置の製造方法において、単結晶珪素か
らなる半導体基体の非活性領域の主面上に、この半導体
基体の素子形成領域の周囲を規定するフィールド絶縁膜
を形成する工程と、前記半導体基体の活性領域の主面上
にゲート絶縁膜を介在して第１多結晶珪素膜で形成され
たゲート電極を形成する工程と、前記フィールド絶縁膜
の主面上に、不純物が導入され、かつその主面が絶縁膜
で被覆された第２多結晶珪素膜からなる抵抗素子を形成
する工程と、前記ゲート電極の側面及び抵抗素子の側面
を被覆するサイドウォールスペーサを形成する工程と、
前記フィールド絶縁膜、ゲート電極、サイドウォールス
ペーサで周囲を規定された半導体基体の活性領域の主面
に不純物を導入し、ソース領域及びドレイン領域である
半導体領域を形成する工程と、前記ゲート電極、半導体
領域の夫々の主面に前記サイドウォールスペーサに対し
て自己整合でシリサイド層を形成する工程とを備える。
【００２０】
【作用】上述した手段(１)によれば、ＭＩＳＦＥＴのゲ
ート電極、ソース領域及びドレイン領域である一対の第
２半導体領域、バイポーラトランジスタのグラフトベー
ス領域である第３半導体領域の夫々の主面にシリサイド
層を形成する際、エミッタ電極の主面が第１絶縁膜で被
覆されているので、エミッタ電極の主面にはシリサイド
層が形成されない。この結果、エミッタ電極の抵抗値の
増加を防止でき、バイポーラトランジスタのエミッタ抵
抗を低減できるので、半導体集積回路装置の動作速度の
高速化を図ることができる。
【００２１】また、ＭＩＳＦＥＴのゲート電極の主面に
シリサイド層を形成することができるので、ゲート電極
のゲート抵抗を低減することができる。この結果、半導
体集積回路装置の動作速度の高速化を図ることができ
る。
【００２２】また、ＭＩＳＦＥＴのソース領域及びドレ
イン領域である一対の第２半導体領域、バイポーラトラ
ンジスタのグラフトベース領域である第３半導体領域の
夫々の主面にシリサイド層を形成することができるの
で、コンタクト抵抗を低減することができる。この結
果、半導体集積回路装置の動作速度の高速化を図ること
ができる。
【００２３】上述した手段(２)によれば、エミッタ電極
の主面にシリサイド層が形成されていないので、エミッ
タ電極に導入された第１不純物を真性ベース領域である
第１半導体領域の主面に拡散することができ、エミッタ
領域である第４半導体領域を深く、かつ高不純物濃度で
形成することができる。この結果、バイポーラトランジ
スタのエミッタ接地電流増幅率(ｈFE)を高めることがで
きるので、半導体集積回路装置の動作速度の高速化を図
ることができる。また、エミッタ電極とベース領域との
短絡を防止することができるので、半導体集積回路装置
の電気的信頼性を高めることができる。
【００２４】上述した手段(３)によれば、ＭＩＳＦＥＴ
のゲート電極、ソース領域及びドレイン領域である一対
の第２半導体領域、抵抗素子のコンタクト領域である第
３半導体領域の夫々の主面にシリサイド層を形成する
際、第１半導体領域の主面が絶縁膜で被覆されているの
で、この第１半導体領域の主面にはシリサイド層が形成
されない。この結果、抵抗素子の抵抗値の変動を抑える
ことができるので、半導体集積回路装置の電気的信頼性
を高めることができる。また、抵抗素子の微細化を図る
ことができるので、半導体集積回路装置の集積度を高め
ることができる。
【００２５】上述した手段(４)によれば、ＭＩＳＦＥＴ
のゲート電極、ソース領域及びドレイン領域である一対
の半導体領域の夫々の主面にシリサイド層を形成する
際、抵抗素子である第２多結晶珪素膜の主面が絶縁膜で
被覆されているので、第２多結晶珪素膜の主面にはシリ
サイド層が形成されない。この結果、抵抗素子の抵抗値
の変動を抑えることができるので、半導体集積回路装置
の電気的信頼性を高めることができる。
【００２６】
【実施例】以下、本発明の構成について、実施例ととも
に説明する。
【００２７】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２８】（実 施 例 １）実施例１は、ｎチャネル
ＭＩＳＦＥＴ、ｐチャネルＭＩＳＦＥＴ及びｎｐｎ型バ
イポーラトランジスタを有する半導体集積回路装置に本
発明を適用した、本発明の第１実施例である。
【００２９】本発明の第１実施例である半導体集積回路
装置の概略構成を図１(要部断面図)に示す。
【００３０】図１に示すように、本実施例の半導体集積
回路装置は、単結晶珪素からなるp-型半導体基板１Ａの
主面上にエピタキシャル成長法でn-型エピタキシャル層
１Ｂを成長させた半導体基体１を主体にして構成され
る。この半導体基体１のＮＭＩＳ形成領域(活性領域)に
はｎチャネルＭＩＳＦＥＴＱｎが構成され、ＰＭＩＳ形
成領域(活性領域)にはｐチャネルＭＩＳＦＥＴＱｐが構
成され、ＢＩＰ形成領域(活性領域)にはｎｐｎ型バイポ
ーラトランジスタＴｒが構成される。
【００３１】前記半導体基体１のＮＭＩＳ形成領域の主
面には埋込型のp+型半導体領域３及びｐ型ウエル領域６
が形成される。また、半導体基体１のＰＭＩＳ形成領域
の主面には埋込型のn+型半導体領域２及びｎ型ウエル領
域８が形成される。また、半導体基体１のＢＩＰ形成領
域の主面には埋込型のn+型半導体領域２及びn-型エピタ
キシャル層１Ｂが形成される。また、半導体基体１の非
活性領域の主面には埋込型のp+型半導体領域３及びｐ型
ウエル領域６が形成される。この埋込型のp+型半導体領
域３、ｐ型ウエル領域６の夫々は、ＢＩＰ形成領域に形
成された埋込型のn+型半導体領域２、n-型エピタキシャ
ル層１Ｂの夫々の周囲を囲み、他の活性領域と電気的に
分離している。
【００３２】前記ｎチャネルＭＩＳＦＥＴＱｎは、フィ
ールド絶縁膜４で周囲を規定されたｐ型ウエル領域６の
主面に構成される。ｎチャネルＭＩＳＦＥＴＱｎは、し
きい値電圧制御層７、ゲート絶縁膜１０、ゲート電極１
１、ソース領域及びドレイン領域である一対のｎ型半導
体領域１２及び一対のn+型半導体領域２１を主体に構成
される。しきい値電圧制御層７はｐ型ウエル領域６の主
面に形成され、ゲート絶縁膜１０はｐ型ウエル領域６の
主面上に形成され、ゲート電極１１はゲート絶縁膜１０
の主面上に形成される。一対のｎ型半導体領域１２は、
ｐ型ウエル領域６の主面に形成され、ゲート電極１１に
対して自己整合で形成される。一対のn+型半導体領域２
１は、ｐ型ウエル領域６の主面に形成され、ゲート電極
１１の側面を被覆したサイドウォールスペーサ２０に対
して自己整合で形成される。このn+型半導体領域２１は
ｎ型半導体領域１２に比べて高不純物濃度に設定され
る。つまり、ｎチャネルＭＩＳＦＥＴＱｎはＬＤＤ(Ｌi
ghtiy Ｄoped Ｄrain)構造で構成される。
【００３３】前記ｎチャネルＭＩＳＦＥＴＱｎのゲート
電極１１は、抵抗値を低減するためのｎ型不純物が導入
された多結晶珪素及びこの多結晶珪素膜の主面に形成さ
れたシリサイド層２４で構成される。このシリサイド層
２４は、ゲート電極１１の側面を被覆したサイドウォー
ルスペーサ２０に対して自己整合で形成される。
【００３４】前記ｐチャネルＭＩＳＦＥＴＱｐは、フィ
ールド絶縁膜４で周囲を規定されたｎ型ウエル領域８の
主面に構成される。ｐチャネルＭＩＳＦＥＴＱｐは、し
きい値電圧制御層９、ゲート絶縁膜１０、ゲート電極１
１、ソース領域及びドレイン領域である一対のｐ型半導
体領域１３及び一対のp+型半導体領域２２を主体に構成
される。しきい値電圧制御層９はｎ型ウエル領域８の主
面に形成され、ゲート絶縁膜１０はｎ型ウエル領域８の
主面上に形成され、ゲート電極１１はゲート絶縁膜１０
の主面上に形成される。一対のｐ型半導体領域１３は、
ｎ型ウエル領域８の主面に形成され、ゲート電極１１に
対して自己整合で形成される。一対のp+型半導体領域２
２は、ｎ型ウエル領域８の主面に形成され、ゲート電極
１１の側面を被覆したサイドウォールスペーサ２０に対
して自己整合で形成される。このp+型半導体領域２２は
ｐ型半導体領域１３に比べて高不純物濃度に設定され
る。つまり、ｐチャネルＭＩＳＦＥＴＱｐは、前記ｎチ
ャネルＭＩＳＦＥＴＱｎと同様に、ＬＤＤ構造で構成さ
れる。
【００３５】前記ｎチャネルＭＩＳＦＥＴＱｐのゲート
電極１１は、ｎ型不純物が導入された多結晶珪素及びこ
の多結晶珪素膜の主面に形成されたシリサイド層２４で
構成される。このシリサイド層２４は、ゲート電極１１
の側面を被覆したサイドウォールスペーサ２０に対して
自己整合で形成される。
【００３６】前記ｎｐｎ型バイポーラトランジスタＴｒ
は、フィールド絶縁膜４で周囲を規定されたn-型エピタ
キシャル層１Ｂの主面に構成される。ｎｐｎ型バイポー
ラトランジスタＴｒは、半導体基体１の主面(n-型エピ
タキシャル層１Ｂの主面)からその深さ方向に向かっ
て、ｎ型エミッタ領域、ｐ型ベース領域、ｎ型コレクタ
領域の夫々を順次配列した縦型構造で構成される。
【００３７】前記ｎ型コレクタ領域は、真性コレクタ領
域、高濃度コレクタ領域及びコレクタコンタクト用のn+
型半導体領域５で構成される。真性コレクタ領域はn-型
エピタキシャル層１Ｂで構成され、高濃度コレクタ領域
は埋込型のn+型半導体領域２で構成される。この埋込型
のn+型半導体領域２は、p-型半導体基体１Ａとn-型エピ
タキシャル層１Ｂとの間に形成される。コレクタコンタ
クト用のn+型半導体領域５はn-型エピタキシャル層１Ｂ
の主面に形成される。このn+型半導体領域５の底面は高
濃度コレクタ領域であるn+型半導体領域２の主面に接触
される。
【００３８】前記ｐ型ベース領域は真性ベース領域及び
グラフトベース領域（ベースコンタクト領域）で構成さ
れる。真性ベース領域は、n-型エピタキシャル層１Ｂの
主面に形成されたｐ型半導体領域１４で構成される。グ
ラフトベース領域は、n-型エピタキシャル層１Ｂの主面
に形成されたp+型半導体領域２２で構成される。このp+
型半導体領域２２は、ｐ型半導体領域１４の周囲に形成
され、このｐ型半導体領域１４に接触される。p+型半導
体領域２２はｐ型半導体領域１４に比べて高不純物濃度
に設定される。
【００３９】前記エミッタ領域は真性ベース領域である
ｐ型半導体領域１４の主面に形成されたn+型半導体領域
１７で構成される。このn+型半導体領域１７には、絶縁
膜１５に形成されたエミッタ開口１５ａを通してエミッ
タ電極１６が電気的に接続される。
【００４０】前記エミッタ電極１６の主面は絶縁膜１８
で被覆される。このエミッタ電極１６は、抵抗値の低減
化を目的とし、かつエミッタ領域を形成するための不純
物の拡散を目的として、ｎ型不純物が導入された多結晶
珪素膜で形成される。つまり、エミッタ領域であるn+型
半導体領域１７は、真性ベース領域であるｐ型半導体領
域１４の主面に、エミッタ電極１６に導入されたｎ型不
純物を拡散することによって形成される。
【００４１】前記エミッタ電極１６には、絶縁膜１８及
び層間絶縁膜２５に形成された接続孔２５ａを通して配
線２６が電気的に接続される。このエミッタ電極１６の
主面は絶縁膜１８で被覆されているので、シリサイド層
２４の形成工程において、エミッタ電極１６の主面には
シリサイド層２４が形成されない。
【００４２】前記グラフトベース領域であるp+型半導体
領域２２の主面には、コンタクト抵抗及びベース抵抗を
低減する目的としてシリサイド層２４が形成される。こ
のシリサイド層２４はエミッタ電極１６の側面を被覆し
たサイドウォールスペーサ２０に対して自己整合で形成
される。このシリサイド層２４には層間絶縁膜２５に形
成された接続孔２５ｂ通して配線２６が電気的に接続さ
れる。
【００４３】前記コレクタコンタクト用のn+型半導体領
域５の主面には、コンタクト抵抗を低減する目的として
シリサイド層２４が形成される。このシリサイド層２４
はフィールド絶縁膜４に対して自己整合で形成される。
このシリサイド層２４には、層間絶縁膜２５に形成され
た接続孔２５ｂを通して配線２６が電気的に接続され
る。
【００４４】前記ｎチャネルＭＩＳＦＥＴＱｎにおい
て、ソース領域及びドレイン領域である一対のn+型半導
体領域２１の夫々の主面には、コンタクト抵抗を低減す
る目的としてシリサイド層２４が形成される。このシリ
サイド層２４の夫々はゲート電極１１の側面を被覆した
サイドウォールスペーサ２０に対して自己整合で形成さ
れる。このシリサイド層２４の夫々には層間絶縁膜２５
に形成された接続孔２５ｂを通して配線２６が電気的に
接続される。
【００４５】前記ｐチャネルＭＩＳＦＥＴＱｐにおい
て、ソース領域及びドレイン領域である一対のp+型半導
体領域２４の夫々の主面には、コンタクト抵抗を低減す
る目的としてシリサイド層２４が形成される。このシリ
サイド層２４の夫々はゲート電極１１の側面を被覆した
サイドウォールスペーサ２０に対して自己整合で形成さ
れる。シリサイド層２４の夫々には層間絶縁膜２５に形
成された接続孔２５ｂを通して配線２６が電気的に接続
される。
【００４６】このように、ｎチャネルＭＩＳＦＥＴＱ
ｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々のゲート電極１
１の主面にシリサイド層２４を形成することにより、ゲ
ート電極１１のゲート抵抗を低減することができるの
で、半導体集積回路装置の動作速度の高速化を図ること
ができる。
【００４７】また、ｎチャネルＭＩＳＦＥＴＱｎのソー
ス領域及びドレイン領域である一対のn+型半導体領域２
１、ｐチャネルＭＩＳＦＥＴＱｐのソース領域及びドレ
イン領域である一対のp+型半導体領域２２、ｎｐｎ型バ
イポーラトランジスタＴｒのグラフトベース領域である
p+型半導体領域２２の夫々の主面にシリサイド層２４を
形成することにより、コンタクト抵抗を低減することが
できるので、半導体集積回路装置の動作速度の高速化を
図ることができる。
【００４８】次に、前記半導体集積回路装置の製造方法
について、図２乃至図１２（各製造工程毎に示す要部断
面図）を用いて説明する。
【００４９】まず、単結晶珪素からなるp-型半導体基板
１Ａを用意する。このp-型半導体基板１Ａは例えば１０
［Ωｃｍ］程度の比抵抗で形成される。
【００５０】次に、前記p-型半導体基板１Ａの主面にｎ
型不純物、ｐ型不純物の夫々を選択的に導入し、図２に
示すように、p-型半導体基板１ＡのＮＭＩＳ形成領域の
主面にp+型半導体領域３、ＰＭＩＳ形成領域の主面にn+
型半導体領域２、ＢＩＰ形成領域の主面にn+型半導体領
域２、非活性領域の主面にp+型半導体領域３の夫々を形
成する。
【００５１】次に、前記p-型半導体基板１Ａの主面上に
エピタキシャル成長法でn-型エピタキシャル層１Ｂを成
長させる。このn-型エピタキシャル層１Ｂの成長によ
り、p+型半導体領域３のｐ型不純物がn-型エピタキシャ
ル層１Ｂ側に湧き上がり、埋込型のp+型半導体領域３が
形成されると共に、n+型半導体領域２のｎ型不純物がn-
型エピタキシャル層１Ｂ側に湧き上がり、埋込型のn+型
半導体領域２が形成される。また、p-型半導体基板１Ａ
の主面上にn-型エピタキシャル層１Ｂを成長させた半導
体基体１が完成する。
【００５２】次に、周知の選択酸化法を使用し、図３に
示すように、半導体基体（n-型エピタキシャル層１Ｂ）
１の主面上に、ＮＭＩＳ形成領域、ＰＭＩＳ形成領域、
ＢＩＰ形成領域の夫々の周囲を規定するフィールド絶縁
膜４を形成する。このフィールド絶縁膜４は、例えば３
００〜５００［ｎｍ］程度の膜厚で形成される。
【００５３】次に、前記半導体基体１のＢＩＰ形成領域
の主面にｎ型不純物を選択的に導入し、コレクタコンタ
クト用のn+型半導体領域５を形成する。
【００５４】次に、前記半導体基体１のＰＭＩＳ形成領
域主面にｎ型不純物(例えばＰ)をイオン打込み法で選択
的に導入し、ｎ型ウエル領域８を形成する。
【００５５】次に、前記半導体基体１のＮＭＩＳ形成領
域、非活性領域の夫々の主面にｐ型不純物(例えばＢ又
ＢＦ2 )をイオン打込み法で選択的に導入し、ｐ型ウエ
ル領域６を形成する。この後、図４に示すように、ｎ型
ウエル領域８の主面にしきい値電圧制御層９を選択的に
形成し、半導体基体１のＮＭＩＳ形成領域において、ｐ
型ウエル領域６の主面にしきい値電圧制御層７を選択的
に形成する。なお、ｎ型ウエル領域８は、半導体基体１
のＢＩＰ形成領域の主面に形成してもよい。
【００５６】次に、熱処理を施し、前記ｐ型ウエル領域
６、ｎ型ウエル領域８の夫々の主面上に酸化珪素膜から
なるゲート絶縁膜１０を形成する。ゲート絶縁膜１０は
例えば９［ｎｍ］程度の膜厚で形成される。
【００５７】次に、前記ゲート絶縁膜１０上を含む半導
体基体１の主面上の全面に例えばＣＶＤ法で堆積した多
結晶珪素膜を形成する。多結晶珪素膜は、例えば３００
［ｎｍ］程度の膜厚で形成される。この多結晶珪素膜に
は、抵抗値を低減する不純物がその堆積中又は堆積後に
導入される。
【００５８】次に、前記多結晶珪素膜にパターンニング
を施し、ｐ型ウエル領域６の主面上にゲート絶縁膜１０
を介在してゲート電極１１を形成すると共に、ｎ型ウエ
ル領域８の主面上にゲート絶縁膜１０を介在してゲート
電極１１を形成する。
【００５９】次に、前記ｐ型ウエル領域６の主面にｎ型
不純物(例えばＰ又はＡｓ)をイオン打込み法で選択的に
導入し、ソース領域及びドレイン領域である一対のｎ型
半導体領域１２を形成する。この一対のｎ型半導体領域
１２の夫々は、ゲート電極１１及びフィールド絶縁膜４
に対して自己整合で形成される。
【００６０】次に、前記ｎ型ウエル領域８の主面にイオ
ン打込み法でｐ型不純物（例えばＢ又はＢＦ2 ）を選択
的に導入し、ソース領域及びドレイン領域である一対の
ｐ型半導体領域１３を形成する。この一対のｐ型半導体
領域１３の夫々は、ゲート電極１１及びフィールド絶縁
膜４に対して自己整合で形成される。
【００６１】次に、前記半導体基体１のＢＩＰ形成領域
の主面にｐ型不純物（例えばＢ又はＢＦ2 ）をイオン打
込み法で選択的に導入し、図５に示すように、真性ベー
ス領域であるｐ型半導体領域１４を形成する。
【００６２】次に、半導体基体１の主面上に絶縁膜１５
を形成する。この絶縁膜１５は例えばＣＶＤ法で堆積し
た酸化珪素膜で形成される。この後、前記絶縁膜１５に
ｐ型半導体領域１４の一部の表面を露出するエミッタ開
口１５ａを形成する。
【００６３】次に、前記エミッタ開口１５ａ内のｐ型半
導体領域１４上を含む絶縁膜１５上の全面に例えばＣＶ
Ｄ法で堆積した多結晶珪素膜１６Ａを形成する。この多
結晶珪素膜１６Ａは例えば１００〜２００［ｎｍ］程度
の膜厚で形成される。
【００６４】次に、図６に示すように、前記多結晶珪素
膜１６Ａの主面にイオン打込み法でｎ型不純物(例えば
Ａｓ)１７Ａを導入し、多結晶珪素膜１６をｎ型化す
る。このｎ型不純物１７Ａは、多結晶珪素膜１６Ａの抵
抗値の低減化を目的とし、かつエミッタ領域を形成する
ための不純物の拡散を目的として導入される。
【００６５】次に、図７に示すように、前記多結晶珪素
膜１６Ａ上の全面に絶縁膜１８を形成する。この絶縁膜
１８は、例えばＣＶＤ法で堆積した酸化珪素膜で形成さ
れ、例えば１００〜２００［ｎｍ］程度の膜厚で形成さ
れる。
【００６６】次に、前記絶縁膜１８、多結晶珪素膜１６
Ａの夫々に順次パターンニングを施し、その主面上が絶
縁膜１８で被覆されたエミッタ電極１６を形成する。こ
の工程において、絶縁膜１５は残存させておく。
【００６７】次に、図８に示すように、前記絶縁膜１８
上、エミッタ電極１６の側面上を含む絶縁膜１５上の全
面に絶縁膜１９を形成する。この絶縁膜１９は、例えば
ＣＶＤ法で堆積した酸化珪素膜で形成され、例えば１０
０［ｎｍ］程度の膜厚で形成される。
【００６８】次に、前記絶縁膜１９、絶縁膜１５の夫々
にＲＩＥ等の異方性エッチングを施し、ゲート電極１１
の側面及びエミッタ電極１６の側面を被覆するサイドウ
ォールスペーサ２０を形成する。この工程により、n+型
半導体領域５、ｎ型半導体領域１２、ｐ型半導体領域１
３、ｐ型半導体領域１４、ゲート電極１１の夫々の主面
上の珪素を露出する。この工程において、エミッタ電極
１６の主面を被覆している絶縁膜１８も若干エッチング
され、その膜厚は低減される。この工程により、エミッ
タ電極１６の表面は絶縁膜１５、絶縁膜１８、サイドウ
ォールスペーサ２０の夫々で被覆される。
【００６９】次に、熱酸化処理を施し、図示しないが、
前記ｎ型半導体領域１２、ｐ型半導体領域１３、ｐ型半
導体領域１４の夫々の主面上に薄い膜厚の酸化珪素膜か
らなる不純物導入用のバッファ絶縁膜を形成する。
【００７０】次に、前記半導体基体１のＰＭＩＳ形成領
域、ＢＩＰ形成領域の夫々の主面上を覆うマスク２７を
形成する。このマスク２７は例えばフォトレジスト膜で
形成される。
【００７１】次に、前記マスク２７を不純物導入用マス
クとして使用し、図９に示すように、フィールト絶縁膜
４、ゲート電極１１及びサイドウォールスペーサ２０で
周囲を規定されたｎ型半導体領域１２の主面にｎ型不純
物(例えばＡｓ)２１Ａをイオン打込み法で選択的に導入
する。この後、前記マスク２７を除去する。
【００７２】次に、前記半導体基体１のＮＭＩＳ形成領
域、コレクタコンタクト用のn+型半導体領域５の夫々の
主面上を覆うマスク２８を形成する。このマスク２８は
例えばフォトレジスト膜で形成される。
【００７３】次に、前記マスク２８を不純物導入用マス
クとして使用し、図１０に示すように、前記フィールト
絶縁膜４、ゲート電極１１及びサイドウォールスペーサ
２０で周囲を規定されたｐ型半導体領域１３、前記フィ
ールド絶縁膜４、エミッタ電極１６及びサイドウォール
スペーサ２０で周囲を規定されたｐ型半導体領域１４の
夫々の主面にｐ型不純物(例えばＢ又はＢＦ2 )２２Ａを
イオン打込み法で選択的に導入する。この工程におい
て、エミッタ電極１６上には絶縁膜１８が形成されてい
るので、ｐ型不純物２２Ａはエミッタ電極１６に導入さ
れない。つまり、絶縁膜１８は、ｐ型不純物２２Ａの導
入を阻止するマスクとして機能する。この後、前記マス
ク２８を除去する。
【００７４】次に、熱処理を施し、前記ｎ型不純物２１
Ａ、ｐ型不純物２２Ａの夫々に引き伸ばし拡散を施し
て、図１１に示すように、ソース領域及びドレイン領域
である一対のn+型半導体領域２１及び一対のp+型半導体
領域２２を形成すると共に、グラフトベース領域である
p+型半導体領域２２を形成する。ソース領域及びドレイ
ン領域である一対のn+型半導体領域２１及び一対のp+型
半導体領域２２は、フィールド絶縁膜４、ゲート電極１
１及びサイドウォールスペーサ２０に対して自己整合で
形成され、グラフトベース領域であるp+型半導体領域２
２は、フィールド絶縁膜４、ゲート電極１１及びサイド
ウォールスペーサ２０に対して自己整合で形成される。
この工程において、ｎチャネルＭＳＩＦＥＴＱｎ及びｐ
チャネルＭＩＳＦＥＴＱｐがほぼ完成する。なお、この
熱処理工程によって、エミッタ電極１６中のｎ型不純物
１７Ａがベース領域であるｐ型半導体領域１４の主面に
拡散され、エミッタ領域であるn+型半導体領域１７が浅
く形成される。
【００７５】次に、前記不純物導入用のバッファ絶縁膜
を例えばウエットエッチング法で除去し、n+型半導体領
域５、ゲート電極１１、n+型半導体領域２１、p+型半導
体領域２２の夫々の主面上の珪素を露出する。
【００７６】次に、前記n+型半導体領域５、ゲート電極
１１、n+型半導体領域２１、p+型半導体領域２２の夫々
の主面上を含む半導体基体１の主面上の全面に、Ｔｉ
膜、Ｗ膜、Ｍｏ膜等からなる高融点金属膜２３を形成す
る。本実施例において、高融点金属膜２３としては例え
ばＴｉ膜を使用し、スパッタ法で堆積する。
【００７７】次に、約５００〜６００［℃］程度の低温
熱処理を施し、n+型半導体領域５、ゲート電極１１、n+
型半導体領域２１、p+型半導体領域２２の夫々のＳｉと
高融点金属膜２３のＴｉとを反応させて、図１２に示す
ように、n+型半導体領域５、ゲート電極１１、n+型半導
体領域２１、p+型半導体領域２２の夫々の主面にシリサ
イド層(ＴｉＳix層)２４を形成する。この工程におい
て、多結晶珪素膜１６Ａからなるエミッタ電極１６の主
面は絶縁膜１８で被覆されているので、エミッタ電極１
６の主面にはシリサイド層２４が形成されない。
【００７８】次に、Ｓｉと反応していない未反応の高融
点金属膜２３を例えばウエットエッチング法で選択的に
除去する。
【００７９】次に、約９００〜１０００［℃］程度の高
温熱処理を施し、シリサイド層２４の反応を促進させ、
シリサイド層２４の低抵抗化を図る。この高温熱処理工
程において、エミッタ電極１６に導入されたｎ型不純物
１７Ａがｐ型半導体領域１４の主面に拡散され、エミッ
タ領域であるn+型半導体領域１７が形成される。これに
より、ｎｐｎ型バイポーラトランジスタＴｒがほぼ完成
する。
【００８０】次に、前記半導体基体１の主面の全面に層
間絶縁膜２５を形成する。この層間絶縁膜２５は例えば
ＣＶＤ法で堆積した酸化珪素膜で形成される。
【００８１】次に、前記層間絶縁膜２５に接続孔２５
ａ、接続孔２５ｂの夫々を形成する。この後、前記層間
絶縁膜２５上の全面に例えばＷ膜をスパッタ法で堆積
し、このＷ膜にパターンニングを施して、各領域のシリ
サイド層２４の夫々に接続される配線２６を形成するこ
とにより、図１に示す本実施例の半導体集積回路装置が
完成する。
【００８２】このように、本実施例によれば、以下の作
用効果が得られる。
【００８３】（１）ｎチャネルＭＩＳＦＥＴＱｐとｎｐ
ｎ型バイポーラトランジスタＴｒとを有する半導体集積
回路装置の製造方法において、単結晶珪素からなる半導
体基体１の非活性領域の主面上に、この半導体基体１の
ＮＭＩＳ形成領域（第１活性領域）、ＢＩＰ形成領域
(第２活性領域)の夫々の周囲を規定するフィールド絶縁
膜４を形成する工程と、前記半導体基体１のＮＭＩＳ形
成領域の主面上にゲート絶縁膜１０を介在して多結晶珪
素膜で形成されたゲート電極１１を形成する工程と、前
記半導体基体１のＢＩＰ形成領域の主面に真性ベース領
域であるｐ型半導体領域(第１半導体領域)１４を形成す
る工程と、前記半導体基体１のＢＩＰ形成領域の主面上
に、ｎ型不純物(第１不純物)１７Ａが導入された多結晶
珪素膜１６Ａで形成され、かつその主面上が絶縁膜(第
１絶縁膜)１８で被覆されたエミッタ電極１６を形成す
る工程と、前記ゲート電極１１の側面及びエミッタ電極
１６の側面を被覆するサイドウォールスペーサ２０を形
成する工程と、前記フィールド絶縁膜４、ゲート電極１
１及びサイドウォールスペーサ２０で周囲を規定された
半導体基体１のＮＭＩＳ形成領域の主面にｎ型不純物
(第２不純物)２１Ａを導入し、ソース領域及びドレイン
領域である一対のn+型半導体領域（第２半導体領域）２
１を形成すると共に、前記フィールド絶縁膜４、エミッ
タ電極１６及びサイドウォールスペーサ２０で周囲を規
定された半導体基体１のＢＩＰ形成領域の主面にｐ型不
純物(第３不純物)２２Ａを導入し、グラフトベース領域
であるp+型半導体領域(第３半導体領域)２２を形成する
工程と、前記ゲート電極１１、n+型半導体領域２１、p+
型半導体領域２２の夫々の主面に前記サイドウォールス
ペーサ２０に対して自己整合でシリサイド層２４を形成
する工程とを備える。これにより、ｎチャネルＭＩＳＦ
ＥＴＱｎのゲート電極１１、ソース領域及びドレイン領
域である一対のn+型半導体領域２１、ｎｐｎ型バイポー
ラトランジスタＴｒのグラフトベース領域であるp+型半
導体領域２２の夫々の主面にシリサイド層２４を形成す
る際、エミッタ電極１６の主面が絶縁膜１８で被覆され
ているので、エミッタ電極１６の主面にはシリサイド層
２４が形成されない。この結果、エミッタ電極１６の抵
抗値の増加を防止でき、ｎｐｎ型バイポーラトランジス
タＴｒのエミッタ抵抗(Ｒｅ)を低減することができるの
で、半導体集積回路装置の動作速度の高速化を図ること
ができる。
【００８４】また、ｎチャネルＭＩＳＦＥＴＱｎのゲー
ト電極１１の主面にシリサイド層２４を形成できるの
で、ゲート電極１１のゲート抵抗を低減することができ
る。この結果、半導体集積回路装置の動作速度の高速化
を図ることができる。
【００８５】また、ｎチャネルＭＩＳＦＥＴＱｎのソー
ス領域及びドレイン領域である一対のn+型半導体領域２
１、ｎｐｎ型バイポーラトランジスタＴｒのグラフトベ
ース領域であるp+型半導体領域２２の夫々の主面にシリ
サイド層２４を形成することができるので、コンタクト
抵抗を低減することができる。この結果、半導体集積回
路装置の動作速度の高速化を図ることができる。
【００８６】（２）前記シリサイド層２４を形成する工
程の後に、前記エミッタ電極１６に導入されたｎ型不純
物１７Ａを真性ベース領域であるｐ型半導体領域１４の
主面に拡散し、エミッタ領域であるn+型半導体領域(第
４半導体領域)１７を形成する工程を備える。これによ
り、エミッタ電極１６の主面にシリサイド層２４が形成
されていないので、エミッタ電極１６に導入されたｎ型
不純物１７Ａを真性ベース領域であるｐ型半導体領域１
４の主面に拡散することができ、エミッタ領域であるn+
型半導体領域１７を深く形成することができる。この結
果、ｎｐｎ型バイポーラトランジスタのエミッタ接地電
流増幅率(ｈFE)を高めることができるので、半導体集積
回路装置の動作速度の高速化を図ることができる。更
に、エミッタ領域であるn+型半導体領域１７の横方向の
広がりを確保することができるので、エミッタ電極１６
とベース領域であるｐ型半導体領域１４との短絡を防止
できる。この結果、半導体集積回路装置の信頼性を高め
ることができる。
【００８７】（実 施 例 ２）実施例２は、２入力ＮＯ
Ｒゲート回路を有する半導体集積回路装置に本発明を適
用した本発明の第２実施例である。
【００８８】本発明の第２実施例である半導体集積回路
装置に塔載される２入力ＮＯＲゲート回路を図１３（等
価回路図）及び図１４(レイアウト図)に示す。
【００８９】図１３及び図１４に示すように、半導体集
積回路装置に塔載される２入力ＮＯＲゲート回路は、４
つのｎチャネルＭＩＳＦＥＴＱｎ、４つのｐチャネルＭ
ＩＳＦＥＴＱｐ及び１つのｎｐｎ型バイポーラトランジ
スタＴｒで構成される。この２入力ＮＯＲゲート回路
は、ＣＭＩＳゲート回路に比べて、特に負荷が大きいと
きに高速に動作することができる。特に、制限されない
が、回路のハイレベル側の電源ＶH には０［Ｖ］が供給
され、ローレベル側の電源ＶL には−３［Ｖ］が供給さ
れる。
【００９０】前記４つのｎチャネルＭＩＳＦＥＴＱｎ、
４つのｐチャネルＭＩＳＦＥＴＱｐ、１つのｎｐｎ型バ
イポーラトランジスタＴｒの夫々は、前述の実施例１に
示した半導体集積回路装置の製造技術で形成される。つ
まり、２入力ＮＯＲゲート回路を構成するｎチャネルＭ
ＩＳＦＥＴＱｎのゲート電極１１、ソース領域、ドレイ
ン領域の夫々の主面にはシリサイド層(２４)が形成さ
れ、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極１１、ソ
ース領域、ドレイン領域の夫々の主面にはシリサイド層
(２４)が形成され、ｎｐｎ型バイポーラトランジスタＴ
ｒのグラフトベース領域の主面にはシリサイド層(２４)
が形成される。
【００９１】このように、２入力ＮＯＲゲート回路を有
する半導体集積回路装置は、ｎチャネルＭＩＳＦＥＴＱ
ｎのソース領域及びドレイン領域に接続される配線の接
続孔(２５ｂ)の数を低減することができると共に、ｐチ
ャネルＭＩＳＦＥＴＱｐのソース領域及びドレイン領域
に接続される配線の接続孔(２５ｂ)の数を低減すること
ができる。通常、ソース領域、ドレイン領域の夫々に接
続される配線のコンタクト数は、接触抵抗の低減化を図
る目的として、多数個(例えば５〜１０個)形成される
が、本実施例においては、ソース領域、ドレイン領域の
夫々の主面上にシリサイド層が形成されているので、実
質的なコンタクト抵抗は低い。従って、コンタクト数が
低減される分、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネ
ルＭＩＳＦＥＴＱｐの夫々の占有面積を縮小することが
できる。この結果、２入力ＮＯＲゲート回路を有する半
導体集積回路装置の集積度を高めることができる。
【００９２】また、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチ
ャネルＭＩＳＦＥＴＱｐの夫々の占有面積を縮小するこ
とができるので、ｎチャネルＭＩＳＦＥＴＱｎのソース
領域及びドレイン領域の寄生容量を低減できると共に、
ｐチャネルＭＩＳＦＥＴＱｐのソース領域及びドレイン
領域の寄生容量を低減できる。この結果、２入力ＮＯＲ
ゲート回路を有する半導体集積回路装置の動作速度の高
速化を図ることができる。
【００９３】（実 施 例 ３）実施例３は、メモリセル
を有する半導体集積回路装置に本発明を適用した本発明
の第３実施例である。
【００９４】本発明の第３実施例である半導体集積回路
装置に塔載されるメモリセルを図１５(等価回路図)及び
図１６(レイアウト図)に示す。
【００９５】図１５及び図１６に示すように、半導体集
積回路装置に塔載されるメモリセルは、ワード線ＷＬと
第１データ線ＤＬ１及び第２データ線ＤＬ２との交差部
に配置される。このメモリセルは、ワード線ＷＬ、第１
データ線（又は第２データ線ＤＬ２）ＤＬ１の夫々の延
在方向に沿って行列状に複数個配置され、メモリセルア
レイを構成する。
【００９６】前記メモリセルは、２つのインバータ回路
からなるフリップフロップ回路（動作増幅回路）及び２
個の転送用ＭＩＳＦＥＴＱｔで構成される。つまり、メ
モリセルはＳＲＡＭ(Ｓtatic Ｒandom Ａccess Ｍemor
y）で構成される。
【００９７】前記フリップフロップ回路は、２個の駆動
用ＭＩＳＦＥＴＱｄと２個の負荷用ＭＳＩＦＥＴＱｐで
構成される。２個の駆動用ＭＩＳＦＥＴＱｄの夫々はｎ
チャネル導電型で構成され、２個の負荷用ＭＩＳＦＥＴ
Ｑｐの夫々はｐチャネル導電型で構成される。２個の転
送用ＭＩＳＦＥＴＱｔの夫々はｎチャネル導電型で構成
される。つまり、メモリセルは完全ＣＭＩＳ（フルＣＭ
ＩＳ：ＣomplementaryＭetal Ｉnsulator Ｓemiconduct
or)構造で構成される。
【００９８】前記メモリセルアレイの周囲には、ワード
ドライバー回路、デコーダ回路、書込みドライバー回
路、センスアンプ回路等の周辺回路が配置される。この
周辺回路は、例えばｎチャネルＭＩＳＦＥＴ、ｐチャネ
ルＭＩＳＦＥＴ及びｎｐｎ型バイポーラトンジスタ、抵
抗素子等の半導体素子で構成される。つまり、本実施例
の半導体集積回路装置は、相補型ＭＩＳＦＥＴとバイポ
ーラトランジスタとが混在した所謂Ｂｉ−ＣＭＩＳ構造
で構成される。
【００９９】このように構成される半導体集積回路装置
は、前述の実施例１に示した半導体集積回路装置の製造
技術によって形成される。
【０１００】このように、メモリセルを有する半導体集
積回路装置を前述の実施例１に示した半導体集積回路装
置の製造技術で形成することにより、ワード線ＷＬの抵
抗値を低減することができるので、メモリセルを有する
半導体集積回路装置の動作速度の高速化を図ることがで
きる。
【０１０１】（実 施 例 ４)実施例４は、ｐチャネルＭ
ＩＳＦＥＴ及び抵抗素子を有する半導体集積回路装置に
本発明を適用した、本発明の第４実施例である。
【０１０２】本発明の第４実施例である半導体集積回路
装置の概略構成を図１７（要部断面図）に示す。
【０１０３】図１７に示すように、本実施例の半導体集
積回路装置は、単結晶珪素からなるp-型半導体基板１Ａ
の主面上にエピタキシャル成長法でn-型エピタキシャル
層１Ｂを成長させた半導体基体１を主体にして構成され
る。この半導体基体１のＰＭＩＳ形成領域(活性領域)の
主面にはｐチャネルＭＩＳＦＥＴＱｐが構成され、Ｒ形
成領域(活性領域)の主面には抵抗素子Ｒが構成される。
【０１０４】前記ｐチャネルＭＩＳＦＥＴＱｐは、フィ
ールド絶縁膜４で周囲を規定されたｎ型ウエル領域の主
面に構成される。ｐチャネルＭＩＳＦＥＴＱｐは、前述
の実施例１と同様に、しきい値電圧制御層９、ゲート絶
縁膜１０、ゲート電極１１、ソース領域及びドレイン領
域である一対のｐ型半導体領域１３及び一対のp+型半導
体領域２２を主体に構成される。
【０１０５】前記ゲート電極１１は、不純物が導入され
た多結晶珪素膜及びこの多結晶珪素膜の主面に形成され
たシリサイド層２４で構成される。このシリサイド層２
４は、ゲート電極１１の側面を被覆したサイドウォール
スペーサ２０に対して自己整合で形成される。
【０１０６】前記ソース領域及びドレイン領域である一
対のp+型半導体領域２２の夫々の主面には、コンタクト
抵抗を低減する目的としてシリサイド層２４が形成され
る。このシリサイド層２４の夫々は、ゲート電極１１の
側面を被覆したサイドウォールスペーサ２０に対して自
己整合で形成される。このシリサイド層２４の夫々に
は、層間絶縁膜２５に形成された接続孔２５ｂを通して
配線２６が電気的に接続される。
【０１０７】前記抵抗素子Ｒは、フィールド絶縁膜４で
周囲を規定された領域内において、n-型エピタキシャル
層１Ｂの主面に形成されたｐ型半導体領域１４で構成さ
れる。このｐ型半導体領域１４の主面は絶縁膜１５で被
覆されている。絶縁膜１５の主面上にはエミッタ電極１
６と同一工程で形成された多結晶珪素膜１６Ａ及び絶縁
膜１８が形成される。
【０１０８】前記n-型エピタキャル層１Ｂの主面には、
コンタクト領域である一対のp+型半導体領域２２が形成
される。この一対のp+型半導体領域２２の夫々の主面に
は、コンタクト抵抗を低減する目的としてシリサイド層
２４が形成される。シリサイド層２４の夫々は、多結晶
珪素膜１６Ａの側面を被覆したサイドウォールスペーサ
２０に対して自己整合で形成される。
【０１０９】前記一対のp+型半導体領域２２の夫々の主
面に形成されたシリサイド層２４の夫々には、層間絶縁
膜２５に形成された接続孔２５ｂを通して配線２６が電
気的に接続される。前記多結晶珪素膜１６Ａには、この
多結晶珪素膜１６Ａの電位を安定化する目的で、絶縁膜
１８及び層間絶縁膜２５に形成された接続孔２５ａを通
して配線２６が電気的に接続される。この多結晶珪素膜
１６Ａは、p+型半導体領域２２の主面に形成された一方
のシリサイド層２４に配線２６を介して電気的に接続さ
れる。
【０１１０】次に、前記半導体集積回路装置の製造方法
について簡単に説明する。
【０１１１】まず、単結晶珪素からなるp-型半導体基板
１Ａを用意する。
【０１１２】次に、前記p-型半導体基板１ＡのＰＭＩＳ
形成領域の主面にn+型半導体領域２、Ｒ形成領域の主面
にn+型半導体領域２、非活性領域の主面にp+型半導体領
域３の夫々を形成し、前記p-型半導体基板１Ａの主面上
にエピタキシャル成長法でn-型エピタキシャル層１Ｂを
成長させる。このn-型エピタキシャル層１Ｂの成長によ
り、埋込型のp+型半導体領域３が形成されると共に、埋
込型のn+型半導体領域２が形成される。また、p-型半導
体基板１Ａの主面上にn-型エピタキシャル層１Ｂを成長
させた半導体基体１が完成する。
【０１１３】次に、半導体基体１の主面上に、ＰＭＩＳ
形成領域、Ｒ形成領域の夫々の周囲を規定するフィール
ド絶縁膜４を形成する。
【０１１４】次に、前記半導体基体１のＰＭＩＳ形成領
域の主面にｎ型ウエル領域８を形成する。この後、ｎ型
ウエル領域８の主面にしきい値電圧制御層９を選択的に
形成する。
【０１１５】次に、前記ｎ型ウエル領域８の主面上にゲ
ート絶縁膜１０を介在してゲート電極１１を形成する。
このゲート電極１１は不純物が導入された多結晶珪素膜
で形成される。
【０１１６】次に、前記ｎ型ウエル領域８の主面にソー
ス領域及びドレイン領域である一対のｐ型半導体領域１
３を形成する。この一対のｐ型半導体領域１３の夫々
は、ゲート電極１１及びフィールド絶縁膜４に対して自
己整合で形成される。
【０１１７】次に、前記半導体基体１のＲ形成領域の主
面に抵抗素子Ｒであるｐ型半導体領域１４を形成する。
この後、前記ｐ型半導体領域１４の主面上に絶縁膜１５
を形成する。
【０１１８】次に、前記絶縁膜１５の主面上に多結晶珪
素膜１６Ａ、絶縁膜１８の夫々を形成し、前記絶縁膜１
５上を含む半導体基体１の主面上の全面に絶縁膜を形成
した後、前記絶縁膜にＲＩＥ等の異方性エッチングを施
し、ゲート電極１１の側面及び多結晶珪素膜１６Ａの側
面を被覆するサイドウォールスペーサ２０を形成すると
共に、ｐ型半導体領域１３、ｐ型半導体領域１４の夫々
の主面上を露出する。
【０１１９】次に、前記フィールド絶縁膜４、ゲート電
極１１及びサイドウォールスペーサ２０で周囲を規定さ
れたｐ型半導体領域１３の主面にｐ型不純物を導入し、
ソース領域及びドレイン領域である一対のp+型半導体領
域２２を形成すると共に、前記フィールド絶縁膜４、絶
縁膜１５及びサイドウォールスペーサ２０で周囲を規定
されたｐ型半導体領域１４の主面にｐ型不純物を導入
し、抵抗素子Ｒのコンタクト領域である一対のp+型半導
体領域２２を形成する。
【０１２０】次に、前記ゲート電極１１、ソース領域及
びドレイン領域である一対のp+型半導体領域２２、抵抗
素子Ｒのコンタクト領域である一対のp+型半導体領域２
２の夫々の主面に前記サイドウォールスペーサ２０に対
して自己整合でシリサイド層２４を形成する。
【０１２１】この後、層間絶縁膜２５を形成し、この層
間絶縁膜２５に接続孔２５ａ、２５ｂの夫々を形成した
後、各シリサイド層２４に接続される配線２６を形成す
ることにより、本実施例の半導体集積回路装置がほぼ完
成する。
【０１２２】このように、ｐチャネルＭＩＳＦＥＴＱｐ
及び抵抗素子Ｒを有する半導体集積回路装置の製造方法
において、単結晶珪素からなる半導体基体１の非活性領
域の主面上に、この半導体基体１のＰＭＩＳ形成領域
（第１活性領域）、Ｒ形成領域(第２活性領域)の夫々の
周囲を規定するフィールド絶縁膜４を形成する工程と、
前記半導体基体１のＰＭＩＳ形成領域の主面上にゲート
絶縁膜１０を介在して多結晶珪素膜で形成されたゲート
電極１１を形成する工程と、前記半導体基体１のＲ形成
領域の主面に抵抗素子Ｒであるｐ型半導体領域１４(第
１半導体領域)を形成する工程と、前記半導体基体１の
Ｒ形成領域の主面上に絶縁膜１５を形成する工程と、前
記ゲート電極１１の側面及び絶縁膜１５の側面にサイド
ウォールスペーサ２０を形成する工程と、前記フィール
ド絶縁膜４、ゲート電極１１及びサイドウォールスペー
サ２０で周囲を規定された半導体基体１ＰＭＩＳ形成領
域の主面にｐ型不純物(第１不純物)を導入し、ソース領
域及びドレイン領域である一対のp+型半導体領域(第２
半導体領域)２２を形成すると共に、前記フィールド絶
縁膜４、絶縁膜１５及びサイドウォールスペーサ２０で
周囲を規定された半導体基体１のＲ形成領域の主面にｐ
型不純物(第２不純物)を導入し、コンタクト領域である
p+型半導体領域(第３半導体領域)２２を形成する工程
と、前記ゲート電極１１、ソース領域及びドレイン領域
である一対のp+型半導体領域２２、コンタクト領域であ
る一対のn+型半導体領域２２の夫々の主面に前記サイド
ウォールスペーサに対して自己整合でシリサイド層２４
を形成する工程とを備える。これにより、ｐチャネルＭ
ＩＳＦＥＴＱｐのゲート電極１１、ソース領域及びドレ
イン領域である一対のp+型半導体領域２２、抵抗素子Ｒ
のコンタクト領域である一対のp+型半導体領域２２の夫
々の主面にシリサイド層２４を形成する際、ｐ型半導体
領域１４の主面が絶縁膜１５で被覆されているので、こ
のｐ型半導体領域１４の主面にはシリサイド層２４が形
成されない。この結果、抵抗素子Ｒの抵抗値の変動を抑
えることができ、かつ微細な抵抗素子Ｒを形成すること
ができるので、半導体集積回路装置の電気的信頼性を高
め、集積度を高めることができる。
【０１２３】更に、抵抗素子Ｒ及び、この抵抗素子Ｒが
シリサイド化されるのを防止するための絶縁膜１５、多
結晶珪素膜１６Ａ、絶縁膜１８の夫々の形成は、前述の
実施例１に示したｎｐｎ型バイポーラトランジスタＴｒ
を形成する工程と全て共通化することができるので、半
導体集積回路装置の製造工程数を低減することができ
る。
【０１２４】（実 施 例 ５）実施例５は、ｐチャネル
ＭＩＳＦＥＴ及び抵抗素子を有する半導体集積回路装置
に本発明を適用した、本発明の第５実施例である。
【０１２５】本発明の第５実施例である半導体集積回路
装置の概略構成を図１(要部断面図)に示す。
【０１２６】図１に示すように、本実施例の半導体集積
回路装置は半導体基体１を主体に構成される。この半導
体基体１のＰＭＩＳ形成領域(活性領域)の主面にはｐチ
ャネルＭＩＳＦＥＴＱｐが構成され、Ｒ形成領域(活性
領域)の主面には抵抗素子Ｒが構成される。
【０１２７】前記ｐチャネルＭＩＳＦＥＴＱｐは、フィ
ールド絶縁膜４で周囲を規定されたｎ型ウエル領域の主
面に構成される。ｐチャネルＭＩＳＦＥＴＱｐは、前述
の実施例１と同様に、しきい値電圧制御層９、ゲート絶
縁膜１０、ゲート電極１１、ソース領域及びドレイン領
域である一対のｐ型半導体領域１３及び一対のp+型半導
体領域２２を主体に構成される。
【０１２８】前記ゲート電極１１は、不純物が導入され
た多結晶珪素膜及びこの多結晶珪素膜の主面に形成され
たシリサイド層２４で構成される。このシリサイド層２
４は、ゲート電極１１の側面を被覆したサイドウォール
スペーサ２０に対して自己整合で形成される。
【０１２９】前記ソース領域及びドレイン領域である一
対のp+型半導体領域２２の夫々の主面には、コンタクト
抵抗を低減する目的としてシリサイド層２４が形成され
る。このシリサイド層２４の夫々は、ゲート電極１１の
側面を被覆したサイドウォールスペーサ２０に対して自
己整合で形成される。このシリサイド層２４の夫々に
は、層間絶縁膜２５に形成された接続孔２５ｂを通して
配線２６が電気的に接続される。
【０１３０】前記抵抗素子Ｒは、フィールド絶縁膜の主
面上に絶縁膜１５を介在して形成された多結晶珪素膜１
６Ａで構成される。この多結晶珪素膜１６Ａの主面は絶
縁膜１８で被覆されている。
【０１３１】前記多結晶珪素膜１６Ａの一端には絶縁膜
１８及び層間絶縁膜２５に形成された接続孔２５ａを通
して配線２６が電気的に接続される。また、多結晶珪素
膜１６Ａの他端には絶縁膜１８及び層間絶縁膜２５に形
成された接続孔２５ａを通して配線２６が電気的に接続
される。
【０１３２】次に、前記半導体集積回路装置の製造方法
について簡単に説明する。
【０１３３】まず、単結晶珪素からなるp-型半導体基板
１Ａを用意する。
【０１３４】次に、前記p-型半導体基板１ＡのＰＭＩＳ
形成領域の主面にn+型半導体領域２、Ｒ形成領域の主面
にn+型半導体領域２、非活性領域の主面にp+型半導体領
域３の夫々を形成し、前記p-型半導体基板１Ａの主面上
にエピタキシャル成長法でn-型エピタキシャル層１Ｂを
成長させる。このn-型エピタキシャル層１Ｂの成長によ
り、埋込型のp+型半導体領域３が形成されると共に、埋
込型のn+型半導体領域２が形成される。また、p-型半導
体基板１Ａの主面上にn-型エピタキシャル層１Ｂを成長
させた半導体基体１が完成する。
【０１３５】次に、半導体基体１の主面上に、ＰＭＩＳ
形成領域の周囲を規定するフィールド絶縁膜４を形成す
る。
【０１３６】次に、前記半導体基体１のＰＭＩＳ形成領
域の主面にｎ型ウエル領域８を形成する。この後、ｎ型
ウエル領域８の主面にしきい値電圧制御層９を選択的に
形成する。
【０１３７】次に、前記ｎ型ウエル領域８の主面上にゲ
ート絶縁膜１０を介在してゲート電極１１を形成する。
このゲート電極１１は不純物が導入された多結晶珪素膜
で形成される。
【０１３８】次に、前記ｎ型ウエル領域８の主面にソー
ス領域及びドレイン領域である一対のｐ型半導体領域１
３を形成する。この一対のｐ型半導体領域１３の夫々
は、ゲート電極１１及びフィールド絶縁膜４に対して自
己整合で形成される。
【０１３９】次に、前記フィールド絶縁膜４上を含む半
導体基体１の主面上の全面に絶縁膜１５、多結晶珪素膜
１６Ａの夫々を順次形成する。この後、多結晶珪素膜１
６Ａの主面にｎ型不純物を導入する。
【０１４０】次に、前記多結晶珪素膜１６Ａ上の全面に
絶縁膜１８を形成する。この後、絶縁膜１８、多結晶珪
素膜１６Ａの夫々にパターンニングを施し、Ｒ形成領域
において、多結晶珪素膜１６Ａで形成され、かつその主
面が絶縁膜１８で被覆された抵抗素子Ｒを形成する。
【０１４１】次に、ゲート電極１１の側面及び抵抗素子
Ｒの側面を被覆するサイドウォールスペーサ２０を形成
する。
【０１４２】次に、前記フィールド絶縁膜４、ゲート電
極１１及びサイドウォールスペーサ２０で周囲を規定さ
れたｐ型半導体領域１３の主面にｐ型不純物を導入し、
ソース領域及びドレイン領域である一対のp+型半導体領
域２２を形成する。
【０１４３】次に、前記ゲート電極１１、ソース領域及
びドレイン領域である一対のp+型半導体領域２２の夫々
の主面に前記サイドウォールスペーサ２０に対して自己
整合でシリサイド層２４を形成する。
【０１４４】この後、層間絶縁膜２５を形成し、この層
間絶縁膜２５に接続孔２５ａ、２５ｂの夫々を形成した
後、各シリサイド層２４に接続される配線２６を形成す
ることにより、本実施例の半導体集積回路装置がほぼ完
成する。
【０１４５】このように、ｐチャネルＭＩＳＦＥＴＱｐ
及び抵抗素子Ｒを有する半導体集積回路装置の製造方法
において、単結晶珪素からなる半導体基体１の非活性領
域の主面上に、この半導体基体１のＰＭＩＳ形成領域
(活性領域)の周囲を規定するフィールド絶縁膜４を形成
する工程と、前記半導体基体１のＰＭＩＳ形成領域の主
面上にゲート絶縁膜１０を介在して多結晶珪素膜(第１)
で形成されたゲート電極１１を形成する工程と、前記フ
ィールド絶縁膜４の主面上に、不純物が導入され、かつ
その主面が絶縁膜１８で被覆された多結晶珪素膜(第２)
１６Ａからなる抵抗素子Ｒを形成する工程と、前記ゲー
ト電極１１の側面及び抵抗素子Ｒの側面を被覆するサイ
ドウォールスペーサ２０を形成する工程と、前記フィー
ルド絶縁膜４、ゲート電極１１、サイドウォールスペー
サ２０で周囲を規定された半導体基体１のＰＭＩＳ形成
領域の主面にｐ型不純物を導入し、ソース領域及びドレ
イン領域である一対のp+型半導体領域２２を形成する工
程と、前記ゲート電極１１、p+型半導体領域２２の夫々
の主面に前記サイドウォールスペーサ２０に対して自己
整合でシリサイド層２４を形成する工程とを備える。こ
れにより、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極１
１、ソース領域及びドレイン領域である一対のp+型半導
体領域２２の夫々の主面にシリサイド層２４を形成する
際、抵抗素子Ｒである多結晶珪素膜１６Ａの主面が絶縁
膜１８で被覆されているので、多結晶珪素膜１６Ａの主
面にはシリサイド層２４が形成されない。この結果、抵
抗素子Ｒの抵抗値の変動を抑えることができ、半導体集
積回路装置の電気的信頼性を高めることができる。
【０１４６】また、本実施例の場合も、抵抗素子Ｒであ
る多結晶珪素膜１６Ａとこの多結晶珪素膜１６Ａがシリ
サイド化されるのを防止するための絶縁膜１８の形成
は、前述の実施例１に示したｎｐｎ型バイポーラトラン
ジスタＴｒを形成する工程と全て共通化することができ
るので、半導体集積回路装置の製造工程を低減すること
ができる。
【０１４７】（実 施 例 ６）実施例６は、マイクロプ
ロセッサ(半導体集積回路装置)に本発明を適用した、本
発明の第６実施例である。
【０１４８】本発明の第６実施例であるマイクロプロセ
ッサの概略構成を図１９（ブロック図）に示す。
【０１４９】図１９に示すように、本実施例のマイクロ
プロセッサは、主に、命令受取用のＣキャッシュメモリ
３１と、デコーダ部３４と、デコーダ部３４の出力信号
に基づいて演算処理を実行して出力するデータ・ストラ
クチャ・マクロセル（ＤＳマクロセル）３５と、演算結
果を格納するＤキャッシュメモリ３２と、演算後の次の
命令をＣキャッシュメモリ３１から読み出すためのアド
レスを指定するコード・トランスレイション・ルック・
アサイド・バッファ(Ｃ−ＴＬＢ)３３ｂと、演算結果の
論理アドレスをＤキャッシュの物理アドレスに変換して
データ格納を指定するＤ−ＴＬＢ３３ａとで構成され
る。
【０１５０】前記マイクロプロセッサにおいて、メモリ
セル以外の演算を実行する部分にはＣＭＩＳ回路或はＢ
ｉ−ＣＭＩＳ論理ゲート回路を用いられているので、こ
れらの部分を前述の実施例１の製造技術で形成すること
により、マイクロプロセッサの動作速度の高速化を図る
ことができる。
【０１５１】（実 施 例 ７）実施例７は、ＳＲＡＭ(半
導体集積回路装置)に本発明を適用した、本発明の第６
実施例である。
【０１５２】本発明の第６実施例であるＳＲＡＭの概略
構成を図２０(ブロック図)に示す。
【０１５３】図２０に示すように、本実施例のＳＲＡＭ
は、主に、アドレス信号を入力する入力パッド部４１
と、アドレス信号を受け入れる入力バッファ部４２と、
入力バッファ回路からの信号に基づいてアドレスを選択
するデコーダ部４３と、固有のアドレスを有して情報を
保持するメモリセル部４４と、メモリセル部４４の情報
を増幅するセンスアンプ部４５と、センスアンプ部４５
の出力信号の後段の回路に出力する出力バッファ部４６
と、信号出力パッド部４７とで構成される。
【０１５４】前記ＳＲＡＭにおいて、入力バッファ部４
２、デコーダ部４３の夫々の論理ゲート回路を前述の実
施例１の製造技術で形成することにより、ＳＲＡＭの動
作速度の高速化を図ることができる。
【０１５５】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【０１５６】例えば、本発明は、単結晶珪素基板の主面
上に絶縁膜を介在して単結晶珪素基板を積層した所謂Ｓ
ＯＩ（Ｓilicon Ｏn Ｉnsulator)の半導体基体で構成さ
れる半導体集積回路装置に適用できる。
【０１５７】また、本発明は、単結晶珪素基板からなる
半導体基体で構成される半導体集積回路装置に適用でき
る。
【０１５８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１５９】ＭＩＳＦＥＴ及びバイポーラトランジスタ
を有する半導体集積回路装置において、前記バイポーラ
トランジスタのエミッタ抵抗(Ｒｅ)を低減でき、半導体
集積回路装置の動作速度の高速化を図ることができる。
【０１６０】また、ＭＩＳＦＥＴ及びバイポーラトラン
ジスタを有する半導体集積回路装置において、前記バイ
ポーラトランジスタのエミッタ接地電流増幅率(ｈFE)を
高めることができ、半導体集積回路装置の動作速度の高
速化を図ることができる。
【０１６１】また、ＭＩＳＦＥＴ及び抵抗素子を有する
半導体集積回路装置において、前記抵抗素子の抵抗値の
変動を抑え、更に抵抗素子の微細化ができ、半導体集積
回路装置の電気的信頼性及び集積度を高めることができ
る。
【図面の簡単な説明】
【図１】本発明の実施例１である半導体集積回路装置の
概略構成を示す要部断面図。
【図２】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図３】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図４】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図５】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図６】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図７】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図８】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図９】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図１０】前記半導体集積回路装置の製造方法を説明す
るための断面図。
【図１１】前記半導体集積回路装置の製造方法を説明す
るための断面図。
【図１１】前記半導体集積回路装置の製造方法を説明す
るための断面図。
【図１２】前記半導体集積回路装置の製造方法を説明す
るための断面図。
【図１３】本発明の実施例２である半導体集積回路装置
に塔載される２入力ＮＯＲゲート回路の等価回路図。
【図１４】前記２入力ＮＯＲゲート回路のレイアウト
図。
【図１５】本発明の実施例３である半導体集積回路装置
に塔載されるメモリセルの等価回路図。
【図１６】前記メモリセルのレイアウト図。
【図１７】本発明の実施例４である半導体集積回路装置
の概略構成を示す要部断面図。
【図１８】本発明の実施例５である半導体集積回路装置
の概略構成を示す要部断面図。
【図１９】本発明の実施例６であるマイクロプロセッサ
の概略構成を示すブロック図。
【図２０】本発明の実施例７であるＳＲＡＭの概略構成
を示すブロック図。
【符号の説明】
１…半導体基体、２…埋込型のn+型半導体領域、３…埋
込型のp+型半導体領域、４…フィールド絶縁膜、６…ｐ
型ウエル領域、７…ｎ型ウエル領域、１０…ゲート絶縁
膜、１１…ゲート電極、１２…ｎ型半導体領域、１３…
ｐ型半導体領域、１４…ｐ型半導体領域、１５…絶縁
膜、１６…エミッタ電極、１６Ａ…多結晶珪素膜、１７
…エミッタ電極、１７Ａ…ｎ型不純物、１８…絶縁膜、
２０…サイドウォールスペーサ、２１…n+型半導体領
域、２２…p+型半導体領域、２３…高融点金属膜、２４
…シリサイド層、Ｑｎ…ｎチャネルＭＩＳＦＥＴ、Ｑｐ
…ｐチャネルＭＩＳＦＥＴ、Ｔｒ…ｎｐｎ型バイポーラ
トランジス、Ｒ…抵抗素子。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年９月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の実施例１である半導体集積回路装置の
概略構成を示す要部断面図。
【図２】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図３】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図４】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図５】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図６】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図７】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図８】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図９】前記半導体集積回路装置の製造方法を説明する
ための断面図。
【図１０】前記半導体集積回路装置の製造方法を説明す
るための断面図。
【図１１】前記半導体集積回路装置の製造方法を説明す
るための断面図。
【図１２】前記半導体集積回路装置の製造方法を説明す
るための断面図。
【図１３】本発明の実施例２である半導体集積回路装置
に塔載される２入力ＮＯＲゲート回路の等価回路図。
【図１４】前記２入力ＮＯＲゲート回路のレイアウト
図。
【図１５】本発明の実施例３である半導体集積回路装置
に塔載されるメモリセルの等価回路図。
【図１６】前記メモリセルのレイアウト図。
【図１７】本発明の実施例４である半導体集積回路装置
の概略構成を示す要部断面図。
【図１８】本発明の実施例５である半導体集積回路装置
の概略構成を示す要部断面図。
【図１９】本発明の実施例６であるマイクロプロセッサ
の概略構成を示すブロック図。
【図２０】本発明の実施例７であるＳＲＡＭの概略構成
を示すブロック図。
【符号の説明】 １…半導体基体、２…埋込型のn+型半導体領域、３…埋
込型のp+型半導体領域、４…フィールド絶縁膜、６…ｐ
型ウエル領域、７…ｎ型ウエル領域、１０…ゲート絶縁
膜、１１…ゲート電極、１２…ｎ型半導体領域、１３…
ｐ型半導体領域、１４…ｐ型半導体領域、１５…絶縁
膜、１６…エミッタ電極、１６Ａ…多結晶珪素膜、１７
…エミッタ電極、１７Ａ…ｎ型不純物、１８…絶縁膜、
２０…サイドウォールスペーサ、２１…n+型半導体領
域、２２…p+型半導体領域、２３…高融点金属膜、２４
…シリサイド層、Ｑｎ…ｎチャネルＭＩＳＦＥＴ、Ｑｐ
…ｐチャネルＭＩＳＦＥＴ、Ｔｒ…ｎｐｎ型バイポーラ
トランジス、Ｒ…抵抗素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大和田 伸郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 飯田 雅也 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ＭＩＳＦＥＴとバイポーラトランジスタ
    とを有する半導体集積回路装置の製造方法において、下
    記の工程（イ）乃至（チ）を備えたことを特徴とする半
    導体集積回路装置の製造方法。 （イ）単結晶珪素からなる半導体基体の非活性領域の主
    面上に、この半導体基体の第１活性領域、第２活性領域
    の夫々の周囲を規定するフィールド絶縁膜を形成する工
    程、（ロ）前記半導体基体の第１活性領域の主面上にゲ
    ート絶縁膜を介在して第１多結晶珪素膜で形成されたゲ
    ート電極を形成する工程、（ハ）前記半導体基体の第２
    活性領域の主面に真性ベース領域である第１半導体領域
    を形成する工程、（ニ）前記半導体基体の第２活性領域
    の主面上に、第１不純物が導入された第２多結晶珪素膜
    で形成され、かつその主面上が第１絶縁膜で被覆された
    エミッタ電極を形成する工程、（ホ）前記ゲート電極の
    側面及びエミッタ電極の側面を被覆するサイドウォール
    スペーサを形成する工程、（ヘ）前記フィールド絶縁
    膜、ゲート電極及びサイドウォールスペーサで周囲を規
    定された半導体基体の第１活性領域の主面に第２不純物
    を導入し、ソース領域及びドレイン領域である一対の第
    ２半導体領域を形成すると共に、前記フィールド絶縁
    膜、エミッタ電極及びサイドウォールスペーサで周囲を
    規定された半導体基体の第２活性領域の主面に第３不純
    物を導入し、グラフトベース領域である第３半導体領域
    を形成する工程、（ト）前記ゲート電極、第２半導体領
    域、第３半導体領域の夫々の主面に前記サイドウォール
    スペーサに対して自己整合でシリサイド層を形成する工
    程。
  2. 【請求項２】 前記シリサイド層を形成する工程の後
    に、前記エミッタ電極に導入された第１不純物を真性ベ
    ース領域である第１半導体領域の主面に拡散し、エミッ
    タ領域である第４半導体領域を形成する工程を備えたこ
    とを特徴とする請求項１に記載の半導体集積回路装置の
    製造方法。
  3. 【請求項３】 前記第１不純物はイオン打込み法で第２
    多結晶珪素膜の主面に導入されることを特徴とする請求
    項１又は請求項２に記載の半導体集積回路装置の製造方
    法。
  4. 【請求項４】 前記サイドウォールスペーサを形成する
    工程は、半導体基体の主面上に第２絶縁膜を形成した
    後、この第２絶縁膜に異方性エッチングを施し、前記ゲ
    ート電極、半導体基体の第１活性領域、第２活性領域の
    夫々の主面を露出する工程であることを特徴とする請求
    項１乃請求項３のうちいずれか１項に記載の半導体集積
    回路装置の製造方法。
  5. 【請求項５】 前記第２不純物、第３不純物の夫々は同
    一工程で導入され、前記第２半導体領域、第３半導体領
    域の夫々は同一導電型で構成されることを特徴とする請
    求項１乃至請求項４のうちいずれか１項に記載の半導体
    集積回路装置の製造方法。
  6. 【請求項６】 前記シリサイド層を形成する工程は、第
    １多結晶珪素膜、第２半導体領域、第３半導体領域の夫
    々の主面上を含む半導体基体の主面上に高融点金属膜を
    形成した後、この高融点金属膜に熱処理を施す工程であ
    ることを特徴とする請求項１乃至請求項５のうちいずれ
    か１項に記載の半導体集積回路装置の製造方法。
  7. 【請求項７】 ＭＩＳＦＥＴ及び抵抗素子を有する半導
    体集積回路装置の製造方法において、下記の工程（イ）
    乃至（ト）を備えたことを特徴とする半導体集積回路装
    置の製造方法。 （イ）単結晶珪素からなる半導体基体の非活性領域の主
    面上に、この半導体基体の第１活性領域、第２活性領域
    の夫々の周囲を規定するフィールド絶縁膜を形成する工
    程、（ロ）前記半導体基体の第１活性領域の主面上にゲ
    ート絶縁膜を介在して多結晶珪素膜で形成されたゲート
    電極を形成する工程、（ハ）前記半導体基体の第２活性
    領域の主面に抵抗素子である第１半導体領域を形成する
    工程、（ニ）前記半導体基体の第２活性領域の主面上に
    絶縁膜を形成する工程、（ホ）前記ゲート電極の側面及
    び絶縁膜の側面を被覆するサイドウォールスペーサを形
    成する工程、（ヘ）前記フィールド絶縁膜、ゲート電極
    及びサイドウォールスペーサで周囲を規定された半導体
    基体の第１活性領域の主面に第１不純物を導入し、ソー
    ス領域及びドレイン領域である第２半導体領域を形成す
    ると共に、前記フィールド絶縁膜、絶縁膜及びサイドウ
    ォールスペーサで周囲を規定された半導体基体の第２活
    性領域の主面に第２不純物を導入し、コンタクト領域で
    ある第３半導体領域を形成する工程、（ト）前記ゲート
    電極、第２半導体領域、第３半導体領域の夫々の主面に
    前記サイドウォールスペーサに対して自己整合でシリサ
    イド層を形成する工程。
  8. 【請求項８】 ＭＩＳＦＥＴ及び抵抗素子を有する半導
    体集積回路装置の製造方法において、下記の工程（イ）
    乃至（ヘ）を備えたことを特徴とする半導体集積回路装
    置の製造方法。 （イ）単結晶珪素からなる半導体基体の非活性領域の主
    面上に、この半導体基体の素子形成領域の周囲を規定す
    るフィールド絶縁膜を形成する工程、（ロ）前記半導体
    基体の活性領域の主面上にゲート絶縁膜を介在して第１
    多結晶珪素膜で形成されたゲート電極を形成する工程、
    （ハ）前記フィールド絶縁膜の主面上に、不純物が導入
    され、かつその主面が絶縁膜で被覆された第２多結晶珪
    素膜からなる抵抗素子を形成する工程、（ニ）前記ゲー
    ト電極の側面及び第２多結晶珪素膜の側面を被覆するサ
    イドウォールスペーサを形成する工程、（ホ）前記フィ
    ールド絶縁膜、ゲート電極、サイドウォールスペーサで
    周囲を規定された半導体基体の活性領域の主面に不純物
    を導入し、ソース領域及びドレイン領域である半導体領
    域を形成する工程、（ヘ）前記ゲート電極、半導体領域
    の夫々の主面に前記サイドウォールスペーサに対して自
    己整合でシリサイド層を形成する工程。
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