JPS62276868A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62276868A JPS62276868A JP61119216A JP11921686A JPS62276868A JP S62276868 A JPS62276868 A JP S62276868A JP 61119216 A JP61119216 A JP 61119216A JP 11921686 A JP11921686 A JP 11921686A JP S62276868 A JPS62276868 A JP S62276868A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、相補型電
界効果トランジスタ（以下、０ＭＯ５という）を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
界効果トランジスタ（以下、０ＭＯ５という）を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
低消費電力化に優れた半導体集積回路装置として、ｎチ
ャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴとで構成
された０ＭＯ５が知られている。
ャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴとで構成
された０ＭＯ５が知られている。
０ＭＯ５は、ｎ型（又はＰ型）半導体基板の主面部に、
それよりも不純物濃度が高いｎ型ウェル領域、Ｐ型ウェ
ル領域の夫々を構成する、所謂ダブルウェル構造を採用
する傾向にある。ｎ型ウェル領域にはｎチャネルＭＩＳ
ＦＥＴが構成され、ｎ型ウェル領域にはｎチャネルＭＩ
ＳＦＥＴが構成される。
それよりも不純物濃度が高いｎ型ウェル領域、Ｐ型ウェ
ル領域の夫々を構成する、所謂ダブルウェル構造を採用
する傾向にある。ｎ型ウェル領域にはｎチャネルＭＩＳ
ＦＥＴが構成され、ｎ型ウェル領域にはｎチャネルＭＩ
ＳＦＥＴが構成される。
ダブルウェル構造を採用する０ＭＯ５は、ウェル領域の
不純物濃度が高いので、ソース領域、ドレイン領域の夫
々からチャネル形成領域に形成される空乏領域の伸びを
低減することができる６つまり、ＭＩＳＦＥＴの実効チ
ャネル長（ゲート長）を充分に確保し、短チャネル化を
図ることができるので、ＣＭＯＳのｓ！！度を著しく向
上することができる特徴がある。また、ｎ型、Ｐ型ウェ
ル領域の夫々の不純物濃度を独立的に制御できるので、
ｐチャネル、ｎチャネルＭＩＳＦＥＴの夫々の特性を独
立的に最適化することができる等１種々の特徴がある。
不純物濃度が高いので、ソース領域、ドレイン領域の夫
々からチャネル形成領域に形成される空乏領域の伸びを
低減することができる６つまり、ＭＩＳＦＥＴの実効チ
ャネル長（ゲート長）を充分に確保し、短チャネル化を
図ることができるので、ＣＭＯＳのｓ！！度を著しく向
上することができる特徴がある。また、ｎ型、Ｐ型ウェ
ル領域の夫々の不純物濃度を独立的に制御できるので、
ｐチャネル、ｎチャネルＭＩＳＦＥＴの夫々の特性を独
立的に最適化することができる等１種々の特徴がある。
なお、ダブルウェル構造を採用する０ＭＯ８については
、例えば、日経エレクトロニクス、１９８５年１２月３
０日号、ρ１１７〜ρ１４５に記載されている。
、例えば、日経エレクトロニクス、１９８５年１２月３
０日号、ρ１１７〜ρ１４５に記載されている。
本発明者は、ダブルウェル構造を採用するＣＭＯ８、特
に、記憶機能を有する半導体集積回路装置の特性試験及
びその検討を行った結果、次の問題点が生じることを見
出した。
に、記憶機能を有する半導体集積回路装置の特性試験及
びその検討を行った結果、次の問題点が生じることを見
出した。
紫外線消去型の不揮発性記憶機能を有する半導体集積回
路装置（以下、ＥＦＲＯＭ）にダブルウェル構造を採用
した場合、メモリセルはＰ型ウェル領域に構成される。
路装置（以下、ＥＦＲＯＭ）にダブルウェル構造を採用
した場合、メモリセルはＰ型ウェル領域に構成される。
ＥＰＲＯＭのメモリセルは、フローティングゲート電極
を有する、ｎチャネル型の電界効果トランジスタで構成
されている。Ｐ型つニル領域は、前述のように、ｐ型半
導体基板に比べて、不純物濃度が１桁程度高く構成され
ている。このため、電界効果トランジスタ（メモリセル
）のソース領域、ドレイン領域の夫々に付加される寄生
容量が増大するので、メモリセルに書込まれた” １
”又は＋ｎ Ｏｒｒ情報の読出動作速度が低下する。つ
まり、Ｐ型ウェル領域の不純物濃度が単一であるため、
集積度が向上できる反面、ＥＰＲＯＭの動作速度が低下
してしまう。
を有する、ｎチャネル型の電界効果トランジスタで構成
されている。Ｐ型つニル領域は、前述のように、ｐ型半
導体基板に比べて、不純物濃度が１桁程度高く構成され
ている。このため、電界効果トランジスタ（メモリセル
）のソース領域、ドレイン領域の夫々に付加される寄生
容量が増大するので、メモリセルに書込まれた” １
”又は＋ｎ Ｏｒｒ情報の読出動作速度が低下する。つ
まり、Ｐ型ウェル領域の不純物濃度が単一であるため、
集積度が向上できる反面、ＥＰＲＯＭの動作速度が低下
してしまう。
本発明の目的は、ＣＭＯＳを有する半導体集積回路装置
を構成する各半導体素子又は各回路の電気的特性の最適
化を図ることが可能な技術を提供することにある。
を構成する各半導体素子又は各回路の電気的特性の最適
化を図ることが可能な技術を提供することにある。
本発明の他の目的は、ＣＭＯＳを有する半導体集積回路
装置において、高集積化を図ると共に。
装置において、高集積化を図ると共に。
動作速度の高速化を図ることが可能な技術を提供するこ
とにある。
とにある。
本発明の他の目的は、記憶機能を有する半導体集積回路
装置において、前記目的を達成すると共に、各回路のレ
イアウトの最適化を図ることが可能な技術を提供するこ
とにある。
装置において、前記目的を達成すると共に、各回路のレ
イアウトの最適化を図ることが可能な技術を提供するこ
とにある。
本発明の他の目的は、出力段回路を有する半導体集積回
路装置において、前記目的を達成すると共に、出力段回
路の駆動能力を向上することが可能な技術を提供するこ
とにある。
路装置において、前記目的を達成すると共に、出力段回
路の駆動能力を向上することが可能な技術を提供するこ
とにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
ＣＩＶＩ ＯＳを有する半導体集積回路装置において、
第１チャネル型の第１電界効果トランジスタを、第１導
電型の半導体基板に設け、前記第１電界効果トランジス
タと同一の第１チャネル型の第２電界効果トランジスタ
を、前記半導体基板と同一の第１導電型でかつ実質的な
不純物濃度が異なるウェル領域に設ける。
第１チャネル型の第１電界効果トランジスタを、第１導
電型の半導体基板に設け、前記第１電界効果トランジス
タと同一の第１チャネル型の第２電界効果トランジスタ
を、前記半導体基板と同一の第１導電型でかつ実質的な
不純物濃度が異なるウェル領域に設ける。
上記した手段によれば、前記半導体基板５ウエル領域の
夫々の不純物濃度を独立に最適化することができるので
、第１、第２電界効果トランジスタの夫々の電気的特性
を独立に最適化することができる。
夫々の不純物濃度を独立に最適化することができるので
、第１、第２電界効果トランジスタの夫々の電気的特性
を独立に最適化することができる。
以下、本発明の構成について、ＣＭＯＳを有するＥＰＲ
ＯＭに本発明を適用した一実施例とともに説明する。
ＯＭに本発明を適用した一実施例とともに説明する。
なお、企図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
本発明の一実施例であるＣＭＯＳを有するＥＰＲＯＭを
第１図（概略平面図）で示す。
第１図（概略平面図）で示す。
ＥＰＲＯＭは、第１図に示すように、外周部に複数の外
部端子（ボンディングＮ６ツト）１が複数配置されてい
る。
部端子（ボンディングＮ６ツト）１が複数配置されてい
る。
外部端子１の近傍には、ＥＰＲＯＭの周辺回路を構成し
、アドレス信号、データ信号、各種タイミング制御信号
の入出力を行う入出力回路２が設けられている。入出力
回路２は、アドレスバッファ、データ入力及び出カバソ
ファを含む。メモリセルアレイ３を構成する行列状に配
置された複数のメモリセルのうち一つを選択するために
デコーダ回路４が設けられる。なお、メモリセルアレイ
３はセンスアンプ回路（図示しない）を含む。メモリセ
ルアレイ３以外の回路つまりデコーダ回路４゜入出力回
路２、センスアンプ回路等は、ＥＦＲＯＭの周辺回路を
構成している。
、アドレス信号、データ信号、各種タイミング制御信号
の入出力を行う入出力回路２が設けられている。入出力
回路２は、アドレスバッファ、データ入力及び出カバソ
ファを含む。メモリセルアレイ３を構成する行列状に配
置された複数のメモリセルのうち一つを選択するために
デコーダ回路４が設けられる。なお、メモリセルアレイ
３はセンスアンプ回路（図示しない）を含む。メモリセ
ルアレイ３以外の回路つまりデコーダ回路４゜入出力回
路２、センスアンプ回路等は、ＥＦＲＯＭの周辺回路を
構成している。
メモリセルアレイ３は、ＥＰＲＯＭの中央部に例えば２
マツトに分割された構成で配置されている。
マツトに分割された構成で配置されている。
次に、ＥＰＲＯＭを構成する半導体素子の具体的な構成
について、第２図（要部断面図）を用いて説明する。第
２図は、左側にＥＰＲＯＭのメモリセルＱｍ、中央部に
周辺回路を構成するｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎ、右側に周辺回路を構成するＰチャネルＭＩＳ
ＦＥＴＱＰを夫々示しである。
について、第２図（要部断面図）を用いて説明する。第
２図は、左側にＥＰＲＯＭのメモリセルＱｍ、中央部に
周辺回路を構成するｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎ、右側に周辺回路を構成するＰチャネルＭＩＳ
ＦＥＴＱＰを夫々示しである。
第２図において、５は単結晶シリコンからなるＰ−型の
半導体基板である。半導体基板５は、主に、メモリセル
Ｑｍを構成する領域すなわちメモリセルアレイ３又は入
出力回路２の出力段回路を構成する領域等として使用さ
れる。この半導体基板５は、例えば、１０” ［ａｔ
、ｏｍｓ／ａｍ’コ程度の不純物濃度で構成されている
。
半導体基板である。半導体基板５は、主に、メモリセル
Ｑｍを構成する領域すなわちメモリセルアレイ３又は入
出力回路２の出力段回路を構成する領域等として使用さ
れる。この半導体基板５は、例えば、１０” ［ａｔ
、ｏｍｓ／ａｍ’コ程度の不純物濃度で構成されている
。
ｎチャネルＭ Ｉ ５ＦＥＴＱｎ形成領域の半導体基板
５の主面部にはＰ型ウェル領域６、Ｐチャネル領域 ５
ＦＥＴＱｐ形成領域の半導体基板５の主面部にはｎ型ウ
ェル領域７が夫々設けられている。
５の主面部にはＰ型ウェル領域６、Ｐチャネル領域 ５
ＦＥＴＱｐ形成領域の半導体基板５の主面部にはｎ型ウ
ェル領域７が夫々設けられている。
Ｐ型ウェル領域６は、主として、デコーダ回路４等の周
辺回路を構成するＭＩ Ｓ ＦＥＴＱｎ形成領域として
使用される。このＰ型ウェル領域６は、半導体基板５よ
りも高い不純物濃度５例えば、１０” ［ａシｏｍｓ
／ｃｍ’ ］程度の不純物濃度で構成されている。
辺回路を構成するＭＩ Ｓ ＦＥＴＱｎ形成領域として
使用される。このＰ型ウェル領域６は、半導体基板５よ
りも高い不純物濃度５例えば、１０” ［ａシｏｍｓ
／ｃｍ’ ］程度の不純物濃度で構成されている。
ｎ型ウェル領域７は、主として、デコーダ回路４等の周
辺回路を構成するＭＩＳＦＥＴＱＰ形成領域として使用
される。このｎ型ウェル領域７は、ｐ型ウェル領域６と
同様に、半導体基板５よりも高い不純物濃度、例えば、
１０” ［ａＬｏｍｓ／ｃｍ’コ程度の不純物濃度
で構成されている。
辺回路を構成するＭＩＳＦＥＴＱＰ形成領域として使用
される。このｎ型ウェル領域７は、ｐ型ウェル領域６と
同様に、半導体基板５よりも高い不純物濃度、例えば、
１０” ［ａＬｏｍｓ／ｃｍ’コ程度の不純物濃度
で構成されている。
つまり、ＥＦＲＯＭは、所謂シングルウェル構造と所謂
ダブルウェル構造との両者を合せ持った構造でＣＭＯＳ
が構成されている。シングルウェル構造が、ｐ−型の半
導体基板５とｎ型ウェル領域７とで構成され、ダブルウ
ェル構造が、Ｐ型ウェル領域６とｎ型ウェル領域７とで
構成されているとみなすことができる。
ダブルウェル構造との両者を合せ持った構造でＣＭＯＳ
が構成されている。シングルウェル構造が、ｐ−型の半
導体基板５とｎ型ウェル領域７とで構成され、ダブルウ
ェル構造が、Ｐ型ウェル領域６とｎ型ウェル領域７とで
構成されているとみなすことができる。
半導体素子形成領域間の半導体基板５．ｐ型ウェル領域
６、ｎ型ウェル領域７の夫々の主面上には、フィールド
絶縁膜８が設けられている。半導体素子形成領域の半導
体基板５．ｐ型ウェル領域６の主面部であって、フィー
ルド絶縁膜８の下部には、Ｐ型のチャネルストッパ領域
９が設けられている。チャネルストッパ領域９は、特に
、寄生チャネルが形成され易いＰ−型の半導体基板５．
ｐ型ウェル領域６の夫々に設けられている。このチ
ャネルストッパ領域９は、ｐ型ウェル領域６よりも高い
不純物濃度で構成されている。前記フィールド絶縁膜８
、チャネルストッパ領域９の夫々は。
６、ｎ型ウェル領域７の夫々の主面上には、フィールド
絶縁膜８が設けられている。半導体素子形成領域の半導
体基板５．ｐ型ウェル領域６の主面部であって、フィー
ルド絶縁膜８の下部には、Ｐ型のチャネルストッパ領域
９が設けられている。チャネルストッパ領域９は、特に
、寄生チャネルが形成され易いＰ−型の半導体基板５．
ｐ型ウェル領域６の夫々に設けられている。このチ
ャネルストッパ領域９は、ｐ型ウェル領域６よりも高い
不純物濃度で構成されている。前記フィールド絶縁膜８
、チャネルストッパ領域９の夫々は。
半導体素子間を電気的に分離するように構成されている
。
。
ＥＰＲＯＭのメモリセルＱｍは、フィールド絶縁膜８で
囲まれた領域内の半導体基板５の主面部に電界効果トラ
ンジスタで設けられている。すなわち、メモリセルＱｍ
は、半導体基板５に形成され、ゲート絶縁膜１１、フロ
ーティングゲート電極１２、ゲート絶縁膜１３．コント
ロールゲート電極１４、ソース又はドレイン領域である
一対のｎ型の半導体領域１５と一対のｒｌ”型の半導体
領域１７で構成されている。
囲まれた領域内の半導体基板５の主面部に電界効果トラ
ンジスタで設けられている。すなわち、メモリセルＱｍ
は、半導体基板５に形成され、ゲート絶縁膜１１、フロ
ーティングゲート電極１２、ゲート絶縁膜１３．コント
ロールゲート電極１４、ソース又はドレイン領域である
一対のｎ型の半導体領域１５と一対のｒｌ”型の半導体
領域１７で構成されている。
ＥＰＲＯＭのｎチャネルＭＩＳＦＥＴＱｎは。
ｐ型ウェル領域６に形成され、ゲート絶縁膜１３゜ゲー
ト電極１４、ソース又はドレイン領域である一対のｎ型
の半導体領域１５と一対のｒｌ’型の半導体領域１７で
構成されている。
ト電極１４、ソース又はドレイン領域である一対のｎ型
の半導体領域１５と一対のｒｌ’型の半導体領域１７で
構成されている。
ＥＰＲＯＭのＰチャネルＭＩＳＦＥＴＱＰは。
ｎ型ウェル領域７に形成され、ｐ型の半導体領域１０、
ゲート絶縁膜１３．ゲート電極１４．ソース又はドレイ
ン領域である一対のＰ゛型の半導体領域１８で構成され
ている。
ゲート絶縁膜１３．ゲート電極１４．ソース又はドレイ
ン領域である一対のＰ゛型の半導体領域１８で構成され
ている。
前記半導体基板５はメモリセルＱｍ、ｐ型ウェル領域６
はＭＩＳＦＥＴＱｎ、ｐ型の半導体領域１０及び１１型
ウエル領域７はＭＩＳＦＥＴＱｐの夫々のチャネル形成
領域として使用される。Ｐチャネル型ＭＩＳＦＥＴＱＰ
のチャネル領域にはＰ型半導体領域１０が形成されてい
るが、ゲート電極１４がｎ型不純物が高濃度に導入され
た多結晶シリコン層を含んでいるので、ＭＩＳＦＥＴＱ
ｐはエンハンスメント型とされる。領域１０は、例えば
、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｍ又はＱｎのしさい値
雷圧を所望の値にするために行うＰ型不純物（ボロン）
のイオン打込み工程において、該Ｐ型不純物を導入する
ことによって形成することができる。領域１０の存在に
よって、ドレイン領域端での電界を緩和することができ
る。
はＭＩＳＦＥＴＱｎ、ｐ型の半導体領域１０及び１１型
ウエル領域７はＭＩＳＦＥＴＱｐの夫々のチャネル形成
領域として使用される。Ｐチャネル型ＭＩＳＦＥＴＱＰ
のチャネル領域にはＰ型半導体領域１０が形成されてい
るが、ゲート電極１４がｎ型不純物が高濃度に導入され
た多結晶シリコン層を含んでいるので、ＭＩＳＦＥＴＱ
ｐはエンハンスメント型とされる。領域１０は、例えば
、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｍ又はＱｎのしさい値
雷圧を所望の値にするために行うＰ型不純物（ボロン）
のイオン打込み工程において、該Ｐ型不純物を導入する
ことによって形成することができる。領域１０の存在に
よって、ドレイン領域端での電界を緩和することができ
る。
ゲート絶１黛膜１１．１３の夫々は、例えば、熱酸化で
形成した酸化シリコン膜で構成する。
形成した酸化シリコン膜で構成する。
フローティングゲート電極１２は、メモリセルＱｍの情
報″１′″ ＩＩ Ｏｇｇとなるホットキャリア（電子
）を保持し、電界効果トランジスタのしきい値電圧を制
御するように構成されている。このフローティングゲー
ト電極１２は、例えば、抵抗値を低減する不純物（例え
ば、Ｐ、Ａｓ）が導入された多結晶シリコン膜で構成さ
れている。
報″１′″ ＩＩ Ｏｇｇとなるホットキャリア（電子
）を保持し、電界効果トランジスタのしきい値電圧を制
御するように構成されている。このフローティングゲー
ト電極１２は、例えば、抵抗値を低減する不純物（例え
ば、Ｐ、Ａｓ）が導入された多結晶シリコン膜で構成さ
れている。
コントロールゲート電極１４及びゲート電極１４は、多
結晶シリコン膜上に高融点全屈シリサイド（ＭｏＳｉ□
、ＴｉＳｉ２．ＴａＳｉ２．ＷＳｉ２）膜が設けられた
複合膜（ポリサイド膜）で構成する。多結晶シリコン膜
には、抵抗値を低減するｎ型不純物（リン又はヒ素）が
高濃度（例えば固容度以上）に導入され、ｎ型化されて
いる。また、ゲート電極１４は、単層の多結晶シリコン
膜、高融点金属シリサイド膜、高融点金ｉ（Ｍｏ、Ｔｉ
、Ｔａ、Ｗ）膜、或は多結晶シリコン膜上に高融点金運
膜を重ね合わせた複合膜で構成する。コントロールゲー
ト電極１４、ゲート電極１４の夫々、ゲート絶縁膜１３
の夫々は、同一製造工程で形成されるようになっている
。また、コントロールゲート電極１４は、メモリセルア
レイ３を所定方向に延在するワード線と一体に構成され
ている。
結晶シリコン膜上に高融点全屈シリサイド（ＭｏＳｉ□
、ＴｉＳｉ２．ＴａＳｉ２．ＷＳｉ２）膜が設けられた
複合膜（ポリサイド膜）で構成する。多結晶シリコン膜
には、抵抗値を低減するｎ型不純物（リン又はヒ素）が
高濃度（例えば固容度以上）に導入され、ｎ型化されて
いる。また、ゲート電極１４は、単層の多結晶シリコン
膜、高融点金属シリサイド膜、高融点金ｉ（Ｍｏ、Ｔｉ
、Ｔａ、Ｗ）膜、或は多結晶シリコン膜上に高融点金運
膜を重ね合わせた複合膜で構成する。コントロールゲー
ト電極１４、ゲート電極１４の夫々、ゲート絶縁膜１３
の夫々は、同一製造工程で形成されるようになっている
。また、コントロールゲート電極１４は、メモリセルア
レイ３を所定方向に延在するワード線と一体に構成され
ている。
高濃度（ｎ”型）の半導体領域１７．高濃度（ｐ’型）
の半導体領域１８の夫々は、メモリセルＱｍ、ＭＩ Ｓ
ＦＥＴＱｎ、ＭＩ ５ＦＥＴＱｐの夫々のソース領域
又はドレイン領域を構成するようになっている。半導体
領域１７．１８の夫々は、フローティングゲートｆｆ電
極１２及びコントロールゲート電極１４又はゲート電極
１４の夫々の側部に設けられた不純物導入用マスク１６
に対して自己整合的に構成される。
の半導体領域１８の夫々は、メモリセルＱｍ、ＭＩ Ｓ
ＦＥＴＱｎ、ＭＩ ５ＦＥＴＱｐの夫々のソース領域
又はドレイン領域を構成するようになっている。半導体
領域１７．１８の夫々は、フローティングゲートｆｆ電
極１２及びコントロールゲート電極１４又はゲート電極
１４の夫々の側部に設けられた不純物導入用マスク１６
に対して自己整合的に構成される。
低濃度（ｎ型）の半導体領域１５は、メモリセルＱｍ、
Ｍ ｒ Ｓ Ｆ Ｅ ＴＱ ｎの夫々の形成領域にお
いて、高濃度（ｎ゛型）の半導体領域１７とチャネル形
成領域との間の半導体基板５、ｐ型ウェル領域６の夫々
の主面部に設けられている。半導体領域１５は、高濃度
の半導体領域１７のチャネル形成領域側の不純物濃度を
低濃度にするＬ Ｄ Ｄ （Ｌ ｉｈｇｔｌｙ Ｄ ｏ
ｐｅｄ Ｄ ｒａｉｎ）部を構成するようになっている
。
Ｍ ｒ Ｓ Ｆ Ｅ ＴＱ ｎの夫々の形成領域にお
いて、高濃度（ｎ゛型）の半導体領域１７とチャネル形
成領域との間の半導体基板５、ｐ型ウェル領域６の夫々
の主面部に設けられている。半導体領域１５は、高濃度
の半導体領域１７のチャネル形成領域側の不純物濃度を
低濃度にするＬ Ｄ Ｄ （Ｌ ｉｈｇｔｌｙ Ｄ ｏ
ｐｅｄ Ｄ ｒａｉｎ）部を構成するようになっている
。
すなわち、低濃度の半導体領域１５は、ＬＤＤ構造の電
界効果トランジスタ（メモリセルＱ ｍ ）、ＬＤＤ４
＋’ｆ造のＭＩＳＦＥＴＱｎを構成するようになってい
る。
界効果トランジスタ（メモリセルＱ ｍ ）、ＬＤＤ４
＋’ｆ造のＭＩＳＦＥＴＱｎを構成するようになってい
る。
ＬＤＤ構造の電界効果トランジスタＱｍ、ＭＩＳ Ｆ
ＥＴ Ｑ ｎの夫々は、ソース領域及びドレイン領域（
半導体領域１７）のｎ型不純物がチャネル形成領域側へ
拡散する距！（回り込み）を半導体領域１５（ＬＤＤ部
）で小さくシ、実効チャネル長を充分に確保することが
できる。これによって、短チャネル効果を防止すること
ができるので、メモリセルＱｍ、 Ｍ Ｉ Ｓ Ｆ Ｅ
ＴＱ ｎの夫々の占有面積を縮小し、ＥＰＲＯＭの集
積度を向上することができる。
ＥＴ Ｑ ｎの夫々は、ソース領域及びドレイン領域（
半導体領域１７）のｎ型不純物がチャネル形成領域側へ
拡散する距！（回り込み）を半導体領域１５（ＬＤＤ部
）で小さくシ、実効チャネル長を充分に確保することが
できる。これによって、短チャネル効果を防止すること
ができるので、メモリセルＱｍ、 Ｍ Ｉ Ｓ Ｆ Ｅ
ＴＱ ｎの夫々の占有面積を縮小し、ＥＰＲＯＭの集
積度を向上することができる。
このように、ＥＦＲＯＭのメモリセルＱｍを構成する電
界効果トランジスタをｐ−型半導体基板５に設け、ＭＩ
ＳＦＥＴＱｎを半導体基板５と異なる不純物濃度のｐ型
ウェル領域６に設けることにより、Ｐ型半導体基板５、
ｐ型ウェル領域６の夫夫の不純物濃度を独立に最適化す
ることができるので、電界効果トランジスタ、Ｍ Ｉ
５ＦＥＴＱｎの夫々の電気的特性を最適化することがで
きる。
界効果トランジスタをｐ−型半導体基板５に設け、ＭＩ
ＳＦＥＴＱｎを半導体基板５と異なる不純物濃度のｐ型
ウェル領域６に設けることにより、Ｐ型半導体基板５、
ｐ型ウェル領域６の夫夫の不純物濃度を独立に最適化す
ることができるので、電界効果トランジスタ、Ｍ Ｉ
５ＦＥＴＱｎの夫々の電気的特性を最適化することがで
きる。
つまり、メモリセルＱｍを構成する電界効果トランジス
タは、ｐ型ウェル領域６よりも低濃度の半導体基板５に
設けられ、ソース領域又はドレイン領域として使用され
るｒｌ”型の半導体領域１７と半導体基板５とのｐｎ接
合容量を低減することができるので、特に、情報の読出
動作速度の高速化を図ることができる。しかも、電界効
果トランジスタ（メモリセルＱｍ）は１周辺回路のＭ
Ｉ Ｓ Ｆ ＥＴ Ｑ ｎのチャネル幅（ゲート幅）に
比べてかなり小さな寸法で構成されているので、短チャ
ネル効果を生じにくい。すなわち、電界効果トランジス
タは、実効チャネル長を充分に確保し、占有面積を縮小
し易い構造で構成されている。
タは、ｐ型ウェル領域６よりも低濃度の半導体基板５に
設けられ、ソース領域又はドレイン領域として使用され
るｒｌ”型の半導体領域１７と半導体基板５とのｐｎ接
合容量を低減することができるので、特に、情報の読出
動作速度の高速化を図ることができる。しかも、電界効
果トランジスタ（メモリセルＱｍ）は１周辺回路のＭ
Ｉ Ｓ Ｆ ＥＴ Ｑ ｎのチャネル幅（ゲート幅）に
比べてかなり小さな寸法で構成されているので、短チャ
ネル効果を生じにくい。すなわち、電界効果トランジス
タは、実効チャネル長を充分に確保し、占有面積を縮小
し易い構造で構成されている。
さらに、半導体基板５は、ｐ型ウェル領域６に対して独
立に不純物濃度を最適化することができるので、電界効
果トランジスタ（メモリセルＱｍ）のドレイン領域（半
導体領域１５．１７）近傍の電界強度を独立に最適化す
ることができる。すなわち、メモリセルＱｍは、ドレイ
ン領域近傍の電界強度を最適化し、ホットキャリア（電
子）の発生量を増加することができるので、情報の書込
動作速度の高速化を図ることができる。
立に不純物濃度を最適化することができるので、電界効
果トランジスタ（メモリセルＱｍ）のドレイン領域（半
導体領域１５．１７）近傍の電界強度を独立に最適化す
ることができる。すなわち、メモリセルＱｍは、ドレイ
ン領域近傍の電界強度を最適化し、ホットキャリア（電
子）の発生量を増加することができるので、情報の書込
動作速度の高速化を図ることができる。
また、周辺回路を構成するＭ Ｉ ５ＦＥＴＱｎは。
半導体基板５よりも高濃度のｐ型半導体領域６に設けら
れ、ソース領域又はドレイン領域として使用されるｎ゛
型の半導体領域１７又は半導体領域１５（ＬＤＤ部）か
らチャネル形成領域側に形成される空乏領域の伸びを低
減することができる。すなわち、ＭＩＳＦＥＴＱｎは、
短チャネル効果を防止し、実効チャネル長を充分に確保
することができるので、その占有面積を縮小し、集積度
を向上することができる。これは、ＭＩＳＦＥＴＱｎだ
けでなく、ｎ型ウェル領域７に設けられたＰチャネルＭ
Ｉ Ｓ ＦＥＴＱｐについても同様である。
れ、ソース領域又はドレイン領域として使用されるｎ゛
型の半導体領域１７又は半導体領域１５（ＬＤＤ部）か
らチャネル形成領域側に形成される空乏領域の伸びを低
減することができる。すなわち、ＭＩＳＦＥＴＱｎは、
短チャネル効果を防止し、実効チャネル長を充分に確保
することができるので、その占有面積を縮小し、集積度
を向上することができる。これは、ＭＩＳＦＥＴＱｎだ
けでなく、ｎ型ウェル領域７に設けられたＰチャネルＭ
Ｉ Ｓ ＦＥＴＱｐについても同様である。
特に、デコーダ回路４、センスアンプ回路（図示してい
ない）等の周辺回路は、ＭＩＳＦＥＴＱｎ及びＭＩＳＦ
ＥＴＱＰからなるダブルウェル構造のＣＭＯＳで構成す
るので、個々の半導体素子又は回路サイズを小さくする
ことができる。すなわち１周辺回路は、メモリセルアレ
イ３を延在するデータ線間隔、ワード線間隔に対応する
サイズで構成することができる。このメモリセルアレイ
３内のデータ線間隔、ワード線間隔に対応して、周辺回
路の半導体素子又は回路のサイズを縮小できることは、
メモリセルアレイ３と周辺回路とのレイアウトの最適化
を図ることができる。
ない）等の周辺回路は、ＭＩＳＦＥＴＱｎ及びＭＩＳＦ
ＥＴＱＰからなるダブルウェル構造のＣＭＯＳで構成す
るので、個々の半導体素子又は回路サイズを小さくする
ことができる。すなわち１周辺回路は、メモリセルアレ
イ３を延在するデータ線間隔、ワード線間隔に対応する
サイズで構成することができる。このメモリセルアレイ
３内のデータ線間隔、ワード線間隔に対応して、周辺回
路の半導体素子又は回路のサイズを縮小できることは、
メモリセルアレイ３と周辺回路とのレイアウトの最適化
を図ることができる。
ＥＰＲＯＭの構造上或は製造上、メモリセルアレイ３（
メモリセルＱｍ）は半導体基板５で構成しくシングルウ
ェル構造を採用し）、周辺回路の略全域をＰ型ウェル領
域６で構成（ダブルウェル構造を採用）することが有利
である。すなわち、比較的大面積でブロック的に′シン
グルウェル構造、ダブルウェル構造の夫々を構成するこ
とにより、半導体基板５とＰ型ウェル領域６又はｎ型ウ
ェル領域７との分離領域の占有面積を縮小し、集積度を
向上することができる。
メモリセルＱｍ）は半導体基板５で構成しくシングルウ
ェル構造を採用し）、周辺回路の略全域をＰ型ウェル領
域６で構成（ダブルウェル構造を採用）することが有利
である。すなわち、比較的大面積でブロック的に′シン
グルウェル構造、ダブルウェル構造の夫々を構成するこ
とにより、半導体基板５とＰ型ウェル領域６又はｎ型ウ
ェル領域７との分離領域の占有面積を縮小し、集積度を
向上することができる。
また、第３図（ＥＰＲＯＭの出力部の等価回路図）に示
すように、入出力回路２の出力段回路は、比較的小面積
で部分的に設けられたＰ型半導体基板５に構成する。つ
まり、出力段回路は、２つのエンハンスメント型のｎチ
ャネルＭＸＳＦＥＴＱｒ＋＋、Ｑｎ２からなるインバー
タ回路（Ｅ／Ｅ型イレインバー５回路半導体基板５に設
けて構成される。Ｖ ｃ ｃは電′ｒＡ電圧（例えば１
回路の動作電圧５ ［Ｖコ）、Ｖ ｓ ｓは基１？！電
圧（例えば９回路の接地電位０ ［Ｖ］ ）である。出
力段回路の前段回路のｎチャネルＭ Ｉ ５ＦＥＴＱｎ
３＋ Ｑｎ４は、ｐ型ウェル領域６に構成する。なお、
ｐチャネルＭＩＳＦＥＴＱＰは、ｎ型つェル領Ｖｃ７に
形成する。つまり、前段回路は、ダブルウェル構造で構
成されたＭＩＳＦＥＴＱｎ、ＱｐからなるＣＭＯＳイン
バータ回路で構成される。
すように、入出力回路２の出力段回路は、比較的小面積
で部分的に設けられたＰ型半導体基板５に構成する。つ
まり、出力段回路は、２つのエンハンスメント型のｎチ
ャネルＭＸＳＦＥＴＱｒ＋＋、Ｑｎ２からなるインバー
タ回路（Ｅ／Ｅ型イレインバー５回路半導体基板５に設
けて構成される。Ｖ ｃ ｃは電′ｒＡ電圧（例えば１
回路の動作電圧５ ［Ｖコ）、Ｖ ｓ ｓは基１？！電
圧（例えば９回路の接地電位０ ［Ｖ］ ）である。出
力段回路の前段回路のｎチャネルＭ Ｉ ５ＦＥＴＱｎ
３＋ Ｑｎ４は、ｐ型ウェル領域６に構成する。なお、
ｐチャネルＭＩＳＦＥＴＱＰは、ｎ型つェル領Ｖｃ７に
形成する。つまり、前段回路は、ダブルウェル構造で構
成されたＭＩＳＦＥＴＱｎ、ＱｐからなるＣＭＯＳイン
バータ回路で構成される。
このように、入出力回路２のＥ／Ｅ型イレインバー５回
路ｎ＝ 、Ｑｎ２）からなる出力段回路を、ｐ型ウェル
領域６よりも低濃度のＰ−型半導体基板５に構成するこ
とにより、その基板効果定数を小さくすることができる
ので、ＭＩＳＦＥＴＱｎ、。
路ｎ＝ 、Ｑｎ２）からなる出力段回路を、ｐ型ウェル
領域６よりも低濃度のＰ−型半導体基板５に構成するこ
とにより、その基板効果定数を小さくすることができる
ので、ＭＩＳＦＥＴＱｎ、。
Ｑ ｎ ２のしきい値電圧を小さくすることができる。
しきい値電圧を小さくすることによって、出力段回路の
出力信号レベルを向上することができるので、動作速度
の高速化を図ることができ、又駆動能力を向上すること
ができる。
出力信号レベルを向上することができるので、動作速度
の高速化を図ることができ、又駆動能力を向上すること
ができる。
特に、出力段回路を半導体基板５で構成することは、基
板バイアスを印加する（半導体基板５に負のバックバイ
アス電圧Ｖ、 ８＝−２，５〜−３，５［Ｖ］を印加す
る）ＥＰＲＯＭに有効である。また、出力段回路は、Ｅ
／Ｅ型イレインバー５回路ち、基板バイアス電圧ＶＱ９
が実効的に印加されるＭ ｒ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
２だけを半導体基板５に構成してもよい。また、出力
段回路に限定されず、出力信号レベルを向上したい半導
体素子、例えば電圧Ｖｃｃより低い低電源電圧によって
駆動される回路は、その基板として低濃度の半導体基板
５を積極的に使用することが望ましい。
板バイアスを印加する（半導体基板５に負のバックバイ
アス電圧Ｖ、 ８＝−２，５〜−３，５［Ｖ］を印加す
る）ＥＰＲＯＭに有効である。また、出力段回路は、Ｅ
／Ｅ型イレインバー５回路ち、基板バイアス電圧ＶＱ９
が実効的に印加されるＭ ｒ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
２だけを半導体基板５に構成してもよい。また、出力
段回路に限定されず、出力信号レベルを向上したい半導
体素子、例えば電圧Ｖｃｃより低い低電源電圧によって
駆動される回路は、その基板として低濃度の半導体基板
５を積極的に使用することが望ましい。
前記メモリセルＱｍ、ＭＩ ５ＦＥＴＱｎ、Ｑｐ等の半
導体素子は、その上部に層間絶縁膜１９が設けられてい
る。眉間絶縁膜１９には、所定の半導体領域１７．１８
上部の層間絶縁膜１９が除去され、接続孔２０が設けら
れている。
導体素子は、その上部に層間絶縁膜１９が設けられてい
る。眉間絶縁膜１９には、所定の半導体領域１７．１８
上部の層間絶縁膜１９が除去され、接続孔２０が設けら
れている。
メモリセルＱｍ、ＭＩＳＦＥＴＱｎ、Ｑｐの半導体領域
１７．１８の夫々には、接続孔２ｏを通して１Ｍ間絶縁
膜１９上を延在する配線２１が電気的に接続されている
。配線２１は、例えば、アルミニウム膜又は所定の添加
物（Ｓｉ、 Ｃｕ）を含有するアルミニウム膜で構成す
る。メモリセルＱｍに接続されろ配線２１は、メモリセ
ルアレイ３内を延在するデータ線として使用され、ＭＩ
ＳＦＥＴＱｎ、Ｑｐに接続される配線２１は、基準電圧
配線、電源電圧配線、信号伝達配線等に使用される。
１７．１８の夫々には、接続孔２ｏを通して１Ｍ間絶縁
膜１９上を延在する配線２１が電気的に接続されている
。配線２１は、例えば、アルミニウム膜又は所定の添加
物（Ｓｉ、 Ｃｕ）を含有するアルミニウム膜で構成す
る。メモリセルＱｍに接続されろ配線２１は、メモリセ
ルアレイ３内を延在するデータ線として使用され、ＭＩ
ＳＦＥＴＱｎ、Ｑｐに接続される配線２１は、基準電圧
配線、電源電圧配線、信号伝達配線等に使用される。
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は、前記一実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。
づき具体的に説明したが、本発明は、前記一実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。
例えば、本発明は、ＥＰＲＯＭの情報の書込動作に使用
される高耐圧Ｍ Ｉ Ｓ ＦＥＴを、接合耐圧を向上す
るために、低濃度の半導体基板に設けてもよい。
される高耐圧Ｍ Ｉ Ｓ ＦＥＴを、接合耐圧を向上す
るために、低濃度の半導体基板に設けてもよい。
また、本発明は、ｎ型ウェル領域７を、異なる不純物濃
度の複数のｎ型ウェル領域に分割してもよい、さらに１
本発明は、ｐ−型半導体基板５又はｐ型ウェル領域６を
異なる不純物濃度の複数の領域に分割してもよい。
度の複数のｎ型ウェル領域に分割してもよい、さらに１
本発明は、ｐ−型半導体基板５又はｐ型ウェル領域６を
異なる不純物濃度の複数の領域に分割してもよい。
また１本発明は、マスクＲＯＭ、ｆｆｉ気的消去が可能
な不揮発性記憶機能を有する半導体集積回路装置Ｉ（Ｅ
ＥＰＲＯＭ）、ＤＲＡＭ、ＳＲＡ’Ｍ等ノ記憶機能を有
する半導体集積回路装置に適用することができる。特に
、ＳＲＡＭ等の複数の半導体素子でメモリセルを構成す
る場合には、メモリセルを構成する夫々の半導体素子を
、同一導電型で異なる不純物濃度の領域に夫々設けても
よい。具体的には、ＳＲＡＭのメモリセルを構成する転
送用ｎチャネルＭ Ｉ Ｓ ＦＥＴを低濃度のＰ型半導
体基板に設け、駆動用ｎチャネルＭ Ｉ Ｓ ＦＥＴを
高濃度のｐ型ウェル領域に設けてもよい。また、本発明
は、ＳＲＡＭのメモリセルを低濃度のｐ型半導体基板に
設け、デコーダ回路に接続されるＹスイッチ用ｎチャネ
ルＭＩＳＦＥＴを高濃度のＰ型ウェル領域に設けてもよ
い。つまり、半導体集積回路装置を構成する各半導体素
子又は各回路は、目的に応じた最適な不純物濃度の領域
に構成すればよい。
な不揮発性記憶機能を有する半導体集積回路装置Ｉ（Ｅ
ＥＰＲＯＭ）、ＤＲＡＭ、ＳＲＡ’Ｍ等ノ記憶機能を有
する半導体集積回路装置に適用することができる。特に
、ＳＲＡＭ等の複数の半導体素子でメモリセルを構成す
る場合には、メモリセルを構成する夫々の半導体素子を
、同一導電型で異なる不純物濃度の領域に夫々設けても
よい。具体的には、ＳＲＡＭのメモリセルを構成する転
送用ｎチャネルＭ Ｉ Ｓ ＦＥＴを低濃度のＰ型半導
体基板に設け、駆動用ｎチャネルＭ Ｉ Ｓ ＦＥＴを
高濃度のｐ型ウェル領域に設けてもよい。また、本発明
は、ＳＲＡＭのメモリセルを低濃度のｐ型半導体基板に
設け、デコーダ回路に接続されるＹスイッチ用ｎチャネ
ルＭＩＳＦＥＴを高濃度のＰ型ウェル領域に設けてもよ
い。つまり、半導体集積回路装置を構成する各半導体素
子又は各回路は、目的に応じた最適な不純物濃度の領域
に構成すればよい。
また１本発明は、記憶機能を有する半導体集積回路装置
に限定されず、論理機能を有する半導体集積回路装置等
、広く応用することができる。
に限定されず、論理機能を有する半導体集積回路装置等
、広く応用することができる。
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。
って得ることができる効果を簡単に説明すれば、次のと
おりである。
ＣＭＯＳを有する半導体集積回路装置において。
第１チャネル型の第１電界効果トランジスタを、第１導
電型の第１半導体領域に設け、前記第１電界効果トラン
ジスタと同一の第１チャネル型の第２電界効果トランジ
スタを、前記第１半導体領域と同一の第１導電型でかつ
実質的な不純物濃度が異なる第２半導体領域に設けるこ
とにより、前記第１．第２半導体領域の夫々の不純物濃
度を独立に最適化することができるので、第１、第２電
界効果トランジスタの夫々の電気的特性を独立に最適化
することができる。
電型の第１半導体領域に設け、前記第１電界効果トラン
ジスタと同一の第１チャネル型の第２電界効果トランジ
スタを、前記第１半導体領域と同一の第１導電型でかつ
実質的な不純物濃度が異なる第２半導体領域に設けるこ
とにより、前記第１．第２半導体領域の夫々の不純物濃
度を独立に最適化することができるので、第１、第２電
界効果トランジスタの夫々の電気的特性を独立に最適化
することができる。
また、ＣＭＯＳを有する記憶機能を備えた半導体集積回
路装置において、メモリセルを構成する電界効果トラン
ジスタを、第１導電型の第１半導体領域に設け、周辺回
路を構成する電界効果トランジスタを、前記第１半導体
領域と同一の第１１電型でかつ実質的に不純物濃度が高
い第２半導体領域に設けることにより、前記メモリセル
の寄生容量を低減して動作速度の高速化を図ると共に。
路装置において、メモリセルを構成する電界効果トラン
ジスタを、第１導電型の第１半導体領域に設け、周辺回
路を構成する電界効果トランジスタを、前記第１半導体
領域と同一の第１１電型でかつ実質的に不純物濃度が高
い第２半導体領域に設けることにより、前記メモリセル
の寄生容量を低減して動作速度の高速化を図ると共に。
前記電界効果トランジスタの短チャネル効果を防止して
集積度を向上することができる。
集積度を向上することができる。
また、ＣＭＯＳを有する出力段回路を備えた半導体集積
回路装置において、出力段回路を構成する電界効果トラ
ンジスタを、第１導電型の第１半導体領域に設け、出力
段回路以外の回路を構成する電界効果トランジスタを、
前記第１半導体領域と同一の第１導電型でかつ実質的に
不純物濃度が高い第２半導体領域に設けることにより、
前記出力段回路の出力信号レベルを向上して動作速度の
高速化、又は駆動能力の向上を図ると共に、出力段回路
以外の回路の短チャネル効果を防止して集積度を向上す
ることができる。
回路装置において、出力段回路を構成する電界効果トラ
ンジスタを、第１導電型の第１半導体領域に設け、出力
段回路以外の回路を構成する電界効果トランジスタを、
前記第１半導体領域と同一の第１導電型でかつ実質的に
不純物濃度が高い第２半導体領域に設けることにより、
前記出力段回路の出力信号レベルを向上して動作速度の
高速化、又は駆動能力の向上を図ると共に、出力段回路
以外の回路の短チャネル効果を防止して集積度を向上す
ることができる。
第１図は、本発明の一実施例であるＣＭＯＳを有するＥ
ＦＲＯＭの概略平面図、 第２図は、ＥＰＲＯＭの具体的な構成を示す要部断面図
。 第３図は、ＥＰＲＯＭの出力部の等価回路図である。 図中、１・・・外部端子、２・・・入出力回路、３・・
・メモリセルアレイ、４・・・デコーダ回路、５・・・
半導体基板（第１半導体領域）、６，７・・・ウェル領
域（第２半導体領域）、１０．１５，１７．１８・・・
半導体領域、１１．１３・・・ゲート絶縁膜、１２・・
・フローティングゲート電極、１４・・・コントロール
ゲート電極又はゲート電極、１９・・・層間絶縁膜、２
゜・・・接続孔、２１・・・配線、Ｑｍ・・・メモリセ
ル（電界効果トランジスタ）、Ｑｎ、Ｑｐ・＝ＭＩ ５
ＦＥＴ（電界効果トランジスタ）である。 、オい＃、ヮよ４、Ｊｌｌ ｍ ｓ 、’：）ーン
ＦＲＯＭの概略平面図、 第２図は、ＥＰＲＯＭの具体的な構成を示す要部断面図
。 第３図は、ＥＰＲＯＭの出力部の等価回路図である。 図中、１・・・外部端子、２・・・入出力回路、３・・
・メモリセルアレイ、４・・・デコーダ回路、５・・・
半導体基板（第１半導体領域）、６，７・・・ウェル領
域（第２半導体領域）、１０．１５，１７．１８・・・
半導体領域、１１．１３・・・ゲート絶縁膜、１２・・
・フローティングゲート電極、１４・・・コントロール
ゲート電極又はゲート電極、１９・・・層間絶縁膜、２
゜・・・接続孔、２１・・・配線、Ｑｍ・・・メモリセ
ル（電界効果トランジスタ）、Ｑｎ、Ｑｐ・＝ＭＩ ５
ＦＥＴ（電界効果トランジスタ）である。 、オい＃、ヮよ４、Ｊｌｌ ｍ ｓ 、’：）ーン
Claims (1)
- 【特許請求の範囲】 １、相補型電界効果トランジスタを有する半導体集積回
路装置において、第１チャネル型の第１電界効果トラン
ジスタを、第１導電型の第１半導体領域に設け、前記第
１電界効果トランジスタと同一のチャネル型の第２電界
効果トランジスタを、前記第１半導体領域と同一の第１
導電型でかつ実質的な不純物濃度が異なる第２半導体領
域に設けたことを特徴とする半導体集積回路装置。 ２、前記第１半導体領域は半導体基板であり、前記第２
半導体領域はウェル領域であることを特徴とする特許請
求の範囲第１項に記載の半導体集積回路装置。 ３、前記第１半導体領域は半導体基板であり、前記第２
半導体領域は前記第１半導体領域よりも実質的な不純物
濃度が高いウェル領域であることを特徴とする特許請求
の範囲第１項又は第２項に記載の半導体集積回路装置。 ４、前記第１半導体領域はｐ型半導体基板であり、前記
第２半導体領域はｐ型ウェル領域であることを特徴とす
る特許請求の範囲第１項乃至第３項に記載の夫々の半導
体集積回路装置。 ５、前記第１及び第２電界効果トランジスタは、ｎチャ
ネル型で構成されていることを特徴とする特許請求の範
囲第１項乃至第４項に記載の夫夫の半導体集積回路装置
。 ６、相補型電界効果トランジスタを有する半導体集積回
路装置において、第１チャネル型の第１電界効果トラン
ジスタで構成されるメモリセルを、第１導電型の第１半
導体領域に設け、前記第１電界効果トランジスタと同一
のチャネル型の第２電界効果トランジスタで構成される
前記メモリセル以外の周辺回路を、前記第１半導体領域
と同一の第１導電型でかつ実質的な不純物濃度が異なる
第２半導体領域に設けたことを特徴とする半導体集積回
路装置。 ７、前記第１半導体領域は半導体基板であり、前記第２
半導体領域は前記第１半導体領域よりも実質的な不純物
濃度が高いウェル領域であることを特徴とする特許請求
の範囲第６項に記載の半導体集積回路装置。 ８、前記第１半導体領域はｐ型半導体基板であり、前記
第２半導体領域はｐ型ウェル領域であることを特徴とす
る特許請求の範囲第６項又は第７項に記載の半導体集積
回路装置。 ９、前記第１及び第２電界効果トランジスタは、ｎチャ
ネル型で構成されていることを特徴とする特許請求の範
囲第６項乃至第８項に記載の夫夫の半導体集積回路装置
。 １０、前記第１半導体領域は、メモリセルで構成される
メモリセルアレイの略全域若しくはその一部に設けられ
、前記第２半導体領域は、周辺回路の略全域若しくはそ
の一部に設けられていることを特徴とする特許請求の範
囲第６項乃至第９項に記載の夫々の半導体集積回路装置
。 １１、前記メモリセルは、紫外線消去型の不揮発性記憶
機能を構成するメモリセルであることを特徴とする特許
請求の範囲第６項乃至第１０項に記載の夫々の半導体集
積回路装置。 １２、相補型電界効果トランジスタを有する半導体集積
回路装置において、第１チャネル型の第１電界効果トラ
ンジスタで構成される出力段回路を、第１導電型の第１
半導体領域に設け、前記第１電界効果トランジスタと同
一のチャネル型の第２電界効果トランジスタで構成され
る前記出力段回路以外の回路を、前記第１半導体領域と
同一の第１導電型でかつ実質的な不純物濃度が異なる第
２半導体領域に設けたことを特徴とする半導体集積回路
装置。 １３、前記第１半導体領域は半導体基板であり、前記第
２半導体領域は前記第１半導体領域よりも実質的な不純
物濃度が高いウェル領域であることを特徴とする特許請
求の範囲第１２項に記載の半導体集積回路装置。 １４、前記第１半導体領域はｐ型半導体基板であり、前
記第２半導体領域はｐ型ウェル領域であることを特徴と
する特許請求の範囲第１２項又は第１３項に記載の夫々
の半導体集積回路装置。 １５、前記第１及び第２電界効果トランジスタは、ｎチ
ャネル型で構成されていることを特徴とする特許請求の
範囲第１２項乃至第１４項に記載の夫々の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119216A JPS62276868A (ja) | 1986-05-26 | 1986-05-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119216A JPS62276868A (ja) | 1986-05-26 | 1986-05-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62276868A true JPS62276868A (ja) | 1987-12-01 |
Family
ID=14755825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61119216A Pending JPS62276868A (ja) | 1986-05-26 | 1986-05-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62276868A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199251A (ja) * | 1987-10-13 | 1989-04-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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| JPH03124057A (ja) * | 1989-10-06 | 1991-05-27 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5374840A (en) * | 1989-04-25 | 1994-12-20 | Matsushita Electronics Corporation | Semiconductor device with isolated transistors |
| JPH11214656A (ja) * | 1998-01-29 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6190979B1 (en) * | 1999-07-12 | 2001-02-20 | International Business Machines Corporation | Method for fabricating dual workfunction devices on a semiconductor substrate using counter-doping and gapfill |
| US6373106B2 (en) | 1996-09-10 | 2002-04-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
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-
1986
- 1986-05-26 JP JP61119216A patent/JPS62276868A/ja active Pending
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