JPS639384B2 - - Google Patents
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- JPS639384B2 JPS639384B2 JP58152829A JP15282983A JPS639384B2 JP S639384 B2 JPS639384 B2 JP S639384B2 JP 58152829 A JP58152829 A JP 58152829A JP 15282983 A JP15282983 A JP 15282983A JP S639384 B2 JPS639384 B2 JP S639384B2
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- transistor
- transistors
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は集積回路装置にかかり、特に絶縁ゲー
ト型電界効果トランジスタを用いた半導体記憶装
置に関する。
ト型電界効果トランジスタを用いた半導体記憶装
置に関する。
大容量高集積の半導体記憶装置として、一層あ
るいは二層の多結晶シリコンを用いた集積回路装
置が実用化されている。半導体記憶装置は行列マ
トリクス状に配列された記憶セルをアドレス線と
ビツト線とで選択して情報の送受を行うが、従来
の一例の半導体記憶装置の集積回路では、アドレ
ス線にアルミニウム等の金属配線を用い、ビツト
線として半導体基体と逆導電型の不純物拡散層を
用いている。しかしながら、このような従来技術
による構成では、ビツト線に付随する寄生容量が
大きいため、１ビツトあたりの蓄積容量面積した
がつてチツプ面積が大きくなるという欠点をもつ
ていた。また、半導体記憶装置の高集積化のため
には、不純物拡散層の層抵抗を高くするという犠
性を払つて、短チヤンネルMOSトランジスタの
実現をはかる必要があるが、ビツト線に高抵抗の
不純物拡散層を用いる集積回路では、伝送線路と
してのビツト線を伝播する信号の速度が低下する
という欠点をもつていた。
るいは二層の多結晶シリコンを用いた集積回路装
置が実用化されている。半導体記憶装置は行列マ
トリクス状に配列された記憶セルをアドレス線と
ビツト線とで選択して情報の送受を行うが、従来
の一例の半導体記憶装置の集積回路では、アドレ
ス線にアルミニウム等の金属配線を用い、ビツト
線として半導体基体と逆導電型の不純物拡散層を
用いている。しかしながら、このような従来技術
による構成では、ビツト線に付随する寄生容量が
大きいため、１ビツトあたりの蓄積容量面積した
がつてチツプ面積が大きくなるという欠点をもつ
ていた。また、半導体記憶装置の高集積化のため
には、不純物拡散層の層抵抗を高くするという犠
性を払つて、短チヤンネルMOSトランジスタの
実現をはかる必要があるが、ビツト線に高抵抗の
不純物拡散層を用いる集積回路では、伝送線路と
してのビツト線を伝播する信号の速度が低下する
という欠点をもつていた。
従来の集積回路装置の他の例は、アルミニウム
等の金属配線をビツト線に使用する。この集積回
路構成では、ビツト線に付随する寄生容量を大幅
に低減できるため、チツプ面積を減少させること
ができる。しかしながらこの構成は、多結晶シリ
コンの導電配線をアドレス線として用いる必要が
あり、多結晶シリコンの層抵抗が低下できる限度
があるため、アドレス線に連らなるビツト数が増
大するにしたがつて選択されたアドレス線の電圧
の立ち上り時間が増大するという欠点をもつてい
た。
等の金属配線をビツト線に使用する。この集積回
路構成では、ビツト線に付随する寄生容量を大幅
に低減できるため、チツプ面積を減少させること
ができる。しかしながらこの構成は、多結晶シリ
コンの導電配線をアドレス線として用いる必要が
あり、多結晶シリコンの層抵抗が低下できる限度
があるため、アドレス線に連らなるビツト数が増
大するにしたがつて選択されたアドレス線の電圧
の立ち上り時間が増大するという欠点をもつてい
た。
この発明の目的は、アドレス線―ビツト線上の
信号伝播速度が早く、かつメモリーセル面積した
がつてチツプ面積の小さい複数の絶縁ゲート電号
効果トランジスタを含むメモリセル（回路機能素
子）を有する半導体集積回路装置を提供すること
にある。
信号伝播速度が早く、かつメモリーセル面積した
がつてチツプ面積の小さい複数の絶縁ゲート電号
効果トランジスタを含むメモリセル（回路機能素
子）を有する半導体集積回路装置を提供すること
にある。
本発明の特徴は、第１、第２、第３および第４
のトランジスタを有して１つのメモリセルを構成
し、該第１および第２のトランジスタを駆動用ト
ランジスタとし、該第３および第４のトランジス
タを伝達用トランジスタとした集積回路におい
て、前記第３および第４のトランジスタは共通の
多結晶シリコンゲート電極を有し、該多結晶シリ
コンゲート電極には一方向に延在せる金属アドレ
ス線が接続され、多結晶シリコンもしくは多結晶
シリコンを成分として含む導電層の第１および第
２のビツト線が該一方向とは直角方向にたがいに
並行に延在し、該第１のビツト線は該第３のトラ
ンジスタおよび隣接せるメモリセルの第３のトラ
ンジスタのソ―ス，ドレインの一方の領域に接続
され、該第２のビツト線は該第４のトランジスタ
および該隣接せるメモリセルの第４のトランジス
タのソース，ドレインの一方の領域に接続した集
積回路装置である。このような構成にすれば信号
の遅れは無視でき、かつ集積層の向上したものと
なる。
のトランジスタを有して１つのメモリセルを構成
し、該第１および第２のトランジスタを駆動用ト
ランジスタとし、該第３および第４のトランジス
タを伝達用トランジスタとした集積回路におい
て、前記第３および第４のトランジスタは共通の
多結晶シリコンゲート電極を有し、該多結晶シリ
コンゲート電極には一方向に延在せる金属アドレ
ス線が接続され、多結晶シリコンもしくは多結晶
シリコンを成分として含む導電層の第１および第
２のビツト線が該一方向とは直角方向にたがいに
並行に延在し、該第１のビツト線は該第３のトラ
ンジスタおよび隣接せるメモリセルの第３のトラ
ンジスタのソ―ス，ドレインの一方の領域に接続
され、該第２のビツト線は該第４のトランジスタ
および該隣接せるメモリセルの第４のトランジス
タのソース，ドレインの一方の領域に接続した集
積回路装置である。このような構成にすれば信号
の遅れは無視でき、かつ集積層の向上したものと
なる。
この発明の半導体記憶装置は、ビツト線に付随
する寄生容量が従来のビツト線にアルミニウムを
用いた集積回路と同様に小さくなるため、チツプ
面積を小さくできる。また、この発明では、アド
レス線として金属配線を用いているため、アドレ
ス線として金属配線を用いているため、アドレス
線での信号の遅れが無視でき、ビツト線部では、
寄生容量が小さく、かつビツト線の長さも短縮で
きるので、信号の遅れを最小におさえることがで
き、高速動作が実現できる。更に、この発明によ
れば、ビツト線の多結晶シリコンに半導体基板と
逆導電型の不純物を含ませうるため、各記憶セル
とビツト線との結合部でのPN接合特性の劣化が
なく、生産性・再現性の優れた集積回路装置が実
現される。
する寄生容量が従来のビツト線にアルミニウムを
用いた集積回路と同様に小さくなるため、チツプ
面積を小さくできる。また、この発明では、アド
レス線として金属配線を用いているため、アドレ
ス線として金属配線を用いているため、アドレス
線での信号の遅れが無視でき、ビツト線部では、
寄生容量が小さく、かつビツト線の長さも短縮で
きるので、信号の遅れを最小におさえることがで
き、高速動作が実現できる。更に、この発明によ
れば、ビツト線の多結晶シリコンに半導体基板と
逆導電型の不純物を含ませうるため、各記憶セル
とビツト線との結合部でのPN接合特性の劣化が
なく、生産性・再現性の優れた集積回路装置が実
現される。
次にこの発明の実施例につき図を用いて説明す
る。
る。
第１図Ａおよび第１図Ｂはこの発明の実施例の
平面図および回路図である。この実施例は記憶セ
ルが４個のトランジスタQ1，Q2，Q3，Q4、から
成る所謂４トランジスタ型MOSメモリである記
憶セルは互いに他のドレインにゲート電極が接続
する駆動トランジスタQ1，Q2と一対のビツト線
５０１，５０２の信号を駆動トランジスタQ1，
Q2に伝達するトランジスタQ3，Q4を有し、トラ
ンジスタQ3，Q4の多結晶シリコンのゲート電極
５０３はアルミニウムのアドレス線５０４に導電
結合する。ビツト線５０１，５０２は多結晶シリ
コンの配線であり、“埋込みコンタクト”５０５，
５０６によつて隣接する記憶セルのトランジスタ
Q3，Q3′およびQ4，Q4′にそれぞれビツト線５０
１，５０２を導電結合する。
平面図および回路図である。この実施例は記憶セ
ルが４個のトランジスタQ1，Q2，Q3，Q4、から
成る所謂４トランジスタ型MOSメモリである記
憶セルは互いに他のドレインにゲート電極が接続
する駆動トランジスタQ1，Q2と一対のビツト線
５０１，５０２の信号を駆動トランジスタQ1，
Q2に伝達するトランジスタQ3，Q4を有し、トラ
ンジスタQ3，Q4の多結晶シリコンのゲート電極
５０３はアルミニウムのアドレス線５０４に導電
結合する。ビツト線５０１，５０２は多結晶シリ
コンの配線であり、“埋込みコンタクト”５０５，
５０６によつて隣接する記憶セルのトランジスタ
Q3，Q3′およびQ4，Q4′にそれぞれビツト線５０
１，５０２を導電結合する。
この第１図Ａおよび第１図Ｂに示した実施例に
おいて、ビツト線に多結晶シリコンが用いられ、
記憶セルとの結合部のみ接合容量負荷が生じ、配
線部分では厚いフイールド酸化膜により寄生容量
が軽減される。又、アドレス線にアルミニウム配
線が用いられるため、アドレス信号に対する記憶
セルの応動が早くなる。従つてこの実施例の記憶
セルは、ビツト線の対に相補的情報信号の送受を
行う超高速MOSメモリデバイスの特長を顕著に
示すものである。
おいて、ビツト線に多結晶シリコンが用いられ、
記憶セルとの結合部のみ接合容量負荷が生じ、配
線部分では厚いフイールド酸化膜により寄生容量
が軽減される。又、アドレス線にアルミニウム配
線が用いられるため、アドレス信号に対する記憶
セルの応動が早くなる。従つてこの実施例の記憶
セルは、ビツト線の対に相補的情報信号の送受を
行う超高速MOSメモリデバイスの特長を顕著に
示すものである。
以上はこの発明の実施例につき説明したが、こ
の発明はアルミニウムのアドレス線にモリブデン
もしくは白金等の他の金属配線を用いることがで
き、多結晶シリコンのビツト線には白金もしくは
パラジウムを含む多結晶半導体を用いることがで
きる。又、実施例には４トランジスタ型MOSメ
モリデバイスが用いられたが、３トランジスタ型
もしくは６トランジスタ型のMOSメモリデバイ
スに対しても製造工程を複雑化することなく適用
可能であり、高集積・高速のMOSデバイスを得
る。更に、この発明はメモリデバイスのみならず
行列マトリクス状に配置された回路機能素子をア
ドレス線とビツト線とで結合するマトリクス回路
の一部に含む論理デバイスにも適用可能である。
更に本発明はビツト線に多結晶シリコンを用いる
のみならず、アドレス線に金属を混入する低抵抗
の多結晶シリコンをも用いられる。
の発明はアルミニウムのアドレス線にモリブデン
もしくは白金等の他の金属配線を用いることがで
き、多結晶シリコンのビツト線には白金もしくは
パラジウムを含む多結晶半導体を用いることがで
きる。又、実施例には４トランジスタ型MOSメ
モリデバイスが用いられたが、３トランジスタ型
もしくは６トランジスタ型のMOSメモリデバイ
スに対しても製造工程を複雑化することなく適用
可能であり、高集積・高速のMOSデバイスを得
る。更に、この発明はメモリデバイスのみならず
行列マトリクス状に配置された回路機能素子をア
ドレス線とビツト線とで結合するマトリクス回路
の一部に含む論理デバイスにも適用可能である。
更に本発明はビツト線に多結晶シリコンを用いる
のみならず、アドレス線に金属を混入する低抵抗
の多結晶シリコンをも用いられる。
第１図Ａは本発明の実施例の平面図であり、第
１図Ｂは第１図Ａに示す実施例の回路図である。 尚図において、Q1，Q2，Q3，Q3′，Q4，Q4′，
Q4′はトランジスタ、５０４はアドレス線、５０
１，５０２は活性領域、ビツト線、５０３はゲー
ト電極、５０５，５０６はコンタクト部である。
１図Ｂは第１図Ａに示す実施例の回路図である。 尚図において、Q1，Q2，Q3，Q3′，Q4，Q4′，
Q4′はトランジスタ、５０４はアドレス線、５０
１，５０２は活性領域、ビツト線、５０３はゲー
ト電極、５０５，５０６はコンタクト部である。
Claims (1)
- １ 第１、第２、第３および第４のトランジスタ
を有して１つのメモリセルを構成し、該第１およ
び第２のトランジスタを駆動用トランジスタと
し、該第３および第４のトランジスタを伝達用ト
ランジスタとした集積回路において、前記第３お
よび第４のトランジスタは共通の多結晶シリコン
ゲート電極を有し、該多結晶シリコンゲート電極
には一方向に延在せる金属アドレス線が接続さ
れ、多結晶シリコンもしくは多結晶シリコンを成
分として含む導電層の第１および第２のビツト線
が該一方向とは直角方向に、かつこれらビツト線
に接続されるメモリセルがその間に位置するよう
に、たがいに並行に延在し、該第１のビツト線は
該第３のトランジスタおよび隣接せるメモリセル
の第３のトランジスタのソース、ドレインの一方
の領域に共通接続され、該第２のビツト線は該第
４のトランジスタおよび該隣接せるメモリセルの
第４のトランジスタのソース、ドレインの一方の
領域に共通接続したことを特徴とする集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152829A JPS5951563A (ja) | 1983-08-22 | 1983-08-22 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152829A JPS5951563A (ja) | 1983-08-22 | 1983-08-22 | 集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP614077A Division JPS5390888A (en) | 1977-01-21 | 1977-01-21 | Integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5951563A JPS5951563A (ja) | 1984-03-26 |
| JPS639384B2 true JPS639384B2 (ja) | 1988-02-29 |
Family
ID=15549042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152829A Granted JPS5951563A (ja) | 1983-08-22 | 1983-08-22 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951563A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629386B2 (ja) * | 1988-06-06 | 1994-04-20 | 本州製紙株式会社 | 高濃度澱粉接着剤 |
| JPH05267564A (ja) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | 半導体記憶装置 |
-
1983
- 1983-08-22 JP JP58152829A patent/JPS5951563A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5951563A (ja) | 1984-03-26 |
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